JPS61241847A - 電子計算機の異常検出回路 - Google Patents
電子計算機の異常検出回路Info
- Publication number
- JPS61241847A JPS61241847A JP60083922A JP8392285A JPS61241847A JP S61241847 A JPS61241847 A JP S61241847A JP 60083922 A JP60083922 A JP 60083922A JP 8392285 A JP8392285 A JP 8392285A JP S61241847 A JPS61241847 A JP S61241847A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address
- circuit
- reset
- coincidence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電子計算機の異常検出回路に関する。
従来、電子計算機（以後ＣＰＵと略）を使用して、リア
ルタイムで監視や制御を行うような目的で使用される装
置或はシステムでは、ＣＰＵの停止や異常動作を検出す
るための一つの手段として、ウォッチドッグタイマ（以
下ＶＤＴと略）と呼ばれる回路を設け、ＣＰＵから一定
期間毎にＷＤＴに対する出力命令がないと警報信号（以
後アラーム信号と記す）を出力する方式（以下ＷＤＴ方
式と記す）が実現されていた。
ルタイムで監視や制御を行うような目的で使用される装
置或はシステムでは、ＣＰＵの停止や異常動作を検出す
るための一つの手段として、ウォッチドッグタイマ（以
下ＶＤＴと略）と呼ばれる回路を設け、ＣＰＵから一定
期間毎にＷＤＴに対する出力命令がないと警報信号（以
後アラーム信号と記す）を出力する方式（以下ＷＤＴ方
式と記す）が実現されていた。
上述した従来のＷＤＴ方式は、ＶＤＴ回路内にクロック
パルス信号を計数するカウンタを設け、このカウンタが
オーバーフローしたときに外部又はＣＰＵに対しアラー
ム信号を発生するもので、ＣＰＵは正常な動作時にはカ
ウンタをオーバー７０−させないように、一定期間毎に
カウンタをリセットする命令を出力する必要があり、こ
のためにＣＰＵのプログラムの一部に一定間隔でカウン
タをリセットする処理が必要であった。一般にＷＤＴが
必要となる装置又はシステムでは、オ／ライン、リアル
タイムで処理を実行しているため、上記のような一定間
隔でカウンタをリセットする処理をプログラムに組み込
むことは、プログラム作成の費用を増加させる欠点があ
る。また既に作成され稼動している装置のプログラムの
改造は極めて困難で、高い費用が必要な場合が多い。
パルス信号を計数するカウンタを設け、このカウンタが
オーバーフローしたときに外部又はＣＰＵに対しアラー
ム信号を発生するもので、ＣＰＵは正常な動作時にはカ
ウンタをオーバー７０−させないように、一定期間毎に
カウンタをリセットする命令を出力する必要があり、こ
のためにＣＰＵのプログラムの一部に一定間隔でカウン
タをリセットする処理が必要であった。一般にＷＤＴが
必要となる装置又はシステムでは、オ／ライン、リアル
タイムで処理を実行しているため、上記のような一定間
隔でカウンタをリセットする処理をプログラムに組み込
むことは、プログラム作成の費用を増加させる欠点があ
る。また既に作成され稼動している装置のプログラムの
改造は極めて困難で、高い費用が必要な場合が多い。
本発明の電子計算機の異常検出回路は、電子計算機がメ
モリ回路の内容を読出すときに出力するメモリアドレス
が、あらかじめ設定した設定アドレスと一致したことを
示すアドレス一致信号を出力する手段と、クロックパル
ス信号を計数し、前記アドレス一致信号によってリセッ
トされるカウンタ回路と、前記カウンタ回路からのオー
バーフロー信号に応じてアラーム信号を出力する手段と
を有することを特徴とする。
モリ回路の内容を読出すときに出力するメモリアドレス
が、あらかじめ設定した設定アドレスと一致したことを
示すアドレス一致信号を出力する手段と、クロックパル
ス信号を計数し、前記アドレス一致信号によってリセッ
トされるカウンタ回路と、前記カウンタ回路からのオー
バーフロー信号に応じてアラーム信号を出力する手段と
を有することを特徴とする。
一般に小規模なリアルタイムシステムや装置内に組み込
まれ九〇ＰＵではプログラムはメモリ内の固定番地（ア
ドレス）Ｋ格納されており、かつ一定間隔で処理が実行
される特徴を有しているため、そのシステム又は装置固
有の間隔で、ある特定の処理が実行されていること、即
ちある特定のアドレスが実行されるのを監視することに
より、ＣＰＵが正常状態にあるか異常状態で停止してい
るか、検出することができる。
まれ九〇ＰＵではプログラムはメモリ内の固定番地（ア
ドレス）Ｋ格納されており、かつ一定間隔で処理が実行
される特徴を有しているため、そのシステム又は装置固
有の間隔で、ある特定の処理が実行されていること、即
ちある特定のアドレスが実行されるのを監視することに
より、ＣＰＵが正常状態にあるか異常状態で停止してい
るか、検出することができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例である。ＣＰＵＩはメモリ回
路２より命令を入力するときメモリアドレス８．メモリ
リード信号９を出力する。メモリリード信号はメモリか
ら命令を読み出すとき出力される信号である。メモリア
ドレス８はスイッチ回路４にて設定される設定アドレス
１１とコンパレータ回路３で一致判定される。メモリア
ドレス８と設定アドレス１１が一致したときコンパレー
タ回路３は、アドレス一致信号１２を出力する。
路２より命令を入力するときメモリアドレス８．メモリ
リード信号９を出力する。メモリリード信号はメモリか
ら命令を読み出すとき出力される信号である。メモリア
ドレス８はスイッチ回路４にて設定される設定アドレス
１１とコンパレータ回路３で一致判定される。メモリア
ドレス８と設定アドレス１１が一致したときコンパレー
タ回路３は、アドレス一致信号１２を出力する。
アドレス一致信号１２はメモリリード信号９と論理積さ
れた後、他のコンパレータ回路から出力されるアドレス
一致信号と論理和され、いずれか１つの設定アドレスと
メモリアドレスが一致している場合、カウンタ回路５を
リセットする。カウンタ回路５はクロックパルス信号信
号１４を計数し、リセット信号１５が入力しない場合一
定時間後オーバーフロー信号１３を出力し、フリップフ
ロップ６がセットされアラーム信号１０がＯＮとなる。
れた後、他のコンパレータ回路から出力されるアドレス
一致信号と論理和され、いずれか１つの設定アドレスと
メモリアドレスが一致している場合、カウンタ回路５を
リセットする。カウンタ回路５はクロックパルス信号信
号１４を計数し、リセット信号１５が入力しない場合一
定時間後オーバーフロー信号１３を出力し、フリップフ
ロップ６がセットされアラーム信号１０がＯＮとなる。
アラーム信号１０は警報として外部に出力されると共に
、ＣＰＵＩの割込信号端子に接続されＣＰＵ１に異常発
生を通知する。
、ＣＰＵＩの割込信号端子に接続されＣＰＵ１に異常発
生を通知する。
以上説明したように本発明は、プログラムの作成又は改
造なしＫＣＰＵの停止等の異常状態を検出できる−ため
、従来と同程度のハードウェアで、プログラムに関する
費用を省略した低価格で信頼性の高い異常検出回路を実
現できる効果がある。
造なしＫＣＰＵの停止等の異常状態を検出できる−ため
、従来と同程度のハードウェアで、プログラムに関する
費用を省略した低価格で信頼性の高い異常検出回路を実
現できる効果がある。
第１図は本発明の一実施例を示したブロック図である。
Claims (1)
- 電子計算機がメモリ回路の内容を読出すときに出力する
メモリアドレスが、あらかじめ設定した設定アドレスと
一致したことを示すアドレス一致信号を出力する手段と
、クロックパルス信号を計数し、前記アドレス一致信号
によってリセットされるカウンタ回路と、前記カウンタ
回路からのオーバーフロー信号に応じてアラーム信号を
出力する手段とを有することを特徴とする電子計算機の
異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083922A JPS61241847A (ja) | 1985-04-19 | 1985-04-19 | 電子計算機の異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083922A JPS61241847A (ja) | 1985-04-19 | 1985-04-19 | 電子計算機の異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241847A true JPS61241847A (ja) | 1986-10-28 |
Family
ID=13816092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083922A Pending JPS61241847A (ja) | 1985-04-19 | 1985-04-19 | 電子計算機の異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241847A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296835A (en) * | 1976-02-10 | 1977-08-15 | Hitachi Ltd | Error detection method |
-
1985
- 1985-04-19 JP JP60083922A patent/JPS61241847A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5296835A (en) * | 1976-02-10 | 1977-08-15 | Hitachi Ltd | Error detection method |
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