JPS6177939A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、情報処理システムに関するもので、例えば
、各種コンビエータにおけるプログラム暴走の検出に有
効な技術に関するものである。

〔背景技術〕

マイクロコンビエータ等のように情報処理プログラムに
従フて一定の情報処理を行う情報処理装置においては、
雑音等によって上記情報処理の手順が狂わされると無息
味な情報処理を行う誤動作（プログラムの暴走）を生じ
る。このようなプログラムの暴走を検出する方式として
、ウオッチドタイマー回路が考えられている。このウオ
ッチドタイマー回路は、中央処理装置ｌｉ！ｃＰＵが一
定時間以上その動作を停止しいることを検出するもので
ある。したがって、例えば、中央処理装置がプログラム
ミス又は雑音等によりプログラムの実行アドレスをデー
タエリアとするようなプログラムの暴走を行っている場
合には、無意味な動作を繰り換えずものとなる。このた
め、上記ウオッチドタイマー回路を用いた検出方式では
、このようなプログラムの暴走を検出できない。

〔発明の目的〕

この発明の目的は、高信頼性の情報処理システムを提供
することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

（発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、情報処理の手順であるプログラムカウンタの
動作に従った実行アドレスを予め検出しておいて記憶装
置に格納しておいて、その情報処理にあたって、実行ア
ドレス信号とこの実行アドレス信号に同期して読み出さ
れた上記記憶装置のアドレス信号とを比較することによ
ってプログラム暴走を検出するものである。

〔実施例〕

第１図には、この発明が通用された１チツプのマイクロ
コンピュータシステムの一実施例のブロック図が示され
ている。

同図において、破線で囲まれた部分の各回路ブロックは
、特に制限されないが、全体として１チップマイクロコ
ンピュータμＣＯＭを構成しており、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１個の
半導体基板上において形成される。

記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。すなわち、Ａはアキエムレータ、Ｘはインデ
ックスレジスタ、ＣＣはコンディションコードレジスタ
、ＳＰはスタックポインタ、ＰＣＬ、ＰＣＨはプログラ
ムカウンタ、ＣＰＵ−Ｃ０ＮＴはＣＰＵコントローラ、
ＡＬＵは算術論理ユニットである。これらのマイクロプ
ロセッサＣＰＵの構成は、公知であるので、その詳細な
説明を省略する。

記号Ｉ１０で示されているのは、入出力ボートであり、
内部のデータ方向レジスタに従ってデータ出力回路又は
データ入力回路として使用される。

また、記号■で示されているのは、入力専用ボートであ
る。

記号Ｏ８Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘ−ｔａｌを利
用して高精度の基準周波数信号を形成する。この基準周
波数信号により、マイクロプロセッサＣＰＵにおいて必
要とされるクロックパルスが形成される。また、上記基
準周波数信号は、タイマーの基準時間パルスとしても用
いられる。

このタイマーは、カウンタＣ０ＵＮＴ、プリスケーラＰ
Ｒ及びコントローラＣ０ＮＴとによって構成される。

記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。

記号ＲＯＭで示されているのは、ＲＯＭ　（リード・オ
ンリー・メモリ）であり情報処理のためのプログラムが
書込まれている。

以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心とし内部バスＢＵＳによって相互に接続される。同
図に示されている内部バスＢＵＳは、アドレス信号線、
データ信号線及びコントロール信号線とを含むものであ
る。

この実施例では、プログラムの暴走を検出するため、上
記マイクロコンピュータμＣＯＭのアドレス信号ＡＤは
、外部端子を通して外部に送出される。また、そのコン
デシコンコードＣＣも外部に送出される。そして、上記
マイクロコンピュータμＣＯＭの外部には、プログラム
の暴走を検出するために、次の各回路が設けられる。

特に制限されないが、外部ＲＯＭ　（リード・オンリー
・メモリ）２には、内蔵のＲＯＭに書込まれた情報処理
プログラムを解析することによって予め検出された情報
処理プログラムの手順を示すアドレス信号が書込まれる
ものである。すなわち、特に制限されないが、上記アド
レス信号ＡＤによって指定されたアドレスには、次のプ
ログラムステップにおけるプログラムアドレスが書込ま
れるものである。また、後述するように条件分岐ステッ
プの次のプログラムアドレスを選択するためにその判定
結果であるコンディションコードＣＣがアドレス信号と
して供給される。

この外部ＲＯＭ２から読み出されたアドレス信号は、一
旦ラッチ回路ＦＦに取り込まれる。このランチ回路ＦＦ
によって１サイクル分だけ遅らされた外部ＲＯＭ２のア
ドレス信号と上記マイクロコンピュータμＣＯＭにおけ
る実行アドレス信号とは、特に制限されないが、排他的
論理和回路等で構成された一致／不一致回路ＥＸによっ
て比較される。これにより、マイクロコンピュータμＣ
ＯＭにおけるプログラムの実行がその手順どおりに行わ
れているか否かを識別するものである。すなわち、その
不一致出力によりプログラムの暴走を識別する。このプ
ログラムの暴走の検出信号は、特に制限されないが、上
記マイクロコンピュータμＣＯＭに対して割り込み（Ｉ
ＮＴ）を行うこと等により、その動作の停止ないしクリ
ア動作等を行わせるものである。

第２図には、この発明を説明するためのフローチャート
図が示されている。

例えば、マイクロプロセッサＣＰＵのプログラムアドレ
スＰＣＬ、ＰＣＨがステップＡのプログラムアドレス指
定したとき、そのアドレス信号により外部ＲＯＭ２から
読み出されたアドレス信号は、次のステップＢのプログ
ラムアドレスである。

そして、ステップＢのプログラムアドレスを指定した時
、一方において、上記外部）（０Ｍ２からの上記プログ
ラムアドレスとプログラムカウンタＰＣＬ、　　Ｐ　Ｃ
Ｈが指定したプログラムアドレスとを比較する。もし、
正字にマイクロプロセッサＣＰＵが動作していれば、両
者は一致するので、その実行が行われる。もしも、プロ
グラム暴走があれば両者は不一致となるので、直ちに上
記動作の停止ないしクリア動作等が行われる。

他方において、上記止宿動作状態であるとき、ステップ
Ｂのような条件分岐にあっては、次のプログラムステッ
プはステップＣ又はステップＤとなる。このため上記ス
テップＢのプログラムアドレスに対して外部ＲＯＭには
、上記ステップＣとステップＤのプログラムアドレスが
書込るれている。そして、その読み出しにあたり、上記
コンデジョンコードＣＣが用いられる。すなわち、コン
デシコンコードＣＣは、上記条件判定結果により形成さ
れるものであるので、上記ステップＣ又はＤのプログラ
ムアドレスを読み出すことができるものとなる。これに
より、例えば、実際のプログラムアドレスがステップ゛
Ｃの時には、外部ＲＯＭからはステップＣのプログラム
アドレスが既に読み出されラッチ回路ＦＦに保持されて
いるので、上記同様にその一致／不一致の判定によりプ
ログラムの暴走を識別できるものとなる。

このようにして、あるプログラムステップに対して外部
ＲＯＭ２には次のプログラムステップのアドレスを書込
むようにするものであり、上記のような条件分岐ステッ
プにあってもそのコンデジョンコードを利用して、確実
に次のプログラムステップを取り出すことができるもの
である。

〔効　果〕

（１）情報処理の手順であるプログラムカウンタの動作
に従った実行アドレスを予め検出しておいて記憶装置に
格納しておいて、その情報処理にあたって、実行アドレ
ス信号とこの実行アドレス１８号に同期して読み出され
た上記記憶装置のアドレス信号とを比較することによっ
て確実にプログラムの暴走を検出できるという効果が得
られる。

（２）上記（１）により、プログラム暴走に対して直ち
に応答してこれに対処できるから、高信頼性の情＋ａ処
理を実現できるという効果が得られる。

（３）上記（３）により、特に自動車搭載、エレベータ
、プロセス制御等のようにそのプログラム暴走が人命に
かかわるような各種情報処理装置の高安全性を実現でき
るという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で腫々変更可
能であることはいうまでもない０例えば、あるプログラ
ムステップのプログラムアドレス信号により読み出され
、記憶装置に書込まれたアドレス信号は、同じアドレス
信号であってもよい。この場合には、読み出されたアド
レス信号に＋１等のような情報処理を施して、次のプロ
グラムアドレス信号に変換するようにするものであって
もよい、コンデジョンコード信号は、順序変更信号とみ
なせる。その意味で、コンディシランコード信号に代え
て、割り込み信号が利用されてもよい。

また、上記記憶装置としては、ＲＯＭの他、プログラマ
ブルＲＯＭ、ＲＡＭ等の各種記憶装置を利用できるもの
である。

さらに、情報処理を行う情報処理装置は、プログラム制
御によって所定の情報処理を行うものであれば何であっ
てもよい。

〔利用分野〕

この発明は、マイクロコンピュータ、小型コンピュータ
の他、大型コンピュータ等のようにプログラム制御によ
って一定の情報処理を行う情報処理装置に広く利用でき
るものである。

【図面の簡単な説明】

第１図は、この発明が適用された１チツプのマイクロコ
ンピュータを用いた情報処理装置の一実施例を示すブロ
ック図、 第２図は、この発明を説明するためのフローチャート図
である。 μＣＯＭ・・マイクロコンビエータ、ＣＰＵ・・マイク
ロプロセツサ、ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントロー
ラ、ＡＬＵ・・算術論理ユニット、Ａ・・アキュムレー
タ、Ｘ・・インデックスレジスタ、ＣＣ・・コンデ４ジ
ヨンコードレジスタ、ＳＰ・・スタックポインタ、ＰＣ
Ｌ、ＰＣＨ・・プログラムカウンタ、ＰＰＣ・・補助プ
ログラムカウンタ、ＲＡＭ・・ラング・アクセス・メモ
リ、ＲＯＭ・・リード・オンリー・メモリ、Ｉｌｏ・・
入出力ポート、■・・入力専用ボート、ＯＳＣ・・発振
回路、Ｃ０ＵＮＴ・・カウンタ、Ｃ０ＮＴ・・コントロ
ーラ、ＰＲ・・プリスケーラ、ＢＵＳ・・内部バス、Ｆ
Ｆ・・ランチ回路、ＥＸ・・一致／不一致回路 第　　１　　　Ｆ４ 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、情報処理プログラムに従って所定の情報処理を行う
   情報処理装置と、予め検出された上記情報処理プログラ
   ムの実行アドレス信号が一定の順序で格納された記憶装
   置と、上記情報処理プログラムの実行アドレス信号とこ
   の実行アドレス信号に同期して読み出された上記記憶装
   置のアドレス信号とを比較してプログラム暴走を検出す
   る一致検出回路とを含むことを特徴とする情報処理シス
   テム。 ２、上記記憶装置の読み出し順序は、上記情報処理装置
   におけるプログラムカウンタによって形成されたアドレ
   ス信号に従うとともに、情報処理に伴うコンデションコ
   ード信号又は割り込み信号によって修飾されるものであ
   ることを特徴とする特許請求の範囲第１項記載の情報処
   理システム。 ３、上記記憶装置に格納され、実行アドレス信号により
   読み出されるアドレス信号は、上記実行アドレス信号の
   次のプログラムステップのアドレス信号であることを特
   徴とする特許請求の範囲第１又は第２項記載の情報処理
   システム。