JPS58107970A - マイクロプロセツサの動作監視方式 - Google Patents
マイクロプロセツサの動作監視方式Info
- Publication number
- JPS58107970A JPS58107970A JP56206249A JP20624981A JPS58107970A JP S58107970 A JPS58107970 A JP S58107970A JP 56206249 A JP56206249 A JP 56206249A JP 20624981 A JP20624981 A JP 20624981A JP S58107970 A JPS58107970 A JP S58107970A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- signal
- machine cycle
- instruction
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はディジタル計算機、例えばマイクロプロセッ
サ応用装置におけるマイクロプロセッサ一般に部品点数
、コスト等の点で比較的容易に適用できるものであるこ
と、対象とするシステムの構成、制御方式等にかかわら
ず適用できること、異常の検出が確実に行なわれること
、故障検出方式の採用によってディジタル計算機の動作
効率の低下或はソフトウェア上の制約等を生じないこと
、等が望まれる。
サ応用装置におけるマイクロプロセッサ一般に部品点数
、コスト等の点で比較的容易に適用できるものであるこ
と、対象とするシステムの構成、制御方式等にかかわら
ず適用できること、異常の検出が確実に行なわれること
、故障検出方式の採用によってディジタル計算機の動作
効率の低下或はソフトウェア上の制約等を生じないこと
、等が望まれる。
この種の故障検出方式として従来から採用されている方
式は、大別して、いわゆるウォッチ・ドッグ・タイマー
によるものと、システムの多重化によるものとがある。
式は、大別して、いわゆるウォッチ・ドッグ・タイマー
によるものと、システムの多重化によるものとがある。
前者のウォッチ−ドッグ・タイマーによる方式は、マイ
クロプロセッサの特定の処理或は信号がある一定時間内
に発生するか否かを監視するものであシ、方式９回路構
成とも簡単なため、容易に適用することができる。しか
しながら、 ｌ）点（処理、信号の発生）と線（対象となる処理等の
発生するまでの時間）のみの監視となるため、一定時間
内に規定の処理、信号の発生があればその過程において
異常が発生しても検出できない。
クロプロセッサの特定の処理或は信号がある一定時間内
に発生するか否かを監視するものであシ、方式９回路構
成とも簡単なため、容易に適用することができる。しか
しながら、 ｌ）点（処理、信号の発生）と線（対象となる処理等の
発生するまでの時間）のみの監視となるため、一定時間
内に規定の処理、信号の発生があればその過程において
異常が発生しても検出できない。
２）異常を判定する規準に時間の要素が含まれているた
めに、モードシェアリング・システムのように、時間制
御の困難なもの或はタイムシェアリングシステムにおい
ても、処理内容によって処理時間の変動が大きいものに
ついては適用が困難であったシ、故障検出に対する信頼
性の低下を生じやすい。
めに、モードシェアリング・システムのように、時間制
御の困難なもの或はタイムシェアリングシステムにおい
ても、処理内容によって処理時間の変動が大きいものに
ついては適用が困難であったシ、故障検出に対する信頼
性の低下を生じやすい。
３）処理時間の制限やウォッチ・ドッグ・タイマーのた
めの処理プログラムの追加などでソフトウェア上の制約
が生じる。
めの処理プログラムの追加などでソフトウェア上の制約
が生じる。
４）主としてソフトウェアに対する故障検出方式であり
、ハードウェアに対する故障検出方式としては高度な機
能を得にくい。
、ハードウェアに対する故障検出方式としては高度な機
能を得にくい。
等の問題点がある。
また、後者のシステム多重化による方式は、複数のプロ
セッサに同じ処理を同時に実行させ、その結果を比較す
ることによシ故障検出を行なうものであり、故障時にお
けるバックアップが本質的に可能であることから極めて
信頼性の高い方式であるが、 ｌ）システムが極めて高度かつ複雑になること。
セッサに同じ処理を同時に実行させ、その結果を比較す
ることによシ故障検出を行なうものであり、故障時にお
けるバックアップが本質的に可能であることから極めて
信頼性の高い方式であるが、 ｌ）システムが極めて高度かつ複雑になること。
２）その結果、大型化および大巾なコストアップを伴う
ため、比較的小さなシステムには適用できない。
ため、比較的小さなシステムには適用できない。
３）技術的にも困難な点が多い。
等の問題がある◇
この発明は上記の如き欠点を除去すべくなされたもので
、マイクロプロセッサ応用装置において、マイクロプロ
セッサの周辺に特定の回路を付加するだけの簡単な構成
によシマイクロプロセッサの動作を監視し、その異常を
検出しうるようにしてその信頼性を向上させることを目
的とする。
、マイクロプロセッサ応用装置において、マイクロプロ
セッサの周辺に特定の回路を付加するだけの簡単な構成
によシマイクロプロセッサの動作を監視し、その異常を
検出しうるようにしてその信頼性を向上させることを目
的とする。
この発明の特徴は、マイクロプロセッサにおけるマシン
サイクル単位の動作がその内部のデータの内容如何に拘
らず、実行する命令の種類によって決定されることに着
目し、マイクロプロセッサが読み出した命令語からその
命令の実行時におけるマイクロプロセッサのマシンサイ
クル単位の動作を予測したものと、マイクロプロセッサ
の実際の動作とを比較することによシ、マシンサイクル
単位でマイクロプロセッサの故障を検出しうるようにし
た点にある。
サイクル単位の動作がその内部のデータの内容如何に拘
らず、実行する命令の種類によって決定されることに着
目し、マイクロプロセッサが読み出した命令語からその
命令の実行時におけるマイクロプロセッサのマシンサイ
クル単位の動作を予測したものと、マイクロプロセッサ
の実際の動作とを比較することによシ、マシンサイクル
単位でマイクロプロセッサの故障を検出しうるようにし
た点にある。
ここで、この発明の詳細な説明する前に、マイクロプロ
セッサの命令実行動作について考察する。
セッサの命令実行動作について考察する。
第１〜３図はいずれもマイクロプロセッサの命令実行動
作を説明するためのタイミングチャートで、第１図は命
令語に続いて２語のデータを読み出す命令を実行する場
合、第２図は間接アドレスで指定され次メモリの内容を
１だけ増加（減少）させる命令を実行する場合、ま走用
３図はサブルーチン・コール命令を実行する場合をそれ
ぞれ示すものである。なお、これらの図においてＭ１〜
Ｍ５はマシンサイクル、（Ｃ）はクロック信号、（４）
はアドレスバス信号（ａｌ、ａ１＋１・・・・・・ＩＬ
５ １ は該信号の内容である。）、υ）はデータバ
ス信号（ｄ１〜ｄｌｌは該信号の内容である。）、（６
）はリード（ＲＥＡＤ）信号、（Ｓ）はスティタス信号
（８１〜Ｓ９は該信号の内容である。）、（ホ）はライ
） （ＷＲＩＴＥ ）信号である。
作を説明するためのタイミングチャートで、第１図は命
令語に続いて２語のデータを読み出す命令を実行する場
合、第２図は間接アドレスで指定され次メモリの内容を
１だけ増加（減少）させる命令を実行する場合、ま走用
３図はサブルーチン・コール命令を実行する場合をそれ
ぞれ示すものである。なお、これらの図においてＭ１〜
Ｍ５はマシンサイクル、（Ｃ）はクロック信号、（４）
はアドレスバス信号（ａｌ、ａ１＋１・・・・・・ＩＬ
５ １ は該信号の内容である。）、υ）はデータバ
ス信号（ｄ１〜ｄｌｌは該信号の内容である。）、（６
）はリード（ＲＥＡＤ）信号、（Ｓ）はスティタス信号
（８１〜Ｓ９は該信号の内容である。）、（ホ）はライ
） （ＷＲＩＴＥ ）信号である。
一般に、パイプライン構造を持たないマイクロプロセッ
サでは、プロセッサ内部の演算・制御ユニットの動作と
、プロセッサ外部のメモリ、入出力素子（Ｉｌｏ）への
アク七ス動作とが同期しており、従って、マイクロプロ
セッサの外部の動作から内部動作の状態を想定すること
ができる。一方、マイクロプロセッサが命令を実行する
際の動作は、１つ或は複数のマシンサイクル（メモリ・
サイクル）から構成されており、その構成は内部の演算
結果、データ内容等に因らず命令ごとに一様に決まって
いる。
サでは、プロセッサ内部の演算・制御ユニットの動作と
、プロセッサ外部のメモリ、入出力素子（Ｉｌｏ）への
アク七ス動作とが同期しており、従って、マイクロプロ
セッサの外部の動作から内部動作の状態を想定すること
ができる。一方、マイクロプロセッサが命令を実行する
際の動作は、１つ或は複数のマシンサイクル（メモリ・
サイクル）から構成されており、その構成は内部の演算
結果、データ内容等に因らず命令ごとに一様に決まって
いる。
すなわち、第１〜３図におけるそれぞれの命令の第１マ
シンサイクルＭ１は、命令語の読み出しサイクルであ夛
、アドレスバス信号（４）、データバス信号（ｎの内容
を問題にしなければ全く同じものである。また、第２マ
シンサイクルＭ２以降は命令によって固有のものである
が、例えば、第１図および第３図におけるマシンサイク
ルＭ２ 、 Ｍ５ ハ、第１マシンサイクルＭ１で読み
出された命令語に続いて連続したアドレスからデータを
読み出す点では同じであり、さらに命令語以外のデータ
を読み出すという点では第２図における第２マシンサイ
クルＭ２とも類似している。また、第２図の第３マシン
サイクルＭ３ と第３図の第４．第５マシンサイクルＭ
１１．Ｍ、についても同様に類似性を認めることができ
る。
シンサイクルＭ１は、命令語の読み出しサイクルであ夛
、アドレスバス信号（４）、データバス信号（ｎの内容
を問題にしなければ全く同じものである。また、第２マ
シンサイクルＭ２以降は命令によって固有のものである
が、例えば、第１図および第３図におけるマシンサイク
ルＭ２ 、 Ｍ５ ハ、第１マシンサイクルＭ１で読み
出された命令語に続いて連続したアドレスからデータを
読み出す点では同じであり、さらに命令語以外のデータ
を読み出すという点では第２図における第２マシンサイ
クルＭ２とも類似している。また、第２図の第３マシン
サイクルＭ３ と第３図の第４．第５マシンサイクルＭ
１１．Ｍ、についても同様に類似性を認めることができ
る。
以上のことからマイクロプロセッサの動作、すなわち命
令の実行に伴って発生するマシンサイクルの種類・数等
をマイクロプロセッサが第１マシンサイクルで読み込む
命令語を判別することで予測できることがわかるので、
この発明では該予測結果とマイクロプロセッサの実際の
動作とを比較することにより、マイクロプロセッサの動
作の異常を検出するものである。
令の実行に伴って発生するマシンサイクルの種類・数等
をマイクロプロセッサが第１マシンサイクルで読み込む
命令語を判別することで予測できることがわかるので、
この発明では該予測結果とマイクロプロセッサの実際の
動作とを比較することにより、マイクロプロセッサの動
作の異常を検出するものである。
第４図は上記の方式によるマイクロプロセッサの故障検
出回路の実施例を示すブロック図である。
出回路の実施例を示すブロック図である。
故障検出回路は命令解読器３、異常判定回路４、制御回
路５およびラッチ回路６から構成され、それぞれ制御信
号Ｂ、動作パターン信号Ｅ、ラッチ信号りを受けて動作
する。さらに、マイクロプロセッサ１およびメモリ２等
から構成されるマイクｏ フｏ セッサ応用システムと
はアドレスバスＡ１データバスＤ１ コントロールパス
Ｃを介して接続され、ステータス信号Ｓを受信する。
路５およびラッチ回路６から構成され、それぞれ制御信
号Ｂ、動作パターン信号Ｅ、ラッチ信号りを受けて動作
する。さらに、マイクロプロセッサ１およびメモリ２等
から構成されるマイクｏ フｏ セッサ応用システムと
はアドレスバスＡ１データバスＤ１ コントロールパス
Ｃを介して接続され、ステータス信号Ｓを受信する。
ここで、制御回路５は、コントロールパスＣを介して与
えられる制御信号およびスティタス信号Ｓから第１マシ
ンサイクルＭ１を識別し、このマシンサイクルで、マイ
クロプロセッサ１がメモリ２から読み出したデータバス
Ｄ上の命令語をラッチ信号りを用いてラッチ回路６に保
持させる。命令解読器３は、ラッチ回路６に保持された
命令語を判別して、その命令に対するマイクロプロセッ
サｌの動作パターンの予測を動作パターン信号Ｅとして
異常判定回路４に出力する。異常判定回路４は、命令解
読器３からの動作パターン信号Ｅと実際にマイクロプロ
セッサ１から出力されるコントロールパスＣの信号、ス
ティタス信号Ｓ、さらに場合によってはアドレスバスＡ
、データバスＤの内容とを比較し、一致しない場合に故
障検出信号Ｆを出力する。制御回路５は、これら一連の
動作を制御信号Ｂを用いて制御する。
えられる制御信号およびスティタス信号Ｓから第１マシ
ンサイクルＭ１を識別し、このマシンサイクルで、マイ
クロプロセッサ１がメモリ２から読み出したデータバス
Ｄ上の命令語をラッチ信号りを用いてラッチ回路６に保
持させる。命令解読器３は、ラッチ回路６に保持された
命令語を判別して、その命令に対するマイクロプロセッ
サｌの動作パターンの予測を動作パターン信号Ｅとして
異常判定回路４に出力する。異常判定回路４は、命令解
読器３からの動作パターン信号Ｅと実際にマイクロプロ
セッサ１から出力されるコントロールパスＣの信号、ス
ティタス信号Ｓ、さらに場合によってはアドレスバスＡ
、データバスＤの内容とを比較し、一致しない場合に故
障検出信号Ｆを出力する。制御回路５は、これら一連の
動作を制御信号Ｂを用いて制御する。
ところで、異常判定回路４において比較される内容は、
単純なものとしては単にそのマシンサイクルがデータの
読み出しサイクルか、書き込みサイクルかという程度の
ものでもよく、さらに、第１図の第１マシンサイクルＭ
□〜第３マシンサイクルＭ５ におけるアドレスバスＡ
の内容の連続性、或は第３図で第５マシンサイクルＭ５
に続く次の命令の第１マシンサイクルにおけるアドレ
スの内容が第３図のマシンサイクルＭ２．Ｍうで読み込
まれたデータａＢ、 ｄ、に対応することの判定を行な
うことも可能である。こうして、マイクロプロセッサを
応用した装置において、マイクロプロセッサの動作をマ
シンサイクル単位で監視し、その異常を検出する故障検
出機能を得ることができる。
単純なものとしては単にそのマシンサイクルがデータの
読み出しサイクルか、書き込みサイクルかという程度の
ものでもよく、さらに、第１図の第１マシンサイクルＭ
□〜第３マシンサイクルＭ５ におけるアドレスバスＡ
の内容の連続性、或は第３図で第５マシンサイクルＭ５
に続く次の命令の第１マシンサイクルにおけるアドレ
スの内容が第３図のマシンサイクルＭ２．Ｍうで読み込
まれたデータａＢ、 ｄ、に対応することの判定を行な
うことも可能である。こうして、マイクロプロセッサを
応用した装置において、マイクロプロセッサの動作をマ
シンサイクル単位で監視し、その異常を検出する故障検
出機能を得ることができる。
以上のように、この発明によれば、次のような効果を期
待することができる。
待することができる。
■）マイクロプロセッサの動作を、マシンサイクル単位
で、連続して（常時）監視することができる。
で、連続して（常時）監視することができる。
２）本方式による異常検出回路は、マイクロプロセッサ
、メモリ等から構成される本来のシステムに対して、い
わゆるオブザーバとして付加されるため、マイクロプロ
セッサの動作に負担をかけない。
、メモリ等から構成される本来のシステムに対して、い
わゆるオブザーバとして付加されるため、マイクロプロ
セッサの動作に負担をかけない。
３）前項と同様に、ソフトウェアに負担をかけることが
なく、従ってマイクロプロセッサの動作効率の低下を生
じない。
なく、従ってマイクロプロセッサの動作効率の低下を生
じない。
４）マイクロプロセッサのマシンサイクル単位の動作は
、マイクロプロセッサの機種によって固有なものであシ
、従って本方式はマイクロプロセッサの機種が同一のも
のである限シ、そのシステムのハードウェア、ソフトウ
ェアの構成にかかわらず採用することができる。
、マイクロプロセッサの機種によって固有なものであシ
、従って本方式はマイクロプロセッサの機種が同一のも
のである限シ、そのシステムのハードウェア、ソフトウ
ェアの構成にかかわらず採用することができる。
５）異常判定回路における判定基準（内容）を考慮する
ことによシ、比較的簡易な故障検出機能からきわめて高
度な故障検出機能まで可能であシ、従って対象とするシ
ステムの規模、要求等に合った故障検出を行なうことが
できる。
ことによシ、比較的簡易な故障検出機能からきわめて高
度な故障検出機能まで可能であシ、従って対象とするシ
ステムの規模、要求等に合った故障検出を行なうことが
できる。
第１〜３図はいずれもマイクロプロセッサによる命令実
行動作を説明するタイミングチャートであシ、第４図は
この発明の実施例を示すブロック図である。 符号説明 １・・・マイクロプロセッサ、２・・・メモリ、３・・
・命令解読器、４・・・異常判定回路、５・・・制御回
路、６・・・ラッチ回路、Ａ・・・アドレスバス、Ｃ・
・・コントロールバス、Ｄ・・・データバス 代理人 弁理士 並 木 昭 夫 代理人 弁理士 桧 崎 清 ｌｌ− ３５４−
行動作を説明するタイミングチャートであシ、第４図は
この発明の実施例を示すブロック図である。 符号説明 １・・・マイクロプロセッサ、２・・・メモリ、３・・
・命令解読器、４・・・異常判定回路、５・・・制御回
路、６・・・ラッチ回路、Ａ・・・アドレスバス、Ｃ・
・・コントロールバス、Ｄ・・・データバス 代理人 弁理士 並 木 昭 夫 代理人 弁理士 桧 崎 清 ｌｌ− ３５４−
Claims (1)
- 所定の命令語を記憶するメモリと、該命令語を読み出し
て所定の動作を行なうマイクロプロセッサとを備え、該
マイクロプロセッサがメモリから読み出して実行する各
命令語のマシンサイクル単位の動作がその実行する各命
令語の種類によって予め判明しているようなマイクロプ
ロセッサシステムにおいて、該マイクロプロセッサにて
実行される命令語を取フ込み該命令語にもとづいて実行
されるマイクロプロセッサのマシンサイクル単位の動作
を予測する手段を設け、該予測結果とマイクロプロセッ
サが実際に遂行する動作とを逐次比較することにより、
マシンサイクル単位でマイクロプロセッサの動作を監視
するようにしたことを特徴とするマイクロプロセッサの
動作監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206249A JPS58107970A (ja) | 1981-12-22 | 1981-12-22 | マイクロプロセツサの動作監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206249A JPS58107970A (ja) | 1981-12-22 | 1981-12-22 | マイクロプロセツサの動作監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58107970A true JPS58107970A (ja) | 1983-06-27 |
Family
ID=16520201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206249A Pending JPS58107970A (ja) | 1981-12-22 | 1981-12-22 | マイクロプロセツサの動作監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58107970A (ja) |
-
1981
- 1981-12-22 JP JP56206249A patent/JPS58107970A/ja active Pending
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