JPH0546439A - 暴走監視装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、最適な基準時間で暴走監視できて誤
警報を防止でき、異常状態の発見が遅れることのない暴
走監視装置を提供することを目的とする。 【構成】本発明は、ＣＰＵ１のアクセス時間を測定して
暴走を監視する暴走監視装置において、ＣＰＵ１の動作
状態に応じて各々リセットされ、各々異なる時間に設定
されている基準時間に基づいて異常信号を出力する複数
のウォッチドッグタイマ回路１１，１２と、各ウォッチ
ドッグタイマ回路１１，１２の出力側にそれぞれ設けら
れた複数のゲート回路１３，１４と、ＣＰＵ１によって
処理されるプログラムの処理時間に応じて開状態にすべ
きゲート回路を選択する選択手段１５，１６とを具備し
てなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＰＵの暴走監視装置
に関する。

【０００２】

【従来の技術】ウォッチドッグタイマ（以下、「ＷＤ
Ｔ」と呼ぶ）回路を用いて、ＣＰＵが暴走しているか否
かを監視する暴走監視装置は従来より知られている、

【０００３】このＷＤＴ回路は、ＣＰＵによる対象プロ
グラムの処理時間、即ち連続する第１アクセスと第２ア
クセスとのインターバル時間を測定し、このインターバ
ル時間が基準時間の下限を下回ったり、又は上限を上回
ったときに異常信号を出力するようになっている。

【０００４】ところで、ＣＰＵによる各種プログラムの
処理時間は、対象プログラムの種類により異なる。その
ため、異常検出のための基準時間は、全てのプログラム
の処理時間が許容する最大時間に設定されてしまう。例
えば、イニシャライズプログラム処理のように処理時間
が長い場合には、正常に動作しているのにも拘らずＷＤ
Ｔ回路から異常信号が誤出力されることがあるからであ
る。ところが、イニシャライズプログラムにも対処可能
な長い基準時間で監視していたのでは、その他の処理時
間の短いプログラムの異常発見が遅れるという欠点があ
った。

【０００５】そこで、イニシャライズプログラム処理等
のプログラム処理時間が長いものについては、ＷＤＴ回
路から異常信号の出力を禁止するようにした暴走監視装
置が考えられている。かかる暴走監視装置の構成例が図
３に示されている。

【０００６】この暴走監視装置では、ＣＰＵ１が一つの
プログラム処理を完了するとバス２を制御し、そのアド
レスバスの制御がアドレスバスインターフェース３を介
してアドレスバスデコード回路４及び５に入力される。
一方のアドレスバスデコード回路４は、プログラム処理
の完了を検出するとＷＤＴ回路７にリセット信号を出力
する。他方のアドレスバスデコード回路５は、同様に制
御レジスタ７にリセット信号を出力する。ＷＤＴ回路７
は基準時間を過ぎてもリセットされなければ、その出力
側に設けられたゲート回路９に対して異常信号を出力す
る。制御レジスタ８は、ＣＰＵ１から処理時間の長いイ
ニシャライズ処理の実行を知らされたときゲート回路９
を閉じ、他方のアドレスバスデコード回路５からリセッ
ト信号が入力するまでこの状態を保持する。

【０００７】従って、この暴走監視装置では、イニシャ
ライズ処理等の非常に長いプログラム処理が行われて
も、その期間は制御レジスタ８によってゲート回路９が
閉じられるので、ＷＤＴ回路７からゲート回路９に入力
している異常信号は外部へ出力されない。また、通常の
動作時には、イニシャライズ処理まで許容するような長
い基準時間を使わずに暴走監視できるものとなる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述し
た暴走監視装置は、プログラム処理時間が長いものにつ
いては、異常信号の出力を禁止しているので、異常が発
生した場合には制御レジスタ８に対してリセット信号が
出力されずに、異常の発見が遅れる恐れがある。本発明
は以上のような実情に鑑みてなされたもので、個々のプ
ログラムの処理時間に応じてそれぞれ最適な基準時間に
よって暴走監視を行うことのできる信頼性の高い暴走監
視装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明に係る暴走監視装置は、ＣＰＵの動作状
態に応じて各々リセットされ、各々異なる時間に設定さ
れている基準時間に基づいて異常信号を出力する複数の
ウォッチドッグタイマ回路と、前記各ウォッチドッグタ
イマ回路の出力側にそれぞれ設けられた複数のゲート回
路と、前記ＣＰＵによって処理されるプログラムの処理
時間に応じて開状態にすべきゲート回路を選択する選択
手段とを具備した構成とし、

【００１０】第２の発明に係る暴走監視装置は、ＣＰＵ
の動作状態に応じてリセットされるカウンタと、このカ
ウンタのカウント値と設定されている基準値とを比較し
て異常信号を出力する比較手段と、前記ＣＰＵによって
処理されるプログラムの処理時間に応じて前記比較手段
の基準値を書替える基準時間変更手段とを具備した構成
とした。

【００１１】

【作用】第１の発明によれば、複数のウォッチドッグタ
イマ回路により各々異なる基準時間を用いて暴走監視が
行われ、これら各ウォッチドッグタイマ回路の出力側に
それぞれ設けられた複数のゲート回路は、選択手段によ
ってプログラム処理時間に応じて選択されたゲート回路
のみが出力可能な状態にされる。従って、選択されなか
ったゲート回路に接続されている各ウォッチドッグタイ
マ回路の異常信号の出力は禁止され、選択されたウォッ
チドッグタイマ回路による暴走監視が行われる。よっ
て、常に最適な基準時間に設定されているウォッチドッ
グタイマ回路によって監視を行うことができる。

【００１２】第２の発明によれば、ＣＰＵのアクセス時
間を測定しているカウンタのカウント値と比較して異常
信号を出力するための基準値が、基準時間変更手段によ
ってプログラム処理時間に応じて書替えられる。従っ
て、常に個々のプログラムに応じた基準時間でもって暴
走監視が行なわれる。

【００１３】

【実施例】以下、図面を参照しながら本発明の一実施例
を説明する。図１には、本発明の第１実施例に係る暴走
監視装置の機能ブロックが示されている。なお、図３に
示す装置と同一機能の部分には同一符号を付している。

【００１４】本実施例は、一方のアドレスバスデコード
回路５の出力側に、各々異なる基準時間が設定された第
１，第２のＷＤＴ回路１１，１２が設けられ、これら各
ＷＤＴ回路１１，１２の出力側にゲート回路１３，１４
がそれぞれ設けられている。また、データバスインター
フェース４には、第１，第２の制御レジスタ１５，１６
が接続されている。この第１，第２の制御レジスタ１
５，１６は、データバスインターフェース４を介して供
給されるデータを、デコード回路６の出力によって保持
し、それぞれ対応する第１，第２のゲート回路１３，１
４を制御する機能を有する。第１，第２のゲート回路１
３，１４の出力はオア回路１７に入力され、このオア回
路出力が異常信号として出力されるように構成されてい
る。

【００１５】以上のように構成された本実施例では、Ｃ
ＰＵ１の動作状態がアドレスバスデコード回路５で検出
されて、ＣＰＵ１が一つのプログラム処理を完了する度
に第１，第２のＷＤＴ回路１１，１２に対してリセット
信号を出力する。ＷＤＴ回路１１，１２では、各々設定
されている基準時間内にリセット入力があれば異常信号
は出力せず、基準時間内にリセット信号が入力されない
ときに、異常信号を各々対応する第１，第２のゲート回
路１３，１４に出力する。

【００１６】本実施例では、ＣＰＵ１で順次実行される
各プログラムは、その処理時間に応じて２グループに分
けられ、処理時間の長いほうのプログラム群は第１ＷＤ
Ｔ回路１１で監視され、処理時間の短いほうのプログラ
ム群は第２ＷＤＴ回路１２で監視される。

【００１７】このため、第１制御レジスタ１５は、処理
時間の長いプログラム群の場合にはゲートを開き、短い
ほうのプログラム群に属している場合には同ゲートを閉
じるように第１ゲート回路１３を制御する。また、第２
制御レジスタ１６は、処理時間の長いプログラム群の場
合にはゲートを閉じ、短いプログラム群の場合にはゲー
トを開くように第２ゲート回路１４を制御する。

【００１８】上記ゲート制御を実現するために、第１，
第２の制御レジスタ１５，１６には、プログラム処理時
間の長短を示すデータがプログラム実行順序に従って下
位アドレスから順に書込まれる。そして、アドレスバス
デコード回路６から出力がある度に、一つづつアドレス
を上げていき、当該アドレスにある長短データに応じて
上記ゲート制御を行う。

【００１９】すなわち、前回のプログラム処理が終了し
てアドレスバスデコード回路６から出力があると、第
１，第２の制御レジスタ１５，１６ではアドレスを一つ
上げる。そのアドレスには、今回実行されるプログラム
の長短データが書き込まれているので、その長短データ
に応じてそれぞれゲート制御を行う。例えば、今回の実
行プログラムが処理時間の長いほうのプログラム群に属
している場合には、第１制御レジスタ１５は第１ゲート
回路１３を開き、第２制御レジスタ１６は第２ゲート回
路１４を閉じる。逆に、実行プログラムが短い場合に
は、第１制御レジスタ１５は第１ゲート回路１３を閉
じ、第２制御レジスタ１６は第２ゲート回路１４を開け
る。

【００２０】この様に本実施例では、実行プログラムの
処理時間が長い場合には、第１制御レジスタ１５によっ
て第１ゲート回路１３が出力可能な状態にされ、かつ第
２制御レジスタ１６によって第２ゲート回路１４が閉じ
られて、基準時間が長く設定されている第１ＷＤＴ回路
１１による暴走監視が行われる。また、実行プログラム
の処理時間が短い場合には、第１制御レジスタ１５によ
って第１ゲート回路１３が閉じられ、かつ第２制御レジ
スタ１６によって第２ゲート回路１４が出力可能な状態
とされて、基準時間が短く設定されている第２ＷＤＴ回
路１２による暴走監視が行われる。

【００２１】従って、本実施例によれば、実行プログラ
ムの処理時間に応じて適当な基準時間に設定されている
ＷＤＴ回路で暴走監視できるので誤警報を防止できると
共に、いかなる状態においても異常信号の出力を完全に
禁止することがないので異常状態の発見が遅れるといっ
た不都合を防止できる。

【００２２】なお、上記第１実施例では、基準時間を長
短の２つ用いる場合について説明したが、ＷＤＴ回路，
ゲート回路，制御レジスタの組合せを、３組以上設け
て、それぞれ異なる３つ以上の基準時間をそれぞれ選択
して暴走監視を行うように構成することもできる。

【００２３】また、上記実施例では、基準時間の上限を
越えたときに異常信号を出力するようにしているが、基
準時間の下限を下回ったときに異常信号を出力するよう
に構成してもよい。次に、図２を参照して本発明の第２
実施例について説明する。

【００２４】本実施例は、アドレスバスデコード回路５
の出力によってリセットされるカウンタ２０を設け、こ
のカウンタ出力をコンパレータ２１の一方の入力端子に
入力すると共に、このコンパレータ２１の他方の入力端
子には、基準時間設定回路２２からプログラム処理時間
に応じた基準値を設定するように構成されている。

【００２５】基準時間設定回路２２は、ＣＰＵ１からデ
ータバスインターフェース４を介してプログラム実行順
序に従って各プログラム処理時間が記憶される。そし
て、そのプログラム処理時間は、アドレスバスデコード
回路６の出力によって順次指定されてその処理時間に応
じた基準値をコンパレータ２１に出力するようになって
いる。

【００２６】この様に構成された本実施例では、実行す
べきプログラムの処理時間に応じてコンパレータ２１の
基準値が順次切替えられる。コンパレータ２１では、こ
のようにして設定される基準値と、カウンタ２０から入
力されるプログラム処理時間とが比較され、基準値を越
えたときに異常信号が出力される。

【００２７】この様な本実施例によれば、プログラム処
理時間に応じて最適な基準時間で暴走監視を行うことが
できると共に、回路規模を大型化することなく基準時間
の数を容易に増加させることができる。

【００２８】

【発明の効果】以上詳記したように本発明によれば、実
行プログラムの処理時間に応じて最適な基準時間で暴走
監視できて誤警報を防止できると共に、異常状態の発見
が遅れるといった不都合を防止できる暴走監視装置を提
供できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る暴走監視装置の機能
ブロック図。

【図２】本発明の第２実施例に係る暴走監視装置の機能
ブロック図。

【図３】従来の暴走監視装置の機能ブロック図。

【符号の説明】

１…ＣＰＵ、２…バス、１１，１２…ＷＤＴ回路、１
３，１４…ゲート回路、１５，１６…制御レジスタ、２
０…カウンタ、２１…コンパレータ、２２…基準時間設
定回路。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵのプログラム処理時間を測定して
   該ＣＰＵの暴走を監視する暴走監視装置において、 前記ＣＰＵの動作状態に応じて各々リセットされ、各々
   異なる時間に設定されている基準時間に基づいて異常信
   号を出力する複数のウォッチドッグタイマ回路と、前記
   各ウォッチドッグタイマ回路の出力側にそれぞれ設けら
   れた複数のゲート回路と、前記ＣＰＵによって処理され
   るプログラムの処理時間に応じて開状態にすべきゲート
   回路を選択する選択手段と、を具備したことを特徴とす
   る暴走監視装置。
2. 【請求項２】 ＣＰＵのプログラム処理時間を測定して
   該ＣＰＵの暴走を監視する暴走監視装置において、 前記ＣＰＵの動作状態に応じてリセットされるカウンタ
   と、このカウンタのカウント値と設定されている基準値
   とを比較して異常信号を出力する比較手段と、前記ＣＰ
   Ｕによって処理されるプログラムの処理時間に応じて前
   記比較手段の基準値を書替える基準時間変更手段と、を
   具備したことを特徴とする暴走監視装置。