JPH02163844A - プロセサ監視回路 - Google Patents
プロセサ監視回路Info
- Publication number
- JPH02163844A JPH02163844A JP63318844A JP31884488A JPH02163844A JP H02163844 A JPH02163844 A JP H02163844A JP 63318844 A JP63318844 A JP 63318844A JP 31884488 A JP31884488 A JP 31884488A JP H02163844 A JPH02163844 A JP H02163844A
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- JP
- Japan
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- processor
- circuit
- abnormality
- ram
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims description 16
- 230000005856 abnormality Effects 0.000 abstract description 15
- 238000001514 detection method Methods 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプロセサを用いた制御装置に関し、特にその監
視回路の改良に関する。
視回路の改良に関する。
（従来の技術）
従来、プロセサ監視回路は例えば第３図に示すように構
成されていた。第３図において、３１はプロセサ回路、
３２はクロック発生回路、３３はタイマ回路、３４はフ
リップフロップ、３５はデコード回路、３６はＲＯＭ、
３７はＲＡＭ。
成されていた。第３図において、３１はプロセサ回路、
３２はクロック発生回路、３３はタイマ回路、３４はフ
リップフロップ、３５はデコード回路、３６はＲＯＭ、
３７はＲＡＭ。
３Ｂは異常検出回路、３９はＮＡＮＤゲートである。
第４因は、第３図に示すプロセサ監視回路の動作を示す
波形図である。
波形図である。
プロセサ監視回路は、ウォッチドッグタイマによる監視
方式を採用している。タイマ回路３３により信号線４０
１を介して一定時間ごとにプロ化す回路３１にタイマ割
込み信号を入力し、タイマ割込み信号が入力されたとき
にタイマ割込み処理用プログラムを実行させている。信
号Ｍ４０１上のタイマ割込み信号によりリセットされた
フリップフロップ３４け、ＮＡＮＤゲート３９から信号
線４０２上へ出力された信号によりセットされる。
方式を採用している。タイマ回路３３により信号線４０
１を介して一定時間ごとにプロ化す回路３１にタイマ割
込み信号を入力し、タイマ割込み信号が入力されたとき
にタイマ割込み処理用プログラムを実行させている。信
号Ｍ４０１上のタイマ割込み信号によりリセットされた
フリップフロップ３４け、ＮＡＮＤゲート３９から信号
線４０２上へ出力された信号によりセットされる。
ハードウェアの異常によりタイマ割込み処理用プログラ
ムが破壊されたりして異常が発生した場合には、信号線
４１からタイマ割込み信号か入力されてもＮＡＮＤゲー
ト３９から信号線４０２上へ出力信号が得られず、フリ
ツプフロップ３４はセットされない。
ムが破壊されたりして異常が発生した場合には、信号線
４１からタイマ割込み信号か入力されてもＮＡＮＤゲー
ト３９から信号線４０２上へ出力信号が得られず、フリ
ツプフロップ３４はセットされない。
異常検出回路３８により異常が検出されると、マスク不
能な割込み処理要求信号として信号線４０３から特権割
込みがプロセサ回路３１に入力され、異常の発生したこ
とが外部へ通知される。
能な割込み処理要求信号として信号線４０３から特権割
込みがプロセサ回路３１に入力され、異常の発生したこ
とが外部へ通知される。
（発明が解決しようとする課題）
上述した従来のプロセサ監視回路においては、割込みが
発生するごとに他の処理を中断して割込み処理用プログ
ラムを実行する必要があり、さらにタイマ回路や異常検
出回路な゛どが必要であるため、素子数が多くなるとい
う欠点がある。
発生するごとに他の処理を中断して割込み処理用プログ
ラムを実行する必要があり、さらにタイマ回路や異常検
出回路な゛どが必要であるため、素子数が多くなるとい
う欠点がある。
本発明の目的は、ＲＯＭおよびＲＡＭを備え、プロセサ
回路でＲＯＭから命令を読出し、ＲＡＭとの間でデータ
を書込み／読出す際に、プロセサ回路から出力されるア
ドレス情報をデコードして生成したデコード出力と、プ
ロセサ回路の命令フェッチ信号とのＮＡＮＤ出力で異常
発注時にプロセサ回路から出力される制御信号を禁止す
ることにより上記欠点を除去し、ＲＡＭ内容を保護でき
るように構成したプロセサ監視回路を提供することにあ
る。
回路でＲＯＭから命令を読出し、ＲＡＭとの間でデータ
を書込み／読出す際に、プロセサ回路から出力されるア
ドレス情報をデコードして生成したデコード出力と、プ
ロセサ回路の命令フェッチ信号とのＮＡＮＤ出力で異常
発注時にプロセサ回路から出力される制御信号を禁止す
ることにより上記欠点を除去し、ＲＡＭ内容を保護でき
るように構成したプロセサ監視回路を提供することにあ
る。
（課題を解決するための手段）
本発明によるプロセサ監視回路はＲＯＭと、ＲＡＭと、
プロセサと、デコード回路と、ＮＡＮＤゲートと、バッ
ファ回路とを具備して構成したものである。
プロセサと、デコード回路と、ＮＡＮＤゲートと、バッ
ファ回路とを具備して構成したものである。
ＲＯＭは命令群を格納するためのものであり、ＲＡＭは
データを格納するためのものである。
データを格納するためのものである。
プロセサはＲＯＭから命令を読出して実行するとともに
、ＲＡＭとの間でデータの書込み／読出しを行い各種制
御を行うためのものである。
、ＲＡＭとの間でデータの書込み／読出しを行い各種制
御を行うためのものである。
デコード回路はプロセサから出力されるアドレス情報を
デコードするためのものであり、ＮＡＮＤゲートはデコ
ード回路の出力とプロセサの命令フェッチ信号との間で
論理積をとるためのものである。
デコードするためのものであり、ＮＡＮＤゲートはデコ
ード回路の出力とプロセサの命令フェッチ信号との間で
論理積をとるためのものである。
バッファ回路は、ＮＡＮＤゲートの出力によりプロセサ
から几ＯＭ１およびＲＡＭへの制御信号を送出／停止す
るためのものである。
から几ＯＭ１およびＲＡＭへの制御信号を送出／停止す
るためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明によるプロセサ監視回路の一実施例を
示すブロック図である。
示すブロック図である。
第１図において、１１はプロセサ回路、１２はクロック
発生回路、１３はバッファ回路、１４はデコード回路、
１５はＲＯＭ、１６はＲＡＭ。
発生回路、１３はバッファ回路、１４はデコード回路、
１５はＲＯＭ、１６はＲＡＭ。
１７はＮＡＮＤゲートである。
：Ｆ’、２＠は、第１図に示すプロセサ監視回路の動作
を示す波形図である。
を示す波形図である。
通常、プロセサ１１はＲＯＭ１５から命令を読出し、Ｒ
ＡＭ６との間でデータの書込み／読出しを行い、各種の
制御を行っている。その際、几ＯＭ５およびＲＡＭ６の
メモリ領域は予め決められており、プロセサ１１はその
範囲内をアクセスしている。
ＡＭ６との間でデータの書込み／読出しを行い、各種の
制御を行っている。その際、几ＯＭ５およびＲＡＭ６の
メモリ領域は予め決められており、プロセサ１１はその
範囲内をアクセスしている。
アドレスバス上にノイズが発生したり、あるいはハード
ウェア／ソフトウェアの異常によりプログラムの記憶さ
れているメモリ領域外から命令を読出したとき、プロセ
サ１１は正常な動作をすることができなくなる。そこで
、命令読出し時に信号線２０１上の命令フェッチ信号と
デコーダ４から信号線２０２上に送出されたアドレスデ
コード信条とをＭＡＮＤゲート７で監視する。異常発失
時には、バッファ回路３の出力を信号線２０３上の出力
制御信号を無効化する。
ウェア／ソフトウェアの異常によりプログラムの記憶さ
れているメモリ領域外から命令を読出したとき、プロセ
サ１１は正常な動作をすることができなくなる。そこで
、命令読出し時に信号線２０１上の命令フェッチ信号と
デコーダ４から信号線２０２上に送出されたアドレスデ
コード信条とをＭＡＮＤゲート７で監視する。異常発失
時には、バッファ回路３の出力を信号線２０３上の出力
制御信号を無効化する。
これＫより、ＲＡＭ６の内容の破壊を防止することがで
き、異常が発生したことを外部へ通知することができる
。
き、異常が発生したことを外部へ通知することができる
。
（発明の効果）
以上説明したように本発明は、アドレスのデコードによ
り異常を検出することにより、素子数を減少できるとと
もに割込み処理を省略できるので、本来の処理が中断さ
れないという効果がある。
り異常を検出することにより、素子数を減少できるとと
もに割込み処理を省略できるので、本来の処理が中断さ
れないという効果がある。
第１図は、本発明によるプロセサ監視回路の一実施例を
示すブロック図である。 第２図は、第１図に示すプロセサ監視回路の動作を示す
波形図である。 第３図は、従来技術によるプロセサ監視回路の一例を示
すブロック図である。 第４図は、第３図に示すプロセサ監視回路の動作を示す
波形図である。 １１．３１・・・プロセサ回路 １２．３２・・・クロック発生回路 １３・・・バッファ回路 １４．３５・・・デコード回路 １５．３６・・・ＲＯＭ １６．３７・・・ＲＡＭ １７．３９・・・ＮＡＮＤゲート ３３・・・タイマ回路 ３４・・・フリップフロップ ３８・・・異常検出回路
示すブロック図である。 第２図は、第１図に示すプロセサ監視回路の動作を示す
波形図である。 第３図は、従来技術によるプロセサ監視回路の一例を示
すブロック図である。 第４図は、第３図に示すプロセサ監視回路の動作を示す
波形図である。 １１．３１・・・プロセサ回路 １２．３２・・・クロック発生回路 １３・・・バッファ回路 １４．３５・・・デコード回路 １５．３６・・・ＲＯＭ １６．３７・・・ＲＡＭ １７．３９・・・ＮＡＮＤゲート ３３・・・タイマ回路 ３４・・・フリップフロップ ３８・・・異常検出回路
Claims (1)
- 命令群を格納するためのＲＯＭと、データを格納するた
めのＲＡＭと、前記ＲＯＭから命令を読出して実行する
とともに、前記ＲＡＭとの間でデータの書込み／読出し
を行い各種制御を行うためのプロセサと、前記プロセサ
から出力されるアドレス情報をデコードするためのデコ
ード回路と、前記デコード回路の出力と前記プロセサの
命令フェッチ信号との間で論理積をとるためのＮＡＮＤ
ゲートと、前記ＮＡＮＤゲートの出力により前記プロセ
サから前記ＲＯＭおよび前記ＲＡＭへの制御信号を送出
／停止するためのバッファ回路とを具備して構成したこ
とを特徴とするプロセサ監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318844A JPH02163844A (ja) | 1988-12-16 | 1988-12-16 | プロセサ監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63318844A JPH02163844A (ja) | 1988-12-16 | 1988-12-16 | プロセサ監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02163844A true JPH02163844A (ja) | 1990-06-25 |
Family
ID=18103587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63318844A Pending JPH02163844A (ja) | 1988-12-16 | 1988-12-16 | プロセサ監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02163844A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148959A (ja) * | 1983-02-14 | 1984-08-25 | Omron Tateisi Electronics Co | デバツグ装置 |
| JPS6084645A (ja) * | 1983-10-17 | 1985-05-14 | Fuji Electric Co Ltd | プログラム暴走監視方式 |
-
1988
- 1988-12-16 JP JP63318844A patent/JPH02163844A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59148959A (ja) * | 1983-02-14 | 1984-08-25 | Omron Tateisi Electronics Co | デバツグ装置 |
| JPS6084645A (ja) * | 1983-10-17 | 1985-05-14 | Fuji Electric Co Ltd | プログラム暴走監視方式 |
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