JPS6322339B2 - - Google Patents
Info
- Publication number
- JPS6322339B2 JPS6322339B2 JP57228855A JP22885582A JPS6322339B2 JP S6322339 B2 JPS6322339 B2 JP S6322339B2 JP 57228855 A JP57228855 A JP 57228855A JP 22885582 A JP22885582 A JP 22885582A JP S6322339 B2 JPS6322339 B2 JP S6322339B2
- Authority
- JP
- Japan
- Prior art keywords
- machine check
- signal
- interrupt
- interrupt signal
- check interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000003672 processing method Methods 0.000 claims description 4
- 230000004044 response Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 230000007257 malfunction Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
- G06F11/0721—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment within a central processing unit [CPU]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0793—Remedial or corrective actions
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明はデータ処理装置において、マシンチエ
ツク割込みが発生したとき、そのマシンチエツク
割込みコードを解析してその内容が以後のハード
ウエアの動作を保証できないような状態のときに
強制的にデイスエイブル・ウエイト（Disable
Waite）状態にするようにしたマシンチエツク割
込み処理方式に関する。
ツク割込みが発生したとき、そのマシンチエツク
割込みコードを解析してその内容が以後のハード
ウエアの動作を保証できないような状態のときに
強制的にデイスエイブル・ウエイト（Disable
Waite）状態にするようにしたマシンチエツク割
込み処理方式に関する。
従来技術と問題点
データ処理装置ではマシンチエツクの割込み原
因というのが大きくわけて２つあり、システムに
大きなダメージを与える緊急な（Exigent）条件
とリトライ可能なリプレシブル（Repressible）
な条件がある。前者の緊急な条件はCPUに対し
て直接のダメージが発生しその時点での命令又は
割込み処理の継続が不可能となるものであつて、
その中にはPD（Instruction Processing
Damage）とSD（System Damage）の２つのサ
ブクラスがある。また特定の処理に分離できない
誤動作はSDとして表示される。この中にメモリ
アクセス系で発生したSDとCPU系で発生したSD
とがある。
因というのが大きくわけて２つあり、システムに
大きなダメージを与える緊急な（Exigent）条件
とリトライ可能なリプレシブル（Repressible）
な条件がある。前者の緊急な条件はCPUに対し
て直接のダメージが発生しその時点での命令又は
割込み処理の継続が不可能となるものであつて、
その中にはPD（Instruction Processing
Damage）とSD（System Damage）の２つのサ
ブクラスがある。また特定の処理に分離できない
誤動作はSDとして表示される。この中にメモリ
アクセス系で発生したSDとCPU系で発生したSD
とがある。
通常、データ処理装置で、OSの管理の下でジ
ヨブの実行が行われるものであるが、そのときに
上記SDが発生すると、ソフトウエアで上記マシ
ンチエツクの割込処理を行う。SDの中には、以
後のハードウエアの動作を保証できない、例えば
メモリアクセスを制御するMCUの誤動作などが
ある。しかしソフトウエアはその原因によりシス
テムダウンとはしないで、その時点でのジヨブの
み中断（アベンド）させて次のジヨブに移行する
という処理を実行する場合がある。ところが
MCUでSDクラスのマシンチエツクエラーが発生
すると、例えば主記憶装置へデータを書込む時に
主記憶装置でアドレスパリテイエラーが発生すれ
ばそれ以後のジヨブの実行は保障されないことに
なるが、ソフトウエアでは実行処理をやつたこと
になるので実行処理結果は保障されないにもかか
わらず外からみれば正しい処理が行われたかのよ
うにみえる。その結果データ化け等の障害につな
がる危険性があつた。
ヨブの実行が行われるものであるが、そのときに
上記SDが発生すると、ソフトウエアで上記マシ
ンチエツクの割込処理を行う。SDの中には、以
後のハードウエアの動作を保証できない、例えば
メモリアクセスを制御するMCUの誤動作などが
ある。しかしソフトウエアはその原因によりシス
テムダウンとはしないで、その時点でのジヨブの
み中断（アベンド）させて次のジヨブに移行する
という処理を実行する場合がある。ところが
MCUでSDクラスのマシンチエツクエラーが発生
すると、例えば主記憶装置へデータを書込む時に
主記憶装置でアドレスパリテイエラーが発生すれ
ばそれ以後のジヨブの実行は保障されないことに
なるが、ソフトウエアでは実行処理をやつたこと
になるので実行処理結果は保障されないにもかか
わらず外からみれば正しい処理が行われたかのよ
うにみえる。その結果データ化け等の障害につな
がる危険性があつた。
それ故、本来このような誤動作が発生した場合
には、直ちにチエツク―ストツプ（Check―
Stop）状態となることが望ましいが、従来のハ
ードウエアでは、チエツク―ストツプ・モードは
各サブクラスごとに一括しているので、つまり
CPUでのSDでもMCUでのSDでも、その他のSD
でもどの部分におけるSDでも、同じくチエツク
―ストツプ状態となつてしまう。これでは通常は
システムダウンとはならないCPUにおけるSDク
ラスの誤動作でもシステムダウンとなりデータ処
理上問題がある。それ故、チエツク―ストツプ・
モードをオフにしておきSDクラスのマシンチエ
ツク割込みではシステムダウンが生じないように
すれば、例えば主記憶装置への書込み時にアドレ
スパリテイエラーが検出されたようなMCUでの
SDではエラーデータにもとづき処理実行が行わ
れ、保証できない結果となる。
には、直ちにチエツク―ストツプ（Check―
Stop）状態となることが望ましいが、従来のハ
ードウエアでは、チエツク―ストツプ・モードは
各サブクラスごとに一括しているので、つまり
CPUでのSDでもMCUでのSDでも、その他のSD
でもどの部分におけるSDでも、同じくチエツク
―ストツプ状態となつてしまう。これでは通常は
システムダウンとはならないCPUにおけるSDク
ラスの誤動作でもシステムダウンとなりデータ処
理上問題がある。それ故、チエツク―ストツプ・
モードをオフにしておきSDクラスのマシンチエ
ツク割込みではシステムダウンが生じないように
すれば、例えば主記憶装置への書込み時にアドレ
スパリテイエラーが検出されたようなMCUでの
SDではエラーデータにもとづき処理実行が行わ
れ、保証できない結果となる。
発明の目的
本発明の目的は、このような問題点を改善する
ために、フアームウエアを有するデータ処理装置
において、マシンチエツクが発生した装置及びそ
の内容に応じてマシンチエツク割込みコードを他
のデータに変換して、ソフトウエアをデイスエイ
ブル・ウエイト状態にするようにしたマシンチエ
ツク割込み処理方式を提供することである。
ために、フアームウエアを有するデータ処理装置
において、マシンチエツクが発生した装置及びそ
の内容に応じてマシンチエツク割込みコードを他
のデータに変換して、ソフトウエアをデイスエイ
ブル・ウエイト状態にするようにしたマシンチエ
ツク割込み処理方式を提供することである。
発明の構成
この目的を達成するために、本発明のマシンチ
エツク割込み処理方式では、マシンチエツク発生
時にこれを検出してマシンチエツク割込信号を出
力し、このマシンチエツク割込信号にもとづき割
込み処理を行うデータ処理装置において、マシン
チエツク割込信号のうち特定の割込信号を検出す
る特定コード検出手段と、マシンチエツク割込の
発生した割込信号が上記特定のコードの場合にマ
シンチエツク割込信号を解析不可能な値の変更信
号に変更する信号変更手段と、マシンチエツク処
理ルーチンを有しこの解析不可能な値の変更信号
に応じてデイスエイブル・ウエイト状態になる制
御部を具備し、上記特定コードの割込みが発生し
たときにマシンチエツク割込信号を上記解析不可
能な値に変更しこれにより制御部をデイスエイブ
ル・ウエイト状態にしてデータ処理装置の動作を
チエツク―ストツプ状態にすることを特徴とす
る。
エツク割込み処理方式では、マシンチエツク発生
時にこれを検出してマシンチエツク割込信号を出
力し、このマシンチエツク割込信号にもとづき割
込み処理を行うデータ処理装置において、マシン
チエツク割込信号のうち特定の割込信号を検出す
る特定コード検出手段と、マシンチエツク割込の
発生した割込信号が上記特定のコードの場合にマ
シンチエツク割込信号を解析不可能な値の変更信
号に変更する信号変更手段と、マシンチエツク処
理ルーチンを有しこの解析不可能な値の変更信号
に応じてデイスエイブル・ウエイト状態になる制
御部を具備し、上記特定コードの割込みが発生し
たときにマシンチエツク割込信号を上記解析不可
能な値に変更しこれにより制御部をデイスエイブ
ル・ウエイト状態にしてデータ処理装置の動作を
チエツク―ストツプ状態にすることを特徴とす
る。
発明の実施例
本発明の一実施例を添付図面にもとづき説明す
る。
る。
図中、１は信号発生部、２はマシンチエツク検
出保持部、３はマシンチエツク割込みコード変更
制御回路（以下MCIC変更回路という）、４はコ
ード・レジスタ、５はデコーダ、６はセレクタ、
７はマシンチエツク割込みコード変更データ保持
部（以下MCIC変更データ部という）、８はマシ
ンチエツク割込みコード書込部（以下MCIC書込
み部という）、９はマシンチエツク割込みコード
保持レジスタ（以下MCICレジスタという）、１
０は制御部である。
出保持部、３はマシンチエツク割込みコード変更
制御回路（以下MCIC変更回路という）、４はコ
ード・レジスタ、５はデコーダ、６はセレクタ、
７はマシンチエツク割込みコード変更データ保持
部（以下MCIC変更データ部という）、８はマシ
ンチエツク割込みコード書込部（以下MCIC書込
み部という）、９はマシンチエツク割込みコード
保持レジスタ（以下MCICレジスタという）、１
０は制御部である。
マシンチエツク検出保持部２は、マシンチエツ
ク割込み信号が発生したことを検出するととも
に、このマシンチエツク割込み信号を保持するも
のである。なおこのマシンチエツク割込み信号に
は、このマシンチエツク割込み信号の発生場所と
その発生原因が記入され、デバツグ時にこれらを
解析することによりデータ処理装置の各部にどの
ような異常現象が発生したかを分析することがで
きるものである。
ク割込み信号が発生したことを検出するととも
に、このマシンチエツク割込み信号を保持するも
のである。なおこのマシンチエツク割込み信号に
は、このマシンチエツク割込み信号の発生場所と
その発生原因が記入され、デバツグ時にこれらを
解析することによりデータ処理装置の各部にどの
ような異常現象が発生したかを分析することがで
きるものである。
MCIC変更回路３はセレクタ６の出力をマシン
チエツク検出保持部２からの出力信号か、それと
もMCIC変更データ部７の出力信号かのいずれか
に選択するものであつて、通常はマシンチエツク
検出保持部２から送出されるマシンチエツク割込
み信号を出力するようにセレクタ６を制御する。
しかしデコーダ５からの変更指示によりMCIC変
更データ部７からの送出信号を出力するようにセ
レクタ６を制御する。
チエツク検出保持部２からの出力信号か、それと
もMCIC変更データ部７の出力信号かのいずれか
に選択するものであつて、通常はマシンチエツク
検出保持部２から送出されるマシンチエツク割込
み信号を出力するようにセレクタ６を制御する。
しかしデコーダ５からの変更指示によりMCIC変
更データ部７からの送出信号を出力するようにセ
レクタ６を制御する。
デコーダ５は、マシンチエツク検出保持部２か
ら送出されたマシンチエツク割込み信号が、例え
ば主記憶装置へのデータ書込み時にアドレスパリ
テイエラーが検出されたような、エラーの発生し
た装置及びその内容が以後のハードウエアの動作
を保証できない状態を示したときこれを認識して
MCIC変更回路３に変更指示出力「１」を送出す
る。なお変更指示出力「１」を発生するマシンチ
エツク割込み信号の種類はあらかじめ決定されて
いる。
ら送出されたマシンチエツク割込み信号が、例え
ば主記憶装置へのデータ書込み時にアドレスパリ
テイエラーが検出されたような、エラーの発生し
た装置及びその内容が以後のハードウエアの動作
を保証できない状態を示したときこれを認識して
MCIC変更回路３に変更指示出力「１」を送出す
る。なお変更指示出力「１」を発生するマシンチ
エツク割込み信号の種類はあらかじめ決定されて
いる。
MCIC変更データ部７はオール「０」を出力し
ており、したがつてセレクタ６からこのオール
「０」信号が出力されたとき、制御部１０のマシ
ンチエツク処理ルーチンは、このオール「０」信
号のためにマシンチエツク割込み信号を出力した
データ処理装置の発生場所及び発生原因を全く解
析することができず、マシンチエツク割込み処理
の続行が不可能となりデイスエイブル・ウエイト
状態となる。
ており、したがつてセレクタ６からこのオール
「０」信号が出力されたとき、制御部１０のマシ
ンチエツク処理ルーチンは、このオール「０」信
号のためにマシンチエツク割込み信号を出力した
データ処理装置の発生場所及び発生原因を全く解
析することができず、マシンチエツク割込み処理
の続行が不可能となりデイスエイブル・ウエイト
状態となる。
制御部１０はデータ処理装置の各種動作制御に
必要な制御用のプログラムを保持してこれにより
各種制御処理を行うものであり、マシンチエツク
処理ルーチンをも保有しているものである。
必要な制御用のプログラムを保持してこれにより
各種制御処理を行うものであり、マシンチエツク
処理ルーチンをも保有しているものである。
次に本発明の動作を添付図面により説明する。
データ処理装置がデータ処理を実行中に異常
が発生してマシンチエツク割込み信号をその異
常発生部が出力すると、マシンチエツク検出保
持部２がこれを検出し、このマシンチエツク割
込み信号を一時保持する。そしてこれをコード
レジスタ４及びセレクタ６に送出する。このコ
ードレジスタ４に保持されたマシンチエツク割
込み信号が例えばシステムダウンとはならない
CPU系のエラーであればデコーダ５は「０」
を出力し、MCIC変更回路３は、セレクタ６が
マシンチエツク割込み信号を出力するよう制御
する。このマシンチエツク割込み信号はMCIC
書込み部８により出力レジスタ（図示省略）に
書込まれ、制御部１０のMCICレジスタ９に転
送される。そして制御部１０においてこのマシ
ンチエツク割込み信号に指示された割込み信号
発生場所や発生原因がマシンチエツク処理ルー
チンにより解析され、デバツグ処理される。
が発生してマシンチエツク割込み信号をその異
常発生部が出力すると、マシンチエツク検出保
持部２がこれを検出し、このマシンチエツク割
込み信号を一時保持する。そしてこれをコード
レジスタ４及びセレクタ６に送出する。このコ
ードレジスタ４に保持されたマシンチエツク割
込み信号が例えばシステムダウンとはならない
CPU系のエラーであればデコーダ５は「０」
を出力し、MCIC変更回路３は、セレクタ６が
マシンチエツク割込み信号を出力するよう制御
する。このマシンチエツク割込み信号はMCIC
書込み部８により出力レジスタ（図示省略）に
書込まれ、制御部１０のMCICレジスタ９に転
送される。そして制御部１０においてこのマシ
ンチエツク割込み信号に指示された割込み信号
発生場所や発生原因がマシンチエツク処理ルー
チンにより解析され、デバツグ処理される。
ところがデコーダ５がこのマシンチエツク割
込み信号を解読した結果、例えばMCUの誤動
作のような以後のハードウエアの動作を保証で
きない状態を示しているものと判定される信号
の１つであることを認識すると変更指示出力
「１」を出力する。これによりMCIC変更回路
３はセレクタ６を制御して、マシンチエツク検
出保持部２から伝達されたマシンチエツク割込
み信号に代り、MCIC変更データ部７から出力
されるオール「０」信号を送出させる。そして
これがMCIC書込み部８を経由してMCICレジ
スタ９に送出されると制御部１０のマシンチエ
ツク処理ルーチンはこのMCICレジスタ９に記
入された信号を解読するが、オール「０」のた
めその発生場所も発生原因も何等解読できず、
したがつてマシンチエツクの割込み処理の続行
が不可能となりデイスエイブル・ウエイト状態
となり、そのためデータ処理装置はチエツク―
ストツプ状態となる。
込み信号を解読した結果、例えばMCUの誤動
作のような以後のハードウエアの動作を保証で
きない状態を示しているものと判定される信号
の１つであることを認識すると変更指示出力
「１」を出力する。これによりMCIC変更回路
３はセレクタ６を制御して、マシンチエツク検
出保持部２から伝達されたマシンチエツク割込
み信号に代り、MCIC変更データ部７から出力
されるオール「０」信号を送出させる。そして
これがMCIC書込み部８を経由してMCICレジ
スタ９に送出されると制御部１０のマシンチエ
ツク処理ルーチンはこのMCICレジスタ９に記
入された信号を解読するが、オール「０」のた
めその発生場所も発生原因も何等解読できず、
したがつてマシンチエツクの割込み処理の続行
が不可能となりデイスエイブル・ウエイト状態
となり、そのためデータ処理装置はチエツク―
ストツプ状態となる。
発明の効果
本発明によればOSを変更する必要なくマシン
チエツク割込み信号に応じて、それが以後のハー
ドウエアの動作を保証するものか否かを識別し、
動作の促証できない種類のものに対してはデイス
エイブル・ウエイト状態にして以降のハード処理
をストツプさせるので、データ処理を非常に確実
なものとすることがきる。
チエツク割込み信号に応じて、それが以後のハー
ドウエアの動作を保証するものか否かを識別し、
動作の促証できない種類のものに対してはデイス
エイブル・ウエイト状態にして以降のハード処理
をストツプさせるので、データ処理を非常に確実
なものとすることがきる。
添付図面は本発明の一実施例構成図である。
図中、１は信号発生部、２はマシンチエツク検
出保持部、３はマシンチエツク割込みコード変更
制御回路、４はコード・レジスタ、５はデコー
ダ、６はセレクタ、７はマシンチエツク割込みコ
ード変更データ保持部、８はマシンチエツク割込
みコード書込部、９はマシンチエツク割込みコー
ド保持レジスタ、１０は制御部である。
出保持部、３はマシンチエツク割込みコード変更
制御回路、４はコード・レジスタ、５はデコー
ダ、６はセレクタ、７はマシンチエツク割込みコ
ード変更データ保持部、８はマシンチエツク割込
みコード書込部、９はマシンチエツク割込みコー
ド保持レジスタ、１０は制御部である。
Claims (1)
- １ マシンチエツク発生時にこれを検出してマシ
ンチエツク割込信号を出力し、このマシンチエツ
ク割込信号にもとづき割込み処理を行うデータ処
理装置において、マシンチエツク割込信号のうち
特定の割込信号を検出する特定コード検出手段
と、マシンチエツク割込の発生した割込信号が上
記特定コードの場合にマシンチエツク割込信号を
解析不可能な値の変更信号に変更する信号変更手
段と、マシンチエツク処理ルーチンを有しこの解
析不可能な値の変更信号に応じてデイスエイブ
ル・ウエイト状態になる制御部を具備し、上記特
定コードの割込みが発生したときにマシンチエツ
ク割込信号を上記解析不可能な値に変更しこれに
より制御部をデイスエイブル・ウエイト状態にし
てデータ処理装置の動作をチエツクストツプ状態
にすることを特徴とするマシンチエツク割込み処
理方式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228855A JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
| AU21466/83A AU544915B2 (en) | 1982-12-23 | 1983-11-17 | Processing machine check interruption |
| CA000441404A CA1204876A (en) | 1982-12-23 | 1983-11-17 | System for processing machine check interruption |
| US06/554,730 US4587654A (en) | 1982-12-23 | 1983-11-23 | System for processing machine check interruption |
| KR1019830005757A KR890001796B1 (ko) | 1982-12-23 | 1983-12-05 | 기계체크 개입중단 처리시스템 |
| EP83307470A EP0112672B1 (en) | 1982-12-23 | 1983-12-08 | System for processing machine check interruption |
| DE8383307470T DE3380369D1 (en) | 1982-12-23 | 1983-12-08 | System for processing machine check interruption |
| BR8307085A BR8307085A (pt) | 1982-12-23 | 1983-12-22 | Sistema para processamento de interrupcao de verificacao de maquina |
| ES528305A ES8501902A1 (es) | 1982-12-23 | 1983-12-22 | Una instalacion para procesar las interrupciones de comprobacion de maquina |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57228855A JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116858A JPS59116858A (ja) | 1984-07-05 |
| JPS6322339B2 true JPS6322339B2 (ja) | 1988-05-11 |
Family
ID=16882929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57228855A Granted JPS59116858A (ja) | 1982-12-23 | 1982-12-23 | マシンチエツク割込み処理方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4587654A (ja) |
| EP (1) | EP0112672B1 (ja) |
| JP (1) | JPS59116858A (ja) |
| KR (1) | KR890001796B1 (ja) |
| AU (1) | AU544915B2 (ja) |
| BR (1) | BR8307085A (ja) |
| CA (1) | CA1204876A (ja) |
| DE (1) | DE3380369D1 (ja) |
| ES (1) | ES8501902A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916697A (en) * | 1988-06-24 | 1990-04-10 | International Business Machines Corporation | Apparatus for partitioned clock stopping in response to classified processor errors |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028239A (ja) * | 1973-07-11 | 1975-03-22 | ||
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS57159353A (en) * | 1981-03-28 | 1982-10-01 | Fujitsu Ltd | Failure processing system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3229251A (en) * | 1962-03-26 | 1966-01-11 | Ibm | Computer error stop system |
| US3555517A (en) * | 1968-10-30 | 1971-01-12 | Ibm | Early error detection system for data processing machine |
| US3707714A (en) * | 1971-01-08 | 1972-12-26 | Honeywell Inc | Multiple error detector |
| JPS50117336A (ja) * | 1973-11-30 | 1975-09-13 | ||
| IT1046598B (it) * | 1974-05-16 | 1980-07-31 | Honeywell Inf Systems | Interfaccia di connessione di apparecchiature periferiche a un calcolatore provvista di meccanismi di segnalazione e di distinzione tradiversi tipi di errore |
| US4044337A (en) * | 1975-12-23 | 1977-08-23 | International Business Machines Corporation | Instruction retry mechanism for a data processing system |
| JPS6032217B2 (ja) * | 1979-04-02 | 1985-07-26 | 日産自動車株式会社 | 制御用コンピュ−タのフェィルセ−フ装置 |
| DE3036926C2 (de) * | 1980-09-30 | 1984-07-26 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur Steuerung des Arbeitsablaufes in Datenverarbeitungsanlagen mit Mikroprogrammsteuerung |
-
1982
- 1982-12-23 JP JP57228855A patent/JPS59116858A/ja active Granted
-
1983
- 1983-11-17 CA CA000441404A patent/CA1204876A/en not_active Expired
- 1983-11-17 AU AU21466/83A patent/AU544915B2/en not_active Ceased
- 1983-11-23 US US06/554,730 patent/US4587654A/en not_active Expired - Fee Related
- 1983-12-05 KR KR1019830005757A patent/KR890001796B1/ko not_active IP Right Cessation
- 1983-12-08 EP EP83307470A patent/EP0112672B1/en not_active Expired
- 1983-12-08 DE DE8383307470T patent/DE3380369D1/de not_active Expired
- 1983-12-22 ES ES528305A patent/ES8501902A1/es not_active Expired
- 1983-12-22 BR BR8307085A patent/BR8307085A/pt not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5028239A (ja) * | 1973-07-11 | 1975-03-22 | ||
| JPS51146143A (en) * | 1975-06-11 | 1976-12-15 | Hitachi Ltd | Wedging process mode when logic device generates error action |
| JPS57159353A (en) * | 1981-03-28 | 1982-10-01 | Fujitsu Ltd | Failure processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| BR8307085A (pt) | 1984-07-31 |
| EP0112672A2 (en) | 1984-07-04 |
| ES528305A0 (es) | 1984-12-01 |
| DE3380369D1 (en) | 1989-09-14 |
| KR840007188A (ko) | 1984-12-05 |
| EP0112672A3 (en) | 1987-05-13 |
| KR890001796B1 (ko) | 1989-05-22 |
| EP0112672B1 (en) | 1989-08-09 |
| ES8501902A1 (es) | 1984-12-01 |
| CA1204876A (en) | 1986-05-20 |
| AU2146683A (en) | 1984-06-28 |
| AU544915B2 (en) | 1985-06-20 |
| US4587654A (en) | 1986-05-06 |
| JPS59116858A (ja) | 1984-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5386565A (en) | Method and system for controlling/monitoring computer system having plural operating systems to run thereon | |
| CA1235816A (en) | Error recovery system in a data processor having a control storage | |
| JPH06103472B2 (ja) | デバツグ用マイクロプロセツサ | |
| JPS6322339B2 (ja) | ||
| JPS6158054A (ja) | プログラムの暴走検出方式 | |
| JPH10228395A (ja) | 制御用コントローラの異常診断装置 | |
| JPS6155748A (ja) | 電子計算機システム | |
| JPS61211746A (ja) | プログラム実行制御方式 | |
| JPH0540510A (ja) | 制御装置 | |
| JPH1055290A (ja) | エミュレータによるプログラムの不具合検出方法 | |
| JPH02285427A (ja) | 情報処理装置 | |
| JPH0448339A (ja) | マイクロプロセッサ装置の異常検出回路 | |
| JPS608954A (ja) | コンピユ−タプログラムのハングアツプ検出方法 | |
| JPH05151021A (ja) | 常駐領域組み込み型デバツガによるデバツグ方式 | |
| JPS62135946A (ja) | バスチエツク方式 | |
| JPS62236057A (ja) | 入出力命令制御方式 | |
| JPH02163844A (ja) | プロセサ監視回路 | |
| JPH01166145A (ja) | Ｃｐｕ監視装置 | |
| JPH0588942A (ja) | 駆動系制御装置 | |
| JPS59146340A (ja) | 誤り制御方式 | |
| JPH1021119A (ja) | エミュレータ装置 | |
| JPH04239924A (ja) | 障害処理方式 | |
| JPH01276249A (ja) | ログアウト制御方式 | |
| JPH02159643A (ja) | Ｃｐｕ監視回路 | |
| JPS6123240A (ja) | デ−タ処理装置 |