JPH04239924A - 障害処理方式 - Google Patents
障害処理方式Info
- Publication number
- JPH04239924A JPH04239924A JP3006745A JP674591A JPH04239924A JP H04239924 A JPH04239924 A JP H04239924A JP 3006745 A JP3006745 A JP 3006745A JP 674591 A JP674591 A JP 674591A JP H04239924 A JPH04239924 A JP H04239924A
- Authority
- JP
- Japan
- Prior art keywords
- processor
- rom
- ram
- parity
- parity error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Stored Programmes (AREA)
- Detection And Correction Of Errors (AREA)
- Retry When Errors Occur (AREA)
- Executing Machine-Instructions (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作のためにＲＯ
Ｍ上の制御プログラムをＲＡＭ上にコピーして動作する
と共に、割り込みによって障害処理を行う機能を有する
情報処理装置の障害処理方式に関するものである。
Ｍ上の制御プログラムをＲＡＭ上にコピーして動作する
と共に、割り込みによって障害処理を行う機能を有する
情報処理装置の障害処理方式に関するものである。
【０００２】
【従来の技術】従来のこの種の障害処理方式では、制御
記憶のパリティエラーを検出した場合でも、制御記憶に
よって障害処理を行っている。
記憶のパリティエラーを検出した場合でも、制御記憶に
よって障害処理を行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の障害処
理方式では、制御記憶にパリティエラーを検出した場合
は、障害処理の動作が保証できない問題がある。
理方式では、制御記憶にパリティエラーを検出した場合
は、障害処理の動作が保証できない問題がある。
【０００４】
【課題を解決するための手段】本発明の障害処理方式は
、割り込み機能を有するプロセッサと、制御プログラム
を実行形式にて格納しているＲＯＭと、電源投入時に該
ＲＯＭより制御プログラムがコピーされ前記プロセッサ
が高速でアクセス可能であるＲＡＭと、該ＲＡＭの出力
のパリティチェックを行うパリティチェッカと、該パリ
ティチェッカによるパリティエラー検出時に前記ＲＡＭ
に替わり、前記ＲＯＭを使用する為に制御記憶の切り替
えを行うＣＳ切り替え手段と、ＣＳ切り替え手段によっ
て切り替えが行われたとき前記割り込みによる障害処理
のためのプロセッサのＣＳアクセス速度を落とすウエイ
ト手段とを有することを特徴とする。
、割り込み機能を有するプロセッサと、制御プログラム
を実行形式にて格納しているＲＯＭと、電源投入時に該
ＲＯＭより制御プログラムがコピーされ前記プロセッサ
が高速でアクセス可能であるＲＡＭと、該ＲＡＭの出力
のパリティチェックを行うパリティチェッカと、該パリ
ティチェッカによるパリティエラー検出時に前記ＲＡＭ
に替わり、前記ＲＯＭを使用する為に制御記憶の切り替
えを行うＣＳ切り替え手段と、ＣＳ切り替え手段によっ
て切り替えが行われたとき前記割り込みによる障害処理
のためのプロセッサのＣＳアクセス速度を落とすウエイ
ト手段とを有することを特徴とする。
【０００５】
【実施例】次に、本発明の実施例について、図面を参照
して具体的に説明する。
して具体的に説明する。
【０００６】図１は、本発明の一実施例の構成を示す図
である。
である。
【０００７】図に於いて、１はプロセッサ、２はＲＯＭ
、３はＲＡＭ、４はパリティチェッカ、５はＣＳ切り替
え回路、６はウエイト回路、７は内部バス、８はＣＳパ
リティエラー報告信号、９はウエイト指示信号を示す。
、３はＲＡＭ、４はパリティチェッカ、５はＣＳ切り替
え回路、６はウエイト回路、７は内部バス、８はＣＳパ
リティエラー報告信号、９はウエイト指示信号を示す。
【０００８】ＲＡＭ３には電源投入時にＲＯＭ２に格納
されている制御プログラムが全てコピーされ、プロセッ
サ１はＲＡＭ３に対して高速にアクセスを行い動作する
。又、障害発生時には割り込みによって障害処理用のプ
ログラムを実行する。
されている制御プログラムが全てコピーされ、プロセッ
サ１はＲＡＭ３に対して高速にアクセスを行い動作する
。又、障害発生時には割り込みによって障害処理用のプ
ログラムを実行する。
【０００９】ここで、プロセッサ１がＲＡＭ３から制御
プログラムをフェッチしようとした時にパリティエラー
が発生した場合、パリティチェッカ４によってパリティ
エラーが検出され、ＣＳパリティエラー報告信号８によ
ってプロセッサ１とＣＳ切り替え回路５にパリティエラ
ーを報告する。
プログラムをフェッチしようとした時にパリティエラー
が発生した場合、パリティチェッカ４によってパリティ
エラーが検出され、ＣＳパリティエラー報告信号８によ
ってプロセッサ１とＣＳ切り替え回路５にパリティエラ
ーを報告する。
【００１０】ＣＳ切り替え回路５はＣＳパリティエラー
報告信号８を受けると、ＲＡＭ３を内部バス７より切り
離し、替わりにＲＯＭ２を接続しプロセッサ１からは同
様のＣＳに見えるように制御する。またこれと共に、ウ
エイト指示信号９をウエイト回路６に対して出力する。
報告信号８を受けると、ＲＡＭ３を内部バス７より切り
離し、替わりにＲＯＭ２を接続しプロセッサ１からは同
様のＣＳに見えるように制御する。またこれと共に、ウ
エイト指示信号９をウエイト回路６に対して出力する。
【００１１】ウエイト回路６はウエイト指示信号９を受
けると、プロセッサ１のＣＳアクセスをＲＯＭ２の正常
動作が可能なタイミングになるようにアクセス速度を落
とす制御を行う。
けると、プロセッサ１のＣＳアクセスをＲＯＭ２の正常
動作が可能なタイミングになるようにアクセス速度を落
とす制御を行う。
【００１２】プロセッサ１はＣＳパリティエラー報告信
号８を受けると、割り込みを発生し障害処理の実行を行
うが、上述の制御によってＣＳはＲＯＭ２に切り替えら
れているためＲＯＭ２内の正常な制御プログラムによっ
て障害処理を行う。
号８を受けると、割り込みを発生し障害処理の実行を行
うが、上述の制御によってＣＳはＲＯＭ２に切り替えら
れているためＲＯＭ２内の正常な制御プログラムによっ
て障害処理を行う。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
制御記憶にパリティエラーを検出した場合でも、障害処
理の動作を保証できるという効果がある。
制御記憶にパリティエラーを検出した場合でも、障害処
理の動作を保証できるという効果がある。
【図１】本発明の一実施例の構成を示す図である。
１ プロセッサ
２ ＲＯＭ
３ ＲＡＭ
４ パリティチェッカ
５ ＣＳ切り替え回路
６ ウエイト回路
７ 内部バス
８ ＣＳパリティエラー報告信号９ ウエ
イト指示信号
イト指示信号
Claims (1)
- 【請求項１】 割り込み機能を有するプロセッサと、
制御プログラムを実行形式にて格納しているＲＯＭと、
電源投入時に該ＲＯＭより制御プログラムがコピーされ
前記プロセッサが高速でアクセス可能であるＲＡＭと、
該ＲＡＭの出力のパリティチェックを行うパリティチェ
ッカと、該パリティチェッカによるパリティエラー検出
時に前記ＲＡＭに替わり、前記ＲＯＭを使用する為に制
御記憶の切り替えを行うＣＳ切り替え手段と、ＣＳ切り
替え手段によって切り替えが行われたとき前記割り込み
による障害処理のためのプロセッサのＣＳアクセス速度
を落とすウエイト手段とを有することを特徴とする障害
処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006745A JPH04239924A (ja) | 1991-01-24 | 1991-01-24 | 障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3006745A JPH04239924A (ja) | 1991-01-24 | 1991-01-24 | 障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04239924A true JPH04239924A (ja) | 1992-08-27 |
Family
ID=11646742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3006745A Pending JPH04239924A (ja) | 1991-01-24 | 1991-01-24 | 障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04239924A (ja) |
-
1991
- 1991-01-24 JP JP3006745A patent/JPH04239924A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04239924A (ja) | 障害処理方式 | |
| JPH0343836A (ja) | ベクタード割込み制御方式 | |
| JPH064301A (ja) | 時分割割込制御方式 | |
| JPS6126090B2 (ja) | ||
| JPS61175820A (ja) | マイクロ命令の制御方式 | |
| KR890001796B1 (ko) | 기계체크 개입중단 처리시스템 | |
| JP2674894B2 (ja) | 情報処理装置 | |
| KR970004888B1 (ko) | 전전자 교환기의 이중화된 에스 시 에스 아이 어뎁터 동시 제어방법 | |
| JP2004013240A (ja) | 計算機システム | |
| JPH0751609Y2 (ja) | プログラマブルコントローラの故障情報記憶回路 | |
| JPS6152747A (ja) | マイクロプロセツサ | |
| JPH01311346A (ja) | 情報処理装置 | |
| JPH0784814A (ja) | 計算機の誤り検出装置 | |
| JPH04296945A (ja) | 計算機 | |
| JPH04342032A (ja) | 中央処理装置および方法 | |
| JPS59200356A (ja) | プログラムトレ−ス方式 | |
| JPH01305438A (ja) | ホストコンピュータ | |
| JPS59106045A (ja) | マイクロプログラム制御装置 | |
| JPH0265395A (ja) | 通話路診断装置 | |
| JPS593638A (ja) | 情報処理装置 | |
| JPH01260537A (ja) | 機器制御プロセッサ回路 | |
| JPH0275030A (ja) | 仮想計算機の入出力制御方式 | |
| JPS62190533A (ja) | 割込マスク制御方式 | |
| JPH0520049A (ja) | 制御メモリの修正機能を有する情報処理システムおよび制御メモリの修正方法 | |
| JPS62144202A (ja) | プログラマブルコントロ−ラのデバツグ装置 |