JPH0343836A - ベクタード割込み制御方式 - Google Patents
ベクタード割込み制御方式Info
- Publication number
- JPH0343836A JPH0343836A JP1179308A JP17930889A JPH0343836A JP H0343836 A JPH0343836 A JP H0343836A JP 1179308 A JP1179308 A JP 1179308A JP 17930889 A JP17930889 A JP 17930889A JP H0343836 A JPH0343836 A JP H0343836A
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- JP
- Japan
- Prior art keywords
- fault
- vector table
- interrupt
- interruption
- ram
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000013598 vector Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 7
- 230000010365 information processing Effects 0.000 claims description 3
- 230000006378 damage Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はベクタード割込み制御方式、特に、ベクタード
割込みにおける割込みベクタ・テーブルをＲＡＭで構成
し、随時ベクタ・テーブルを書き換えて制御する情報処
理装置の障害時におけるベクタード割込み制御方式に関
する。
割込みにおける割込みベクタ・テーブルをＲＡＭで構成
し、随時ベクタ・テーブルを書き換えて制御する情報処
理装置の障害時におけるベクタード割込み制御方式に関
する。
従来、ベクタード割込みにおける割込みベクタ・テーブ
ルにＲＡＭを使用し、割込みベクタを随時書換えて使用
する情報処理装置では、障害においてもＲＡＭ上の割込
みベクタを使用していた。
ルにＲＡＭを使用し、割込みベクタを随時書換えて使用
する情報処理装置では、障害においてもＲＡＭ上の割込
みベクタを使用していた。
上述した従来のベクタード割込み制御・方式は、ＲＡＭ
のパリティエラー等の障害において割込みベクタ・テー
ブルのデータが保障されないために、障害処理を割込み
処理で行う場合や、障害処理中に割込みを使用する場合
に割込み処理へ正しく処理がうつる保障がされないとい
う欠点がある。
のパリティエラー等の障害において割込みベクタ・テー
ブルのデータが保障されないために、障害処理を割込み
処理で行う場合や、障害処理中に割込みを使用する場合
に割込み処理へ正しく処理がうつる保障がされないとい
う欠点がある。
本発明のベクタード割込み制御方式は、割込みベクタテ
ーブルを２重に持ち、それらの一方を選択する切換回路
と、障害を検出する障害検出回路を有している。
ーブルを２重に持ち、それらの一方を選択する切換回路
と、障害を検出する障害検出回路を有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。
００１は中央処理装置（以下ＣＰＵという）、００２は
ＲＯＭで初期設定時、及び障害検出時の割込みベクタ・
テーブルと、プログラムが書かれている。
ＲＯＭで初期設定時、及び障害検出時の割込みベクタ・
テーブルと、プログラムが書かれている。
００３はＲＡＭで通常運用時における割込みベクタ・テ
ーブルと、プログラムが初期設定時にｐ−ドされる。
ーブルと、プログラムが初期設定時にｐ−ドされる。
００４は、割込みコントローラ、００５は、ＣＰＵの動
作監視、ＲＡＭのデータのパリティチエツクを行う障害
検出回路で、障害検出時には出力信号１００がアクティ
ブになる。
作監視、ＲＡＭのデータのパリティチエツクを行う障害
検出回路で、障害検出時には出力信号１００がアクティ
ブになる。
００６は、割込みコントローラ００４が参照する割込み
ベクタ・テーブルをＲＯＭ側、ＲＡＭ側の内一方を選択
する切換え回路で、信号１００とＣＰＵ０ＯＩからの命
令により切換制御を行う。
ベクタ・テーブルをＲＯＭ側、ＲＡＭ側の内一方を選択
する切換え回路で、信号１００とＣＰＵ０ＯＩからの命
令により切換制御を行う。
ＣＰＵ０ＯＩ、割込みコントルーラ００４から見えるＲ
ＯＭ、ＲＡＭのアドレスは第２図の様になっており、割
込みベクタテーブルのアドレスは、ＲＯＭとＲＡＭでバ
ンク状に構成され、さらにＲＡＭの割込みベクタ・テー
ブルの領域は、２００で示すアドレスでもリード／ライ
トが可能になっている。
ＯＭ、ＲＡＭのアドレスは第２図の様になっており、割
込みベクタテーブルのアドレスは、ＲＯＭとＲＡＭでバ
ンク状に構成され、さらにＲＡＭの割込みベクタ・テー
ブルの領域は、２００で示すアドレスでもリード／ライ
トが可能になっている。
割込ミベクタ・テーブルのアドレスをＲＯＭ側にするか
、ＲＡＭ側にするかは、切換回路００６による。
、ＲＡＭ側にするかは、切換回路００６による。
切換回路００８は電源投入またはＣＰＵ０ＯＩに対する
リセット信号により初期化され、初期状態では、割込み
ベクタテーブルをＲＯＭ側に選択する。
リセット信号により初期化され、初期状態では、割込み
ベクタテーブルをＲＯＭ側に選択する。
装置の初期設定中割込み処理は、ＲＯＭ側の割込みベク
タ・テーブルが使用される為ＲＡＭで構成された全メモ
リ領域のテスト、クリア、設定を割込みを意識すること
なく行うことが出来る。
タ・テーブルが使用される為ＲＡＭで構成された全メモ
リ領域のテスト、クリア、設定を割込みを意識すること
なく行うことが出来る。
初期設定後、ＣＰＵ０ＯＩからの命令により、割込ミベ
クタ・テーブルのアドレスをＲＡＭ側に選択する様に切
換え回路００６を制御し、通常動作時においてはＲＡＭ
側の割込みベクタ・テーブルを使用して割込み処理を行
うことが出来る。
クタ・テーブルのアドレスをＲＡＭ側に選択する様に切
換え回路００６を制御し、通常動作時においてはＲＡＭ
側の割込みベクタ・テーブルを使用して割込み処理を行
うことが出来る。
また、装置が異常を起しＲＡＭで構成されているメモリ
のデータに対する保障がない場合、障害検出回路からの
出力信号１００がアクティブになり、切換え回路００６
により割込みベクタテーブルのアドレスはＲＯＭ側が選
択される。
のデータに対する保障がない場合、障害検出回路からの
出力信号１００がアクティブになり、切換え回路００６
により割込みベクタテーブルのアドレスはＲＯＭ側が選
択される。
障害によって引起こされた割込みや、障害処理中の割込
み処理は、ＲＯＭ側の割込みベクタ・テーブルが使用さ
れるため、障害によって、ＲＡＭ側の割込みベクタ・テ
ーブルが破壊されても、それによって障害処理が出来な
くなるということはない。
み処理は、ＲＯＭ側の割込みベクタ・テーブルが使用さ
れるため、障害によって、ＲＡＭ側の割込みベクタ・テ
ーブルが破壊されても、それによって障害処理が出来な
くなるということはない。
以上説明したように本発明は、割込みベクタテーブルを
２重に持ち、障害発生等が起った時に、割込みベクタテ
ーブルを障害処理用に切換える事により、障害等に対す
る復旧処理、ダウン処理の実行を、障害によって割込み
ベクタ・テーブルを破壊されても行なえるという効果が
ある。
２重に持ち、障害発生等が起った時に、割込みベクタテ
ーブルを障害処理用に切換える事により、障害等に対す
る復旧処理、ダウン処理の実行を、障害によって割込み
ベクタ・テーブルを破壊されても行なえるという効果が
ある。
第１図は本発明の一実施例のブロック図、第２図はメモ
リのアドレスマツプである。 ００１・・・・・・中央処理装置、００２・・・・・・
ＲＯＭ。 ００３・・・・・・ＲＡＭ、００４・・・・・・割込ミ
コントローラ、００５・・・・・・障害検出回路、００
６・・・・・・切換回路。
リのアドレスマツプである。 ００１・・・・・・中央処理装置、００２・・・・・・
ＲＯＭ。 ００３・・・・・・ＲＡＭ、００４・・・・・・割込ミ
コントローラ、００５・・・・・・障害検出回路、００
６・・・・・・切換回路。
Claims (1)
- 割込み処理をベクタード割込みにより行う情報処理装
置のベクタード割込み制御方式において、割込みベクタ
・テーブルを２重に持ち、前記２重の割込みベクタ・テ
ーブルの内一方を選択するベクタ・テーブル切換回路と
、障害の監視を行う障害検出回路を有し、前記障害検出
回路により障害を検出した場合ベクタ・テーブルを障害
処理用の割込みベクタテーブルの方へ切換える手段を含
むことを特徴とするベクタード割込み制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179308A JPH0343836A (ja) | 1989-07-11 | 1989-07-11 | ベクタード割込み制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1179308A JPH0343836A (ja) | 1989-07-11 | 1989-07-11 | ベクタード割込み制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0343836A true JPH0343836A (ja) | 1991-02-25 |
Family
ID=16063560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1179308A Pending JPH0343836A (ja) | 1989-07-11 | 1989-07-11 | ベクタード割込み制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0343836A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| US6738894B1 (en) | 1995-02-07 | 2004-05-18 | Hitachi, Ltd. | Data processor |
| KR100444537B1 (ko) * | 1995-02-07 | 2004-11-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| JP2007179132A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | 割り込み制御装置、情報処理システム、及びそのプログラム |
-
1989
- 1989-07-11 JP JP1179308A patent/JPH0343836A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6738894B1 (en) | 1995-02-07 | 2004-05-18 | Hitachi, Ltd. | Data processor |
| KR100444537B1 (ko) * | 1995-02-07 | 2004-11-12 | 가부시끼가이샤 히다치 세이사꾸쇼 | 데이타처리장치 |
| US7111150B2 (en) | 1995-02-07 | 2006-09-19 | Renesas Technology Corp. | Data processor |
| DE10017934A1 (de) * | 2000-04-11 | 2001-08-09 | Fujitsu Siemens Computers Gmbh | Schaltungsanordnung mit einem Prozessor und einem System-Bus-Interface |
| JP2007179132A (ja) * | 2005-12-27 | 2007-07-12 | Sharp Corp | 割り込み制御装置、情報処理システム、及びそのプログラム |
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