JPS63217594A - 予備回路を具備するバブルメモリ装置 - Google Patents
予備回路を具備するバブルメモリ装置Info
- Publication number
- JPS63217594A JPS63217594A JP62049827A JP4982787A JPS63217594A JP S63217594 A JPS63217594 A JP S63217594A JP 62049827 A JP62049827 A JP 62049827A JP 4982787 A JP4982787 A JP 4982787A JP S63217594 A JPS63217594 A JP S63217594A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- bubble memory
- peripheral
- bubble
- stand
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 62
- 230000015654 memory Effects 0.000 claims abstract description 54
- 238000010586 diagram Methods 0.000 description 8
- 230000002950 deficient Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 238000012937 correction Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 102100030551 Protein MEMO1 Human genes 0.000 description 1
- 101710176845 Protein MEMO1 Proteins 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011093 chipboard Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［１既要］
本発明はバブルメモリ装置において、複数のバブルメモ
リ周辺回路の１つに障害を起こしたときシステムダウン
に陥ることを防ぐため、予備周辺回路と予備切換回路を
具備することにより、簡易にメモリ周辺回路を切換え、
処理動作を続行させるようにしたバブルメモリ装置であ
る。
リ周辺回路の１つに障害を起こしたときシステムダウン
に陥ることを防ぐため、予備周辺回路と予備切換回路を
具備することにより、簡易にメモリ周辺回路を切換え、
処理動作を続行させるようにしたバブルメモリ装置であ
る。
［産業上の利用分野］
本発明は複数のバブルメモリ周辺回路に更に予備周辺回
路を具備したバブルメモリ装置に関する。
路を具備したバブルメモリ装置に関する。
従来のバブルメモリ装置では、複数のバブルメモリ周辺
回路をバブルメモリ制御回路によりとをさを制御すると
き、周辺回路の１つに障害を起こしたら、システムダウ
ンすることとなる欠点があり、それを解決することが要
望された。
回路をバブルメモリ制御回路によりとをさを制御すると
き、周辺回路の１つに障害を起こしたら、システムダウ
ンすることとなる欠点があり、それを解決することが要
望された。
［従来の技術］
従来のバブルメモリ装置は、第４図に示す構成となって
いた。第４図において、１０〜１ｎは複数のバブルメモ
リ周辺回路で、バブルカセットホルダ或いはバブルメモ
リ・チップボード、２はバブルメモリ制御回路、３はホ
ストコンピュータ、４−１．４−２・−４−ｎはバブル
メモリ、５−１．５−２・−５−〇はセンスアンプ、６
−１．６−２・・・６−ｎはファンクションドライバ、
７−１ 、７−２・・−７−ｎはコイルドライバ、８−
１ 、８−２−・８−ｎはセレクト回路、２０はバブル
メモリ制御回路のシーケンサ、２１はインタフェース、
２２は不良ループ処理回路、２３はエラー検出・修正（
ＥＣＣ”）回路、２４はタイミング信号発生器、２５は
ブロック切換回路を示す。
いた。第４図において、１０〜１ｎは複数のバブルメモ
リ周辺回路で、バブルカセットホルダ或いはバブルメモ
リ・チップボード、２はバブルメモリ制御回路、３はホ
ストコンピュータ、４−１．４−２・−４−ｎはバブル
メモリ、５−１．５−２・−５−〇はセンスアンプ、６
−１．６−２・・・６−ｎはファンクションドライバ、
７−１ 、７−２・・−７−ｎはコイルドライバ、８−
１ 、８−２−・８−ｎはセレクト回路、２０はバブル
メモリ制御回路のシーケンサ、２１はインタフェース、
２２は不良ループ処理回路、２３はエラー検出・修正（
ＥＣＣ”）回路、２４はタイミング信号発生器、２５は
ブロック切換回路を示す。
今、ホストコンピュータ３がバブルメモリ４−１などに
対しデータの読み書きを行う場合、制御回路２を介して
下記のように周辺回路１０〜１ｎを制御する。インタフ
ェース２１はホストコンビエータ３と制御回路２とのや
りとりを行い、不良ループ処理回路２２はバブルメモ１
月−１などの不良マイナルーブの状態により、各周辺回
路に対応してデータの読み書きを行わないように処理す
る。
対しデータの読み書きを行う場合、制御回路２を介して
下記のように周辺回路１０〜１ｎを制御する。インタフ
ェース２１はホストコンビエータ３と制御回路２とのや
りとりを行い、不良ループ処理回路２２はバブルメモ１
月−１などの不良マイナルーブの状態により、各周辺回
路に対応してデータの読み書きを行わないように処理す
る。
またエラー検出・修正（Ｅ ＣＣ）回路２３はメモＵ４
−１などに対し読み書きするデータを監視しエラーの有
無を検出して、１ビツトエラーについては修正を行う。
−１などに対し読み書きするデータを監視しエラーの有
無を検出して、１ビツトエラーについては修正を行う。
シーケンサ２０はインタフェース２１からブロック切換
回路２５に対し指示を発する。タイミング発生器２４は
周辺回路１０〜ｌｎ内の各回路に対し、タイミング信号
を発する。ブロック切換回路２５は周辺回路１０〜１ｎ
についてその何れに対しホストコンピュータ３からの処
理がなされるかを切換えるように指示する。また周辺回
路についてはその各々にバブルメモリ４−１ 、４−２
−−−４− ｎ乃至セレクト回路ａｌｌ、８−２・・・
８〜ｎの各回路を内蔵する。ここでセンスアンプ５−１
、５−２−・−５−ｎにおいては、メモリ４−１．４
−２−・・４−ｎの信号を読取る。ファンクションドラ
イバ６−１．６−２−−−６−ｎはバブルメモ１月−１
，４−２・−４−ｎ内のゲートに電流を流すもの、コイ
ルドライバ７−１ 、７−２−・−７−ｎはバブルメモ
リ４−１゜４−２・−４−ｎ内でバブルを移動させるた
めの磁界を発生させるなどする。セレクト回路８−１．
８−２−８−ｎはプロ・ツク切換回路２５から信号線３
本でセレクト信号を受けて、デコードした後自身のボー
ド番号との一致を取り、一致したときその信号を発し自
己周辺回路を動作状態とさせる。
回路２５に対し指示を発する。タイミング発生器２４は
周辺回路１０〜ｌｎ内の各回路に対し、タイミング信号
を発する。ブロック切換回路２５は周辺回路１０〜１ｎ
についてその何れに対しホストコンピュータ３からの処
理がなされるかを切換えるように指示する。また周辺回
路についてはその各々にバブルメモリ４−１ 、４−２
−−−４− ｎ乃至セレクト回路ａｌｌ、８−２・・・
８〜ｎの各回路を内蔵する。ここでセンスアンプ５−１
、５−２−・−５−ｎにおいては、メモリ４−１．４
−２−・・４−ｎの信号を読取る。ファンクションドラ
イバ６−１．６−２−−−６−ｎはバブルメモ１月−１
，４−２・−４−ｎ内のゲートに電流を流すもの、コイ
ルドライバ７−１ 、７−２−・−７−ｎはバブルメモ
リ４−１゜４−２・−４−ｎ内でバブルを移動させるた
めの磁界を発生させるなどする。セレクト回路８−１．
８−２−８−ｎはプロ・ツク切換回路２５から信号線３
本でセレクト信号を受けて、デコードした後自身のボー
ド番号との一致を取り、一致したときその信号を発し自
己周辺回路を動作状態とさせる。
［発明が解決しようとする問題点］
第４図に示す構成では、バブルメモリ４−１ 、４−２
−・４−ｎが個々別々のものではなく、ホストコンピュ
ータ３から見ると、第５図に示すようにアドレスを当初
から付け、全体で１つのメモリを構成している。そのた
め周辺回路の１つ例えば周辺回路１１の＃１のメモリ４
−２が不良動作を起こしたり、ファンクションドライバ
６−１などのＩＣ回路が破壊して、正常に動作しないと
きシステム全体のダウンにつながる。バブルメモリ４−
１．４−２・−・４−ｎのアドレス範囲について、プロ
グラム（システム）領域、データ領域、ユーザの専用領
域などをメモリ４−１などと対応させて定めるのではな
く、所定のアドレスにより領域を定めていて、ユーザは
不動作周辺回路に対応してそのバブルメモリを使用しな
いなどの処理を行うことが出来なかったからである。
−・４−ｎが個々別々のものではなく、ホストコンピュ
ータ３から見ると、第５図に示すようにアドレスを当初
から付け、全体で１つのメモリを構成している。そのた
め周辺回路の１つ例えば周辺回路１１の＃１のメモリ４
−２が不良動作を起こしたり、ファンクションドライバ
６−１などのＩＣ回路が破壊して、正常に動作しないと
きシステム全体のダウンにつながる。バブルメモリ４−
１．４−２・−・４−ｎのアドレス範囲について、プロ
グラム（システム）領域、データ領域、ユーザの専用領
域などをメモリ４−１などと対応させて定めるのではな
く、所定のアドレスにより領域を定めていて、ユーザは
不動作周辺回路に対応してそのバブルメモリを使用しな
いなどの処理を行うことが出来なかったからである。
本発明の目的は前述の欠点を改善し、予備周辺回路を具
備してシステムダウンさせることなく使用できるように
したバブルメモリ装置を提供することにある。
備してシステムダウンさせることなく使用できるように
したバブルメモリ装置を提供することにある。
［問題点を解決するための手段］
第１図は本発明の原理構成を示す図である。第１図にお
いて、１０．１１・−・Ｉｎは複数のバブルメモリ周辺
回路、１ｍは予備バブルメモリ周辺回路、２はバブルメ
モリ制御回路、３はホストコンピュータ、２０はシーケ
ンサ、２５はバブルメモリのブロック切換回路、２６は
予備切換回路を示す。
いて、１０．１１・−・Ｉｎは複数のバブルメモリ周辺
回路、１ｍは予備バブルメモリ周辺回路、２はバブルメ
モリ制御回路、３はホストコンピュータ、２０はシーケ
ンサ、２５はバブルメモリのブロック切換回路、２６は
予備切換回路を示す。
ブロック切換回路２５を具備するバブルメモリ制御回路
２を介して、ホストコンピュータ３が複数のバブルメモ
リ周辺回路１０．１１〜１ｎを切換制御してデータ処理
を行うバブルメモリ装置において、本発明は下記の構成
としている。即ち該周辺回路１０．１１・−１ｎには、
予備バブルメモリ周辺回路１ｍを増設し、且つバブルメ
モリ制御回路２には予備切換回路２６を具備し、該予備
切換回路２６は或る１つのバブルメモリ周辺回路の障害
発生を検出したとき、該周辺回路を予備バブルメモリ周
辺回路１ｍに切換えることである。
２を介して、ホストコンピュータ３が複数のバブルメモ
リ周辺回路１０．１１〜１ｎを切換制御してデータ処理
を行うバブルメモリ装置において、本発明は下記の構成
としている。即ち該周辺回路１０．１１・−１ｎには、
予備バブルメモリ周辺回路１ｍを増設し、且つバブルメ
モリ制御回路２には予備切換回路２６を具備し、該予備
切換回路２６は或る１つのバブルメモリ周辺回路の障害
発生を検出したとき、該周辺回路を予備バブルメモリ周
辺回路１ｍに切換えることである。
［作用］
バブルメモリ周辺回路１０〜１ｎが正常に動作するとき
は、ホストコンピュータ３からの制御により周辺回路１
０〜１ｎを切換えて所定のデータ処理が出来る。周辺回
路１０〜ｉｎの１つに障害を起こしたことが、制御回路
２のシーケンサ２０において判ったとき、シーケンサ２
０はその周辺回路を不良として記憶する。ホストコンピ
ュータ３からの制御において、該不良周辺回路をアクセ
スしようとするとき、シーケンサはブロック切換回路２
５からのイネーブル信号をオフとし、予備切換回路２６
からの信号をオンとする。バブルメモリ制御回路２から
の各信号・データは不良周辺回路において動作せず、予
備周辺回路１ｍを動作させるためシステムダウンするこ
とがない。
は、ホストコンピュータ３からの制御により周辺回路１
０〜１ｎを切換えて所定のデータ処理が出来る。周辺回
路１０〜ｉｎの１つに障害を起こしたことが、制御回路
２のシーケンサ２０において判ったとき、シーケンサ２
０はその周辺回路を不良として記憶する。ホストコンピ
ュータ３からの制御において、該不良周辺回路をアクセ
スしようとするとき、シーケンサはブロック切換回路２
５からのイネーブル信号をオフとし、予備切換回路２６
からの信号をオンとする。バブルメモリ制御回路２から
の各信号・データは不良周辺回路において動作せず、予
備周辺回路１ｍを動作させるためシステムダウンするこ
とがない。
［実施例］
第２図は本発明の実施例を示すブロック図で、第１図と
同一符号は同様のものを示す。第２図においてバブルメ
モリ制御回路２のブロック切換回路２５からイネーブル
信号線ＥＮが各バブルメモリ周辺回路１１〜１ｎと接続
されている。また制御回路２において予備切換回路２６
から切換信号線ＳＷが予備バブルメモリ周辺回路１ｍと
接続されている。バブルメモリ周辺回路１１〜１ｎのセ
レクト回路８−１．８−２・−８−ｎにはそれぞれコン
パレータ８１とアンド回路８２とを具備している。バブ
ルメモリ周辺回路例えば１１はブロック切換回路２５か
らの周辺回路選択信号（セレクト信号）と、自己周辺回
路のボード番号とをコンパレータ８１で比較し、その一
致信号とイネーブル信号線ＥＮからの信号をアンド回路
８２により演算する。
同一符号は同様のものを示す。第２図においてバブルメ
モリ制御回路２のブロック切換回路２５からイネーブル
信号線ＥＮが各バブルメモリ周辺回路１１〜１ｎと接続
されている。また制御回路２において予備切換回路２６
から切換信号線ＳＷが予備バブルメモリ周辺回路１ｍと
接続されている。バブルメモリ周辺回路１１〜１ｎのセ
レクト回路８−１．８−２・−８−ｎにはそれぞれコン
パレータ８１とアンド回路８２とを具備している。バブ
ルメモリ周辺回路例えば１１はブロック切換回路２５か
らの周辺回路選択信号（セレクト信号）と、自己周辺回
路のボード番号とをコンパレータ８１で比較し、その一
致信号とイネーブル信号線ＥＮからの信号をアンド回路
８２により演算する。
アンド条件が成立したとき、出力信号によりセンスアン
プ５−１、ファンクションドライバ６−１、コイルドラ
イバ７−１を制御するためタイミングジェネレータ２３
の信号により正常に動作できる。この周辺回路１１が若
し不良となったとき、シーケンサ２０は第３図の波形図
に示すようにイネーブル信号ｖＡＥＮの信号を途中でオ
フとする。同時に予備切換回路２６からの切換信号線Ｓ
Ｗがオンとされ、ホストコンピュータ３は周辺回路１１
を動作させる積もりの所それが動作せず、代わりに予備
周辺回路１ｍが動作している。他のバブルメモリ周辺回
路はホストコンピュータ３の制御のとおり動作するため
、１つの周辺回路の障害発生ではシステムダウンとなら
ない。
プ５−１、ファンクションドライバ６−１、コイルドラ
イバ７−１を制御するためタイミングジェネレータ２３
の信号により正常に動作できる。この周辺回路１１が若
し不良となったとき、シーケンサ２０は第３図の波形図
に示すようにイネーブル信号ｖＡＥＮの信号を途中でオ
フとする。同時に予備切換回路２６からの切換信号線Ｓ
Ｗがオンとされ、ホストコンピュータ３は周辺回路１１
を動作させる積もりの所それが動作せず、代わりに予備
周辺回路１ｍが動作している。他のバブルメモリ周辺回
路はホストコンピュータ３の制御のとおり動作するため
、１つの周辺回路の障害発生ではシステムダウンとなら
ない。
［発明の効果］
このようにして本発明によると、バブルメモリ予備周辺
回路を設け、制御回路の切換回路により所定の切換を可
能としたため、バブルメモリ装置は１つの周辺回路の障
害発生によりシステムダウンとならず、信頼性の高い装
置が得られる。
回路を設け、制御回路の切換回路により所定の切換を可
能としたため、バブルメモリ装置は１つの周辺回路の障
害発生によりシステムダウンとならず、信頼性の高い装
置が得られる。
第１図は本発明の原理構成を示す図、
第２図は本発明の実施例の構成を示す図、第３図は第２
図の動作説明用波形図、 第４図は従来のバブルメモリ装置の構成を示す図である
。 １０〜１ｎ−バブルメモリ周辺回路 ｌ ｍ−予備バブルメモリ周辺回路 ２−バブルメモリ制御回路 ４−１．４−２・・−・４−１・−バブルメモリ２５・
・−ブロック切換回路 ２６−・予備切換回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 正常動作 ｔｍ史中 第２図の動作膜ＥＡ用波形図 第３図
図の動作説明用波形図、 第４図は従来のバブルメモリ装置の構成を示す図である
。 １０〜１ｎ−バブルメモリ周辺回路 ｌ ｍ−予備バブルメモリ周辺回路 ２−バブルメモリ制御回路 ４−１．４−２・・−・４−１・−バブルメモリ２５・
・−ブロック切換回路 ２６−・予備切換回路 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 正常動作 ｔｍ史中 第２図の動作膜ＥＡ用波形図 第３図
Claims (1)
- 【特許請求の範囲】 ブロック切換回路（２５）を具備するバブルメモリ制御
回路（２）を介して、ホストコンピュータ（３）が複数
のバブルメモリ周辺回路（１０）（１１）……（１ｎ）
を切換制御してデータ処理を行うバブルメモリ装置にお
いて、 該周辺回路（１０）（１１）……（１ｎ）には、予備バ
ブルメモリ周辺回路（１ｍ）を具備し、且つバブルメモ
リ制御回路（２）には予備切換回路（２６）を具備し、
該予備切換回路（２６）は或る１つのバブルメモリ周辺
回路の障害発生を検出したとき、該周辺回路を予備バブ
ルメモリ周辺回路（１ｍ）に切換えることを特徴とする
予備回路を具備するバブルメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049827A JPS63217594A (ja) | 1987-03-04 | 1987-03-04 | 予備回路を具備するバブルメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62049827A JPS63217594A (ja) | 1987-03-04 | 1987-03-04 | 予備回路を具備するバブルメモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63217594A true JPS63217594A (ja) | 1988-09-09 |
Family
ID=12841925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62049827A Pending JPS63217594A (ja) | 1987-03-04 | 1987-03-04 | 予備回路を具備するバブルメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63217594A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107818811A (zh) * | 2016-09-13 | 2018-03-20 | 三星电子株式会社 | 包括冗余列和冗余外围逻辑电路的存储器器件 |
-
1987
- 1987-03-04 JP JP62049827A patent/JPS63217594A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107818811A (zh) * | 2016-09-13 | 2018-03-20 | 三星电子株式会社 | 包括冗余列和冗余外围逻辑电路的存储器器件 |
| CN107818811B (zh) * | 2016-09-13 | 2022-04-05 | 三星电子株式会社 | 包括冗余列和冗余外围逻辑电路的存储器器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2790034B2 (ja) | 非運用系メモリ更新方式 | |
| JPH08137763A (ja) | フラッシュメモリ制御装置 | |
| US5237687A (en) | Microprogram load unit having alternative backup memory sources | |
| JPS59106056A (ja) | フエイルセイフ式デ−タ処理システム | |
| NL8401557A (nl) | Rekenmachinesysteem met verwijderd opgestelde werkstations en een reservebatterijvoeding. | |
| JPS63217594A (ja) | 予備回路を具備するバブルメモリ装置 | |
| JPS5824812B2 (ja) | 入出力装置管理方式 | |
| JPH0122653B2 (ja) | ||
| US20030221058A1 (en) | Mirrored computer memory on single bus | |
| JPS6095663A (ja) | ２重化磁気デイスク装置の自動切換装置 | |
| JP3476667B2 (ja) | 二重化制御装置 | |
| JPH06175899A (ja) | 多重補助記憶装置 | |
| JPS6278645A (ja) | 主記憶制御装置 | |
| JPH05274223A (ja) | キャッシュメモリ | |
| JPH08220198A (ja) | 電池バックアップメモリユニットおよびバックアップ機能試験方法 | |
| JPH06161800A (ja) | 二重化電子計算機 | |
| JPH02157952A (ja) | 記憶装置 | |
| JPH05120153A (ja) | 交代メモリ制御方式 | |
| JPH03100844A (ja) | キャッシュメモリコントローラ | |
| JPH05241945A (ja) | 主記憶実装容量検出回路 | |
| JPH0414374B2 (ja) | ||
| JPH10187355A (ja) | ディスク制御システム | |
| JPH0750451B2 (ja) | 情報処理装置 | |
| JPH1063385A (ja) | バスエクステンダ | |
| KR19980045948A (ko) | Raid 시스템에서 디스크 장착상태 변경 검출장치 및 검출방법 |