JPS6278645A - 主記憶制御装置 - Google Patents
主記憶制御装置Info
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- JPS6278645A JPS6278645A JP60218006A JP21800685A JPS6278645A JP S6278645 A JPS6278645 A JP S6278645A JP 60218006 A JP60218006 A JP 60218006A JP 21800685 A JP21800685 A JP 21800685A JP S6278645 A JPS6278645 A JP S6278645A
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- JP
- Japan
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- memory
- memory unit
- error
- unit
- control device
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、複数のメモリユニットから構成される主記
憶装置を制御する主記憶制御装置に関し、特に所定のメ
モリユニットのエラー検出に対してそのメモリユニット
を排除して、主記憶装置の縮退運転を可能にした主記憶
制御装置に関するものでおる。
憶装置を制御する主記憶制御装置に関し、特に所定のメ
モリユニットのエラー検出に対してそのメモリユニット
を排除して、主記憶装置の縮退運転を可能にした主記憶
制御装置に関するものでおる。
従来の仮数のメモリユニットから構成さＪする主記憶装
置を用いｆＣ電子針榊機システムにνける主記憶制御装
置を説明する。
置を用いｆＣ電子針榊機システムにνける主記憶制御装
置を説明する。
第ｖ図は従来の電子計算機システムの中央処理装置内に
設けられているメモリユニット選択装置と主記憶制御装
置を中心に１記憶装置を構成する複数のメモリユニット
を示している。
設けられているメモリユニット選択装置と主記憶制御装
置を中心に１記憶装置を構成する複数のメモリユニット
を示している。
図において、（ｌθ）は中央処理装置、Ｍ／ 、ＭＪ
。
。
・・・・・・Ｍｎは主記憶装置のある容量を単位とした
メモリユニット、（／Ｘ）はそのメモリユニットＭｌ〜
Ｍｎを選択するためのデコーダ、（ハ０は各メモリユニ
ットからのデータＤＡｎ ヲデータバスＤＡから読み取
り、データエラーの検出、訂正を行う８００回路、Ｍｌ
ｌは修正不可能なマルチエラー通知信号を送出する信号
線、（１６）は中央処理装置内のマイクロプログラム制
御装置である。デコーダ（八〇は主記憶装置をアクセス
するメモリアドレス信号ＭＡが入力されデコードされて
、メモリユニット選択信号ＳＬ／〜８Ｌｎの中の７つの
信号、例えばメモリユニット選択信号Ｓ ＬＬが選択さ
れて有意にされる。これによシ特定のメモリユニットＭ
Ｌが選択される。
メモリユニット、（／Ｘ）はそのメモリユニットＭｌ〜
Ｍｎを選択するためのデコーダ、（ハ０は各メモリユニ
ットからのデータＤＡｎ ヲデータバスＤＡから読み取
り、データエラーの検出、訂正を行う８００回路、Ｍｌ
ｌは修正不可能なマルチエラー通知信号を送出する信号
線、（１６）は中央処理装置内のマイクロプログラム制
御装置である。デコーダ（八〇は主記憶装置をアクセス
するメモリアドレス信号ＭＡが入力されデコードされて
、メモリユニット選択信号ＳＬ／〜８Ｌｎの中の７つの
信号、例えばメモリユニット選択信号Ｓ ＬＬが選択さ
れて有意にされる。これによシ特定のメモリユニットＭ
Ｌが選択される。
このような主配憶制御装置における動作について説明す
ると、主配憶制御装置を有する中央処理装置（１０）が
所要のメモリアドレスにおけるデータに対してアクセス
を行う場合、目的とするメモリアドレス信号ＭＡをデコ
ーダ（１，２）に入力してメモリユニット選択信号ＢＬ
ｔ〜ＳＬｎ の中の７つの選択信号Ｂ Ｌ Ｌを有意
とする信号出力状態とすると、これに応じて対応するメ
モリュニッ）ＭＬが選択され、中央処理装置（１０）に
よってデータがアクセスされる。選択されたメモリユニ
ットＭＬからのデータＤＡ↓はデータバスＤＡを経由し
てエラー検出、訂正を行うＥｃｃｌ路（ハ０に送られる
。
ると、主配憶制御装置を有する中央処理装置（１０）が
所要のメモリアドレスにおけるデータに対してアクセス
を行う場合、目的とするメモリアドレス信号ＭＡをデコ
ーダ（１，２）に入力してメモリユニット選択信号ＢＬ
ｔ〜ＳＬｎ の中の７つの選択信号Ｂ Ｌ Ｌを有意
とする信号出力状態とすると、これに応じて対応するメ
モリュニッ）ＭＬが選択され、中央処理装置（１０）に
よってデータがアクセスされる。選択されたメモリユニ
ットＭＬからのデータＤＡ↓はデータバスＤＡを経由し
てエラー検出、訂正を行うＥｃｃｌ路（ハ０に送られる
。
この８００回路（ハ０で訂正不可能なマルチエラーを検
出した場合は、信号ＭＭＥを介してマイクロプログラム
制御装置（／６）にこのことが知らされる。マイクロプ
ログラム制御装置ｉｔ（／＆）は、マルチエラーを検出
した場合、それを中央処理装置に知らせ、中央処理装置
はこれに対応して何らかのエラー処理を行うととＫなる
。
出した場合は、信号ＭＭＥを介してマイクロプログラム
制御装置（／６）にこのことが知らされる。マイクロプ
ログラム制御装置ｉｔ（／＆）は、マルチエラーを検出
した場合、それを中央処理装置に知らせ、中央処理装置
はこれに対応して何らかのエラー処理を行うととＫなる
。
従来における主記憶制御装置は、このように構成されて
おり、しかも各メモリユニットを選択するデコーダの内
部回路は固定化されているため、マルチエラーのような
修復不可能なエラーを検出した場合にも、マイクロプロ
グラム制御装置（１６）は故障したメモリユニットを排
除するようには制御できず、電子計算機のシステムダウ
ンを引き起こすという信頼性欠如の問題点がめった。
おり、しかも各メモリユニットを選択するデコーダの内
部回路は固定化されているため、マルチエラーのような
修復不可能なエラーを検出した場合にも、マイクロプロ
グラム制御装置（１６）は故障したメモリユニットを排
除するようには制御できず、電子計算機のシステムダウ
ンを引き起こすという信頼性欠如の問題点がめった。
この発明は上記のような問題点を解決するためになされ
たもので、主記憶装置からのデータの読み出し時に発生
したマルチエラー等の修復不可能なエラーをマイクロプ
ログラム制御装置が検知すると、そのエラーを引き起こ
したメモリユニットを動的に排除して、主記憶装置の縮
退運転を可能とし、電子計算機システムの信頼性を向上
させた主記憶制御装置を提供することを目的とするもの
である。
たもので、主記憶装置からのデータの読み出し時に発生
したマルチエラー等の修復不可能なエラーをマイクロプ
ログラム制御装置が検知すると、そのエラーを引き起こ
したメモリユニットを動的に排除して、主記憶装置の縮
退運転を可能とし、電子計算機システムの信頼性を向上
させた主記憶制御装置を提供することを目的とするもの
である。
この発明の主記憶制御装置は、アドレス信号を受けて各
々のメモリユニットへのアドレス出シ分けを行うアドレ
ス振シ分け装置と、メモリユニットからの読み出しデー
タのエラーを検出するエラー検出回路と、マイクロプロ
グラム制御装置とを備え、このマイクロプログラム制御
装置は初期設定時に複数のメモリユニットの各々からそ
のメモ（＆） リュニットの記憶容量データを読み込みメモリユニット
の実装状態を記憶し、この記憶容量データに基づき前記
アドレス振り分け装置に各メモリユニットへのアドレス
伝り分けを行う回路定数を設定して所定のメモリユニッ
トをアクセスし、エラー検出回路から修正不可能なデー
タエラーが検出されたときには、エラーが検出されたメ
モリユニットを排除するようにアドレス振り分けを行う
回路定数を動的に再設定して所定のメモリユニットのア
クセス制御を行うようにプログラムされている。これに
よって、各メモリユニットに修復不可能なエラーが発生
しても、データエラーを発生させたメモリユニットはマ
イクロプログラム制御装置によって動的に排除されるが
、電子計算機システムの運転は続行されるので、メモリ
ユニット故障による信頼性が低下することはない。
々のメモリユニットへのアドレス出シ分けを行うアドレ
ス振シ分け装置と、メモリユニットからの読み出しデー
タのエラーを検出するエラー検出回路と、マイクロプロ
グラム制御装置とを備え、このマイクロプログラム制御
装置は初期設定時に複数のメモリユニットの各々からそ
のメモ（＆） リュニットの記憶容量データを読み込みメモリユニット
の実装状態を記憶し、この記憶容量データに基づき前記
アドレス振り分け装置に各メモリユニットへのアドレス
伝り分けを行う回路定数を設定して所定のメモリユニッ
トをアクセスし、エラー検出回路から修正不可能なデー
タエラーが検出されたときには、エラーが検出されたメ
モリユニットを排除するようにアドレス振り分けを行う
回路定数を動的に再設定して所定のメモリユニットのア
クセス制御を行うようにプログラムされている。これに
よって、各メモリユニットに修復不可能なエラーが発生
しても、データエラーを発生させたメモリユニットはマ
イクロプログラム制御装置によって動的に排除されるが
、電子計算機システムの運転は続行されるので、メモリ
ユニット故障による信頼性が低下することはない。
この発明の主記憶制御装置においては、主記憶装置を構
成する複数のメモリユニットの各々に、アドレス振り分
け回路がアドレス信号を受けて各々のメモリユニットへ
のアドレス振り分けを行う回路定数を動的に設定を行う
ようにマイクロプログラム制御装置がアドレス甥す分け
回路を制御するので、谷メモリユニットに修復不可能な
データエラーが発生したときには、マイクロプログラム
制御装置がエラーの発生したメモリユニットを排除する
ようにアドレス振り分け回路の回路定数をＮＧ定し、メ
モリユニット故障による信頼性の低下を防ぐことができ
る。
成する複数のメモリユニットの各々に、アドレス振り分
け回路がアドレス信号を受けて各々のメモリユニットへ
のアドレス振り分けを行う回路定数を動的に設定を行う
ようにマイクロプログラム制御装置がアドレス甥す分け
回路を制御するので、谷メモリユニットに修復不可能な
データエラーが発生したときには、マイクロプログラム
制御装置がエラーの発生したメモリユニットを排除する
ようにアドレス振り分け回路の回路定数をＮＧ定し、メ
モリユニット故障による信頼性の低下を防ぐことができ
る。
以下、この発明の一実施例を図を参照して説明する。
第１図はこの発明の一実施例による電子計算機システム
のブロック図である。中央処理装置内に設けられている
主記憶制御装置１ｆ：中心に主記憶装置を構成する複数
のメモリユニットを示している。
のブロック図である。中央処理装置内に設けられている
主記憶制御装置１ｆ：中心に主記憶装置を構成する複数
のメモリユニットを示している。
図において、（／θＡ）は中央処理装置、（ハ０はエラ
ー検出−訂正を行うＥＣＣＮ路、（／６）はマイクロプ
ログラム制御装置、（７ｇ）はマイクロプログラム制御
装置（／ｌ）からのアドレス振り分け定数を送出する情
報送出線、Ｍ／、ＭＪ、・旧・・Ｍｎ＃ｉ主記憶装置を
構成する所定の容量を単位としたメモリユニット、（２
θ）はメモリアドレス信号を受けて、メモリアドレスを
各メモリユニットＭ／ｘＭｎに振り分けるアドレス振り
分け装置と１〜でのマツバ−、（２２）は各メモリユニ
ットからの記憶客量情報を中央処理装ｆ１１（／θＡ）
内のマイクロプログラム制御装置、（／Ａ）に知らせる
だめのステータスバスＳＴ、（コＵ）は８００回路（ハ
０からマイクロプログラム制御装置（１６）に修復不可
能なエラーの検出を知らせる工２−通知信号線である。
ー検出−訂正を行うＥＣＣＮ路、（／６）はマイクロプ
ログラム制御装置、（７ｇ）はマイクロプログラム制御
装置（／ｌ）からのアドレス振り分け定数を送出する情
報送出線、Ｍ／、ＭＪ、・旧・・Ｍｎ＃ｉ主記憶装置を
構成する所定の容量を単位としたメモリユニット、（２
θ）はメモリアドレス信号を受けて、メモリアドレスを
各メモリユニットＭ／ｘＭｎに振り分けるアドレス振り
分け装置と１〜でのマツバ−、（２２）は各メモリユニ
ットからの記憶客量情報を中央処理装ｆ１１（／θＡ）
内のマイクロプログラム制御装置、（／Ａ）に知らせる
だめのステータスバスＳＴ、（コＵ）は８００回路（ハ
０からマイクロプログラム制御装置（１６）に修復不可
能なエラーの検出を知らせる工２−通知信号線である。
その他の構成は、例えば第１図に示した従来の構成と同
様である。
様である。
この発明の主記憶制御装置においては、中央処理装置ｉ
１（／θＡ）内に設けられているものは、各メモリュニ
ッ）Ｍｚ−Ｍｎからの読み出しデータＤＡ／〜ＤＡｎ
ｔデータバスＤＡを介してエラーチェックを行うエラー
検出−訂正回路であるＥＣＣＮ路（／ｑ）と、各メモリ
ユニットの記憶容量を初期設定時に読み込んで、必要な
処理を行い、さらにＦ ＣＣ回路（ハ０からの修復不可
能なマルチエラー信号ＭＥを検知するマイクロプログラ
ム制御装置（／６）と、このマイクロプログラム装［（
／Ａ＞によってメモリユニットの実装情報の所定の定数
が誓き込み設定されると共に、この設定定数に基づきメ
モリアドレスＭＡを掘り分け、さらには修復不可能なエ
ラー検出時にはマイクロプログラム制御装置によってエ
ラー発生のメモリユニットを排除すべく動的に設定定数
全再配瞳するアドレス振り分け装置のマツバ−（２０）
とである。
１（／θＡ）内に設けられているものは、各メモリュニ
ッ）Ｍｚ−Ｍｎからの読み出しデータＤＡ／〜ＤＡｎ
ｔデータバスＤＡを介してエラーチェックを行うエラー
検出−訂正回路であるＥＣＣＮ路（／ｑ）と、各メモリ
ユニットの記憶容量を初期設定時に読み込んで、必要な
処理を行い、さらにＦ ＣＣ回路（ハ０からの修復不可
能なマルチエラー信号ＭＥを検知するマイクロプログラ
ム制御装置（／６）と、このマイクロプログラム装［（
／Ａ＞によってメモリユニットの実装情報の所定の定数
が誓き込み設定されると共に、この設定定数に基づきメ
モリアドレスＭＡを掘り分け、さらには修復不可能なエ
ラー検出時にはマイクロプログラム制御装置によってエ
ラー発生のメモリユニットを排除すべく動的に設定定数
全再配瞳するアドレス振り分け装置のマツバ−（２０）
とである。
一方、各メモリュニツ）Ｍｚ−Ｍｎはそれらの固有の記
憶容量を表わすステータス信号をそれぞれの信号線ＢＴ
／〜ＳＴｎ ｆ介してステータスバス８Ｔ（，２２）に
送信する信号発生回路を内蔵しており、これらの信ｇは
マイクロプログラム制御装置ｔ（／乙）によって順次読
み出さ扛る。したがって、マイクロプログラム制御装置
、 （／ Ａ ）は、各信号線ＳＴ／〜ＳＴｎに送出さ
れるステータス信号を順次読み込むことによって、現在
のメモリユニットの実装状態を判断することができる。
憶容量を表わすステータス信号をそれぞれの信号線ＢＴ
／〜ＳＴｎ ｆ介してステータスバス８Ｔ（，２２）に
送信する信号発生回路を内蔵しており、これらの信ｇは
マイクロプログラム制御装置ｔ（／乙）によって順次読
み出さ扛る。したがって、マイクロプログラム制御装置
、 （／ Ａ ）は、各信号線ＳＴ／〜ＳＴｎに送出さ
れるステータス信号を順次読み込むことによって、現在
のメモリユニットの実装状態を判断することができる。
そしてマイクロプログ（ｆｆ＋
ラム制御装置Ｍ、Ｃａｂ）はそのときの実装状態に基づ
きマツバ−（２０）がアドレス振り分けを行うだめの定
数を設定し、これを情報送出線（／ｌ）を介してマツバ
−（２０）に送出する。マツバ−（２０）は現在のメモ
リユニットの実装状態に合わせた設定値により、メモリ
アドレスＭＡからメモリユニット選択信号ＳＬ／〜８Ｌ
ｎの中の１つ８ＬＬを有意にする。
きマツバ−（２０）がアドレス振り分けを行うだめの定
数を設定し、これを情報送出線（／ｌ）を介してマツバ
−（２０）に送出する。マツバ−（２０）は現在のメモ
リユニットの実装状態に合わせた設定値により、メモリ
アドレスＭＡからメモリユニット選択信号ＳＬ／〜８Ｌ
ｎの中の１つ８ＬＬを有意にする。
主記憶装置からのデータ読み出しにおいて、ＥＣＣ回路
（ハ０が修復不可能なマルチビットエラーを検出した場
合には、ＥＣＣｌ路（ハ０はエラー通知信号線（，２ｔ
Ｉ）を介してその旨をマイクロプログラム装置（／６）
に通知する。マイクロプログラム制御装置（／６）は、
エラーが発生したメモリユニットを排除するため、情報
送出線（／ｌ）を介してマツバ−（２０）にアドレス振
り分けのための定数を再設定する。
（ハ０が修復不可能なマルチビットエラーを検出した場
合には、ＥＣＣｌ路（ハ０はエラー通知信号線（，２ｔ
Ｉ）を介してその旨をマイクロプログラム装置（／６）
に通知する。マイクロプログラム制御装置（／６）は、
エラーが発生したメモリユニットを排除するため、情報
送出線（／ｌ）を介してマツバ−（２０）にアドレス振
り分けのための定数を再設定する。
次に、このような主記憶制御装置の動作について説明す
る。第１図に示ｌ−た電子計算機システムにおいて、い
ま、メモリユニットＭ／、Ｍ！およびＭｓが実装されて
おり、それらの記憶容量がそれぞれ７メガバイト、ダメ
ガバイトおよび１６メガバイトであるものとする。ステ
ータス信号の信号線が例えば記憶容量についてλビット
であるものとすると、各メモリユニットについて、ステ
ータス信号は第一図のような値の出力が出されているこ
とになる。この例では、ステータス信号線５ＴＬａ。
る。第１図に示ｌ−た電子計算機システムにおいて、い
ま、メモリユニットＭ／、Ｍ！およびＭｓが実装されて
おり、それらの記憶容量がそれぞれ７メガバイト、ダメ
ガバイトおよび１６メガバイトであるものとする。ステ
ータス信号の信号線が例えば記憶容量についてλビット
であるものとすると、各メモリユニットについて、ステ
ータス信号は第一図のような値の出力が出されているこ
とになる。この例では、ステータス信号線５ＴＬａ。
５ＴＬｂ のコ本によって４１種類の容量を識別してい
る。
る。
電子計算機システムの立上げ時における初期設定時には
、マイクロプログラム制御装置（１６）が、各メモリユ
ニットからステータスパス５Ｔ（ｘｘ）を介してステー
タス信号（ｓＴｚａ、５Ｔｚｂ）〜（ＳＴｎａ。
、マイクロプログラム制御装置（１６）が、各メモリユ
ニットからステータスパス５Ｔ（ｘｘ）を介してステー
タス信号（ｓＴｚａ、５Ｔｚｂ）〜（ＳＴｎａ。
５Ｔｎｂ ）を順次に読み込み、現在実装されているメ
モリュニツ）ＭｚｘＭｎの記憶容量を表わすメモリ実装
状態情報を情報送出線（／す）を介してマツパ−（ＳＯ
）に送出し、マツパ−（，２０）はメモリュニッ）Ｍ／
〜Ｍｎの記憶容量に応じてアドレス振シ分けを設定する
。すなわち、マツパ−（コθ）がメモリアドレスＭＡを
受信したとき、これをデコードしてメモリユニット選択
信号Ｓ Ｌ ｉ〜８Ｌｎの中のどの信号を有意にするか
を決定する情報がマツパ−（，２０）に賽き込み設定さ
れる。このときのメモリアドレスＭＡとメモリ選択信号
との関係は、第３図（ａｌに示すように、メモリアドレ
ス（００θ０００θ）／４〜（ＯＯＦＦＦＦＦ）ｚｉま
でがＳＬ／を有意にし、メモリアドレス（ｏｉｏｏθ０
０）ｔｂ〜（ＩＩＦＦ’ｌ？’ＦＦＦ）／４までがＳＬ
ｊを、メモリアドレス（θ５０００ｏｏ）ｔ４〜（／ダ
ＦＦＦＦＦ）／Ａ までが８Ｌｊをそれぞれ有意とす
る各メモリユニット選択１６号ＳＬ／−８Ｌｊを出力す
ゐ。
モリュニツ）ＭｚｘＭｎの記憶容量を表わすメモリ実装
状態情報を情報送出線（／す）を介してマツパ−（ＳＯ
）に送出し、マツパ−（，２０）はメモリュニッ）Ｍ／
〜Ｍｎの記憶容量に応じてアドレス振シ分けを設定する
。すなわち、マツパ−（コθ）がメモリアドレスＭＡを
受信したとき、これをデコードしてメモリユニット選択
信号Ｓ Ｌ ｉ〜８Ｌｎの中のどの信号を有意にするか
を決定する情報がマツパ−（，２０）に賽き込み設定さ
れる。このときのメモリアドレスＭＡとメモリ選択信号
との関係は、第３図（ａｌに示すように、メモリアドレ
ス（００θ０００θ）／４〜（ＯＯＦＦＦＦＦ）ｚｉま
でがＳＬ／を有意にし、メモリアドレス（ｏｉｏｏθ０
０）ｔｂ〜（ＩＩＦＦ’ｌ？’ＦＦＦ）／４までがＳＬ
ｊを、メモリアドレス（θ５０００ｏｏ）ｔ４〜（／ダ
ＦＦＦＦＦ）／Ａ までが８Ｌｊをそれぞれ有意とす
る各メモリユニット選択１６号ＳＬ／−８Ｌｊを出力す
ゐ。
このようにして初期設定された後は、通常の主記憶装置
からのデータの読み出しは、エラーチェックのためのＥ
ＣＣ回路（１４１）を介して行われる。
からのデータの読み出しは、エラーチェックのためのＥ
ＣＣ回路（１４１）を介して行われる。
エラー検出が表されない場合には、第３図（ａｌに示す
ように、マツパ−（−〇）はメモリアドレスＭＡをデコ
ードし、てメモリユニット選択信号８ＴＪ ／〜８Ｌｎ
の１つを有意とし、各メモリユニットをアクセスする。
ように、マツパ−（−〇）はメモリアドレスＭＡをデコ
ードし、てメモリユニット選択信号８ＴＪ ／〜８Ｌｎ
の１つを有意とし、各メモリユニットをアクセスする。
もし、主記憶装置からのデータ読み出し時に、ＥＣＣ回
路（ハ０が修情不可能なエラー、例えばマルチビットエ
ラーを検出した場合には、ＦＣＣ’回路（ハ０はエラー
通知信号線（コ４Ｉ）を介してマイクロプログラム制御
装置（／６）にその旨を通知する。マイクロプログラム
制御装置（ハＤはメモリアドレスＭＡからどのメモリユ
ニットがエラーを発生させたかを知シ、そのメモリユニ
ットを排除するために情報送出線（７ｇ）を介してマツ
パ−（，２０）のメモリアドレス振り分けの定数を再設
定する。いま、上記の第３図［ａｌの例で、メモリユニ
ットコがエラーを発生したものとすると、第３図（ｂｌ
に示すように、メモリアドレス（０００００００）ｔｂ
〜（ＯＯＦＦＦＦＦ）ｌａまでが８Ｌ／を有意にし、メ
モリアドレス（０／ ０００００ ）／４〜（ｌａＦＦ
ＦＦＦ）／ＡまでがＳＬｊを有意とする信号を出力し、
メモリユニット選択信号８ Ｌ ２を有意にしないこと
でメモリユニットＪが選択されることを排除し、主記憶
装置の縮退運転を行う。
路（ハ０が修情不可能なエラー、例えばマルチビットエ
ラーを検出した場合には、ＦＣＣ’回路（ハ０はエラー
通知信号線（コ４Ｉ）を介してマイクロプログラム制御
装置（／６）にその旨を通知する。マイクロプログラム
制御装置（ハＤはメモリアドレスＭＡからどのメモリユ
ニットがエラーを発生させたかを知シ、そのメモリユニ
ットを排除するために情報送出線（７ｇ）を介してマツ
パ−（，２０）のメモリアドレス振り分けの定数を再設
定する。いま、上記の第３図［ａｌの例で、メモリユニ
ットコがエラーを発生したものとすると、第３図（ｂｌ
に示すように、メモリアドレス（０００００００）ｔｂ
〜（ＯＯＦＦＦＦＦ）ｌａまでが８Ｌ／を有意にし、メ
モリアドレス（０／ ０００００ ）／４〜（ｌａＦＦ
ＦＦＦ）／ＡまでがＳＬｊを有意とする信号を出力し、
メモリユニット選択信号８ Ｌ ２を有意にしないこと
でメモリユニットＪが選択されることを排除し、主記憶
装置の縮退運転を行う。
なお、上記の実施例においては、メモリユニットからの
データ読み出し時に、ＥＣＣ回路によるデータチェック
を行ってメモリユニットのエラー検（７，２） 出を行っているが、このエラー検出は修復不可能なエラ
ー検出を行うものであれば、どのようなエラー検出でも
よく、例えばパリティエラー検出を行うものや、そのメ
モリユニット自体が持っているエラー検出回路によるも
のでもよい。
データ読み出し時に、ＥＣＣ回路によるデータチェック
を行ってメモリユニットのエラー検（７，２） 出を行っているが、このエラー検出は修復不可能なエラ
ー検出を行うものであれば、どのようなエラー検出でも
よく、例えばパリティエラー検出を行うものや、そのメ
モリユニット自体が持っているエラー検出回路によるも
のでもよい。
以上説明したように、この発明の主記憶制御装置によれ
ば、マイクロプログラム制御装置が初期設定時に、主記
憶装置を構成するメモリユニットの記憶容量情報を読み
込んでメモリユニットの実装状態を記憶すると共に、そ
の情報に基づき、主記憶装置の各メモリユニットへのア
ドレス掘り分けを決定する回路に定数を設定することに
よシ、中央処理装置から主記憶装置の各メモリユニット
のアクセス制御を行うように構成されているので、主記
憶装置のエラー発生時においても、マイクロプログラム
制御装置によってアドレス振ｐ分けを決定する定数を動
的に再設定するだけで、エラー発生メモリユニットを排
除でき、電子計算機システムのダウンを招くことなく、
主記憶装置の縮退運転が可能となり、このために、電子
計算機システムの信頼性を高めることができる。
ば、マイクロプログラム制御装置が初期設定時に、主記
憶装置を構成するメモリユニットの記憶容量情報を読み
込んでメモリユニットの実装状態を記憶すると共に、そ
の情報に基づき、主記憶装置の各メモリユニットへのア
ドレス掘り分けを決定する回路に定数を設定することに
よシ、中央処理装置から主記憶装置の各メモリユニット
のアクセス制御を行うように構成されているので、主記
憶装置のエラー発生時においても、マイクロプログラム
制御装置によってアドレス振ｐ分けを決定する定数を動
的に再設定するだけで、エラー発生メモリユニットを排
除でき、電子計算機システムのダウンを招くことなく、
主記憶装置の縮退運転が可能となり、このために、電子
計算機システムの信頼性を高めることができる。
第１図は、この発明の一実施例である主記憶制御装置を
含む電子耐葺機システムのブロック図、第一図は、上記
実施例における主記憶装置を構成するメモリユニットの
容量構成とその時のステータス信号との関係を示す図、
第３図（ａｌおよび第３図（ｂｌは、正常時およびエラ
ー発生後の縮退運転時におけるメモリアドレスとメモリ
ユニット選択信号との関係を示す図、第１図は従来の主
記憶制御装置を含む電子計算機システムのブロック図で
ある。 図において、（ｉｏ）、（１０Ａ）は中央処理装置、（
八〇はデコーダ、（ハ０はＥＣＣ回路、（／Ａ）はマイ
クロプログラム制御装置、（ｌざ）は情報送出線、（コ
θ）ハマツパー、（２コ）はステータスバス、（コグ）
はエラー通知信号線、Ｍ／、Ｍ−・・・・・・扇ｎは各
メモリユニット、である。 なお、各図中、同一符号は同−又は相当部分を示す。 熱２図 馬３図 （ＣＩ） 壓３図 （ｂ）
含む電子耐葺機システムのブロック図、第一図は、上記
実施例における主記憶装置を構成するメモリユニットの
容量構成とその時のステータス信号との関係を示す図、
第３図（ａｌおよび第３図（ｂｌは、正常時およびエラ
ー発生後の縮退運転時におけるメモリアドレスとメモリ
ユニット選択信号との関係を示す図、第１図は従来の主
記憶制御装置を含む電子計算機システムのブロック図で
ある。 図において、（ｉｏ）、（１０Ａ）は中央処理装置、（
八〇はデコーダ、（ハ０はＥＣＣ回路、（／Ａ）はマイ
クロプログラム制御装置、（ｌざ）は情報送出線、（コ
θ）ハマツパー、（２コ）はステータスバス、（コグ）
はエラー通知信号線、Ｍ／、Ｍ−・・・・・・扇ｎは各
メモリユニット、である。 なお、各図中、同一符号は同−又は相当部分を示す。 熱２図 馬３図 （ＣＩ） 壓３図 （ｂ）
Claims (1)
- 複数のメモリユニットから構成される主記憶装置を制御
する主記憶制御装置であつて、この主記憶制御装置はア
ドレス信号を受けて各々のメモリユニットへのアドレス
振り分けを行うアドレス振り分け装置と、メモリユニッ
トからの読み出しデータのエラーを検出するエラー検出
回路と、マイクロプログラム制御装置から構成され、前
記マイクロプログラム制御装置は初期設定時に複数の各
メモリユニットからそのメモリユニットの記憶容量デー
タを読み込みメモリユニットの実装状態を記憶し、この
記憶容量データに基づき前記アドレス振り分け装置に各
メモリユニットへのアドレス振り分けを行う回路定数を
設定して所定のメモリユニットをアクセスし、エラー検
出回路から修復不可能なデータエラーが検出されたとき
には、エラーが検出されたメモリユニットを排除するよ
うに、アドレス振り分けを行う回路定数を動的に再設定
して所定のメモリユニットのアクセス制御を行うように
プログラムされていることを特徴とする主記憶制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218006A JPS6278645A (ja) | 1985-10-02 | 1985-10-02 | 主記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60218006A JPS6278645A (ja) | 1985-10-02 | 1985-10-02 | 主記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6278645A true JPS6278645A (ja) | 1987-04-10 |
Family
ID=16713148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60218006A Pending JPS6278645A (ja) | 1985-10-02 | 1985-10-02 | 主記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6278645A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
| JP2003535780A (ja) * | 2000-06-20 | 2003-12-02 | ブラジラータ・エス・アー・エンバラゲンス・メタリカス | 缶の蓋 |
| JP2012137832A (ja) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | データ転送装置およびデータ転送方法 |
-
1985
- 1985-10-02 JP JP60218006A patent/JPS6278645A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6476341A (en) * | 1987-09-18 | 1989-03-22 | Fujitsu Ltd | Memory managing unit |
| JP2003535780A (ja) * | 2000-06-20 | 2003-12-02 | ブラジラータ・エス・アー・エンバラゲンス・メタリカス | 缶の蓋 |
| JP2012137832A (ja) * | 2010-12-24 | 2012-07-19 | Toshiba Corp | データ転送装置およびデータ転送方法 |
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