JPS607680A - メモリ・モジユ−ル・セレクト信号作成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はメモリ・モジュール・セレクト信号作成装置
に関するものである。

近年、航空機塔載用の電子機器システムにおいて、主制
御用として計算機の使用が多くなっている。主制御用計
算機の故障は即システム・ダウンとなるため、計算機は
、信頼性が高く、かつ航空機塔載の必要上小形・軽量で
あることが要求される場合が多い。従って、この種の計
算機システムにおいては、ＣＰＵやメモリ装置を二重系
にすることや、メモリ装置のアクセスに対するＥＣＣ機
構の付加は、ハードウェア量の増加となり採用困難であ
る。一方、計算機システムの信頼性向上と小形・軽量化
を計るには、メモリ装置の占める割合が大きく、またシ
ステム・ダウンを防止するにはメモリ素子の故障対策が
重要な課題となっている。

この発明は、この種の計算機システムにおいて。

メモリ素子の故障対策を付加したメモリ・モジュール・
セレクト信号作成装置に関するものである。

第１図は、この種の計算機システムの構成例の図であり
、第１図において、（１）はマイクロ・プログラム制御
方式のＣＰＵ、（２）はＣＰＵ（１１のプログラムと処
理データを保持するメモリ装置、（３）はメモリ装置（
２）にロードされる前記プログラムと処理データを常時
格納しておく補助メモリ装置であり。

メモリ装置（２）、補助メモリ装置（３）共にＣＰ　Ｕ
　ｆｌ）に接続されており、マイクロ・プログラムの制
御によりＣＰ　Ｕ　（１１を介して、前記プログラムと
処理データのロードを行なう。（４）はＣＰ　Ｕ　（１
）内にあるメモリ・インタフェースであり、マイクロ・
プログラムの制御によって、ＣＰＵ（１１とメモリ装置
（２）間のプログラムや処理データの送受信を行なう。

（５）はＣＰＵ（１１内にある補助メモリ・インタフェ
ースであり、マイクロ・プログラムの制御によってＣＰ
Ｕ（１１と補助メモリ装置（３）間のプログラムや処理
データの送受信を行なう。（６）はＣＰ　Ｕ　（１＋内
にあるマイクロ・プログラム制御方式のプロセッサ（以
下プロセッサと略す）であり、ＣＰＵ（１）の頭脳に相
当し、この計算機システムの動作はこのプロセッサ（６
）に収納されているマイクロ・プログラムによって制御
される。（７）は、メモリ・インタフェース（４）内に
あるメモリ・エラー検知回路であり、ＣＰＵ（１）とメ
モリ装置（２）間で送受信が行なわれるプログラムや処
理データにエラーがあるかどうかの検知を行なうための
回路であり９例えばパリティ・ジェネレータやパリティ
・チェッカ等により構成され、エラーがあればただちに
その旨をプロセッサ（６）に知らせる。（８）はメモリ
・インタフェース（４）内にあるメモリ・モジュール・
セレクト信号作成回路であり、プロセッサ（６）より送
信されてくるアクセスすべきメモリ・アドレス情報から
メモリ・モジュール・セレクト信号を作成するための回
路である。８１〜８ｎは、このメモリ・モジュール・セ
レクト信号作成回路（８）によって作成されるメモリ・
モジュール・セレクト信号である。■〜鳩は、メモリ装
置（２）内にあるメモリ・モジュールであり。

各々同一の機能・性能を有するメモリ・モジュールであ
る。メモリ・モジュールＭ１〜Ｍｎは、メモリ・モジュ
ール・セレクト信号８１〜８ｎによって自身がアクセス
対象になっているか否かを指定される。

この計算機システムにおいては、メモリ装置（２）に保
持しているプログラムまたは処理データが破壊されると
、メモリ・エラー検知回路（７）によってメモリ・エラ
ーが検知され、その旨プロセッサ（６）に知らされる。

この場合、プロセッサ（６）では、必要に応じ補助メモ
リ装置（３）からプログラムと処理データをメモリ装置
（２）にロードさせることができるが、メモリ・モジュ
ールＭ１〜Ｍｎ内にあるいずれかのメモリ素子が故障し
てしまっている場合は、プログラム又は処理データが不
正になるため即システム・ダウンとせざるを得ない。こ
れは、従来のメモリ・モジュール・セレクト回路（８）
が第２図のごとくなっていたためである。

第２図は、前述のごと〈従来のメモリ・モジュール・セ
レクト信号作成回路の図である。第２図において、　Ａ
ｌ〜Ａｎは前記プロセッサ（６）より送信されてくるメ
モリ・アドレスの上位ビットであり。

前記メモリ・モジュールＭ１〜Ｍｎの容量によって最上
位からのビット数が決定される。（９）はこのメモリ・
アドレスの上位ビットＡ１〜Ａｎをデコードするデコー
ダである。８１〜Ｓｎはこのデコーダ（９）によって作
成されるメモリ・モジュール・セレクト信号である。

従来のメモリ・モジュール・セレクト信号作成回路（８
）はこのように構成されていたので、前記各メモリ・モ
ジュールＭ１〜Ｍｎが受けもつアドレス領域が固定され
ていた。このため、前記メモリ・モジュールＭ１〜Ｍｎ
のいずれかに実装されているメモリ素子が故障した場合
、前記メモリ・エラー検知回路（７）によりメモリ・エ
ラーが検知され、そのエラー内容が前記プロセッサ（６
）に知らされるが、プロセッサ（６）ではそのエラー内
容を知ることはできても、メモリ素子の故障を除去する
ことができないため、即計算機システムのダウンとなる
欠点があった。

この発明は、この欠点を改善するためになされたもので
、メモリ素子が故障しても、即計算機システムのダウン
としないようにすることができ。

信頼性の向上に有利なメモリ・モジュール・セレクト信
号作成回路を提供するものである。

第３図に、この発明のメモリ・モジュール・セレクト信
号作成装置の図を示す、第３図において。

Ａ１〜Ａｎは前記プロセッサ（６）より送信されて（る
メモリ・アドレスの上位ビットであり、前記メモリ・モ
ジュールＭ１〜Ｍｎの容計によって最上位からのビット
数が決定される。（９）はこのメモリ・アドレスの上位
ビットＡｌ〜Ａｎをデコードするデコーダである。２１
〜２ｎはこのデコーダ（９）によって作成されるアドレ
ス領域信号である。Ｒ１−Ｒｎはレジスタであり、前記
メモリ・モジュールＭ１〜Ｍｎに対応してメモリ・モジ
ュール数と同じ数が備えられる。０αは前記プロセッサ
（６）より送信されてくるデータ線。

Ｄ１〜Ｄｎは前記プロセッサ（６）より送信されてくる
マイクロ命令をデコードして作成されたレジスタＲ１〜
Ｒｎのセット信号である。このデータ線ＧＯ＋及びセッ
ト信号ＤＩ〜珈によってレジスタＲ１〜Ｒｎには、前記
プロセッサ（６）により任意のデータをセットすること
ができる。０１〜Ｇｎはセレクタであり前記メモリ・モ
ジュールＭ１〜Ｍｎに対応してメモリ・モジュール数と
同じ数が備えられる。Ｅ１〜ＥｎはレジスタＲ１〜Ｒｎ
の出力であり、前記セレクタ０１〜Ｇｎのセレクト端子
に接続されていることにより、セレクタＧ１〜Ｇｎのセ
レクト対象としてその入力端子に接続されているアドレ
ス領域信号ａ１〜ａｎをセレクトするアドレス領域セレ
クＩ・・コードとなる。８１〜Ｓｎは、このセレクタ０
１〜Ｇｎから出力されるメモリ・モジュール・セレクト
信号である。

計算機システムの構成例の図である第１図のメモリ・モ
ジュール・セレクト信号作成装置を、この発明の装置に
することにより、前記各メモリ・−ＩＩ−ジュールＭ１
〜Ｍｎに対し、前記プロセッサ（６）によって任音のア
ドレス領域を割付けることができる。

この発明はこのような回路構成になっているから。

前記メモリ・モジュールＭ１〜Ｍｎのうち１個以上を予
備用のメモリ・モジュールとして備えておれば。

メモリ素子が故障した場合でも、前記プロセッサ（６）
の制御によって、故障したメモリ素子が実装されている
メモリ・モジュールの代わりに、予備用のメモリ・モジ
ュールをそのアドレス領域として使用するようにアドレ
ス領域の割付けを変更し。

前記補助メモリ装置（３）から前記メモリ装置（２）に
対し自動的にプログラムと処理データをロードし。

プログラムの再スタートを行なわせることができるため
、計算機のシステム・ダウンを回避することができる。

なお１以上は航空機搭載用の信頼性が高く、かつ小形・
軽量であることが要求される計算機システムの場合につ
いて説明したが、この発明はこれに限らず７通常の計算
機システムに使用しても良い。

以上のようにこの発明によれば、計算機システムノ各メ
モリ・モジュールが受けもつアドレス領域を、マイクロ
・プログラムによって設定できるので、ｎ個の主メモリ
・モジュールのうち１個以上を予備用としておくことに
より、メモリ素子の故障に対し、計算機システムのダウ
ンを自動的に回避できる利点がある。

【図面の簡単な説明】

第１図は計算機システムの構成例の図、第２図は従来の
メモリ・モジュール・セレクト信号作成回路の図、第３
図はこの発明のメモリ・モジュール・セレクト信号作成
回路の図である。図中、（１）はＣＰＵ、（２＋はメモ
リ装置、（３）は補助メモリ装置。 （４）はメモリ・インタフェース、（５）は補助メモリ
・インタフェース、（６）はプロセッサ、（７）はメモ
リ・エラー検知回路、（８）はメモリ・モジュール・セ
レクト信号作成回路、（９）はデコーダ、（１０）はプ
ロセッサのデータ線、　８１〜Ｓｎはメモリ・モジュー
ル・セレクト信号、　Ａｌ〜Ａｎはメモリ・アドレスの
上位ピッｈ、ａｌ〜ａｎはアドレス領域信号、　Ｒ１−
Ｒｎはレジスタ、　ＤＩ〜Ｄｎはレジスタのセット信号
、　Ｅｌ〜Ｅｎはアドレス領域セレクト・コード、　Ｇ
ｌ〜Ｇｎはセしりタである。 なお１図中同一あるいは相当部分には同一符号を付して
示しである。 代理人大岩増雄

Claims (1)

【特許請求の範囲】
1. ＣＰＵと、そのプログラムと処理データを保持する複数
   の同一メモリ・モジュールからなるメモリ装置、及びそ
   のメモリ装置にロードすべき前記プログラムと処理デー
   タを常時格納しておく補助メモリ装置から構成されるマ
   イクロ・プログラム制御方式の計算機システム、この計
   算機システムに通常不可欠なメモリ・インタフェースの
   メモリ・アドレス情報からアクセスすべきメモリ・モジ
   ュールを選択する信号を作成するメモリ・モジュール・
   セレクト信号作成装置において、前記メモリ・アドレス
   情報の上位ビットをデコードしてアドレス領域信号を作
   成するデコーダを有し、各メモリ・モジュールに上記ア
   ドレス領域信号のいずれを供給するかを選択するセレク
   タとそのセレクタのセレクト・コードを保持するレジス
   タを各メモＩＪ・モジュール対応に備え、かつ前記の各
   レジスタにマイクロ命令によって任意のデータをセット
   できる機能を持たせることにより、各メモリ・モジュー
   ルに供給する上記セレクタの出力すなわちメモリ・モジ
   ュール・セレクト信号を、マイクロ・プログラムの制御
   によって設定できるようにしたことを特徴とするメモリ
   ・モジュール・セレクト信号作成装置。