CN107818811B - 包括冗余列和冗余外围逻辑电路的存储器器件 - Google Patents

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Abstract

一种存储器器件，包括：包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元的存储器单元阵列，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路的多个外围逻辑电路，以及被配置为基于所述多个列中的至少一个的缺陷或所述多个外围逻辑电路中的至少一个的缺陷中的至少一个缺陷，在所述多个列和所述多个外围逻辑电路之间形成第一路径的第一路径选择逻辑。

Description

包括冗余列和冗余外围逻辑电路的存储器器件
相关申请的交叉引用
本申请根据35 U.S.C.119要求于2016年9月13日在韩国知识产权局提交的韩国专利申请No.10-2016-0118062和于2017年6月7日提交的10-2017-0070958的优先权，其公开内容通过引用整体并入本文。
技术领域
本发明构思的示例性实施例涉及存储器器件，更具体地，涉及包括冗余列和冗余外围逻辑电路的存储器器件。
背景技术
半导体存储器器件可以包括由根据其中存储的数据而具有不同状态的存储器单元组成的存储器单元阵列，以及用于驱动半导体存储器器件的外围电路。半导体存储器器件可以是，例如，用于使用锁存器存储数据的静态随机存取存储器(SRAM)，或用于使用电容器存储数据的动态随机存取存储器(DRAM)。SRAM具有比DRAM更低的集成密度和更小的存储容量，但是对于具有相对简单的配置并以相对高的速度操作的外围电路，SRAM可以主要被用于高速缓存存储器等。
发明内容
根据本发明构思的示例性实施例，存储器器件包括：存储器单元阵列，包括布置在包括正常列和用于修复正常列的冗余列的多个列中的多个存储器单元，多个外围逻辑电路，包括正常外围逻辑电路和用于修复正常外围逻辑电路的冗余外围逻辑电路，以及第一路径选择逻辑电路，被配置为基于来自多个列中的至少一个的缺陷或多个外围逻辑电路中的缺陷中的至少一个缺陷之中的至少一个缺陷，在多个列与多个外围逻辑电路之间形成第一路径。
根据本发明构思的示例性实施例，存储器器件包括：存储器单元阵列，包括布置在包括正常列和用于修复正常列的冗余列的多个列中的多个存储器单元，多个外围逻辑电路，包括正常外围逻辑电路和用于修复正常外围逻辑电路的冗余外围逻辑电路，以及路径控制逻辑电路，被配置为基于来自多个列中的至少一个的缺陷或多个外围逻辑电路中的缺陷中的至少一个缺陷之中的至少一个缺陷，输出确定在多个列与多个外围器件之间形成的第一路径的路径控制信号。
根据本发明构思的示例性实施例，对于操作存储器器件的方法，存储器器件包括存储器单元阵列、路径选择逻辑电路和多个外围逻辑电路，其中，存储器单元阵列包括多个列组，并且路径选择逻辑电路包括多个多路复用器，并且多个多路复用器中的每一个被配置为从多个列组中的至少两个列组中的一个选择一个输入并输出到多个外围逻辑电路中的一个。该方法包括在多个外围逻辑电路中的第一外围逻辑电路之中检查缺陷，当确定第一外围逻辑电路中存在缺陷时，控制多个多路复用器来调整其输入选择，在多个列组中的第一列组中检查缺陷，并且当确定在第一列组中存在缺陷时，控制多个多路复用器来调整其输入选择。
附图说明
通过参考附图详细描述其示例性实施例，将更清楚地理解本发明构思的上述和其它特征。
图1是根据本发明构思的示例性实施例的存储器器件的框图。
图2A是根据本发明构思的示例性实施例的包括在图1的存储器器件中的外围逻辑电路的配置的框图。
图2B是根据本发明构思的示例性实施例的包括在图2A的外围逻辑电路中的迂回电路的电路图。
图3是根据本发明构思的示例性实施例的用于解释包括在图1的存储器器件中的缺陷检查逻辑电路的操作的视图。
图4是根据本发明构思的示例性实施例的图1的存储器器件的框图。
图5A至图5D是根据本发明构思的示例性实施例的用于解释当检查缺陷时图4的路径选择逻辑电路的操作的视图。
图6是根据本发明构思的示例性实施例的操作图1的存储器器件的方法的流程图。
图7是根据本发明构思的示例性实施例的存储器器件的框图。
图8是根据本发明构思的示例性实施例的存储器器件的框图。
图9是根据本发明构思的示例性实施例的用于解释当检查缺陷时图8的路径选择逻辑电路的操作的图。
图10是根据本发明构思的示例性实施例的操作图8的存储器器件的方法的流程图。
图11是根据本发明构思的示例性实施例的可修复的正常存储器与存储器器件的冗余存储器的大小的比率的曲线图。
图12是根据本发明构思的示例性实施例的包括存储器器件的电子系统的视图。
具体实施方式
本发明构思的示例性实施例提供了包括冗余列和冗余外围逻辑电路的存储器器件。
在下文中将参照附图更全面地描述本发明构思的示例性实施例。贯穿本申请，相同的附图标记可以指代相同的元件。
图1是根据本发明构思的示例性实施例的存储器器件的框图。参考图1，存储器器件100可以包括存储器单元阵列110、行解码器120、外围逻辑控制器130、路径选择逻辑电路140、多个外围逻辑电路150-1至150-N以及缺陷检查逻辑电路160。
存储器单元阵列110可以包括连接到多个字线WL和多个位线BL的多个存储器单元。可以经由多个字线WL中的一个和多个位线BL中的一个来访问多个存储器单元中的每一个。多个存储器单元中的每一个可以通过字线电压被连接到位线对。例如，多个存储器单元中的每一个可以包括锁存电路以及接收字线电压作为栅极电压的传输晶体管(passtransistor)。当数据读取操作开始时，可以预先对位线对充电，随后在存储器单元阵列110的感测操作中，可以根据存储在锁存电路中的数据改变预充电位线对的电压。可以通过在感测操作期间感测电压的变化来读取数据。
包括在存储器单元阵列110中的多个存储器单元可以是在供电被中断时丢失存储数据的易失性存储器单元，或者可以是即使供电被中断也可以维持存储数据的非易失性存储器单元。例如，当多个存储器单元是易失性存储器单元时，存储器器件100可以是动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功耗DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM)。另一方面，当多个存储器单元是非易失性存储器单元时，存储器器件100可以是电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮点门存储器(NFGM)，聚合物随机存取存储器(PoRAM)，磁随机存取存储器(MRAM)或铁电随机存取存储器(FRAM)。或者，存储器器件100可以是其中存储器单元阵列110包括易失性存储器单元和非易失性存储器单元两者的混合存储器器件。
在本发明构思的示例性实施例中，包括在存储器单元阵列110中的多个存储器单元可以被布置在包括正常列和冗余列的多个列中。冗余列可以是用于修复正常列的额外列。例如，如果在一个正常列中出现缺陷，则一个冗余列可以与多个外围逻辑电路150-1至150-N中的一个形成数据路径(datapath)。
包括在存储器单元阵列110中的多个列可以被分组成多个列组。换句话说，多个列组中的每一个可以包括至少一个列。例如，列组可以指与多个外围逻辑电路150-1至150-N中的一个形成数据或信号的路径的单元。
响应于从外部器件(例如，主机、存储器控制器、存储器接口等)提供的地址，行解码器120可以选择多个字线WL中的至少一个。行解码器120可以向所选择的字线传输用于执行所要求的操作的电压。
外围逻辑控制器130可以响应于从外部器件接收的控制信号和/或地址来控制存储器器件100的所有操作。例如，外围逻辑控制器130可以控制行解码器120、路径选择逻辑电路140和/或多个外围逻辑电路150-1至150-N的每个操作。
外围逻辑控制器130可以包括路径控制逻辑电路132。在本发明构思的示例性实施例中，路径控制逻辑电路132可以基于从缺陷检查逻辑电路160输出的缺陷检查信号DF_CK输出控制路径选择逻辑电路140的路径控制信号P_CTR。在本发明构思的示例性实施例中，路径控制逻辑电路132可以基于缺陷检查信号DF_CK，确定在包括在存储器单元阵列110中的多个列和多个外围逻辑电路150-1至150-N之间形成第一路径。第一路径可以是，例如，在多个列和多个外围逻辑电路150-1至150-N之间的数据或信号的路径。
路径选择逻辑电路140可以基于从路径控制逻辑电路132输出的路径控制信号P_CTR，来形成包括在存储器单元阵列110中的多个列和多个外围逻辑电路150-1至150-N之间的第一路径。在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成，作为第一路径的至少一部分，在多列中的第一列和在多个外围逻辑电路150-1至150-N中的第一外围逻辑电路之间形成的路径、在第一列继而与第一外围逻辑电路的一侧相邻的与第二外围逻辑电路之间形成的路径、以及在第一列以及与第一外围逻辑电路的另一侧相邻的第三外围逻辑电路之间形成的路径中的一个。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以包括在多个列和多个外围逻辑电路150-1至150-N之间连接的多个多路复用器。在本发明构思的示例性实施例中，路径选择逻辑电路140可以包括在多个列和多个外围逻辑电路150-1至150-N之间连接的多个开关。然而，本发明构思不限于此。例如，路径选择逻辑电路140可以包括移位寄存器。
多个外围逻辑电路150-1至150-N可以包括用于驱动存储器单元阵列110的多个位线BL的所有控制电路。例如，多个外围逻辑电路150-1到150-N中的每一个可以包括用于感测所选位线的电压变化的感测放大器(senseamplifier)和/或用于通过多个位线BL写入数据的写入驱动器。然而，本发明构思不限于此，并且多个外围逻辑电路150-1至150-N中的每一个还可以包括用于在执行读取操作时对所选位线进行预充电的预充电电路，或用于将所选位线调整到最佳电平或具有高于最小预充电电压的电压的上拉/下拉电路。
在本发明构思的示例性实施例中，多个外围逻辑电路150-1至150-N中的每一个可以包括迂回电路，其由缺陷检查逻辑电路160控制，从缺陷检查逻辑电路160接收迂回信号，并将接收到的迂回信号输出到其中包括的至少一个逻辑电路。在本发明构思的示例性实施例中，由迂回电路中的每一个输出的迂回信号可以是多个外围逻辑电路150-1至150-N中相对应的一个的缺陷检查的索引。
例如，迂回电路中的每一个可以以开关、传输门、金属氧化物半导体场效应晶体管(MOSFET)、熔丝电路等的形式来实现。换句话说，迂回电路可以以任何形式实现，只要它们能够进行信号传输。
在本发明构思的示例性实施例中，多个外围逻辑电路150-1至150-N中的每一个可以包括正常外围逻辑电路和冗余外围逻辑电路。冗余外围逻辑电路可以是用于修复正常外围逻辑电路的额外外围逻辑电路。例如，当在一个外围逻辑电路中出现缺陷时，一个冗余外围逻辑电路可以与包含在存储器单元阵列110中的多个列之一形成数据路径。
缺陷检查逻辑电路160可以检查包括在存储器单元阵列110中的多个列中的至少一个的缺陷和多个外围逻辑电路150-1至150-N中的至少一个的缺陷，并且可以输出缺陷检查信号DF_CK。在本发明构思的示例性实施例中，缺陷检查逻辑电路160可以提供要写入到存储器单元阵列110中包括的至少一个存储器单元的数据，并且可以接收存储在存储器单元中的数据。在本发明构思的示例性实施例中，缺陷检查逻辑电路160可以控制包括在多个外围逻辑电路150-1至150-N中的每一个中的迂回电路。缺陷检查逻辑电路160还可以将迂回信号输出到包括在多个外围逻辑电路150-1至150-N中的每一个中的迂回电路。下面将对其进行详细描述。
图2A是根据本发明构思的示例性实施例的包括在图1的存储器器件中的外围逻辑电路的配置的框图。例如，外围逻辑电路图2A可以是图1中所显示的多个外围逻辑电路150-1至150-N之中的第一外围逻辑电路150-1。
参考图1和图2A，第一外围逻辑电路150-1可以包括写入驱动器151-1、感测放大器152-1和迂回电路153-1。写入驱动器151-1可以形成通过多个位线BL之一写入数据的写入路径。感测放大器152-1可形成感测多个位线BL之一的电压变化的读取路径。
迂回电路153-1可以形成写入路径的一部分。更详细地，迂回电路153-1可以接收作为第一输入信号IN_A的输入数据，并将接收到的输入数据作为第一输出信号OUT_A输出到写入驱动器151-1。输入数据可以是通过例如DQ电路等从存储器器件100的外部输入的数据。
此外，迂回电路153-1可以形成读取路径的一部分。更详细地，迂回电路153-1可以接收输出数据作为第二输入信号IN_B，并将接收到的输出数据作为第二输出信号OUT_B输出到感测放大器152-1。输出数据可以是例如从包括在存储器单元阵列110中的存储器单元输出的所存储的数据。
迂回电路153-1可以从缺陷检查逻辑电路160接收迂回控制信号DTR和迂回信号IN_DTR。在本发明构思的示例性实施例中，迂回电路153-1可以基于迂回控制信号DTR生成迂回路径、迂回信号IN_DTR、第一输出信号OUT_A和第二输出信号OUT_B。
例如，当迂回控制信号DTR被激活时，迂回信号IN_DTR可以被输出为第一输出信号OUT_A和第二输出信号OUT_B，而不是第一输入信号IN_A和第一输出信号OUT_A之间的连接以及第二输入信号IN_B与第二输出信号OUT_B之间的连接。激活的迂回控制信号DTR可以具有高电平。当迂回控制信号DTR被去激活时，第一输入信号IN_A和第一输出信号OUT_A可以再次形成写入路径的一部分，并且第二输入信号IN_B和第二输出信号OUT_B可以再次形成读取路径。
图2B是根据本发明构思的示例性实施例的包括在图2A的外围逻辑电路中的迂回电路的电路图。例如，图2B可以是图2A中所示的迂回电路153-1的电路图。
参考图2B，迂回电路153-1可以包括第一三态缓冲器TB1至第四三态缓冲器TB4和第一反相器IV1和第二反相器IV2。第一三态缓冲器TB1和第二三态缓冲器TB2可以共享输出端子。第一输出信号OUT_A可以从第一三态缓冲器TB1和第二三态缓冲器TB2共享的输出端子输出。第三三态缓冲器TB3和第四三态缓冲器TB4可以共享输出端子。第二输出信号OUT_B可以从第三三态缓冲器TB3和第四三态缓冲器TB4共享的输出端子输出。
第一反相器IV1和第二反相器IV2可以接收补充的迂回控制信号DTRb并输出迂回控制信号DTR。补充的迂回控制信号DTRb可以与迂回控制信号DTR成补充关系。
第一三态缓冲器TB1可以接收迂回信号IN_DTR作为输入。第二三态缓冲器TB2可以接收第一输入信号IN_A作为输入。第三三态缓冲器TB3可以接收第一输出信号OUT_A作为输入。第四三态缓冲器TB4可以接收第二输入信号IN_B作为输入。
当迂回控制信号DTR被去激活时，第一三态缓冲器TB1和第三三态缓冲器TB3可以处于去激活状态。此外，第二三态缓冲器TB2和第四三态缓冲器TB4可以处于激活状态。因此，迂回电路153-1可以输出第一输入信号IN_A作为第一输出信号OUT_A以及输出第二输入信号IN_B作为第二输出信号OUT_B。
当迂回控制信号DTR被激活时，第一三态缓冲器TB1和第三三态缓冲器TB3可以处于激活状态。此外，第二三态缓冲器TB2和第四三态缓冲器TB4可以处于去激活状态。因此，迂回电路153-1可以输出迂回信号IN_DTR作为第一输出信号OUT_A和第二输出信号OUT_B。
图3是根据本发明构思的示例性实施例的用于解释包括在图1的存储器器件中的缺陷检查逻辑电路的操作的视图。
参考图3，缺陷检查逻辑电路160可以与存储器单元阵列110交换数据。此外，缺陷检查逻辑电路160可以与第一外围逻辑电路150-1交换信号。
缺陷检查逻辑电路160可以检查包括在存储器单元阵列110中的列组BC[M]的缺陷。缺陷检查逻辑电路160可以通过向包括在相对应的列中的至少一个存储器单元提供数据然后从存储器单元接收输出的数据来检查列组BC[M]的缺陷。例如，当缺陷检查逻辑电路160提供给存储器单元的数据与再次从存储器单元输出的数据不同时，缺陷检查逻辑电路160可以确定在包括存储器单元的相应列中存在缺陷。
缺陷检查逻辑电路160可以检查第一外围逻辑电路150-1中的缺陷。例如，缺陷检查逻辑电路160可以将迂回信号IN_DTR和迂回控制信号DTR提供给包括在第一外围逻辑电路150-1中的迂回电路153-1，以检查第一外围逻辑电路150-1中的缺陷。
迂回电路153-1可以基于迂回控制信号DTR将接收到的迂回信号IN_DTR输出为第一输出信号OUT_A和第二输出信号OUT_B。写驱动器151-1可以接收第一输出信号OUT_A，并且可以基于第一输出信号OUT_A将第三输出信号OUT_C输出到缺陷校验逻辑电路160。感测放大器152-1也可以接收第二输出信号OUT_B，并基于第二输出信号OUT_B将第四输出信号OUT_D输出到缺陷检查逻辑电路160。
缺陷检查逻辑电路160可以将迂回信号IN_DTR与第三输出信号OUT_C和第四输出信号OUT_D进行比较，以检查第一外围逻辑电路150-1中的缺陷。更详细地，如果第三输出信号OUT_C和第四和OUT_D中的至少一个与迂回信号IN_DTR不同，则缺陷检查逻辑电路160可以确定在第一外围逻辑电路150-1中存在缺陷。
图4是根据本发明构思的示例性实施例的图1的存储器器件的框图。
参考图4，存储器单元阵列110可以包括第一列组BC[1]至第四列组BC[4]和冗余列组RC_BC。第一列组BC[1]至第四列组BC[4]可以各自包括一个或多个正常列。冗余列组RC_BC可以包括一个或多个冗余列。尽管图4示出了四个列组和一个冗余列组，但这是为了方便说明，并且列组和冗余列组的数量不限于此。
路径选择逻辑电路140可以包括第一多路复用器142_1至第五多路复用器142_5。第一多路复用器142_1至第五多路复用器142_5中的每一个可以具有连接到至少两个列组(BC[1]至BC[4]和RC_BC))的一端，以及连接到第一外围逻辑电路150-1至第四外围逻辑电路150-4或冗余外围逻辑电路150-5的另一端。
在本发明构思的示例性实施例中，第一多路复用器142_1的一端可以连接到第一列组BC[1]和第二列组BC[2]，另一端可以连接到第一外围逻辑电路150-1。第二多路复用器142_2的一端可以连接到第一列组BC[1]、第二列组BC[2]和第三列组BC[3]，另一端可以连接到第二外围器件逻辑电路150-2。第三多路复用器142_3的一端可以连接到第二列组BC[2]、第三列组BC[3]和第四列组BC[4]，另一端可以连接到第三外围逻辑电路150-3。第四多路复用器142_4的一端可以连接到第三列组BC[3]、第四列组BC[4]和冗余列组RD_BC，另一端可以连接到第四外围逻辑电路150-4。第五多路复用器142_5的一端可以连接到第四列组BC[4]和冗余列组RD_BC，另一端可以连接到冗余外围逻辑电路150-5。
在本发明构思的示例性实施例中，第一多路复用器142_1至第五多路复用器142_5可以基于从例如图1的路径控制逻辑电路132输出的路径控制信号P_CTR来选择连接到其中的列组之一。例如，路径控制信号P_CTR可以包括用于选择第一多路复用器142_1至第五多路复用器142_5中的每一个的多个位。
存储器器件100可以包括第一外围逻辑电路150-1至第四外围逻辑电路150-4以及连接到第一多路复用器142_1至第五多路复用器142_5之一的冗余外围逻辑电路150-5。尽管图4示出了四个外围逻辑电路和一个冗余外围逻辑电路，但这是为了便于说明，并且外围逻辑电路和冗余外围逻辑电路的数量不限于此。
根据本发明构思的示例性实施例的存储器器件100可以能够切换包括在存储器单元阵列110中的列组和外围逻辑电路之间的路径。因此，当在存储器单元阵列110和多个外围逻辑电路150-1至150-N中的至少一个出现缺陷时，它们可以被独立地修复。因此，可以提高修复存储器器件100的效率，并且作为结果，也可以提高存储器器件100的生产率。
图5A至图5D是根据本发明构思的示例性实施例，用于解释当检查缺陷时图4的路径选择逻辑电路的操作的视图。更详细地，图5A示出了其中在存储器单元阵列110中检查缺陷的示例，图5B示出了其中在多个外围逻辑电路150-1至150-N中检查缺陷的示例，图5C和图5D示出了其中在存储器单元阵列110和多个外围逻辑电路150-1至150-N中检查缺陷的示例。
参考图5A，可以在包括在存储器单元阵列110中的第一列组BC[1]至第四列组BC[4]中的第三列组BC[3]中检查缺陷。例如，如果图1的缺陷检查逻辑电路160检查到包括在第三列组BC[3]中的至少一个存储器单元中的缺陷，则第三列组BC[3]可以被确定为缺陷列。
当在第三列组BC[3]中检查到缺陷时，路径选择逻辑电路140可以形成第一列组BC[1]和第一外围逻辑电路150-1之间的路径以及第二列组BC[2]和第二外围逻辑电路150-2之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第一多路复用器142_1可以从连接到一端的第一列组BC[1]和第二列组BC[2]中选择第一列组BC[1]。此外，基于路径控制信号P_CTR，第二多路复用器142_2可以从连接到一端的第一列组BC[1]至第三列组BC[3]中选择第二列组BC[2]。在本发明构思的示例性实施例中，第一多路复用器142_1和第二多路复用器142_2可以处于已初始化的状态。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第四列组BC[4]和第三外围逻辑电路150-3之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第三多路复用器142_3可以从连接到一端的第二列组BC[2]至第四列组BC[4]中选择第四列组BC[4]。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第四列组BC[4]和第三外围逻辑电路150-4之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第四多路复用器142_4可以从连接到一端第三列组BC[3]和第四列组BC[4]以及冗余列组RD_BC中选择冗余列组RD_BC。
在本发明构思的示例性实施例中，基于路径控制信号P_CTR，第五多路复用器142_5可以不选择连接到一端的第四列组BC[4]和冗余列组RD_BC中的任何一个。
参考图5B，可以在第一外围逻辑电路150-1至第四外围逻辑电路150-4中的第三外围逻辑电路150-3中检查缺陷。例如，如果图1的缺陷检查逻辑电路160检查到包括在第三外围逻辑电路150-3中的至少一个逻辑电路中的缺陷，则第三外围逻辑电路150-3可被确定为有缺陷的外围逻辑电路。
当在第三外围逻辑电路150-3中检查到缺陷时，路径选择逻辑电路140可以形成第一列组BC[1]和第一外围逻辑电路150-1之间的路径以及第二列组BC[2]和第二外围逻辑电路150-2之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第一多路复用器142_1可以从连接到一端的第一列组BC[1]和第二列组BC[2]中选择第一列组BC[1]。此外，基于路径控制信号P_CTR，第二多路复用器142_2可以从连接到一端的第一列组BC[1]至第三列组BC[3]中选择第二列组BC[2]。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第三列组BC[3]和第四外围逻辑电路150-4之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第四多路复用器142_4可以从连接到一端的第三列组BC[3]、第四列组BC[4]和冗余列RD_BC中选择第三列组BC[3]组。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第四列组BC[4]和冗余外围逻辑电路150-5之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第五多路复用器142_5可以从连接到一端的第四列组BC[4]和冗余列组RD_BC中选择第四列组BC[4]。
在本发明构思的示例性实施例中，基于路径控制信号P_CTR，第三多路复用器142_3可以不选择连接到一端的第二至第四列组BC[2]至BC[4]中的任何一个。
参考图5C，可以在第一列组BC[1]至第四列组BC[4]中的第四列组BC[4]中检查缺陷。此外，可以在第一至第四外围逻辑电路150-1至150-4中的第三外围逻辑电路150-3中检查缺陷。
当在第四列组BC[4]和第三外围逻辑电路150-3中检查缺陷时，路径选择逻辑电路140可以形成第一列组BC[1]和第一外围逻辑电路150-1之间的路径以及第二列组BC[2]和第二外围逻辑电路150-2之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第一多路复用器142_1可以从连接到一端的第一列组BC[1]和第二列组BC[2]中选择第一列组BC[1]。此外，第二多路复用器142_2基于路径控制信号P_CTR，可以从连接到一端的第一列组BC[1]至第三列组BC[3]中选择第二列组BC[2]。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第三列组BC[3]和第四外围逻辑电路150-4之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第四多路复用器142_4可以从连接到一端的第三列组BC[3]、第四列组BC[4]和冗余列RD_BC中选择第三列组BC[3]组。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成冗余列组RD_BC和冗余外围逻辑电路150-5之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第五多路复用器142_5可以从连接到一端的第四列组BC[4]和冗余列组RD_BC中选择冗余列组RD_BC。
在本发明构思的示例性实施例中，基于路径控制信号P_CTR，第三多路复用器142_3可以不选择连接到一端的第二列组BC[2]至第四列组BC[4]中的任何一个。
参考图5D，可以在从第一列组BC[1]至第四列组CB[4]中的第三列组BC[3]中检查缺陷。此外，可以在第一外围逻辑电路150-1至第四外围逻辑电路150-4中的第四外围逻辑电路150-4中检查缺陷。
当在第三列组BC[3]和第四外围逻辑电路150-4中检查缺陷时，路径选择逻辑电路140可以形成第一列组BC[1]和第一外围逻辑电路150-1之间的路径和第二列组BC[2]和第二外围逻辑电路150-2之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第一多路复用器142_1可以从连接到一端的第一列组BC[1]和第二列组BC[2]中选择第一列组BC[1]。此外，基于路径控制信号P_CTR，第二多路复用器142_2可以从连接到一端的第一列组BC[1]至第三列组BC[3]中选择第二列组BC[2]。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成第四列组BC[4]和第三外围逻辑电路150-3之间的路径作为第一路径。更详细地，根据路径控制信号P_CTR，第三多路复用器142_3可以从连接到一端的第二列组BC[2]至第四列组BC[4]中选择第四列组BC[4]。
在本发明构思的示例性实施例中，路径选择逻辑电路140可以形成冗余列组RD_BC和冗余外围逻辑电路150-5之间的路径作为第一路径。更详细地，基于路径控制信号P_CTR，第五多路复用器142_5可以从连接到一端的第四列组BC[4]和冗余列组RD_BC中选择冗余列组RD_BC。在本发明构思的示例性实施例中，基于路径控制信号P_CTR，第四多路复用器142_4可以不选择连接到一端的第三列组BC[3]、第四列组BC[4]和冗余列组RD_BC中的任一个。
图6是根据本发明构思的示例性实施例的操作图1的存储器器件的方法的流程图。例如，存储器器件可以是图1的存储器器件100。
参考图1至图6，在操作S100中，可以初始化包括在路径选择逻辑电路140中的第一至第N多路复用器MUX[1:N]的选择值。例如，第一至第N多路复用器MUX[1:N]的选择值可以是用于交替地选择连接到每个多路复用器的一端的多个列组之一的值。在本发明构思的示例性实施例中，可以经由路径控制逻辑电路132来执行选择值的初始化。通过路径控制信号P_CTR，路径控制逻辑电路132可以将第一至第N多路复用器MUX[1:N]中的每一个初始化为1。
在操作S102中，可以检查第i外围逻辑电路PERI[i]中的缺陷。例如，“i”可以从自然数1依次增加到自然数N。在本发明构思的示例性实施例中，例如，可以通过图2A的迂回电路153-1和图1的缺陷检查逻辑电路160检查外围逻辑电路中的缺陷。
在操作S104中，可以确定在第i外围逻辑电路PERI[i]中是否存在缺陷。在操作S110中，如果确定没有缺陷，则可以检查第i列组BC[i]中的缺陷。在操作S106中，如果确定存在缺陷，则可以确定第i多路复用器MUX[i]的选择值是否在0和2之间。例如，如果第i多路复用器MUX的选择值[i]不在0和2之间，则可能没有可用的冗余外围逻辑电路。因此，在这种情况下，可以立即终止操作。
在操作S108中，如果第i多路复用器MUX[i]的选择值在0和2之间，则第i多路复用器MUX[i]的选择值可以被确定为3，并且从第(i+1)多路复用器到第N多路复用器MUX[i+1:N]的选择值中的每一个可以被确定为从当前选择值减1获得的值。例如，当从第(i+1)多路复用器到第N多路复用器MUX[i+1：N]的选择值为作为初始化值的1时，每个选择值可以被确定为“0”，其是通过从初始化值减去1获得的值。
如上所述，在操作S110中，可以检查存储器单元阵列110中包括的第i列组BC[i]中的缺陷。在本发明构思的示例性实施例中，可以通过缺陷检查逻辑电路160检查列组中的缺陷。当通过缺陷校验逻辑电路160检查列组中的缺陷时，缺陷校验逻辑电路160可以向包括在相应列中的至少一个存储器单元提供数据，并接收从存储器单元重新输出的数据。例如，当由缺陷检查逻辑电路160提供给存储器单元的数据与从存储器单元重新输出的数据不同时，缺陷检查逻辑电路160可以确定在包括存储器单元的相应列中存在缺陷。
在操作S112中，可以确定第i列组BC[i]中是否存在缺陷。在操作S124中，如果确定没有缺陷，则可以确定“i”是否等于N。
在操作S114中，如果确定第i列组BC[i]中存在缺陷，则可以确定第i多路复用器MUX[i]的选择值是否为0。在操作S116中，如果第i多路复用器MUX[i]的选择值为0，可以将从第(i+1)多路复用器到第N个多路复用器MUX[i+1:N]的每个选择值确定为通过将1加到当前选择值所获得的值。例如，当从第(i+1)多路复用器到第N个多路复用器MUX[i+1:N]的选择值是初始化值1时，每个选择值可以被确定为通过将1加到初始值所获得的2。
在操作S118中，如果第i多路复用器MUX[i]的选择值不为0，则可以确定选择值是否为1。在操作S120中，如果第i多路复用器MUX[i]的选择值是1，可以将从第i多路复用器到第N多路复用器MUX[i:N]的选择值中的每一个确定为通过将1加到当前选择值而获得的值。
在操作S122中，如果第i多路复用器MUX[i]的选择值不为1，则可以确定选择值是否为3。例如，如果第i多路复用器MUX[i]的选择值不是3，则可能没有任何可用的冗余列组。因此，在这种情况下，可以立即终止操作。
如上所述，在操作S124中，如果第i多路复用器MUX[i]的选择值为3，则可以确定‘i’是否等于N。当‘i’达到值N时，操作终止。在操作S126中，如果‘i’未达到值N，则‘i’的当前值可以通过将其值增加1来确定，并且可以再次执行检查第i外围逻辑电路PERI[i]中的缺陷的操作S102。
图6以便于解释的顺序示出了操作，但是本发明的概念不限于此。例如，图6中所示出的操作的顺序可以被改变，或者可以并行地执行两个或更多个操作。
图7是根据本发明构思的示例性实施例的存储器器件的框图。图7的存储器器件200的配置与参照图4所描述的存储器器件100相似。然而，根据本示例性实施例，路径选择逻辑电路240可以包括多个开关SW。更详细地，多个开关SW中的每一个可以具有连接到包括在存储器单元阵列210中的第一列组BC[1]至第四列组BC[4]和冗余列组RD_BC之一的一端，以及连接到外围逻辑电路250-1至250-5中的一个的另一端。外围逻辑电路250-1至250-5可以包括第一外围逻辑电路250-1至第四外围逻辑电路250-4和冗余外围逻辑电路250-5。例如，多个开关SW中的每一个可以包括p沟道金属氧化物半导体(PMOS)或n沟道金属氧化物半导体(NMOS)。
在本发明构思的示例性实施例中，可以基于路径控制信号P_CTR来导通/关断多个开关SW中的每一个。当多个开关SW中的每一个包括PMOS或NMOS时，可以施加路径控制信号P_CTR到多个开关SW中的每一个的栅极电压。例如，路径控制信号P_CTR可以是多个开关SW中的每一个的导通和关断电压中的一个。
例如，可以从图1的路径控制逻辑电路132输出路径控制信号P_CTR。路径控制逻辑电路132可以根据路径控制信号P_CTR来控制多个开关SW中的每一个的导通/关断，以确定在列组(第一列组BC[1]至第四列组BC[4]和冗余列组RD_BC)和外围逻辑电路250-1至250-5之间形成的第一路径。
图8是根据本发明构思的示例性实施例的存储器器件的框图。参考图8，存储器器件300可以包括存储器单元阵列310、行解码器320、外围逻辑控制器330、第一路径选择逻辑电路340、多个外围逻辑电路350-1至350-N、缺陷检查逻辑电路360、第二路径选择逻辑电路370以及多个DQ逻辑电路380-1至380-N。
在图8中，例如，第一路径选择逻辑电路340和第一路径控制信号P_CTR_1可以对应于图1的路径选择逻辑电路140和路径控制信号P_CTR。将不在此给出对与参考图1描述的那些类似的存储器器件300的其它块的重复描述。
第二路径选择逻辑电路370可以基于从包括在外围逻辑控制器330中的路径控制逻辑电路332输出的第二路径控制信号P_CTR_2，在多个外围逻辑电路350-1至350-N和多个DQ逻辑电路380-1至380-N之间形成第二路径。第二路径可以，例如，指多个外围逻辑电路350-1至350-N和多个DQ逻辑电路380-1至380-N之间的数据或信号的路径。
在本发明构思的示例性实施例中，第二路径选择逻辑电路370可形成，作为第二路径的至少一部分，多个外围逻辑电路中350-1至350-N的第一外围逻辑电路和多个DQ逻辑电路380-1至380-N中的第一DQ逻辑电路之间形成的路径、在第一外围逻辑电路和与第一DQ逻辑电路一侧相邻的第二DQ逻辑电路之间形成的路径、以及在第一外围逻辑电路和与第一DQ逻辑电路的另一侧相邻的第三DQ逻辑电路之间形成的路径中的一个。
在本发明构思的示例性实施例中，第二路径选择电路370可以包括连接到多个外围逻辑电路350-1至350-N和多个DQ逻辑电路380-1至380-N的多个多路复用器。在本发明构思的示例性实施例中，第二路径选择电路370可以包括连接到多个外围逻辑电路350-1至350-N和多个DQ逻辑电路380-1至380-N的多个开关。然而，本发明构思不限于此。例如，第二路径选择逻辑电路370可以包括移位寄存器。
多个DQ逻辑电路380-1至380-N可以接收从多个外围逻辑电路350-1至350-N输出的信号，并将该信号发送到存储器器件300的外部。此外，多个DQ逻辑电路380-1至380-N可以接收从存储器器件300外部输入的信号，并将该信号发送到多个外围逻辑电路350-1至350-N。此外，多个DQ逻辑电路380-1至380-N可以对所接收的输入/输出信号执行缓冲操作。
在本发明构思的示例性实施例中，多个DQ逻辑电路380-1至380-N中的每一个可以包括由缺陷检查逻辑电路360控制的迂回电路，其从缺陷检查逻辑电路360接收迂回信号，并将接收到的迂回信号输出到包括在多个DQ逻辑电路380-1至380-N中的每一个的至少一个逻辑电路。在本发明构思的示例性实施例中，由每个迂回电路输出的迂回信号可以是多个DQ逻辑电路380-1至380-N中的每一个的缺陷检查的索引。
例如，包括在多个DQ逻辑电路380-1至380-N中的每一个中的迂回电路可以以开关、传输栅极、金属氧化物半导体场效应晶体管(MOSFET)、熔丝电路等的形式实现。换句话说，迂回电路可以以任何形式实现，只要它能够进行信号传输。
在本发明构思的示例性实施例中，多个DQ逻辑电路380-1至380-N中的每一个可以包括正常的DQ逻辑电路和冗余DQ逻辑电路。冗余DQ逻辑电路可以是用于修复正常DQ逻辑电路的额外的外围逻辑电路。例如，如果在一个DQ逻辑电路中发生缺陷，则一个冗余DQ逻辑电路可以与多个外围逻辑电路350-1至350-N中的一个形成数据通路。
图9是根据本发明构思的示例性实施例，用于解释当检查缺陷时图8的路径选择逻辑电路的操作的图。图9示出了其中在第一外围逻辑电路350-1至第四外围逻辑电路350-4和冗余外围逻辑电路350-5中的第三外围逻辑电路350-3中检查到缺陷的情况。例如，如果图8的缺陷检查逻辑电路360检查到包括在第三外围逻辑电路350-3中的至少一个逻辑电路中的缺陷，则第三外围逻辑电路350-3可以被确定为有缺陷的外围逻辑电路。
参考图9，存储器器件300可以包括第一DQ逻辑电路380-1至第四DQ逻辑电路380-4和冗余DQ逻辑电路380-5。尽管图9示出了四个DQ逻辑电路和一个冗余DQ逻辑电路，但这是为了便于说明，并且DQ逻辑电路和冗余DQ逻辑电路的数量不限于此。
在图9中，第一路径选择逻辑电路340可以包括第一多路复用器342_1至第五多路复用器342_5。例如，第一路径选择逻辑电路340和第一路径控制信号P_CTR_1可以执行与图5B的路径选择逻辑电路140和路径控制信号P_CTR对应的操作。在此将不给出与参考图5B描述的那些类似的存储器器件300的其它块的重复描述。
第二路径选择逻辑电路370可以包括第一多路复用器372_1至第五多路复用器372_5。第一多路复用器372_1至第五多路复用器372_5中的每一个可以具有连接到多个外围逻辑电路350-1至350-5中的至少两个的一端，以及连接到多个DQ逻辑电路380-1至380-5中的一个的另一端。
在本发明构思的示例性实施例中，第一多路复用器372_1的一端可以连接到第一外围逻辑电路350-1和第二外围逻辑电路350-2，另一端可以连接到第一DQ逻辑电路380-1。第二多路复用器372_2的一端可以连接到第一外围逻辑电路350-1至第三外围逻辑电路350-3，另一端可以连接到第二DQ逻辑电路380-2。第三多路复用器372_3的一端可以连接到第二外围逻辑电路350-2至第四外围逻辑电路350-4，另一端可以连接到第三DQ逻辑电路380-3。第四多路复用器372_4的一端可以连接到第三外围逻辑电路350-3和第四外围逻辑电路350-4以及冗余外围逻辑电路350-5，另一端可以连接到第四DQ逻辑电路380-4。第五多路复用器372_5的一端可以连接到第四外围逻辑电路350-4和冗余外围逻辑电路350-5，另一端可以连接到冗余DQ逻辑电路380-5。
在本发明构思的示例性实施例中，包括在第二路径选择逻辑电路370中的第一多路复用器372_1到第五多路复用器372_5可以基于从图8的路径控制逻辑电路332输出的第二路径控制信号P_CTR_2来选择连接到其的外围逻辑电路之一。例如，第二路径控制信号P_CTR_2可以包括用于选择第一多路复用器372_1至第五多路复用器372_5中的每一个的多个位。
例如，当在第三外围逻辑电路350-3和第四DQ逻辑电路380-4中检查到缺陷时，第二路径选择逻辑电路370可以形成在第一外围逻辑电路350-1和第一DQ逻辑电路380-1之间的路径以及第二外围逻辑电路350-2和第二DQ逻辑电路380-2之间的路径，作为第二路径。更详细地，基于第二路径控制信号P_CTR_2，第一多路复用器372_1可以从连接到一端的第一外围逻辑电路350-1和第二外围逻辑电路350-2中选择第一外围逻辑电路350-1。此外，基于第二路径控制信号P_CTR_2，第二多路复用器372_2可以从连接到一端的第一外围逻辑电路350-1至第三外围逻辑电路350-3中选择第二外围逻辑电路350-2。
在本发明构思的示例性实施例中，第二路径选择逻辑电路370可以形成在第四外围逻辑电路350-4和第三DQ逻辑电路380-3之间的路径，作为第二路径。更详细地，基于第二路径控制信号P_CTR_2，第三多路复用器372_3可以从连接到一端的第二外围逻辑电路350-2至第四外围逻辑电路350-4中选择第四外围逻辑电路350-4。
在本发明构思的示例性实施例中，第二路径选择逻辑电路370可以形成在冗余外围逻辑电路350-5和第四DQ逻辑电路380-4之间的路径作为第二路径。更详细地，基于第二路径控制信号P_CTR_2，第四多路复用器372_4可以从连接到一端的第四外围逻辑电路350-4和冗余外围逻辑电路350-5中选择第四外围逻辑电路350-4。
在本发明构思的示例性实施例中，基于第二路径控制信号P_CTR_2，第五多路复用器372_5可以不选择连接到一端的第四外围逻辑电路350-4和冗余外围逻辑电路350-5中的任何一个。
图10是根据本发明构思的示例性实施例，操作图8的存储器器件的方法的流程图。存储器器件可以是例如图8的存储器器件300。在此将不给出对与参考图1描述的那些类似的存储器器件300的操作的重复描述。
参考图8和图10，在操作S200中，可以初始化包括在第一路径选择逻辑电路340中的第一至第N多路复用器MUX_1[1:N]和包括在第二路径选择逻辑电路370中的第一至第N多路复用器MUX_2[1:N]的选择值。在本发明构思的示例性实施例中，可以经由路径控制逻辑电路332来执行选择值的初始化。路径控制逻辑电路332可以通过第一路径控制信号P_CTR_1将包括在第一路径选择逻辑电路340中的第一至第N多路复用器MUX_1[1:N]中的每一个的选择值初始化为“1”。此外，路径控制逻辑电路332可以通过第二路径控制信号P_CTR_2将包括在第二路径选择逻辑电路370中的第一至第N多路复用器MUX_2[1:N]中的每一个的选择值初始化为“1”。
此后，在操作S202中，在第i外围逻辑电路PERI[i]中检查缺陷，并且在操作S204中，可以确定在第i外围逻辑电路PERI[i]中是否存在缺陷。在操作S210中，如果确定没有缺陷，则可以检查第i列组BC[i]中的缺陷。
在操作S206中，如果确定存在缺陷，则可以确定第一路径选择逻辑电路340的第i多路复用器MUX_1[i]的选择值是否在0和2之间。在操作S208，如果第一路径选择逻辑电路340的第i多路复用器MUX_1[i]的选择值为0和2之间的值，则可以确定第一路径选择逻辑电路340的第i多路复用器MUX_1[i]的选择值为3，从第(i+1)多路复用器到第N多路复用器MUX_1[i+1:N]的每个选择值可以确定为从当前选择值减1所获得的值，第二路径选择逻辑电路370的第i多路复用器到第N多路复用器MUX_2[i:N]的选择值可以确定为2。
图10中的操作S210、S212、S214、S216、S218、S220、S222、S224和S226可以类似于图6中的操作S110、S112、S114、S116、S118、S120、S122、S124和S126，因此，将省略其描述。
图11是根据本发明构思的示例性实施例的可修复的正常存储器与存储器器件的冗余存储器的尺寸的比率的曲线图。图的X轴指示冗余存储器的尺寸，并且尺寸可以朝向X轴的箭头方向变大。Y轴表示可修复存储器的最大速率，并且速率可以朝向Y轴的箭头方向变大。
参考图11，图A可以指示根据比较性示例的可修复的正常存储器与存储器器件的冗余存储器的尺寸的比率。图B可以指示根据本发明构思的示例性实施例的可修复的正常存储器与存储器器件的冗余存储器的尺寸的比率。
在图A和图B中，随着冗余存储器的尺寸变大，可修复的正常存储器与冗余存储器的尺寸的比率可以逐渐增加。然而，与比较性示例相比，根据本发明构思的示例性实施例的存储器器件可以独立地修复在其中的每个存储器单元阵列和外围逻辑电路。因此，当在存储器单元阵列和外围逻辑电路中的至少一个出现缺陷时，可以提高修复的效率。换句话说，随着冗余存储器的尺寸变大，与比较性示例中的存储器器件(例如，传统的存储器器件)相比，根据本发明构思的示例性实施例的存储器器件可以具有更大的可修复的正常存储器与冗余存储器的尺寸的比率。
图12是根据本发明构思的示例性实施例，包括存储器器件的电子系统的视图。图12中的电子系统1000可以被实现为个人计算机(PC)、智能电话、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器、MP4播放器等。
电子系统1000可以包括可以控制电子系统1000的一般操作的应用处理器1010。例如，应用处理器1010可以是片上系统(SOC)。应用处理器1010可以根据通过输入器件1020输入的数据经由显示器1030显示存储在非易失性存储器器件1050中的数据。例如，输入器件1020可以被实现为指示设备(例如，触摸板或计算机鼠标)、按键或键盘。
应用处理器1010可以包括可以存储接收到的数据的静态随机存取存储器(SRAM)1060。如上所述，基于在多个列中的至少一个列中的缺陷或多个外围逻辑电路中的至少一个的缺陷中的至少一个缺陷，根据本发明构思的示例性实施例的SRAM 1060可以包括用于在多个列和多个外围逻辑电路之间形成第一路径的第一路径选择逻辑电路。
此外，电子系统1000可以包括可以控制非易失性存储器器件1050的数据处理操作的存储器控制器1040。例如，存储器控制器1040可以被实现为应用处理器1010的一部分，或者可以是被实现为与应用处理器1010分离的芯片。
虽然已经参考本发明的示例性实施例示出和描述了本发明的概念，但是本领域普通技术人员将会理解，在不脱离由所附权利要求中阐述的发明构思的精神和范围的情况下，可以对其形式和细节进行各种改变。

Claims (19)

1.一种存储器器件，包括：
存储器单元阵列，包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元；
多个外围逻辑电路，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路；
第一路径选择逻辑电路，被配置为基于来自所述多个列的至少一个中的缺陷或所述多个外围逻辑电路的至少一个中的缺陷中的至少一个缺陷，形成所述多个列和所述多个外围逻辑电路之间的第一路径；以及
缺陷检查逻辑电路，被配置为检查所述多个列的至少一个中的缺陷和所述多个外围逻辑电路的至少一个中的缺陷以输出缺陷检查信号，
其中，所述多个外围逻辑电路中的每一个包括迂回电路，所述迂回电路被配置为从所述缺陷检查逻辑电路接收迂回信号，并响应于所述缺陷检查逻辑电路的控制将接收到的迂回信号输出，以检查相应的外围逻辑电路中的缺陷。
2.如权利要求1所述的存储器器件，其中：
第一路径选择逻辑电路被配置为形成在所述多个列中的第一列和所述多个外围逻辑电路中的第一外围逻辑电路之间形成的路径、在第一列和与第一外围逻辑电路的一侧相邻的第二外围逻辑电路之间形成的路径、以及在第一列与第一外围逻辑电路的另一侧相邻的第三外围逻辑电路之间形成的路径中的一个作为第一路径的至少一部分。
3.如权利要求1所述的存储器器件，其中
第一路径选择逻辑电路包括连接到所述多个列和所述多个外围逻辑电路的多个多路复用器。
4.如权利要求3所述的存储器器件，其中：
所述多个列包括第一列、与第一列的一侧相邻的第二列和与第一列的另一侧相邻的第三列，并且
所述多个多路复用器包括被配置为将第一列、第二列或第三列连接到多个外围逻辑电路中的第一外围逻辑电路的第一多路复用器。
5.如权利要求1所述的存储器器件，还包括：
路径控制逻辑电路，被配置为响应于缺陷检查信号输出路径控制信号来控制第一路径选择逻辑电路。
6.如权利要求1所述的存储器器件，还包括：
多个DQ逻辑电路，包括正常DQ逻辑电路和用于修复所述正常DQ逻辑电路的冗余DQ逻辑电路，并被配置为接收从所述多个外围逻辑电路输出的信号或从所述存储器器件外部输入的信号；以及
第二路径选择逻辑电路，被配置为基于所述多个外围逻辑电路的至少一个中的缺陷或多个所述DQ逻辑电路的至少一个中的缺陷中的至少一个缺陷，在所述多个外围逻辑电路和所述多个DQ逻辑电路之间形成第二路径。
7.如权利要求6所述的存储器器件，其中：
第二路径选择逻辑电路，被配置为形成在所述多个外围逻辑电路中的第一外围逻辑电路与所述多个DQ逻辑电路中的第一DQ逻辑电路之间形成的路径、在第一外围逻辑电路和与第一DQ逻辑电路的一侧相邻的第二DQ逻辑电路之间形成的路径、以及在第一外围逻辑电路和与第一DQ逻辑电路的另一侧相邻的第三DQ逻辑电路之间形成的路径的中的一个作为第二路径的至少一部分。
8.如权利要求6所述的存储器器件，其中：
第二路径选择逻辑电路包括连接到所述多个外围逻辑电路和所述多个DQ逻辑电路的多个多路复用器。
9.如权利要求8所述的存储器器件，其中：
所述多个外围逻辑电路包括第一外围逻辑电路、与第一外围逻辑电路的一侧相邻的第二外围逻辑电路和与第一外围逻辑电路的另一侧相邻的第三外围逻辑电路，并且
所述多个多路复用器包括被配置为将第一外围逻辑电路、第二外围逻辑电路或第三外围逻辑电路连接到所述多个DQ逻辑电路中的第一DQ逻辑电路的第一多路复用器。
10.一种存储器器件，包括：
存储器单元阵列，包括布置在包括正常列和用于修复所述正常列的冗余列的多个列中的多个存储器单元；
多个外围逻辑电路，包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路；
路径控制逻辑电路，被配置为基于来自所述多个列的至少一个中的缺陷或所述多个外围逻辑电路的至少一个中的缺陷中的至少一个缺陷，输出确定在所述多个列和所述多个外围逻辑电路之间形成的第一路径的路径控制信号；
缺陷检查逻辑电路，被配置为检查所述多个列的至少一个中的缺陷和所述多个外围逻辑电路的至少一个中的缺陷以输出缺陷检查信号，
其中，所述多个外围逻辑电路中的每一个包括迂回电路，所述迂回电路被配置为从所述缺陷检查逻辑电路接收迂回信号，并响应于所述缺陷检查逻辑电路的控制将接收到的迂回信号输出，以检查相应的外围逻辑电路中的缺陷。
11.如权利要求10所述的存储器器件，其中：
所述路径控制逻辑电路被配置为确定在所述多个列中的第一列和所述多个外围逻辑电路中的第一外围逻辑电路之间形成的路径、在第一列和与第一外围逻辑电路的一侧相邻的第二外围逻辑电路之间形成的路径、以及在第一列和与第一外围逻辑电路的另一侧相邻的第三外围逻辑电路之间形成的路径中的一个作为第一路径的至少一部分。
12.如权利要求10所述的存储器器件，还包括：
第一路径选择逻辑电路，被配置为响应于所述路径控制信号，在所述多个列和所述多个外围逻辑电路之间形成第一路径。
13.如权利要求10所述的存储器器件，还包括：
多个DQ逻辑电路，包括正常DQ逻辑电路和用于修复所述正常DQ逻辑电路的冗余DQ逻辑电路，并且被配置为接收从所述多个外围逻辑电路输出的信号或从所述存储器器件外部输入的信号，
其中，第二路径在所述多个外围逻辑电路和所述多个DQ逻辑电路之间形成。
14.如权利要求13所述的存储器器件，其中
所述路径控制逻辑电路被配置为基于来自所述多个外围逻辑电路的至少一个中的缺陷或所述多个DQ逻辑电路的至少一个中的缺陷中的至少一个缺陷，进一步确定第二路径。
15.一种操作包括存储器单元阵列、路径选择逻辑电路、多个外围逻辑电路和缺陷检查逻辑电路的存储器器件的方法，其中，所述存储器单元阵列包括多个列组，所述路径选择逻辑电路包括多个多路复用器，并且所述多个多路复用器中的每一个被配置为从所述多个列组的至少两个列组中的一个中选择输入并输出到所述多个外围逻辑电路中的一个，其中，缺陷检查逻辑电路，被配置为检查所述多个列的至少一个中的缺陷和所述多个外围逻辑电路的至少一个中的缺陷以输出缺陷检查信号，所述方法包括：
检查所述多个外围逻辑电路中的第一外围逻辑电路中的缺陷；
当确定第一外围逻辑电路中存在缺陷时，控制所述多个多路复用器来调整其输入选择；
检查所述多个列组中的第一列组中的缺陷；并且
当确定第一列组中存在缺陷时，控制所述多个多路复用器来调整其输入选择，
其中，所述多个外围逻辑电路中的每一个包括迂回电路，所述迂回电路被配置为从所述缺陷检查逻辑电路接收迂回信号，并响应于所述缺陷检查逻辑电路的控制将接收到的迂回信号输出，以检查相应的外围逻辑电路中的缺陷。
16.如权利要求15所述的方法，其中，所述多个列组包括正常列组和用于修复所述正常列组的冗余列组，并且
所述多个外围逻辑电路包括正常外围逻辑电路和用于修复所述正常外围逻辑电路的冗余外围逻辑电路。
17.如权利要求15所述的方法，其中，所述多个多路复用器包括第一多路复用器和第二多路复用器，
第一多路复用器被配置为选择来自第一列组的输入并输出到第一外围逻辑电路，并且
当确定在第一外围逻辑电路中存在缺陷时，控制所述多个多路复用器包括：
控制第一多路复用器不选择任何输入；以及
控制第二多路复用器选择来自第一列组的输入。
18.如权利要求15所述的方法，其中，所述多个多路复用器包括第一多路复用器，
第一多路复用器被配置为在所述多个列组中选择来自第一列组、第二列组或第三列组的输入，并且
当确定第一列组中存在缺陷时，控制所述多个多路复用器包括：
控制第一多路复用器以选择来自先前被确定为没有缺陷的第二列组或者将要检查缺陷的第三列组的输入。
19.如权利要求18所述的方法，其中，在检查所述多个外围逻辑电路和所述多个列组中的缺陷之前，将所述多个多路复用器中的每一个的选择值初始化以选择与其连接的所述多个列组中的一个，并且
按顺序次序检查所述多个外围逻辑电路和所述多个列组的缺陷。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210407618A1 (en) * 2020-06-25 2021-12-30 Intel Corporation Device, system and method for memory repair with multi-cell switching
KR20220014590A (ko) * 2020-07-29 2022-02-07 삼성전자주식회사 결함 검출 회로를 포함하는 반도체 장치 및 반도체 장치의 결함 검출 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63217594A (ja) * 1987-03-04 1988-09-09 Fujitsu Ltd 予備回路を具備するバブルメモリ装置
CN1137677A (zh) * 1995-06-07 1996-12-11 三菱电机株式会社 存储电路，其数据控制电路及其地址分配电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4459685A (en) * 1982-03-03 1984-07-10 Inmos Corporation Redundancy system for high speed, wide-word semiconductor memories
KR890003691B1 (ko) * 1986-08-22 1989-09-30 삼성전자 주식회사 블럭 열 리던던씨 회로
KR910005601B1 (ko) * 1989-05-24 1991-07-31 삼성전자주식회사 리던던트 블럭을 가지는 반도체 메모리장치
JPH0831279B2 (ja) * 1990-12-20 1996-03-27 インターナショナル・ビジネス・マシーンズ・コーポレイション 冗長システム
JP2853406B2 (ja) * 1991-09-10 1999-02-03 日本電気株式会社 半導体記憶装置
JPH05166396A (ja) 1991-12-12 1993-07-02 Mitsubishi Electric Corp 半導体メモリ装置
US5257229A (en) * 1992-01-31 1993-10-26 Sgs-Thomson Microelectronics, Inc. Column redundancy architecture for a read/write memory
US5446692A (en) * 1992-02-14 1995-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having redundancy memory cells shared among memory blocks
US5694368A (en) 1996-11-15 1997-12-02 Micron Technology, Inc. Memory device with efficient redundancy using sense amplifiers
US6714467B2 (en) 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
JP3597501B2 (ja) 2001-11-20 2004-12-08 松下電器産業株式会社 半導体集積回路
US7152187B2 (en) 2003-11-26 2006-12-19 Texas Instruments Incorporated Low-power SRAM E-fuse repair methodology
KR100618830B1 (ko) * 2004-06-07 2006-08-31 삼성전자주식회사 디코더를 이용한 리던던시 리페어 회로 및 리던던시리페어 방법
US8597960B2 (en) 2008-03-04 2013-12-03 International Business Machines Corporation Semiconductor chip stacking for redundancy and yield improvement
US7783940B2 (en) * 2008-06-06 2010-08-24 Syntest Technologies, Inc. Apparatus for redundancy reconfiguration of faculty memories
TWI368914B (en) * 2008-07-21 2012-07-21 Orise Technology Co Ltd Memory repair circuit and repairable pseudo-static random access memory
US8542545B2 (en) 2011-03-24 2013-09-24 Texas Instruments Incorporated Repairing soft failures in memory cells in SRAM arrays
US8937845B2 (en) 2012-10-31 2015-01-20 Freescale Semiconductor, Inc. Memory device redundancy management system
US9230691B1 (en) 2014-11-06 2016-01-05 Qualcomm Incorporated Shared repair register for memory redundancy

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63217594A (ja) * 1987-03-04 1988-09-09 Fujitsu Ltd 予備回路を具備するバブルメモリ装置
CN1137677A (zh) * 1995-06-07 1996-12-11 三菱电机株式会社 存储电路，其数据控制电路及其地址分配电路

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