CN1137677A - 存储电路，其数据控制电路及其地址分配电路 - Google Patents

Abstract

通过部件本身如半导体单元或带有半导体的计算机单元执行测试以便无须使用昂贵的激光装置便可适当地切换冗余电路。通过借助分别和多条外部位线OBL1至OBL4连接的控制存储单元C11至C14控制选择器SEL1至SEL4以及通过切换外部位线OBL1至OBL4和内部位线BL1至BL5之间的对应关系来排除故障。控制存储单元C11至C14的数据是从外部位线OBL1至OBL4上给出的。

Description

存储电路、其数据控制电路及其地址分配电路

本发明涉及带有冗余功能的存储电路、和存储电路有关的数据控制电路以及和存储电路有关的地址分配电路。

图54是一个电路图，表示第一种现有技术的存储电路。其存储单元阵列1和列冗余控制电路(COL-RED-CTRL)2相连接的第一种现有技术的存储电路以一种方式通过由列冗余控制电路2内的断路熔丝F1至F4来控制选择器SEL1至SEL4以及通过切换外部位线OBL1至OBL4和存储单元阵列1内的内部位线BL1至BL5之间的对应关系来排除存储单元M11至M15、M21至M25、M31至M35、…里的故障构造的。

也就是说，例如，在内部位线BL2出现断线或短路或者和内部位线BL2连接的存储单元M12、M22、M32…内出现故障的情况下，(存储电路)把(各个节点)设置为节点N1＝“0”、N2＝“1”、N3＝“1”、N4＝“1”并且借助激光的照射切断图54中所示的熔丝F2把选择器SEL2至选择器SEL4的触点从“0”切换到“1”。而且(存储电路)相应地分别使得外部位线OBL1对应于内部位线BL1、外部位线OBL2对应于内部位线BL3、外部位线OBL3对应于内部位线BL4、外部位线OBL4对应于内部位线BL5。

通常，造成对外部位线OBL1至OBL4访问的对M11至M15、M21至M25、M31至M35、…的操作和存储单元的内部位线BL2有关的任何故障是观察不到的，因此可以使(存储电路)工作为仿佛它是不具有故障的一个存储电路。

此外，在图54中为了方便起见外部位线OBL1至OBL4、熔丝F1至F4和选择器SEL1至SEL4的数量为4，实际上它们是以很大的数量存在的。

图55是一个电路图，表示第二种现有技术的存储电路。在图55中，和图54所示第一种现有技术里具有相同功能的部件采用相同的符号。其存储单元阵列1和行冗余控制电路(ROW-RED-CTRL)3相连接的第二种现有技术的存储电路在一种方式下通过由行冗余控制电路3内的切断熔丝F1至F4来控制选择器SEL1至SEL4以及通过切换外部字线OWL1至OWL4和存储单元阵列1内的内部字线WL1至WL5以及内部位线BL1至BL5之间的对应关系来排除存储单元M11至M13…、M21至M23…、M31至M33…、M41至M43…、M51至M53…中的故障构造的。

也就是说，例如，在字线WL2出现断线或短路或者在和字线WL2连接的存储单元M21至M23…里出现故障的情况下，(存储电路)把(各个节点)设置为节点N1＝“0”、N2＝“1”、N3＝“1”、N4＝“1”并且借助激光的照射切断图55中的熔丝F2，把选择器SEL2至选择器SEL4的触点从“0”切换到“1”。而且(存储电路)相应地使得外部字线OWL1对应于内部字线WL1、外部字线OWL2对应于内部字线WL3、外部字线OWL3对应于内部字线WL4、外部字线OWL4对应于内部字线WL5。

通常，造成对外部字线OWL1至OWL4访问的对M11至M13…、M21至M23…、M31至M33…、M41至M43…、M51至M53…的操作和存储单元的内部字线WL2有关的任何故障是观察不到的，因此可以使(存储电路)工作为仿佛它是不会有故障的存储电路。

此外，在图55中为了方便起见外部字线OWL1至OWL4、熔丝F1至F4和选择器SEL1至SEL4的数量为4，实际上它们是以很大的数量存在的。

虽然，在第一种现有技术中和第二种现有技术中，通过利用列冗余控制电路2或行冗余控制电路3中的一种电路里的熔丝F1至F4，在出现故障的情况下由激光来熔断熔丝F1至F4，该方法不可避免地需要在生产线上在测试存储器之后安装激光装置。但是，由于考虑到激光装置仅在出现故障的情况下得到使用(即低使用频率)激光装置非常贵，因而出现了高生产成本的问题。

根据本发明，一种存储电路包括：由多个存储单元构成的以矩阵的形式排列的存储单元阵列；至少在存储单元阵列的行方向和列方向中一个方向上和多条内部连接线连接的多条外部连接线，用于从外部为存储单元阵列交换数据；安装在存储单元阵列和各外部连接线之间的冗余控制电路，用于在存储单元阵列里出现任何故障的情况下以一种方式控制对至少一个故障数据的补偿。

而且，外部连接线的导线数被设置为少于内部连接线的导线数。

而冗余控制电路包括一组控制存储单元和一组选择器，控制存储单元组包括由数量和外部连接线一样多的控制存储单元，控制存储单元组存储一个二进制值，该二进制值把排列在具有故障数据的内部连接线的一个方向一侧上的外部连接线看作为边界，并且控制存储单元组存储另一个进制值，该值把排列在另一个具有故障数据的内部连接线的一个方向一侧上的外部连接线看作为边界；选择器组包括多个分别和控制存储单元组的控制存储单元对应的选择器，根据存储在该组控制存储单元里的值，选择器组解除具有故障数据的内部连接线和处于所涉及的内部连接线对应的外部连接线之间的连接，把排列在具有故障数据的内部连接线的一个方向一侧上的作为边界的各外部连接线和与所涉及的外部连接线处于对应关系的各内部连接线连接起来，并且顺序地把作为边界排列在具有故障数据的内部连接线的另一方向一侧上的各外部连接线和在另一方向一侧上与所涉及的外部连接线处于对应关系的内部连接线相邻的其它内部连接线连接起来。

根据本发明，有可能无须如在第一种现有技术和第二种现有技术中通过激光来切断熔丝而是通过利用存储在该组控制存储单元的各个控制存储单元里的值切换该组选择器里的各个选择器来执行冗余电路的适当切换。从而，不存在使用任何昂贵的激光装置的要求，这使得不仅降低了生产线上的设备成本并且能够在特别短的时间内有效地切换冗余电路。

最好把该组控制存储单元的控制存储单元的数据输入端子或者和它们分别对应的外部连接线相连接或者和它们分别对应的内部连接线相连接。

根据本发明，向控制存储单元组的控制存储单元写入数据可以按把数据写入到存储单元阵列的存储单元里的相同方式只是从外部连接线上给出数据来实现。从而，不需要提供任何专门的数据写入端子这样防止了端子数量的增加。

最好把控制存储单元组的控制存储单元的数据输入端子分别和连接着要控制的选择器组的各个选择器的外部连接线相对应的内部连接线连接起来，并且把用于选择是否允许控制存储单元组进行控制的切换装置分别安装在控制存储单元组的各个控制存储单元和选择器组的各个选择器之间。

根据本发明，例如通过把控制存储单元组的各个控制存储单元分别和存储单元阵列的内部连接线连接起来并且进而把存储单元阵列多余列的部分用作为控制存储单元组，有可能同时地并且通过把它们互相并列地排列以一种相同的标准构成控制存储单元组和存储单元阵列。

在这种情况下，取决于控制存储单元的值，随着选择器的切换存在着外部连接线和控制存储单元处于不连接状态的情形，从而在这种状态下存在着这样的危险，即可能变为永久性地不能通过从外部连接线上给出数据来使控制存储单元组的各个存储单元重新存储数据和执行选择器的切换，甚至例如在修复过存储单元阵列的故障之后。

但是，借助切换装置通过是否允许控制切换和切换选择器，有可能经从外部连接线上给出数据来重新存储控制存储单元组的各个控制存储单元的数据。

在本方面的一个方面里，一种存储电路包括：由多个以矩阵的形式排列的存储单元组成的存储单元阵列；至少在存储单元阵列的行方向和列方向中一个方向上和多条内部连接线连接的多条外部连接线，用于从外部向存储单元阵列交换数据；以及安装在所述存储单元阵列和所述外部连接线之间的冗余控制电路，用于在所述存储单元阵列里出现任何故障的情况下在一种方式下控制对两个故障数据的补偿。

而且，外部连接线的导线数被置为比内部连接线的导线数少二条。

并且，冗余控制电路包括：由多个选择器构成的选择器组和由多个控制存储单元构成的控制存储单元组，选择器组用于选择性地切换与各条外部连接线对应的各3条连续相邻的内部连接线，控制存储单元组用于为各条内部连接线存储一个三进位制的值以在一种方式下执行选择器组的各个选择器的切换控制。

根据本发明，控制存储单元组的控制存储单元选择性地为各条外部连接线向选择器组中的各自选择器输出一个三进制数据的值，并且根据这个输出，选择器组的各个选择器选择性地分别地切换连续相邻的三条内部连接线。

从而，不需要采用任何昂贵的激光装置，这样不仅使得降低生产线上的设备成本并且能在特别短的时间内有效地切换冗余电路。

最好把控制存储单元组的控制存储单元的数据输入端子或者和各外部连接线连接起来或者和与外部连接线分别对应的各内部连接线连接起来。

根据本发明，在当电路具有本发明所公开的2位的冗余功能的情况下，向控制存储单元组的控制存储单元写数据可以只通过从外部连接线上给出数据来进行，和向存储单元阵列的存储单元写数据的方式一样。从而不需要提供任何专门的数据写入端子，因此防止了端子数量的增加。

最好控制存储单元组的控制存储单元是带有置位端子而备有置位功能的或者带有复位端子而备有复位功能的那些控制存储单元，并且控制存储单元的置位端子或复位端子和控制存储单元阵列的行方向及列方向上的其它内部连接线的译码器的多余端子相连接。

根据本发明，有可能通过利用分配地址的译码器的多余端子执行控制存储单元的置位或复位，和借助专用的控制电路执行控制存储单元的置位和复位的情况相比这样有助于提高电路的效率。

最好控制存储单元组的控制存储单元是带有置位端子而备有置位功能的或者带有复位端子而备有复位功能的那些控制存储单元，并且控制存储单元的置位端子或复位端子和专用译码器的控制端子相连接。

根据本发明，有可能通过利用专用译码器执行控制存储单元的置位或复位，并且这样便于诸如对指派给专用译码器的信号的控制的等等控制。

最好为存储电路的各条外部连接线提供的存储电路的数据控制电路包括期待值比较装置，其通过比较判断在存储单元阵列的至少一个输出端口上的读出数据是否不符合规定的期待值，并且根据比较的结果产生一个给到控制存储单元组的控制存储单元的数据输入端子上的控制值。

根据本发明，期待值比较装置判断存储单元阵列的至少一个输出端口上的读出数据和规定的期待值之间的任何不一致情况，并且根据该结果可以产生一个给到控制存储单元组的控制存储单元的数据输入端子上的控制值。

按这种方式，有可能通过自动地检测故障数据来控制存储电路以及执行有效的冗余切换。

最好存储电路的数据控制电路还包括第一选择装置，用于选择至少两个不同种类型的信息，即由期待值比较装置产生的控制值和从外部写入到存储单元阵列的存储单元里的写入数据。

根据本发明，有可能借助第一选择装置的切换很容易地选择并且把写入到存储单元阵列的存储单元里的写入数据和控制存储单元组的控制存储单元的控制值给到外部连接线上，因此不需要为控制存储单元组提供任何专用的数据写入端子，从而防止了端子数量的增加。

最好控制电路的数据控制电路还包括存储由第一选择装置选择出的一种信息的寄存器。

根据本发明，借助寄存器把第一选择装置选择的信息保持在一边从而数据的处理变得很方便。

最好把第一选择装置以一种方式连接成选择至少3种不同种类的信息，即由期待值比较装置产生的控制值、来自外部的存储单元阵列的存储单元的写入数据和来自与有关的数据控制电路相邻的其它数据控制电路的输出信息。

根据本发明，有可能借助第一选择装置的切换，当靠逐个地连接多个数据控制电路构成扫描路径时，在数据扫描时刻选择及输出来自和有关的数据控制电路相邻的其它数据控制电路的输出信息。这样允许有效地馈送扫描数据。

最好存储电路的一个数据控制电路还包括第二选择装置，用于选择至少2个不同种类的信息，即来自有关的数据控制电路的寄存器的输出信息和来自外部的测试数据。

根据本发明，有可能借助第二选择装置根据需要为外部连接线选择和输出供测试的写入数据以及来自期待值比较装置的输出信息。这样不再需要向存储电路输入上述多种种类信息的任何专用的和单个的输入端子，从而防止了端子数量的增加。

最好为存储电路的各条外部连接线提供的存储电路的一个数据控制电路包括：期待值比较装置，用于通过比较判断存储单元阵列的至少一个输出端口的读出数据是否和规定的期待值不一致，并且根据比较的结果产生给到控制存储单元组的控制存储单元的数据输入端子上的控制值；第一选择装置，用于选择至少2个不同种类的信息即由期待值比较装置产生的控制值和来自存储单元阵列的存储单元的读出数据；一个寄存器，用于存储第一选择装置的选择的信息；以及第二选择装置，用于选择至少2个不同种类的信息即来自寄存器的输出信息和来自外部的写入到存储单元阵列的存储单元里的写入数据。

根据本发明，有可能利用第一选择装置选择至少两个不同种类的信息即由期待值比较装置产生的控制值和来自存储单元阵列的读出数据，并且把它们存储到寄存器里；还有可能利用第二存储装置选择至少两个不同种类的信息即从该寄存器的输出信息以及写入到存储单元阵列的存储单元里的写入数据，并且把它们输出到外部连接线上。

这使得不必需要向存储电路输入上述多种种类的信息的任何专用的和单个的输入端子，从而防止了端子数量的增加。

在本发明的另一方面上，第一选择装置以一种方式连接成选择至少3种不同种类的信息即由期待值比较装置产生的控制值、来自存储单元阵列的存储单元的读出数据以及来自和有关的数据控制电路相邻的其它数据控制电路的输出信息。

根据本发明，有可能借助第一选择装置向外部连接线选择和输出至少3个不同种类的信息即由期待值比较装置产生的控制值、来自存储单元阵列的存储单元上的读出数据以及来自有关的数据控制电路相邻的其它数据控制电路的输出信息。

由于这个原因，不需要为向存储电路输入上述多种类的信息提供任何专用的和单个的输入端子，从而防止了端子数量的增加。

最好对存储电路的各条外部连接线提供的存储电路的一个数据控制电路包括：期待值比较装置，用于通过比较判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生给到控制存储单元组的控制存储单元的数据输入端子上的控制值；第一选择装置，用于选择至少2个不同种类的信息即由期待值比较装置产生的控制值及来自存储单元阵列的存储单元的读出数据；第一寄存器，用于存储第一选择装置选择的信息；第二选择装置，用于选择至少两个不同种类的信息即来自第一寄存器的输出信息及从外部写入到存储单元阵列的存储单元上的写入数据；以及第二寄存器，用于存储第二选择装置选择的信息。

根据本发明，有可能借助第一选择装置对至少2个不同种类的信息即由期待值比较装置产生的控制值及来自存储单元阵列的读出数据进行选择，并且有可能借助第二选择装置对来自第一选择装置和第一寄存器的输出信息及写入到存储单元阵列里的写入数据进行选择。也就是说，一个数据控制电路即可以处理写入数据又可以处理读出数据，和分别利用专用电路的情况相比这样提高了电路效率。在这种情况下，可以容易地进行冗余控制，因为有可能借助第一选择装置和第二选择装置之间的切换把期待值比较装置产生的控制值给到控制存储单元组上，尤其在读出数据中存在任何故障的情况下。

最好以某种方式把第二选择装置构造成对至少3个不同种类的信息即从外部写入到存储单元阵列的存储单元上的写入数据、第一寄存器及测试数据进行选择。

根据本发明，有可能借助第二选择装置对至少3个不同种类的信息即从外部写入到存储单元阵列的存储单元上的写入数据、来自第一寄存器的输出信息及来自外部的测试数据进行选择并且输出到外部连接线上。由于这个原因，不需要为向存储电路输入上述多种类的信息而提供任何专用的和单个的输入端子，从而防止了端子数量的增加。

最好以某种方式把第二选择装置构造成可对至少3个不同种类的信息即来自所涉及的数据控制电路里的第一寄存器中的输出信息、来自和所涉及的数据控制电路相邻的其它数据控制电路的输出信息及从外部写入到存储单元阵列的存储单元上的写入数据进行选择。

根据本发明，有可能借助第二选择装置的切换，当通过逐个连接多个数据控制电路构成扫描路径时，在数据扫描的时刻选择和输出来自和所涉及的数据控制电路相邻的其它数据控制电路的输出信息。这样允许有效的扫描数据馈送。并且，由于有可能根据需要对外部连接线选择和输出所涉及的扫描数据、来自所涉及的数据控制单元里的第一选择装置和寄存器里的输出信息和来自外部的写入到存储单元阵列的存储单元里的写入数据，不需要为向存储电路输入上述多种类的信息提供任何专用的和单个的输入端子，从而防止了端子数量的增加。

最好为存储电路的各条外部连接线提供的存储电路的一个数据控制电路包括：期待值比较装置，用于通过比较判断存储单元阵列的至少一个输出端口上的读出数据是否和预定的期待值不一致，并且根据该比较结果产生给到控制存储单元组的控制存储单元的数据输入端子的控制值；控制数据生成装置，用于当期待值比较装置得到的结果为来自存储单元阵列的存储单元的读出数据和所规定的期待值相同时向控制存储单元组的控制存储单元输出三进制数据的第一值，用于当期待值比较装置第一次得到的结果为来自存储单元阵列的存储单元的读出数据和所规定的期待值不一致时向控制存储单元组的控制存储单元输出三进制数据的第二值，以及用于当期待值比较装置第二次得到的结果为来自存储单元阵列的存储单元的读出数据和所规定的期待值不一致时向控制存储单元组的控制存储单元输出三进制数据的第三值。

根据本发明，有可能借助期待值比较装置比较和判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较的结果产生给到控制存储单元组的控制存储单元的数据输入端子上的控制值。而且根据这样的控制值，控制数据生成装置可以正确地控制具有2位冗余函数的存储电路。也就是说，当期待值比较装置得到的结果为来自存储单元阵列的存储单元的读出数据和所规定的期待值相同时，期待值比较装置可以向控制存储单元组的控制存储单元输出三进制数据的一值。

并且，当期待值比较装置得到的结果第一次为来自存储单元阵列的存储单元的读出数据和所规定的期待值不一致时，期待值比较装置可以向控制存储单元组的控制存储单元输出三进制数据的第二值。

而且，当期待值比较装置得到的结果第二次为来自存储单元阵列的存储单元的读出数据和所规定的期待值不一致时，期待值比较装置可以向控制存储单元组的控制存储单元输出三进制数据的第三值。这样允许容易地解除2位故障。

最好控制数据生成装置包括第一寄存器、不一致值输出装置和第二寄存器，第一寄存器中存储着期待值比较装置的输出信息，不一致值输出装置用于当存储在第一寄存器的信息和期待值比较装置的输出信息都指示一个表明来自存储单元阵列的存储单元的读出数据和规定的期待值不一致的值时输出一个指示不一致的值，第二寄存器中存储着不一致值输出装置的输出信息。

根据本发明，有可能在第一次检测到故障时把控制值存储到第一寄存器里，并且从其中向控制存储单元组给出数据。

此外，在第二次检测到故障时，仍有可能借助不一致值输出装置检测出第一寄存器已经指示一个指示不一致的值并且期待值比较装置指示一个表示输出信息的不一致的值，并且从那里把输出信息存储到第二寄存器里而且然后向存储电路的控制存储单元组给出这个输出信息。这样允许在存储电路里容易地解除2位故障。

最好存储电路的一个数据控制电路还包括用于对至少2个不同种类的信息即从外部给出的或内部生成的测试数据及控制数据生成装置的输出信息进行选择的选择装置。

根据本发明，选择装置可以对外部连接线选择和输出至少2个不同种类的信息即外部给出的或内部生成的测试数据及控制数据生成装置的输出信息，从而不需要为向存储电路输入上述多种类的信息设置任何专用的和独立的输入端子，这样避免了端子数量的增加。

最好为存储电路各条外部连接线提供的存储电路的一个数据控制电路还包括期待值的比较装置，用于在存储电路的一种方式构造为输出多个读出数据的情况下通过比较判断来自存储单元阵列的存储单元的所有读出数据是否和规定的期待值不一致，并且根据比较的结果产生一个给到控制存储单元组的控制存储单元的数据输入端子上的控制值。

根据本发明，因为在存储单元阵列的行方向和列方向上的一个方面上的所有内部连接线上检测故障数据，在存储单元阵列的行方向和列方向的任一个方向上的内部连接线上出现任何故障的情况下，有可能对来自期待值比较装置的输出信息和来自存储电路的对应读出数据进行比较，并且当作为该比较的结果发现所有数据不同时，判断出存储单元阵列的行方向和列方向的另一个方向上存在着故障，这样从而便利了另一侧上此后内部连接导线的适当切换控制。

最好与存储电路的存储单元阵列的存储单元的行方向和列方向上的外部连接线连接的存储电路的一个数据控制电路包括：在存储单元阵列的行方向和列方向的一个方向上和外部连接线连接的第一控制单元以及在存储单元阵列的行方向和列方向的另一个方向上和外部连接线连接的第二控制单元，并且第一控制单元包括期待值比较装置和第一寄存器，期待值比较装置通过比较判存储单元阵列的至少一个输出端口上的读出数据是否和规定期待值不一致，并且根据比较的结果产生给到控制存储单元组的控制存储单元的数据输入端子上的控制值，而第一寄存器用于存储期待值比较装置的输出信息并且把该输出信息输出到外部连接线的一侧上。

此外，第二控制单元包括第二寄存器，其用于存储来自第一控制单元的期待值比较装置的输出信息并且把输出信息输出到外部连接线的另一侧上。

根据本发明，由第一控制单元和第二控制单元共享的期待值比较装置，这样允许减少电路的规模。

最好和存储电路的多条外部连接线连接的用于沿从存储电路的一端到另一端的方向上顺序地分配外部连接线的地址分配电路包括：全周期串行数据输出电路和译码器，全周期串行数据输出电路用于根据预置的操作公式把全周期串行数据输出为具有一定周期的伪随机数，而译码器用于根据来自全周期串行数据输出电路的输出信息顺序地分配外部连接线。

并且译码器包括：输出位数被规定的多个输出端子、逻辑电路单元和位次序改变装置，根据从全周期串行数据输出电路输出的全周期串行数据的次序输出位数被规定的输出端子顺序地沿一端到另一端的方向得到设置；逻辑电路单元用于把输入端子的输入位数的值变换为输出端子的输出位数的值，而连接在逻辑电路单元和输出端子之间的位次序改变装置用于按输出端子的次序重新排列来自逻辑电路单元的已规定输出位数的信号。

根据本发明，有可能借助全周期串行数据输出电路根据预置的操作公式把全周期串行数据输出为具有确定周期的伪随机数，借助译码器的逻辑电路单元把输入端子的输入位数值变换为对应于输出端子的输出位数信号，并且然后借助位次序改变装置按输出端子的次序重新排列(这些信号)。

这使得有可能把从全周期串行数据输出电路输出的全周期串行数据按从一端到另一端的输出方向的次序进行输出，而不考虑它们是伪随机数的这个事实。

从而，可以在测试时刻等等容易地增加或减少数据。

考虑前面提到的问题，本发明的目的是提供一种能够通过靠自身的诸如半导体单元或包括半导体单元的计算机等等的设备执行测试以适当地切换冗余电路的存储电路并且不需要使用任何昂贵的激光装置。

通过本发明的下述连带附图详细地说明本发明的这些和其它的目的、特性、方面和优点会变得更明确。

图1是一个电路图，表示本发明的第一实施方式的存储电路；

图2是一个电路图，表示本发明的第二实施方式的存储电路；

图3是一个电路图，表示本发明的第三实施方式的存储电路；

图4是一个电路图，表示本发明的第四实施方式的存储电路；

图5是一个电路图，表示本发明的第四实施方式的存储电路里的存储单元阵列的内部结构；

图6是一个电路图，表示本发明的第四实施方式的存储电路里的冗余控制电路；

图7是一个电路图，表示本发明的第四实施方式的存储电路的总体结构；

图8是一个电路图，表示本发明的第五实施方式的存储电路的总体结构；

图9是一个电路图，表示本发明的第六实施方式的存储电路的总体结构；

图10是一个电路图，表示本发明的第七实施方式的存储电路的总体结构；

图11是一个电路图，表示本发明的第八实施方式的数据控制电路；

图12是一个电路图，表示本发明的第九实施方式的数据控制电路；

图13是一个电路图，表示本发明的第九实施方式的数据控制电路构成扫描路径的一种状态；

图14是一个电路图，表示本发明的第十实施方式的数据控制电路；

图15是一个电路图，表示本发明和第十一实施方式的数据控制电路；

图16是一个电路图，表示本发明的第十一实施方式的数据控制电路构成扫描路径的一种状态；

图17是一个电路图，表示本发明的第十二实施方式的存储电路的总体结构；

图18是一个电路图，表示本发明的第十三实施方式的数据控制电路；

图19是一个电路图，表示本发明的第十四实施方式的数据控制电路；

图20是一个电路图，表示本发明的第十五实施方式的数据控制电路；

图21是一个电路图，表示本发明的第十六实施方式的数据控制电路；

图22是一个电路图，表示本发明的第十六实施方式的数据控制电路；

图23是一个电路图，表示本发明的第十七实施方式的数据控制电路；

图24是一个电路图，表示本发明的第十八实施方式的数据控制电路；

图25是一个电路图，表示本发明的第十九实施方式的数据控制电路；

图26是一个电路图，表示本发明的第二十实施方式的存储电路；

图27是一个电路图，表示本发明的第二十一实施方式的存储电路里的冗余控制电路；

图28是一个电路图，表示本发明的第二十一实施方式的数据控制电路；

图29是一个电路图，表示本发明的第二十二实施方式的数据控制电路：

图30是一个电路图，表示本发明的第二十二实施方式的数据控制电路构成扫描路径的一种状态；

图31是一个电路图，表示本发明的第二十三实施方式的数据控制电路；

图32是一个电路图，表示作为本发明的第二十四实施方式和第二十五实施方式的存储电路的扫描路径的数据控制电路构成一条扫描路径。

图33是一个电路图，表示本发明的第二十六实施方式的存储电路；

图34是一个电路图，表示本发明的第二十七实施方式的存储电路；

图35是一个电路图，表示本发明的第二十八实施方式的存储电路；

图36是一个电路图，表示本发明的第二十九实施方式的存储电路；

图37是一个电路图，表示本发明的第三十实施方式的存储电路里的冗余控制电路；

图38是一个电路图，表示本发明的第三十实施方式的存储电路的总体结构；

图39是一个电路图，表示本发明的第三十一实施方式的存储电路的总体结构；

图40是一个电路图，表示本发明的第三十二实施方式的存储电路的总体结构；

图41是一个电路图，表示本发表的第三十三实施方式的数据控制电路；

图42是一个电路图，表示本发明的第三十四、第三十五和第三十六实施方式的数据控制电路里的期待值比较装置；

图43是一个电路图，表示本发明的第三十七实施方式的数据控制电路；

图44是一个电路图，表示本发明的第三十八实施方式的数据控制电路；

图45是一个电路图，表示本发明的第三十八实施方式的存储电路的总体结构；

图46是一个电路图，表示本发明的第三十九实施方式的数据控制电路；

图47是一个电路图，表示本发明的第三十九实施方式的数据控制电路；

图48是一个电路图，表示本发明的第四十实施方式的数据控制电路；

图49是一个电路图，表示本发明的第四十一实施方式的数据控制电路；

图50是一个电路图，表示本发明的第四十二实施方式的地址分配电路；

图51是一个电路图，表示本发明的第四十三实施方式的地址分配电路里的译码器的内部结构；

图52是一个电路图，表示本发明的第四十三实施方式的地址分配电路；

图53是一个电路图，表示本发明的第四十四实施方式的地址分配电路；

图54是一个电路图，表示第一种现有技术的存储电路；以及

图55是一个电路图，表示第二种现有技术的存储电路。

图1表示本发明的第一实施方式的存储电路。本实施方式的存储电路的意图是借助分别和多条外部位线OBL1至OBL4连接的控制存储单元C11至C14控制选择器SEL1至SEL4并且通过切换外部位线OBL1至OBL4和内部位线BL1至BL5之间的对应关系排除故障。

出于具体化，本实施方式的存储电路具备由按列的形状排列的按常规动作的多个存储单元(RAM)M11至M15、M21至M25、M31至M35、…实现的作为通用单端口RAM的存储单元阵列11，具备用于和存储单元阵列11的五条内部位线(内部连接线)BL1至BL5交换数据的4条外部位线(外部连接线)OBL1至OBL4并且具备列冗余控制电路(COL-RED-CTRL)12，列冗余控制电路12用于当在存储单元阵列的一个内部位线BL2本身上或者在和内部位线BL2相连的存储单元M11至M15、M21至M25、M31至M35、…上出现任何故障的情况下补偿故障数据。

在存储单元阵列11中，分别地存储单元M11、M21、M31、…和第一内部位线BL1连接，存储单元M12、M22、M32、…和第二内部位线BL2连接，存储单元M13、M23、M33、…和第三内部位线BL3连接，存储单元M14、M24、M34、…和第四内部位线BL4连接，存储单元M15、M25、M35、…和第五内部位线BL5连接。而且，分别地，存储单元M11至M15和第一内部字线WL1连接，存储单元M21至M25和第二内部字线WL2连接，存储单元M31至M35和第三内部字线WL3连接。

这里，把内部位线BL1至BL5的条数(5条)置为大于外部位线OBL1至OBL4的条数(4条)的原因在于，为了取消和故障数据有关系的内部位线BL1至BL4中的一条并且然后切换到另一条内部位线上必须事先设置一条备用的内部位线BL5。从而，如果在第一内部位线BL1至第四内部位线BL4中任一条都不产生故障，备用内部位线BL5是不使用的。

各条内部位线BL1至BL5和各条外部位线OBL1至OBL4包括由多条信号线(未示出)构成的位线。例如，通用的静态RAM具有反向位线和非反向位线两种，但是在本发明中它们被通称为位线。在这种情况下，例如第一内部位线BL1和第一外部位线OBL1是由两条信号线即反向位线和非反向位线组成的。以同样的方式，多端口RAM具有和多个端口的位线有关的多条信号线，而它们被通称为内部位线BL1至BL5或外部位线OBL1至OBL4。例如，在具有1个只写端口和2个读出端口的3端口RAM里，内部位线BL或外部位线OBL1至OBL4是由至少3条信号线构成的(分别地)并且当(RAM)具有用于各端口的反向位线和非反向位线的两条线时其还由6条信号线构成。但是为了方便起见在图1中这些信号线将用单根信号线表示。

而冗余控制电路12是由选择器组16和控制存储单元组17构成的，选择器组16由4个选择器SEL1至SEL4构成，用于对彼此相邻的内部位线BL1至BL5进行选择然后连接到外部位线OBL1至OBL4上，控制存储单元组17由4个控制存储单元C11至C14构成，用于给出有关各个选择器SEL1至SEL4里的选择指令。

选择器组16的各个选择器SEL1至SEL4是利用如晶体管等的半导体器件的继电器并且是以这种方式构造的：当存储在控制存储单元组17的各个控制存储单元C11至C14里的值为“0”时，为了和事先置成和各个选择器SEL1至SEL4相对应的内部位线BL1至BL4连接，各个选择器SEL1和SEL4可切换成在低位侧上和端子连接，并且当存储在控制存储单元组17的各个控制存储单元C11至C14里的值为“1”时，为了和事先置成和各个选择器SEL1至SEL4相对应的并且邻接在高位侧的内部位线BL2至BL5连接，各个选择器SEL1至SEL4可切换成在高位侧上和端子连接。借助这种构造，选择器组16具有顺序切换功能，从而根据下面说明的存储在各个控制存储单元C11至C14里的值，解除具有故障数据的内部位线BL1至BL4和与其对应的外部位线OBL1至OBL4之间的连接，从内部位线BL1至BL4具有有关的故障数据时起把排列在低位侧上的外部位线连接到其所对应的内部位线BL1至BL4上，并且还把排列在高位侧上的外部位线从内部位线BL1至BL4具有有关的故障数据时起连接到与有关的各个的外部位线所对应的内部位线BL1至BL4上。

控制存储单元组17的各个控制存储单元C11至C14是具有复位功能的1位寄存器，并且它们的复位端子通常和复位信号线RED-RESET连接。而且各个控制存储单元C11至C14是以这样的方式构造的：当字线RWL1有效时它们存储各个输入端子给出的数据。并且，分别地第一控制存储单元C11的数据输入端子和第一外部位线OBL1连接，第二控制存储单元C12的数据输入端子和第二外部位线OBL2连接，第三控制存储单元C13的数据输入端子和第三外部位线OBL3连接，而第四控制存储单元C14的数据输入端子和第四外部位线OBL4连接。此外，各个控制存储单元C11至C14的数据输出端子和各个对应的选择器SEL1和SEL4的切换信号输入端子连接。并且，根据各个外部位线OBL1至OBL4给出的数据，各个控制存储单元C11至C14从内部位线BL1至BL4具有故障数据时起，存储“0”值把外部位线OBL1至OBL4对待为排列在低位侧，和存储“1”值把外部位线OBL1至OBL4对待为排列在高位侧，从内部位线BL1至BL4具有故障数据时起。如同各个控制存储单元C11至C14，可以采用和存储单元阵列11的各个存储单元M11至M15、M21至M25、M31至M35、…相类似的存储单元，并且也可以对ROM采用电子上可编程存储单元。在存储单元阵列11具有分开的只写端口和读出端口的情况下，控制存储单元C11至C14必须连接到写端口的位线上。

现对上述结构的存储电路的动作给予说明。例如，在出现任何诸如第二内部位线BL2断线或短路的故障或者在和第二内部位线BL2连接的存储单元M12、M22、M32、…里出现任何故障的情况下，选择器SEL1至SEL4以一种方式切换以保持第一外部位线OBL1和第一内部位线BL1之间、第二外部位线OBL2和第三内部位线BL3之间，第三外部位线OBL3和第四内部位线BL4之间以及第四外部位线OBL4和第五内部位线BL5之间的对应，如图1中所示。该切换是通过分别向控制存储单元C11至C14写入“0”、“1”、“1”、“1”完成的。

图为对存储单元M11至M15、M21至M25、M31至M35、…的正常动作访问是从外部位线OBL1至OBL4产生的，从外部观察不到和第二内部位线BL2有关的任何故障从而(存储电路)可以工作为仿佛在存储电路里不存在着故障。

在对控制存储单元组17的所有控制存储单元C11至C14复位之后，对正常动作的存储单元M11至M15、M21至M25、M31至M35进行测试，并且如果检测出任何故障，按上面所说明的那样切换选择器SEL1至SEL4以排除故障。

以这种方式，有可能甚至在不采用任何激光装置下容易地排除半导体系统的故障数据，并且和第一种现有技术以及第二种现有技术相比降低了生产成本。

图2表示本发明的第二实施方式的存储电路。在图2中，和第一实施方式中具有相同功能的部件赋予相同的符号。本实施方式的存储电路和第一实施方式的相同之处在于，它借助控制存储单元C11至C14控制和外部位线OBL1至OBL4连接的选择器SEL1至SEL4并且切换外部位线OBL1至OBL4和内部位线BL1至BL5之间的对应关系，而和第一实施方式的不同之处在于控制存储单元组17的连接设计。

也就是说，控制存储单元组17排列成要比选择器组16更靠近存储单元阵列11，并且分别地第一控制存储单元C11的数据输入端子和控制存储单元组17的第一内部位线BL1连接，第二控制存储单元C12的数据输入端子和第二内部位线BL2连接，第三控制存储单元C13的数据输入端子和第三内部位线BL3连接，第四控制存储单元C14的数据输入端子和第四内部位线BL4连接。省略了对其它结构的说明，因为它们和第一实施方式相同。

现对上述结构的存储电路的动作给予说明。例如，在第二内部位线BL2上出现诸如断线或短路的任何故障或者在和第二内部位线BL2连接的存储单元M12、M22、M32、…里出现任何故障的情况下，以一种方式切换选择器SEL1至SEL4以保持第一外部位线OBL1和第一内部位线BL1之间、第二外部位线OBL2和第三内部位线BL3之间、第三外部位线OBL3和第四内部位线BL4之间、第四外部位线OBL4和第五内部位线BL5之间的对应，如图2中所示。该切换是通过分别向控制存储单元C11至C14写入“0”、“1”、“1”、“1”完成的。

控制存储单元C11至C14应该最好具备复位功能。这是因为在采用不具有复位功能的控制存储单元的情况下，对控制存储单元写可能变成不可能。在没有复位功能的情况下，如果当电源接通时把控制存储单元C11至C14置为“0”、“1”、“1”、“1”，例如，在图2的状态下切断电源之后第二控制存储单元C12不和任何一条外部位线OBL1至OBL4连接并且在以后的动作中永远处于图2的状态。从而，没有手段把第二存储单元C12置为“0”并且它变成不可能执行冗余电路的适当切换。考虑到这种情形为了把处于图2状态下的第二控制存储单元C12置成“0”，所需要做的只是从复位信号线RED-RESET馈入复位信号。

将省略掉对复位之后的动作的说明，因为它们和第一实施方式是相同的。本实施方式也使得有可能甚至在不采用激光装置的情况下容易地排除半导体系统的故障数据，并且和第一现有技术以及第二现有技术相比降低了生产成本。

图3表示本发明的第三实施方式的存储电路。在图3中，和第二实施方式中具有相同功能的部件赋予相同的符号。本实施方式和第二实施方式的相同之处在于，它借助控制存储单元C11至C14通过对和外部位线OBL1至OBL4连接的选择器SEL1至SEL4的控制以及通过切换外部位线OBL1至OBL4和内部位线BL1至BL5之间的对应关系排除故障，但和第二实施方式的不同之处在于它被构造成为能够发送表示对选择器组16的选择器的切换意愿的冗余允许信号。

也就是说，分别在各个控制存储单元C11至C14的数据输出端子和各个选择器SEL1至SEL4的切换信号输入端子之间安装2输入逻辑积(AND)电路18a至18d。具体地，各个2输入逻辑积(AND)电路18a至18d的输出端子和对应的选择器SEL1至SEL4的切换信号输入端子连接，各个逻辑积电路18a至18d的输入端子一方面和对应的控制存储单元C11至C14的数据输出端子连接并且各个逻辑积电路18a至18d的输入端子另一方面和提供冗余允许信号的冗余允许信号线RED-EN连接。将省略掉对其它结构的说明，因为它们和第一实施方式相同。

现给出对上述结构的存储电路的动作的说明。首先，在选择器组16的选择器SEL1至SEL4的初始化阶段，通过从复位信号线RDE-RESET提供复位信号或者从冗余允许信号线RED-EN给出数据“0”，各个选择器SEL1至SEL4被切换到“0”侧。

并且，例如当在第二内部位线BL2上出现任何诸如断线或短路的故障或者在连接到第二内部位线BL2的存储单元M12、M22、M32中出现任何故障的情况下，从冗余允许信号线RED-EN提供“1”并且外部位线OBL1至OBL4向各个控制存储单元C11至C14提供对应于故障数据的数据，而逻辑积电路18a至18d计算控制存储单元C11至C14的值和由冗余允许信号线RED-EN给出的数据“1”的逻辑积并且切换选择器组16的选择器SEL1至SEL4。具体地，选择器SEL1至SEL4以一种方式切换以保持第一外部位线OBL1和第一内部位线BL1之间、第二外部位线OBL2和第三内部位线BL3之间、第三外部位线OBL3和第四内部位线BL4之间以及第四外部位线OBL4和第五内部位线BL5之间的对应，如图3中所示。这种切换是通过把“0”、“1”、“1”、“1”分别写到控制存储单元C11至C14中完成的。

本实施方式也使得有可能甚至在不采用激光装置的情况下容易地排除半导体系统的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

在本实施方式下，有可能和第一和第二实施方式不同，通过调整给到冗余允许信号线RED-EN的冗余允许信号，不必考虑控制存储单元17的各个控制存储单元的值，独立地切换选择器组的各个选择器SEL1至SEL4。从而，不仅存储单元阵列11的各个存储单元M11至M15、M21至M25、M31至M35、…而且各个控制存储单元C11至C14本身都能得到容易地测试。

图4表示本发明的第四实施方式的存储电路。在图4中，对和第三实施方式中具有相同功能的部件赋予相同的符号。本实施方式的存储电路实现了排除内部位线BL1至BL5的最多2个故障的能力，并且出于这个目的，如图4中所示，内部位线BL0至BL5的导线数(6条)置成比外部位线OBL1至OBL4的导线数(4条)多二条。图5是一个电路图，表示存储单元阵列11的内部结构，在这个结构里各个存储单元M00至M05、M10至M15、M20至M25、M30至M35、…是用互补位线系统的通用静态RAM构成的。

并且，如图4中所示，到冗余控制电路12是由4个3触点型选择器SEL1至SEL4组成的选择器组16和8个1位控制存储单元C11至C14、C21至C24组成的控制存储单元组构成的。

选择器组16的各个选择器SEL1至SEL4和对应的外部位线OBL1至OBL4连接并且以一种方式构成为分别可选择地和3条连续相邻的内部位线BLO至BL5切换。具体地，当把“00”输入到各个选择器SEL1至SEL4的切换信号输入端子上时，(各个选择器SEL1至SEL4)和相对地位于中心处的并和有关的外部位线OBL1至OBL4相对应的内部位线BL1至BL4连接；当把“01”输入到切换信号输入端子上时，(各个选择器SEL1至SEL4)连接到与和有关的外部位线OBL1至OBL4对应的内部位线BL1至BL4相比相对地位于低位侧上的内部位线BL0至BL3上；并且当把“10”输入到切换信号输入端子上时，(各个选择器SEL1至SEL4)连接到与和有关的外部位线OBL1至OBL4对应的内部位线BL1至BL4相比相对地位于高位侧上的内部位线BL2至BL5上。

对于控制存储单元组17的控制存储单元C11至C14、C21至C24、控制存储单元C11、C21都连接到第一外部位线OBL1以便构成一个对并且存储要给到第一选择器SEL1的切换信号输入端子上的2位数据。控制存储单元C12、C22都连接到第二外部位线OBL2上以构成一个对并且存储要给到第二选择器SEL2的切换信号输入端子上的2位数据。控制存储单元C13、C23都连接到第三外部位线OBL3上以构成一个对并且存储要给到第三选择器SEL3的切换信号输入端子上的2位数据。控制存储单元C14、C24都连接到第四外部位线OBL4上以构成一个对并且存储要给到第四选择器SEL4的切换信号输入端子的2位数据。

而且，控制存储单元C11至C14、C21至C24还以一种方式构造为当字线RWL1、RWL2启动时可存储由对应的外部位线OBL1至OBL4给出的数据。此外，借助来自复位信号线RED-RESET的复位信号控制存储单元C11至C14、C21至C24得到复位。

分别按对和各个外部位线OBL1至OBL4连接的2位控制单元(C11，C21)、(C12，C22)、(C13，C23)、(C14，C24)按一种方式构造从而允许写入4个不同的数据(0，0)、(0，1)、(1，0)、(1，1)，但只有3个数据或(0，0)、(0，1)、(1，0)用于选择器组16的各个选择器SEL1至SEL4的切换控制，而(1，1)被忽略。

图6上一个电路图，表示本实施方式的冗余控制电路。如图6中所示，外部位线OBL1至OBL4是由非反向外部位线OBIT1至OBIT4以及反向外部位线OBIT1B至OBIT4B构成。例如，外部位线OBL1由非反向外部位线OBIT1和反向外部位线OBIT1B组成。

类似地，内部位线BL0至BL5由非反向内部位线BIT0至BIT5以及反向内部位线BIT0B至BIT5B构成。例如，内部位线BL1由非反向内部位线BIT1和反向内部位线BIT1B组成。

选择器SEL1至SEL4(分别由)6个晶体管和1个NOR(“或非”)电路构成，并且各个选择器SEL1至SEL4由2个控制存储单元C11至C14、C21至C24控制。

具体地，例如选择器SEL1如图6中所示由2位控制存储单元(C11，C21)控制。当有关的控制存储单元(C11，C21)设置为(0，0)时，如选择器1对应的NOR电路的输出变为“1”，并且由该NOR电路控制的那部分晶体管置为欠压，则OBIT1和BIT1、OBIT1B和BIT1B分别互相连接起来。而且，当有关的控制存储单元(C11，C21)置为(0，1)，则OBIT1和BIT0、OBIT1B和BIT0相连接。而且，当有关的控制存储单元(C11，C21)置为(1，0)，则OBIT1和BIT2、OBIT1B和BIT2B相连接。

这里，图7是一个电路图，表示本实施方式的存储电路的总体结构。图中，分别提供了2个存储单元阵列11和2个列冗余控制电路12。此外，图7中符号21代表2个写部件和读出放大器(WD&SA)，而符号22表示2个列选择器(COL-SEL)，并且按1：1它们和各个列冗余控制电路12对应。并且，各个列冗余控制电路12的控制数据以一种方式构成为是从各个位的写入数据输入端子DI<1>、DI<2>输入的。此外，符号23是用于切换存储单元阵列11的字线的行译码器(字线译码器：ROW-DEC)，符号24是用于切换存储单元阵列11的位线的列译码器(位线译码器：COL-DEC)，ROW-EN是冗余允许信号，COL-ADDR和ROW-ADOR是地址分配信号，而RED-EN是冗余允许信号线，例如图3中第三实施方式中所指示的那样当允许传输作为对选择器组16的选择器的切换意愿的指示的冗余允许信号时使用冗余允许信号线。在图4的结构中冗余允许信号线RED-EN不是特别需要的，因此，从而可被略去。

现说明上述结构的存储电路的动作。例如，当在第二内部位线BL2及内部位线B3的2条内部位线上出现诸如断线或短路等任何故障或者在和内部位线BL2、BL3连接的存储单元M12、M13、M22、M23、M32、M33、…里出现任何故障的情况下，以一种方式切换选择器SEL1至SEL4以保持第一外部位线OBL1和第“0”条内部位线BL0之间、第二外部位线OBL2和第一内部位线BL1之间、第三外部位线OBL3和第四内部位线BL4之间以及第四外部位线OBL4和第五内部位线BL5之间的对应，如图4中所示。该切换是通过外部位线OBL1至OBL4分别把“0，1”、“0，1”、“1，0”、“1，0”写到各个控制存储单元(C11，C21)、(C12，C22)、(C13，C23)，(C14，C24)完成的。

以这种方式，有可能在甚至不采用激光装置下容易地排除二条内部位线的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图8表示本发明的第五实施方式的存储电路。在图8中，和第四实施方式里的具有相同功能的部件用相同的符号表示。本实施方式的存储电路是通过把多个(在图8中2个)列选择器分配给一个列冗余控制电路12实现的。

也就是说，从2对写数据输入端子(DI<1>，DI<2>)、(DI<3>，DI<4>)向各个列冗余控制电路12输入控制数据，并且从互相相邻的2对数据读出端子(D0<1>，DO<2>)、(DO<3>，DO<4>)上输出存储单元阵列11的读出数据。

其它结构和第四实施方式相类似，尤其列冗余控制电路12和存储单元阵列11的结构和图4中所示的结构相同。所以，在这里不重复这种结构的说明。

现说明按上述构造的存储电路的动作。例如，为了排除存储单元阵列11里存在的对应于DI<1>和DI<2>的某些故障，(存储电路)从DI<1>把(0，1)(0，1)写到图4中所示的控制存储单元(C11，C21)、(C12，C22)里，并且同时从DI<2>把(1，0)(1，0)写到图4中控制存储单元(C13，C23)，(C14，C24)里。对后继动作的说明将略去，因为它们和第四实施方式中的这些动作相同。同样在本实施方式里，有可能甚至在不采用任何激光装置下容易地排除二条内部位线的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图9表示本发明的第六实施方式的存储电路。本实施方式的存储电路是通过把多个(在图9中2个)冗余控制电路12c分配给1个列选择器22实现的。

也就是说，从一个写数据输入端子DI<1>向互相相邻的2个列冗余控制电路12输入控制数据，并且用列地址控制信号COL-ADDR对把控制数据写到这些冗余控制电路12里进行控制。此外，从一个读出端子DO<1>输出来自存储单元阵列11的读出数据。

其它的结构和第五实施方式的结构相同，而且尤其存储单元阵列11及列冗余控制电路12的结构和图4中所示的结构相同。所以略去了对这些结构的说明。

同样在本实施方式里，有可能甚至在不使用任何激光装置下容易地排除二条内部位线的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图10表示本发明的第七实施方式的存储电路。本实施方式的存储电路是通过把用于常规动作的行译码器23的多余的位单元转用为控制列冗余控制电路12的字线RWL1、RWL2的选择电路而实现的。也就是说，如果即使行译码器23在理论上具有27＝128位的输出端子但存储单元阵列11的内部字线只能适用于120个字，则存在8个多余位。从而，为减少电路的浪费，把行译码器23的输出端子中127号和126号(预译码器，例如)分配给字线RWL1、RWL2。

其它结构类似于第四实施方式的结构，从而略去对这些结构的说明。同样在本实施方式里，有可能甚至在不采用任何激光装置下排除二条内部位线的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图11表示本发明的第八实施方式的与具有如图1中所示的1个相对冗余的列冗余控制电路的存储电路有关的数据控制电路29(用于控制存储单元的数据生成电路)。本实施方式的数据控制电路29是为图1所示的存储电路的各条外部位线OBL1至OBL4提供的并且包括一个互斥的逻辑和(exclusive logical sum，Ex.OR)电路31，一个逻辑积(AND)电路32，一个触发器33和一个选择器34(第一选择装置)。

互斥的逻辑和电路31和逻辑积电路32起期待值比较装置的作用，用于通过比较判断各个输出端口DO<1>至DO<4>上的读出数据是否和从外部给出的规定的期待值信号EXP不一致，并且根据该比较的结果产生一个给到控制存储单元组的控制存储单元的数据输入端子上的控制值PF。互斥的逻辑和电路31的一个端子和给出期待值信号EXP的期待值输入端子连接，而另一个端子和存储电路30的各个输出端口DO<1>连接。逻辑积电路32的一个端子和给出比较允许信号CMPEN的比较允许信号输入端子连接，而另一个端子和互斥的逻辑和电路31的输出端子连接。

带有复位功能的触发器33靠来自外部的复位信号FF-RESET复位。此外，触发器33的数据输入端子D通过逻辑和(OR)电路35与逻辑积电路32的输出端子连接，以供数据反馈，触发器33保持值“1”，除非在逻辑积电路32的输出变为“1”之后通过逻辑和电路35的数据反馈用复位信号FF-RESET进行任意复位。触发器33可以是异步复位型或是同步复位型。图11中T代表时钟信号。

选择器34“0”侧输入端子和来自外部的写数据输入端子XDI<1>至XDI<4>连接，而其“1”侧输入端子和触发器33的数据输出端子Q连接。并且，根据来自外部的选择信号SELCTR，它具有从来自外部的写入数据、来自互斥的逻辑和电路31及逻辑积电路32的控制值PF中进行选择的功能。

现对上述结构的数据控制电路29的动作中给出说明。首先，借助复位信号FF-RESET它把触发器33复位到“0”。

接着，通过顺序地切换内部位线BL1至BL5互斥的逻辑和电路31比较期待值信号EXP和各个DO<1>至DO<4>的输出数据，并且如果存在不同，把“1”输出为控制值PF。如果在这种状态下，当比较允许信号CMPEN为“1”时给出时钟T，把触发器33置为“1”。如果在这个时刻，给出的选择信号SELCTRL为“1”，通过各个DO<1>至DO<4>向图1中所示的控制存储单元组17的各个控制存储单元C11至C14写入值“1”。相反，在各个内部位线BL0至BL5里没有任何故障数据的情况下，各个控制存储单元C11至C14保持值“0”。根据控制存储单元C11至C14的这样的值，选择器组16的选择器SEL1至SEL4执行规定的选择和切换。

例如，在图1中所示规定第二内部位线BL2或存储单元M12、M22、M32出现故障的情况下，把“0”、“1”、“1”、“1”写入到各个控制存储单元C11至C14，从而允许适当地切换冗余电路。

在选择信号SELCTRL＝“0”的状态下在测试时刻可以从写数据输入端子XDI<1>至XDI<4>向存储单元阵列11给出写入数据。

本实施方式同样使得有可能甚至在不使用任何激光装置下容易地排除和一条内部位线有关的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图12表示本发明的第九实施方式的数据控制电路29(用于控制存储单元的数据生成电路)。在图12中，用相同的符号表示和第八实施方式中的部件具有相同功能的部件，本实施方式的数据控制电路29使得触发器存储来自期待值比较装置的输出信息并且还能存储写入数据，并且如图13中所示把多个数据控制电路29串联起来以形成一条扫描路径。

也就是说，各个数据控制电路29带有如第八实施方式中说明的同样的作为期待值比较装置的互斥的逻辑和电路31和逻辑积电路32；带有一个用于复位信号输入的逻辑积电路41，其通过一个逻辑和电路35与逻辑积电路32的输出端子连接以供数据反馈；带有第一选择装置42，其用于选择和输出3种不同种类的信息即来自逻辑积电路41的信号、后面所说明的移入信号SI以及从写入数据输入端子XDI<i>输入的写入数据中的一种；带有用于存储来自第一选择器42的输出信息的一个触发器43，及带有一个第二选择装置44，用于选择2个不同种类的信息即来自触发器43的输出信息和来自外部的测试数据(在存储器测试时的写入数据)TD中的一种。

当使用不带有复位功能的触发器43时逻辑积电路41的目的是执行对触发器的“0”复位，并且如果输入作为复位信号FF-RESET的“0”时，不管来自逻辑积电路35的值是什么，逻辑积电路41具有输出“0”的功能。

第一选择装置42由2个选择器42a、42b组成。

一个选择器42a的“1”侧输入端子和逻辑积电路41的输出端子连接，并且移入信号SI输入到其“0”侧输入端子上。这里在图13中所示的扫描路径里，只要涉及到最前端的数据控制电路29a移入信号SI指的是来自外部的信号但是在下一级(高位侧)如更后面级的数据控制电路29b至29d的情况下移入信号指的是由如相对的前一级侧(低位侧)相邻的数据控制电路给出的数据。

另一个选择器42b的“1”侧输入端子和选择器42a的一侧上的输出端子连接，而其“0”侧输入端子和写入数据输入端子XDI<i>连接。

选择器42a和42b分别根据来自外部的预定信息SINHDO、SM执行选择和切换。

在另一侧上触发器43的数据输入端子和选择器42b的输出端子连接。而且触发器43的数据输出端子Q被传送到第二选择装置44并且还输出传送到相对下一级的数据控制电路29上的移出信号SO。

第二选择装置44由一个选择器组成，来自外部的测试数据输入到它的“0”侧输入端子上，而它的“1”侧输入端子和触发器43的数据输出端子Q连接，并根据来自外部的选择信号SELCTRL它执行选择和切换。

将略去对其它结构的说明，因为它是和第八实施方式中一样的。

现对上述构造的数据控制电路29给予说明。在图12中，在信号SINHDO＝“1”、信号SM＝“1”的情况下，在Q上输出和图11的电路一样的控制数据。

在信号SM＝“0”的状态下，从写入数据输入端子XDI<i>得到的写入数据提供到数据输入端子D上。从而，在常规的操作期间，有可能设定SM＝“0”、SELCTRL＝“1”并且把触发器43转用为RAM的数据输入FF。

在本实施方式里，如图13所示应用了扫描设计，它有可能通过设定SM＝“1”、SINHDO＝“0”来执行串行动作。例如，借助串行移动操作可以容易地读出测试结果，以允许容易地识别故障数据位。

在测试时刻对存储单元阵列11的写入数据当在SELCTRL＝“0”的状态下被提供作为测试数据TD。

通过在SINHDO＝“1”、SM＝“1”、FF-RESET＝“0”的状态下给出时钟信号T可以执行触发器43的复位操作。但是，因为通过串行移动运动靠“移入”“0”也可以进行复位，因此取消掉复位信号FF-RESET以及该信号输入到的逻辑积电路41也是可以的。

并且，也可以取消逻辑积电路41和借助异步复位功能和同步复位功能使用触发器43。

本实施方式同样使得有可能甚至在不使用任何激光装置下容易地排除和一条内部位线有关的故障数据，并且和第一种现有技术及第二种现有技术相比降低了生产成本。

图14表示本发明第十实施方式的存储电路的数据控制电路29。本实施方式的数据控制电路29使触发器存储期待值比较装置的输出信息并且还使它能存储电路的读出数据。和第九实施方式相同，它把多个数据控制电路29串联起来以构成如图13中所示的扫描路径。

也就是说，如在第九实施方式中所说明的那样，每个数据控制电路29带有互斥的逻辑和电路31、逻辑积电路32、逻辑和电路35、逻辑积电路41和选择器42a，此外它还带有一个选择器42c、一个触发器46和一个选择器47。

选择器42c和第九实施方式之中的选择器42b的相同处在于其“1”侧输入端子和选择器42a连接，而不同之处在于选择器42c的“0”侧输入端子和数据读出端子DO<i>连接。

触发器46和第九实施方式中的触发器的相同之处在于其数据输入端子和选择器42b的输出端子连接，但不同之处在于其数据输出端子Q不仅输出移出信号SO而且还负责向选择器47输出及向外部输出读出数据。

选择器47的“1”侧输入端子和触发器46的数据输出端子连接，而其“0”侧输入端子和写入数据输入端子XDI<i>连接。

现对如上述构造的数据控制电路29作出说明。例如，在SINHDO＝“1”、SM＝“1”的状态下，在触发器46的数据输出端子Q上输出和图11的电路相同的数据。

另一方面，在SM＝“0”的状态下，读出信号DO<i>被提供到触发器46的数据输入端子D上。从而，在常规操作期间，有可能设定SM＝“0”并且把触发器46转用为输出到RAM的数据的寄存器。在常规操作期间借助设置SELCTRL＝“0”从写入数据输入端子XDI<i>上把写入数据给到存储单元阵列11上。

在本实施方式中应用了扫描设计，有可能通过设置SM＝“1”、SINHDO＝“0”执行串行动作。例如，借助串行移动操作可以容易地读出测试结果，以允许容易地识别故障数据位。在SELCTRL＝“0”的状态下从写入数据输入端子XDI<i>向存储单元阵列11提供写入数据。

通过在SINHDO＝“1”、SM＝“1”、FF-RESET＝“0”的状态下给出时钟信号T可以执行触发器46的复位动作。

图15表示本发明的第十一实施方式的存储电路的数据控制电路29。在图15中，用相同符号表示和第九及第十实施方式中功能相同的部件。

本实施方式的数据控制电路29带有2个触发器(寄存器)，它们用于存储期待值比较装置的输出信息以使得触发器还能分别存储写入数据和读出数据。此外，多个数据控制电路29(29a至29d)串联连接以构成图16中所示的扫描路径。

如图16中所示扫描路径是通过把多个图15的电路串联连接起来构成的。可以采用图16(a)、(b)中的任一种连接方式，并且可以按任何其它的次序构造扫描路径。在图16(a)中，只要涉及的是处于最高位侧的数据控制电路29d移入信号SI1指的是同一个数据控制电路29d的移出信号SO0，但是在处于下一级(低位侧)或更后面的级的数据控制电路29a至29c的情况下移入信号SI1指的是来自相对较高位侧上的相邻数据控制电路中的移出信号SO1。

另一方面，在图16(b)中，只要涉及在最低位侧上的数据控制电路29d，移入信号SI0指的是来自外部的信号SID，但是在下一级(较高位侧)用更后面级的数据控制电路29b至29d的情况下移入信号SI0指的是来自相对较低位侧上的相邻数据控制电路的移出信号SO1。而且，图16(b)里的移入信号SI1指的是同一数据控制电路29a至29d的移出信号SO0。也就是说，在图16(b)里，在各个数据控制电路29a至9d的扫描路径动作中，扫描路径数据按SI0--SO0--SI1--SO1的次序发送。

这里，互斥的逻辑和电路31、逻辑积电路32、逻辑和电路35以及逻辑积电路41和第九实施方式及第十实施方式中所示的这些电路相同。

并且，本实施方式的数据控制电路29还带有第一选择装置51，用于选择3个不同种类的信息即由逻辑积电路41给出的控制值PF、和从所涉及的数据控制电路29的低位侧上相邻的其它数据控制电路中给出的移入信号SI1以及来自存储单元阵列11的读出数据DO<i>中的一种；还带有第一触发器(FF1)46a，用于存储第一选择装置51选择的信息；还带有第二选择装置52，用于选择4个不同种类的信息即来自所涉及的数据控制电路29里的第一触发器46a的输出信息、测试数据、从所涉及的数据控制电路29的低位侧上相邻的其它数据控制电路中给出的移入信号SI0以及来自外部的要写到存储单元阵列11里的写入数据XD1中的一种；并且还带有第二触发器(FF0)46b，用于存储第二选择装置52所选择的信息。

第一选择装置51由2个选择器51a、51b组成。在这两个选择器的一个选择器51a的“0”侧输入端子上输入来自和涉及的数据控制电路29的低位侧上相邻的其它数据控制电路中给出的移入信号SI1(移出信号SO1)，而在“1”侧输入端子上输入由逻辑积电路41给出的控制值PF。此外，在别一个选择器51b的“0”侧输入端子上输入来自存储单元阵列11的读出数据DO<i>，而在“1”侧输入端子上输入由一个选择器51a所选择的信息。根据来自外部的规定信号SINHDO、SM选择器51a、51b分别执行选择和切换。

在第一触发器46a的数据输入端子D1上输入另一个选择器51b所选择的信息，而数据输出信息Q1被输出到读出数据输出端子XDO<i>及第二选择装置52上并还输出到在和所涉及的数据控制电路29的高位侧上相邻的其它数据控制电路中以作为移出信号SO1。图15中的T1代表时钟信号和用于输入该(时钟信号)的端子。

第二选择装置52由3个选择器52a至52c组成。在选择器52a的“0”侧输入端子上输入外部给出的测试数据TD，而在“1”侧输入端子上输入来自所涉及的数据控制电路29里的触发器46a的输出信息。而在选择器52b的“0”侧输入端子上输入从和涉及的数据控制电路29的低位侧上相邻的其它数据控制电路给出的移入信号SI0，而在“1”侧输入端子上输入由选择器52a所选择的信息。此外，在选择器52c的“0”侧输入端子上输入外部给出的写入数据XDI<i>，而在“1”侧输入端子上输入由选择器52b所选择的信息。根据来自外部的规定信号SELCTRL、SINHDI、SM选择器52a至52c分别执行选择和切换。

在第二触发器46b的数据输入端子D0上输入由选择器52c所选择的信息，并且数据输出信息Q0被发送到存储电路的写入数据输入端子DI<i>上并且从所涉及的数据控制电路29上作为移出信号SO0输出到其它的数据控制电路上。图15中的T0表示时钟信号和用于输入该(时钟信号)的端子。并且，在测试和串行移动期间，对时钟T0、T1采用相同定时的波形。

现对上述构造的数据控制电路29给出说明。首先在SINHDO＝“1”、SM＝“1”的状态下，在Q1处输出和图11里所表示的电路的控制数据相类似的控制数据。如果若在这里设置是SELCTRL＝“1”、SINHDI＝“1”则在Q0处以一个时钟的滞后输出这个控制数据。在等待直到控制数据传输到Q0之后，(数据控制电路29)把(该控制数据)写入到控制存储单元C11至C14，并且然后切换存储电路的列冗余控制电路12。

在常规操作期间用SM＝“0”置位。在SM＝“0”的状态下，通过选择器51b把DO<i>的信号作为输入数据D1提供给第一触发器46a。在常规操作期间，有可能设定SM＝“0”并且把触发器46a转用为RAM数据输出和寄存器。此外，在SM“0”的状态下，当把XDI<i>的信号作为输入数据D0提供给第二触发器46b时，第二触发器46b用作为RAM数据输出的寄存器。

此外，在本实施方式里应用了扫描设计，有可能通过设定SM＝“1”、SINHDO＝“0”及SINHDI＝“0”执行串行动作。例如，借助串行移动操作可以读出测试结果，以允许容易地识别故障数据位。

在图12或图14的电路里，数据位数的增加将增加测试数据FD及信号SELCTRL的延迟，并且作为结果，对写入数据输入端子DI<i>的信号改变的定时是由数据位数确定的。从而，曾经存在对常规操作及对测试必须产生不同光脉冲定时的担心。相反，在本实施方式里，在测试期间在SELCTRL＝“0”的状态下从外部把写入数据作为测试数据TD提供给存储单元阵列11。因为测试数据TD还要通过触发器46b，定时的设计是非常容易的。也就是说，给到存储单元阵列11的写入数据输入端子DI<i>的输入数据随时钟T0同步改变，并且这种定时甚至不随数据位数的增加而改变。因此，不存在对常规操作及对测试具有不同光脉冲定时的需要。

触发器46a的复位动作可以在SINHDO＝“1”、SM＝“1”、FF-RESET＝“0”的状态下通过给出时钟信号T1来执行。

图17表示第十二实施方式的存储电路。本实施方式的存储电路是通过为图7所示的带有列冗余功能的存储电路的整个电路增加一个用来选择控制存储单元的专用行译码器(ROW-DEC2)54实现的电路。但是，如图4中所示，到冗余控制电路12的冗余必须为“2”。

根据来自外部的地址信号RED-ROW-ADDR行译码器54选择并启动2字线RWL1、RWL2中的一条。但是，在允许信号RED-ROW-EN不有效地情况下，2字线RWL1、RWL2之中的任一条都不能得到启动。

在本实施方式中，增添行译码器54方便了借助地址信号RED-ROW-ADDR选择控制存储单元并且还方便了把列冗余度为“2”的数据控制电路29应用在以下所说明的第十三实施方式(图18)等等里。

图18表示本发明的第十三实施方式的存储电路的数据控制电路29。本实施方式的数据控制电路29是一个数据生成电路，用于如第十二实施方式中在图17里表示的具有“2”冗余列冗余控制电路12的控制存储单元。

存储电路30的行冗余地址端子RED-ROW-ADDR接收外部提供的信号CHDIR。作为结果，在CHDIR＝“1”的情况下选择图17中的一条字线RWL1。另一方面，在CHDIR＝“0”的情况下选择另一条字线RWL2，存储电路30就是以这种方式构造的。

本实施方式的数据控制电路29除了带有如上面各个实施方式中已说明过的相同方式构成期待值比较装置的互斥的逻辑和电路31、逻辑积电路32和逻辑和电路35之外，还带有控制数据生成装置56和第一选择器57，控制数据生成装置56用于根据由互斥的逻辑和电路31产生的控制值PF产生存储电路30的控制数据，在第一选择器57用于选择和输出从控制数据生成装置56输出的控制数据及从外部给出的写入数据XDI<i>中的一个。

当期待值比较装置(31，32)得到的结果为来自存储单元阵列11的读出数据D0<1>至DO<4>和预定的期待值信号EXP一致时，控制数据生成装置56向图4所示的列冗余控制电路12的控制存储单元组17输出第一值(0，0)，当期待值比较装置(31，32)第一次得到的结果为来自存储单元阵列11的读出数据DO<1>至DO<4>和预定的期待值EXP不一致时，控制数据生成装置56向控制存储单元组17输出第二值(0，1)，当期待值比较装置(31，32)第二次得到的结果为来自存储单元阵列11的读出数据DO<1>至DO<4>和预定的期待值EXP不一致时，控制数据生成装置56向控制存储单元17输出第三值(1，0)。

具体地，控制数据生成装置56带有第一触发器(FF1：第一寄存器)61，用于存储期待值比较装置(31，32)的输出信息；带有第二触发器(FF0：第二寄存器)64，用于存储来自第一触发器61的通过一个逻辑积(AND)电路62(不一致值输出装置)和逻辑和(OR)电路63的输出信息；以及带有第二选择器65，用于选择和输出来自第一触发器61及第二触发器64的输出信息。

触发器61是具有复位功能类型的，在其中事先存储着作为初始值的“0”，当期待值比较装置(31，32)第一次得到的结果为来自存储单元阵列11的读出数据DO<1>至DO<4>和预定的期待值EXP不一致时，存储在第一触发器61里的值从“0”改变到“1”。

只有当逻辑积电路62得到的结果为存储在第一触发器61里的值及来自存储单元阵列11的读出数据DO<1>至DO<4>都和预定的期待值EXP不一致时它才输出“0”。逻辑积电路62为3输入类型，而在剩下的1个输入端子上输入比较允许信号CMPEN。

逻辑和电路63用于和第二触发器64有关的数据反馈，和用于第一触发器61的逻辑和电路35的方式相同。

第二触发器64是带有复位功能型的，在其中事先存储着作为初始值的“0”，并且当期待值比较装置(31，32)第二次得到的结果为来自存储单元阵列11的读出数据DO<1>至D<4>和预定的期待值EXP不一致时，随着来自逻辑积电路62的输出从“0”改变到“1”，存储在第二触发器64里的值从“0”改变到“1”。第一触发器61和第二触发器64是由来自外部的时钟信号T驱动的并且靠来自外部的复位信号FF-RESET复位。

第二选择器65用于依靠来自外部的信号CHDIR执行选择和切换，并且它的“0”侧输入端子和第二触发器64的输出端子Q0连接，而它的“1”侧输入端子和第一触发器61的输出端子Q1连接。

第一选择器57用于依靠来自外部的信号SELCTRL执行选择和切换，并且它的“0”侧输入端子和外部写入数据输入端子XDI<1>至XDI<4>连接，而它的“1”侧输入端子和第二选择器65的输出端子连接。

现参照图4和图17说明如上述构造的数据控制电路29。这里，在假定在图4的内部位线BL2和内部内线BL3出现故障下给出说明。

当把数据控制电路29用在CGDIR固定为“1”时，它可以排除一条位线上的故障。但是，在涉及2条字线REL1、RWL2的故障的情况下是不可能靠固定在CHDIR＝“1”的动作下排除故障的，要按下面说明的动作排除故障。

因为假定故障为位线的短路或断开，只对图4中离选择器SEL1至SEL4最远的存储单元阵列11进行测试。例如，对图4的BL1只测试M31。从而，该测试是通过固定行地址信号ROW-ADDR的值执行的。

首先，在图4中用复位信号RED-RESET复位控制存储单元C11至C14、C21至C24。此外，在图18中用复位信号RED-RESET把第一触发器61和第二触发器64都复位到“0”。

接着，在CHDIR＝“0”的状态下(数据控制电路29)适当地控制图4中的各个信号，例如期待值信号EXP、比较允许信号CMPEN、其它规定的信号诸如WE、SELCTRL等等以在和内部位线BL4连接的各个存储单元中测试离得最远的存储单元M34。在测试期间在SELCTRL＝“0”的状态下从写入数据输入端子XDI<i>向存储单元阵列11给出写入数据。

并且，在图18中，互斥的逻辑和电路31对期待值信号EXP和读出数据DO<i>进行比较并且，当检测出它们第一次不相同时它输出“1”作为控制值PF。如果，在该状态下当比较允许信号CMPEN为“1”时给出时钟T，则在第一触发器61里置“1”并且其输出数据Q1变为“1”。也就是说，如果检测出第一故障，第一触发器61的输出Q1从“0”改变到“1”。

如果在第一触发器61的输出Q1为“1”、控制值PF为“1”以及比较允许信号CMPEN为“1”的情况下给出时钟T，则在第二触发器64里置“1”并且其输出数据Q0变为“1”。也就是说，如果检测出第二故障，第二触发器64的输出Q0从“0”改变到“1”。

并且，当信号CHDIR为“0”时第二选择器65选择第二触发器64的输出，但是当信号CHDIR为“1”时第二选择器65选择第一触发器61的输出，而且在SELCTRL＝“1”的状态下把控制数据写入到图4中对应的控制存储单元C24里。

以这种方式，(数据控制电路29)通过按BL3、BL2、BL1的次序切换位线目标即通过按序切换控制存储单元组17的控制存储单元C23、C22、C21进行类似的动作。

借助上述动作，如果判断2个存储单元M33、M32是有故障的把“1”、“1”、“0”、“0”写到控制存储单元组17的控制存储单元C21至C24中。在这个阶段里，分别把第一外部位线OBL1连接到第“0”条内部位线BL0、把第二外部位线OBL2连接到第一内部位线BL1、把第三外部位线OBL3连接到第三内部位线BL3、把第四外部位线OBL4连接到第四内部位线BL4，并且从而只排除了2条内部位线的第二内部位线BL2的故障。

接着，图18里的第一触发器61复位。在CHDIR＝“1”的状态下(数据控制电路29)适当地控制各个信号，例如期待值信号EXP、比较允许信号CMPEN、其它规定信号诸如WE、SELCTRL等等以测试和外部位线OBL1连接的存储单元M30。并且，在SELCTRL＝“1”的状态下，(数据控制电路29)把控制数据写入到对应的存储单元C11里。以这种方式，(数据控制电路29)通过按OBL2、OBL3、OBL4的次序切换位线目标即通过按序切换控制存储单元C12、C13、C14进行类似的动作。

靠上述的动作，在判断出存储单元M33有故障之后，控制数据改变到“1”。作为结果，把“0”、“0”、“1”、“1”写入到C11至C14。

在这个阶段里，分别把第一外部位线OBL1和第“0”条内部位线BL0连接起来，把第二外部位线OBL2和第一内部位线BL1连接起来，把第三外部位线OBL3和第四内部位线BL4连接起来，把第四外部位线OBL4和第五内部位线BL5连接起来，并且排除了BL2和BL3两者的故障。

图19表示本发明的第十四实施方式的存储电路的数据控制电路29。本实施方式的数据控制电路29具有的功能和对图18中的第十三实施方式所说明的功能相同，但是采用一个逻辑和(OR)电路67来代替由外部信号CHDIR控制的选择器，从而通过把CHDIR置为“1”借助第一触发器(FF1)61以及第二触发器(FF0)64来检测第一故障。在本实施方式中和图18电路相比电路的尺寸变为更小。

图20表示本发明的第十五实施方式的存储电路的数据控制电路29。在图20中，用相同的符号表示和第十三实施方式中的部件具有相同功能的部件。本实施方式的数据控制电路29是通过把图18所示的数据控制电路按图16(a)、(b)所示的数据控制电路以扫描寄存器的形式构造而实现的。可以采用图16(a)或16(b)的连接方式，并且扫描路径可以按任何一种次序构造。

这里图20中的互斥的逻辑和电路31、逻辑积电路32、逻辑和电路35、逻辑积电路62、逻辑和电路63及选择器65与图18中所示的第十三实施方式里的这些电路相同。

此外，在第十三实施方式中用于选择和输出给到存储电路的存储单元组17上的控制数据的第一选择器57以及从外部给出的写入数据XDI<i>是设置在第二选择器65和写入数据输入端子DI<i>之间的，但在本实施方式中设置了安装在逻辑积电路63和第二触发器64之间的选择装置69以代替第十三实施方式中的第一选择器57。这里，选择装置69由2个选择器69a、69b构成。一个选择器69a是靠来自外部的信号SINHDI切换和控制的，它的“1”侧输入端子和逻辑积电路63的输出端子连接，而在它的“0”侧输入端子上输入相邻数据控制电路29给出的移入信号SI0。另一个选择器69b靠来自外部的信号SM切换和控制，它的“0”侧输入端子和写入数据输入端子XDI<i>连接，而它的“1”侧输入端子和选择器69a的输出端子连接。

此外，在逻辑和电路35和第一触发器61之间设置了选择装置71，用于对来自相邻数据控制电路29的移入信号SI1、存储电路的读出数据DO<i>以及逻辑和电路35给出的控制值PF进行选择。选择装置71由2个选择器71a、71b构成。一个选择器71a靠来自外部的信号SINHDO切换和控制，它的“1”侧输入端子和逻辑和电路35的输出端子连接，而在“0”侧输入端子上输入相邻数据控制电路29给出的移入信号SI1。另一个选择器71b靠来自外部的信号SM切换和控制，并且读出数据DO<i>输入到它的“0”侧输入端子上，而它的“1”侧输入端子和选择器71a的输出端子连接。

并且，本实施方式的数据控制电路29带有选择器72，用于靠信号SELCTRL选择和控制来自选择器65的输出信息及来自外部的测试数据TD中的一个。

此外，本实施方式的第一触发器61和第二触发器64具有第十三实施方式中差不多的功能，但备有复位功能，即在复位端子R上输入复位信号FF-RESET。为了复位，当SM＝“1”、SINHDI＝“1”、SINHDO＝“1”、FF-RESET＝“0”并且给出时钟T0、T1可进行复位。

当把不具有复位功能的触发器用作第一触发器61和第二触发器64时，作为本实施方式的一种变异可采用图21中所示的触发器。这里，可以把逻辑积(AND)电路73、74插入到由第一触发器61—逻辑和电路35-选择装置71以及由第二触发器64-逻辑积电路63-选择装置69分别构成的存储环路里，并且执行同步复位。

现对图20和图21所示的数据控制电路29的动作作出说明。首先，在设置SM＝“1”、SINHDI＝“1”、SINHDO＝“1”的状态下，数据控制电路29完成和图18中所示的第十三实施方式的数据控制电路29相同的动作。

另一方面，在常规操作期间，通过设定SM＝“0”、CHDIR＝“0”、SELCTRL＝“1”有可能利用第一触发器61把数据输出到读出数据输出端子XDO<i>和利用第二触发器64从写入数据输入端子XDI<i>输入数据。这使得可能构造一种对数据为同步型的RAM。

并且，通过设定SM＝“1”、SINHDO＝“0”、SINHDI＝“0”并且给出一个相同定时波形的时钟信号T0、T1，(数据控制电路29)执行移位操作。

图22表示本发明的第十六实施方式的存储电路的数据控制电路29。在图22中，和第十三实施方式(尤其是图21)中的部件具有相同功能的部件是用相同的符号表示的。图22所示的本实施方式的数据控制电路29的图21的电路的一种变异，在图22中第一触发器61和第二触发器64之间的从属关系和图21中电路的从属关系相反。从而，第二触发器64的数据输出Q0不仅给到选择器65的“1”侧输入端子上而且还给到构成比较装置的逻辑积电路32上，而第一触发器61的数据输出Q1给到第二选择器的“0”侧输入端子上而不给到逻辑积电路62上。

现对上述构造的数据控制电路29的动作作出说明。首先，第二触发器64检测第一故障，而第一触发器61检测第二故障。

在设定SM＝“1”、SINHDI＝“1”、SINHDO＝“1”的情况下，(数据控制电路29)完成和图18的用于冗余控制的数据生成电路相同的动作。

并且，在常规操作期间通过设定SM＝“0”、CHDIR＝“1”、SELCTRL＝“1”，有可能利用第一触发器61把数据输出到读出数据输出端子XDO<i>上和利用第二触发器64从写入数据输入端子XDI<i>输入数据。这使得有可能构成对数据为同步类型的RAM。

此外，通过设定SM＝“1”、SINHDO＝“0”、SINHDI＝“0”以及给出一个相同定时波形的时钟信号T0、T1可以执行移位操作。

图23表示本发明的第十七实施方式的存储电路的数据控制电路29。在图23中，和第十四实施方式的部件具有相同功能的部件具有相同的符号。本实施方式的数据控制电路29是通过把图19所示的第十四实施方式的数据控制电路29按扫描寄存器的方式构造而实现的。

具体地，(数据控制电路29)带有在第十四实施方式中所说明的相同的互斥逻辑和电路31、逻辑积电路32、逻辑和电路35、第一触发器61、逻辑积电路62和第二触发器64，并且还带有和图21和图22中相同的选择装置69(69a，69b)、71(71a，71b)、选择器72和逻辑积电路73、74。

本实施方式里的扫描路径是通过如图16所示串联连接图23的多个电路构成的。可以采用图16(a)或16(b)中任一种连接方式，并且可按任何次序构造扫描路径。同样还把CHDIR信号连接到各个数据控制电路29上。

现对上述构造的数据控制电路29的动作作出说明。首先，在设定SM＝“1”、SINHDI＝“1”、SINHDO＝“1”的情况下，(数据控制电路29)完成图18的用于冗余控制的数据生成电路的相同动作。

并且，在常规操作下，通过设定SM＝“0”、SELCTRL＝“1”，有可能利用第一触发器61把数据输出到读出数据输出端子XDO<i>上以及利用第二触发器64从写入数据输入端子XDI<i>输入数据。这使得有可能构造对数据为同步型的RAM。

此外，通过设定SM＝“1”、SINHDO＝“0”、SINHDI＝“0”以及给出一个相同定时波形的时钟T0、T1，(数据控制电路29)执行移位操作。

测试时刻的写入数据是在SELCTRL＝“0”的状态下从外部给出的测试数据TD。

在本实施方式里，有可能通过利用构造简单的逻辑和电路67代替图21和图22中的选择器65减少电路的尺寸。

图24表示本发明的第十八实施方式的存储电路的数据控制电路29。在图24中，和图23中所示的第十七实施方式的部件具有相同功能的部件用相同的符号表示。本实施的数据控制电路29是通过省略掉在测试时刻用来从外部给出写入数据(测试数据TD)的端子(TD端子)并且在期待值信号的输入端子(EXP端子)和选择器72的“0”侧输入端子之间设置一个反相器76，以一种方式把期待值信号EXP的反向信号用作为测试数据来构造的。不用说，不是绝对需要采用期待值信号EXP的反向信号的，并且非反向的信号也是可用的。在该情况下，通过略去图24的反相器76把EXP端子直接连接到选择器72的“0”侧输入端子上也是可以的。对测试数据TD的端子的这种省略也可应用到图20、21和22的电路里。

图25表示本发明的第十九实施方式的存储电路的数据控制电路29。在图25中和第十五至第十八实施方式中的部件具有相同功能的部件是用相同的符号表示的。在第十五至第十八实施方式里在测试时刻对存储单元阵列11的写入数据是从TD端子或是从EXP端子给出的，而在本实施方式中写入数据“0”是从第二触发器64的数据输出端子Q0上配备的而写入数据“1”是从第一触发器61的数据输出端子Q1上配备的。从而，出于从第一触发器61的数据输出端子Q1上配备数据“1”的目的，在第一触发器61的数据输出端子Q1和选择器65之间设置一个反相器77。

此外，因为不使用任何TD信号去掉了对应于信号TD的选择器(图20至图24中的选择器74)。

在上述结构中，在对第二触发器64和第一触发器61复位之后直到检测出任何故障之前，可以借助对信号CHDIR的控制改变写入数据。在CHDIR＝“0”的状态下第二触发器64的数据输出端子Q0的数据“0”提供到写入数据输入端子DI<i>而且CHDIR＝“0”的状态下第一触发器61的数据输出端子Q1上的反向数据“1”提供到写入数据输入端子DI<i>，以作为存储单元阵列11的写入数据。

根据信号CHDIR的控制固定写入数据时，有可能得到和图18的动作相同的动作。

但是，因为在CHDIR＝“1”的状态下控制存储单元C11至C14的控制数据也反向了，有必要如第二十实施方式(图26)中那样颠倒列冗余控制电路12的控制存储单元C11至C14的数据I/O端子。

图26表示本发明的第二十实施方式的存储电路。在图26中和图25所示的第十九实施方式中的部件功能相同的部件是用同样的符号表示的。本实施方式的存储电路是对应于图25中所示的第十九实施方式的数据控制电路29的存储电路，并且列冗余控制电路12的控制存储单元组17的存储单元C11至C14构造成对于外部位线OBL1至OBL4为反向的输入及输出的存储单元。

也就是说，假定在图25里的CHDIR＝“1”的状态下选择RWL1的情况下，在CHDIR＝“1”的时刻控制数据也反向了，并且从而控制存储单元C11至C14的数据的逻辑随各条字线RWL1、RWL2所选择的数据也被反向。

图27是用于通用静态RAM的图26的一个具体例子。和图6比较，与图26的不同之处在于复位晶体管的位置的选择器取出控制信号的位置，但从理论上图6等同于图26。

图28表示本发明的第二十一实施方式的存储电路的数据控制电路29。在图28中，用相同的符号表示和图23所示的第十七实施方式里的部件具有相同功能的部件。在第十七实施方式里在测试时刻存储单元阵列11的写入数据是从外部给出的测试数据TD，而在本实施方式里是通过把来自第二触发器64的数据输出端子Q0的输出数据在反向状态下或者不在反向状态下传送到写入数据输入端子DI<i>上来向存储单元阵列11配备写入数据的。对反向或不反向的控制是靠期待值信号EXP进行的。按这种方式，作为借助期待值信号EXP执行反向/不反向控制的部件，设置了一个互斥的逻辑和电路78，它的一侧上的输入端子和EXP端子连接并且它的另一个输入端子和第二触发器64的数据输出端子Q0连接。但是可以用反向互斥的逻辑和(EX.NOR)电路来代替互斥的逻辑和电路78。在本实施方式里，因为其中不使用测试数据TD，取消了对应于测试数据D的选择器。

在上面的结构里，在复位第二触发器64之后直至用第二触发器64检测出任何故障之前，可以靠期待值信号EXP改变写入数据。在EXP＝“0”的状态下，向写入数据输入端子DI<i>提供第二触发器64的数据输出端子Q0的反向数据“0”，在EXP＝“1”的状态下，向写入数据输入端子DI<i>提供第二触发器64的数据输出端子Q0的反向数据“1”，以用作为存储单元阵列11的写入数据，借助这些动作，可以完成和图18相同的动作。

但是，当控制存储单元C11至C14写入控制数据时，所需做只是设定EXP＝“0”。

图29表示本发明的第二十二实施方式的存储电路的数据控制电路29。在图29中用相同的符号表示和图23中所示的第十七实施方式的部件具有相同功能的部件。本实施方式的数据控制电路29是通过把图23的电路改进为可应用到3端口的RAM实现的。也就是说，本实施方式的数据控制电路29是一种适用于3端口RAM的电路，其具有对应于只写端口的一个写入数据端子DI0<i>和对应于只读端口的二个读出端子DO1<i>、DO2<i>。

具体地，在第十七实施方式里(数据控制电路29)只带有一个由互斥的逻辑和电路31、逻辑积电路32、逻辑和电路35、逻辑积电路73、选择装置71以及第一触发器61组成的一个电路(以下你为“适用于读出数据的电路”)，在本实施方式里为了适应于读出数据DO<i>提供二个适用于读出数据的电路79A、79B以适应于读出数据DO1<i>、DO2<i>。各个适用于读出数据的电路79A及79B、互斥的逻辑和电路31A及31B、逻辑积电路32A及32B、逻辑和电路35A及35B、逻辑积电路73A及73B、选择装置71A及71B、选择器71c及71e、选择器71d及71f、第一触发器61A(FF1)及61B(FF2)以及控制值PF1及PF2分别对应于图23中的互斥的逻辑和电路31、逻辑积电路32、逻辑和电路35、逻辑积电路73、选择装置71、选择器71a、71b、第一触发器61(FF1)以及控制值PF。

此外，在两个互斥的逻辑和电路31A、31B和逻辑积电路62之间还设置了一个逻辑和(OR)电路80，从而当至少一个互斥的逻辑和电路31A、31B检测出任何故障数据时可以向逻辑积电路62发送控制值PF。

在本实施方式中，如图30中所示，以前面说明的某些其它实施方式中的相同方式通过连接多个图29的电路构成扫描路径。这里，可以采用图30(a)或30(b)中的任一种连接方法，并且可按任何次序构造扫描路径。

现对如上构造的数据控制电路29的动作作出说明。首先，在测试时刻通过对各个端口给出一个相同地址，(数据控制电路29)和单端口RAM的情况下一样执行测试。

对一对只读端口的故障测试结果存储在各个适用于读出数据电路79A、79B的各个触发器61A、61B。

如果一个读出数据端子检测出第一故障，PF1变成“1”，并且第一触发器61的输出Q1从“0”改变到“1”。

以相同的方式，如果只读端口的另一个读出数据端子DO2<i>检测出第一故障，PF2变为“1”，而且第一触发器61的输出Q2从“0”改变到“1”。

如果在CHDIR＝“0”的情况下在Q1或Q2中的一个从“0”改变到“1”之后检测出第一故障(即第二故障)，第一触发器61的数据输出端子Q0从“0”改变到“1”。

如果在CHDIR＝“1”的情况下由读出数据端子DO1<i>、DO2<i>中的一个检测出第一故障，PF变为“1”并且第二触发器64的数据输出端子Q0从“0”改变到“1”。

也就是说，在CHDIR＝“1”情况下检测出第一故障的时刻把控制数据从“0”改变到“1”，但是在CHDIR＝“0”的情况下检测出第二故障的时刻把控制数据从“0”改变到“1”。从而，有可能用图18中所示的相同动作执行冗余电路的适当切换。

图31表示本发明的第二十三实施方式的存储电路的数据控制电路29。在图31中用相同的符号表示和图12所示的第九实施方式里的部件具有相同功能的部件。本实施方式的数据控制电路29是通过把图12的用于控制存储单元的数据生成电路改进为可应用到3端口的RAM实现的。从而，它是对应于如图1、2和3带有列冗余度“1”的列冗余控制电路12设置的。在本实施方式里，它是准备用于具有一个只写端口和二个只读端口的3端口RAM的。

写入数据输入端子DI0<i>和存储电路的只写端口连接，而一对读出数据端子DO1<i>、DO2<i>分别和一对只读端口连接。

并且，在本实施方式里设置了一对互斥的逻辑和电路31A及31B、一逻辑积电路32、41和一个通过计算这些逻辑和以产生控制值PF的逻辑和电路81，来代替第九实施方式的互斥逻辑和电路31。

现对如上构造的数据控制电路29的动作作出说明。首先，在测试时刻，(数据控制电路29)通过对各个端口的地址信号给出一个相同的地址执行和单端口RAM情况下相同的测试。并且，如果通过至少一个只读端口检测出和期待值信号不同的任何值，互斥的逻辑和电路31A、31B的输出PF1、PF2中的一个改变到“1”并且从而逻辑和电路81的输出(控制值)PF变为“1”。

如果，在这个状态下，在CMPEN＝“1”、SM＝“1”、SINHDO＝“1”、FF-RESET＝“1”的时刻给出时钟信号T，则在触发器43里置“1”。也就是说，如果检测出任何故障，FF的输出Q从“0”改变到“1”。其它的动作和图12的电路的动作相同。以这种方式，(数据控制电路29)可以适当地执行3端口RAM的冗余切换。

图32(a)表示用图31所示的第二十三实施方式的数据控制电路29构造的一种扫描路径，以作为本发明的第二十四实施方式。本实施方式的数据控制电路29在访问存储单元阵列11的各个存储单元时不造成扫描路径的任何串行移位动作，从而不使用扫描路径的串行输入端子SID(以下称为SID)。因此，可以从SID端子输入测试数据TD。

在该情况下，用于常规动作的存储单元的写入数据可以从SID端子上给出。还可以提供SID端子的反向数据以作为测试数据TD。在该情况下，从SID端子向存储单元阵列11给出写入数据。

图32(b)表示用图31所示的第二十三实施方式的数据控制电路29构成的扫描路径，以作为本发明的第二十五实施方式。本实施方式的数据控制电路29在访问存储单元阵列11的各个存储单元时不造成扫描路径的任何串行移位动作，从而不使用扫描路径的串行输入端子SID(以下称为SID)。从而，可以从SID端子输入期待值信号EXP。尽管在本实施方式中SID端子数据是以反向的形式作为期待值信号EXP的，仍可以以本实施方式的一种变异提供SID端子的不反向数据。

此外，可以同时应用本实施方式的结构和图32(a)(第二十四实施方式)的结构。

图33表示本发明的第二十六实施方式的存储电路。图1中所示的第一实施方式的存储电路的意图是排除内部位线BL1至BL5的任一条中的故障，而本实施方式中的存储电路以一种方式构造为排除内部字线WL1至WL5中任一条的故障。也就是说，本实施方式的数据控制电路29借助和外部字线OWL1至OWL4连接的控制存储单元R11至R41控制选择器SEL1至SEL4，并且通过切换外部字线OWL1至OWL4和内部字线WL1至WL5之间的对应关系排除故障。在图33中符号91代表行冗余控制电路(ROW-RED-CTRL)，符号92代表选择器组而符号93代表控制存储单元组。

例如，在出现第二内部字线WL2本身上的任何故障(断线或短路)或者出现与第二内部字线WL2相连接的存储单元M21、M22、M23、…的任何故障的情况下，以一种方式切换选择器SEL1至SEL4以保持第一外部字线OWL1和第一内部字线WL1之间、第二外部字线OWL2和第三内部字线WL3之间、第三外部字线OWL3和第四内部字线WL4之间以及第四外部字线OWL4和第五内部字线WL5之间的对应，如图33中所示。该切换是通过分别把“0”、“1”、“1”、“1”写到控制存储单元R11、R21、R31、R41中完成的。

由于对存储单元阵列11的访问是从外部字线OWL1至OWL4上进行的，从外部观察不到和第二内部字线WL2有关的任何故障并且(存储电路)可以工作为仿佛它是没有故障的存储电路。

控制存储单元R11至R41可能带有也可能不带有复位功能。在不带有复位功能的情况下，通过当位线RBL1有效时从外部字线OWL1至OWL4分别向各个控制存储单元R11至R41写入“0”进行复位。在复位之后，所有的选择器切换到输入“0 ”侧上，从而分别建立了第一外部字线OWL1和第一内部字线WL1之间、第二外部字线OWL2和第二内部字线WL2之间、第三外部字线OWL3和第三内部字线WL3之间及第四外部字线OWL4和第四内部字线WL4之间的对应。

在复位之后，对存储单元阵列11进行测试，并且如果检测出任何故障，借助进行上面所说明的选择器切换排除故障。

至于控制存储单元R11至R41，它们可以是类似于单端口RAM的存储单元或者是电子可编程ROM存储单元中的一种。

各条字线和各条外部字线也包括用多条信号线构造的字线。例如，一个多端口RAM具有和多个端口的字线有关的信号线，并且这些信号线通称为字线WL或外部字线OWL。例如，在具有一个只写端口和二个读出端口的3端口RAM里，用至少3条信号线构成字线或外部字线。即使在这种情况下，基本功能仍保持不变。

图34表示本发明的第二十七实施方式的存储电路。图2中所示的第二实施方式的存储电路意图是排除内部位线BL1至BL5中任一条的故障，而本发明实施方式的存储电路以一种方式构造为排除内部字线WL1至WL5中任一条的故障。也就是说，本实施方式的存储电路借助和字线WL1至WL4连接的控制存储单元R11至R41控制选择器SEL1至SEL4，并且通过切换外部字线OWL1至OWL4和内部字线WL1至WL5之间的对应关系排除故障。

例如，在第二内部字线WL2本身上出现任何故障(断线或短路)或在和第二内部字线WL2相连接的存储单元M21、M22、M23…里出现任何故障的情况下，以一种方式切换选择器SEL1至SEL4以保持第一外部字线OWL1和第一内部字线WL1之间、第二外部字线OWL2和第三内部字线WL3之间。第三外部字线OWL3和第四内部字线WL4之间及第四外部字线OWL4和第五内部字线WL5之间的对应关系，如图34所示。该切换是通过分别把“0”、“1”、“1”、“1”写入到控制存储单元R11、R21、R31、R41里完成的。

在本实施方式里，如果在接通电源的时刻不幸地把“0”、“1”、“1”、“1”置到控制存储单元R11、R21、R31、R41里，如图34中所示控制存储单元R21不和任何一条外部字线OWL1至OWL4连接。并且，如果各个控制存储单元R11至R41不具备复位功能，不存在可把“0”置到控制存储单元R21中的装置。因此，没有办法完成冗余电路的任何适当切换。从而，在本实施方式里，各个控制存储单元R11至R41最好是带有复位功能的存储单元。但是，不需要固定的复位功能。例如，可以把存储单元本身设计成在接通电源时全部置成“0”。例如，通过改变晶体管的尺寸等把存储单元电路设计成对“0”、“1”是不对称的，在接通电源时可以把所有的存储单元置为“0”。

此外，在存储单元为可由光照射(紫外线)擦除的可编程ROM(UVEPROM)存储单元的情况下，通过光照射进行复位是可能的。

对复位之后的动作的说明将被略去，因为它们和图33所示的电路和动作相同。

图35表示本发明的第二十八实施方式的存储电路的数据控制电路29。图3所示的第三实施方式的存储电路的意图是排除内部位线BL1至BL5中任一条的故障，而本实施方式的存储电路以一种方式构造成排除内部字线WL1至WL5中任一条上的故障。也就是说，本实施方式的存储电路借助和内部字线WL1至WL5连接的控制存储单元R11至R41控制选择器SEL1至SEL4，并且通过切换外部字线OWL1至OWL4和内部字线WL1至WL5之间的对应关系排除故障。图35里的符号94代表逻辑积电路组。

例如，在第二内部字线WL2本身上出现任何故障(断线等)或在与第二内部字线WL2相连接的存储单元M21、M22、M23、…上出现任何故障的情况下，按一种方式切换选择器SEL1至SEL4以保持第一外部字线OWL1和第一内部字线WL1之间、第二外部字线OWL2和第三内部字线WL3之间、第三外部字线OWL3和第四内部字线WL4之间及第四外部字线OWL4和第五内部字线WL5之间的对应，如图34中所示。该切换是通过分别把“0”、“1”、“1”、“1”写到控制存储单元R1 1、R21、R31、R41中完成的。

控制存储单元R11至R41可能带有或者可能不带有复位功能。在不带有复位功能的情况下，通过在冗余允许信号线RED-EN上置“0”并且在依次启动外部字线OWL1、OWL2、OWL3、OWL4的同时从位线RBL1把“0”写到控制存储单元R11、R21、R31、R41来进行复位。

通过把“0”设置在冗余允许信号线RED-EN，使得固定外部字线OWL1至OWL4和控制存储单元R11至R41之间的对应关系成为可能。也就是说，因为建立了第一外部字线OWL1和第一控制存储单元R11之间、第二外部字线OWL2和第二控制存储单元R21之间、第三外部字线OWL3和第三控制存储单元R31之间及第四外部字线OWL4和第四控制存储单元R41之间的对应，和图34的电路相比更容易对控制存储单元本身的测试。

图36表示本发明的第二十九实施方式的存储电路的数据控制电路29。图4的第四实施方式的存储电路意图是排除内部位线BL1至BL5的任二条中的故障，而本实施方式的存储电路以一种方式构造成排除内部字线WL1至WL5的任二条中的故障。也就是说，本实施方式的数据控制电路29所带有的字线WL0至WL5(6位)要比外部字线OWL1至OWL4的位数(4位)多2位，并且通过3触点选择器SEL1至SEL4从3条字线(例如WL0、WL1、WL2)中选择连接到1位外部字线(例如OWL1)的信号。各个3触点选择器由两个控制存储单元控制的(例如SEL1由R11和R12控制)。

借助这种构造，有可能排除2条字线上的故障。

例如，在第二内部字线WL2及第三内部字线WL3的本身上出现任何故障(断线等)或在和第二内部字线WL2及第三内部字线WL3相连接的存储单元M21、M22、M23、…、M31、M32、M33、…里出现任何故障的情况下，按一种方式切换选择器SEL1至SEL4以保持第一外部字线OWL1和第“0”条内部字线WL0之间、第二外部字线OWL2第一内部字线WL1之间、第三外部字线OWL3和第四内部字线WL4之间及第四外部字线OWL4和第五内部字线WL5之间的对应，如图36中所示。该切换是借助把“0，1”、“0，1”、“1，0”、“1，0”写入到控制存储单元(R11，R12)、(R21，R22)、(R31，R32)、(R41，R42)里完成的。

在图36中，控制存储单元R11至R41可能带有或者可能不带有复位功能。在不带有复位功能的情况下，通过在顺序启动外部字线OWL1、OWL2、OWL3、OWL4的同时从位线RBL1、RBL2把“0”写入到控制存储单元R11至R41来进行复位。

图37的一种情况的具体化电路图，如第十三实施方式，图36中所示的第二十九实施方式的行冗余控制电路(ROW-RED-CTRL)91是用CMOS电路构造的。例如，如果如图36所示切换选择器SEL1至SEL4并且把“0，1”、“0，1”、“1，0”、“1，0”写到控制存储单元(R11，R12)、(R21，R22)、(R31，R32)、(R41，R42)里，在图36中字线WL2、WL3进入不连接状态并且可能变成一种不稳定电平。如果它们进入不稳定电平，RAM产生运行错误。

为了避免这种可能事件，在图37里对行冗余控制电路91增加了字线电平固定电路95。

例如，字线电平固定电路95是用3个晶体管构成的，即由控制存储单元R11控制的P沟道晶体管、由控制存储单元R32控制的P沟道晶体管和由来自控制存储单元R21和R22的“或非”逻辑输出控制的P的沟道晶体管。

当作为内部字线WL0至WL5的驱动器的反相器电路96的输入达到不和任一条外部字线OWL1至OWL4连接的状态时，这3个晶体管都进入ON状态，并且把该反相器电路96的输入固定到“1”。作为结果，字线固定在不活动值“0”上。这使得有可能避免RAM的任何操作错误。

图38是由采用行冗余控制电路91构造的带有行冗余功能的存储电路的总电路图。在图38里，符号97代表写入驱动器和读出放大器(以下简称为WD&SA)，而符号98是列选择器(COL-SEL)。相对于存储单元阵列11，WD&SA97和列选择器98按1∶1对应。

在图38里，只要涉及到控制存储单元R11至R41，WD&SA97的独立于不带有列选择器的各对位线RBL1、RBL2提供的。

从而，和一条位线RBL1有关的控制存储单元R11、R21、R31、R41的控制数据是从RED-DI1写入的，而和另一条位线RBL2有关的控制存储单元R12、R22、R32、R42的控制数据是从RED-DI2写入的。

尽管在图38中表示了另一条位线RBL2，在采用冗余度为“1”的行冗余控制电路(ROW-RED-CTRL)91的情况下(例如，图33、34、35)该信号是不存在的。

此外，尽管在图38中表示了由冗余允许信号线给出的信号，取决于例如如图33、图34、图36的类型的行冗余控制电路(ROW-RED-CTRL)91该信号是不存在的。

并且，尽管在图38中表示了复位信号RED-RESET，取决于例如采用图33、35、36的不带有复位功能的控制存储单元的类型的行冗余控制电路(ROW-RED-CTRL)91该信号是不存在的。

为了测试控制存储单元R11至R41，需要设置如图38中的读出放大器，当不是必须时可以去掉它。在这种情况下，输出信号RED-DO1、RED-DO2也是不需要的。

图39是一个总体结构图，表示本发明的第三十一实施方式的存储电路。在图39中，用相同的符号表示和图38中所示的第三十实施方式的部件具有相同功能的部件。本实施方式的存储电路是通过把用于图36所示的行冗余控制电路(ROW-RED-CTRL)91的带有行冗余功能的RAM改进成冗余度为“2”或更大而实现的。

为选择一对位线RBL1、RBL2设置了列选择器(COL-SEL2)101和列译码器(COL-DEC2)102。由于采用了这种机构，和图38的结构相比写入驱动器和读出放大器(WD&SA)97的数量减少了一个。

如图39中所示，在本实施方式里，对于位线RBL1、RBL2仅仅一个选择信号RED-COL-ADDR就够了。从而和图38相比，总数上减少了2条信号线。

图40表示本发明的第三十二实施方式的存储电路。在图40中用相同的符号表示和图39所示的第三十一实施方式的部件具有相同功能的部件。本实施方式的数据控制电路29是一个带有行冗余功能的RAM的总电路图，从而它也可以解决至少和字线有关的3个故障的情况。

在图39所示的第三十一实施方式里为一个行译码器(ROW-DEC)23设置了一个行冗余控制电路(ROW-RED-CTRL)91，而在本实施方式里为一个行译码器(ROW-DEC)23设置了多个(2个)行冗余控制电路(ROW-RED-CTRL)91。

因为一个行冗余控制电路(ROW-RED-CTRL)91可以排除和它连接的存储单元阵列11中的最多2条字线的故障，通过设置多个行冗余控制电路(ROW-RED-CTRL)也使得解决不少于3条字线的故障成为可能。具体地，对于各个行冗余控制电路91存在着64条各来自行译码器23的外部字线OWL(总共128条)以便排除每个行冗余控制电路91的内部字线WL的2个故障，各个行冗余控制电路91可以连接64+2＝66(条)线(总共132条线)。也就是说，在本实施方式里，排除132-128＝4(条)字线的故障是可能的。

尽管本实施方式是通过改进第三十一实施方式(图39)的电路实现的，也可以在第三十实施方式(图38)的电路的基础上进行这种改进。

图41表示本发明的第三十三实施方式的存储电路的行冗余控制的数据控制电路100。在图41中，用相同的符号表示和图11所示的第八实施方式的部件具有相同功能的部件。本实施方式的数据控制电路100表示例如第二十六实施方式(图33)的存储电路30和与其对应的数据控制电路100(用于控制存储单元的数据生成电路)之间的连接关系的电路图。

本实施方式的数据控制电路100带有期待值比较装置105，用于例如通过对4个读出数据端子DO<i>的各个值与期待值信号进行比较输出控制值PF，并且还带有和第八实施方式里所说明的相类似的逻辑和电路35信触以器33。

期待值比较装置105由如下面在第三十四实施方式、第三十五实施方式及第三十六实施方式中说明的比较装置106和与第八实施方式中所说明的相类似的逻辑积电路32所组成。

触发器33可能是异步复位型的或同步复位型的。

现对如上说明构造的数据控制电路100的动作作出说明。首先，用复位信号FF-RESET复位FF至0。

接着，比较装置106对期待值信号EXP和存储电路30读出数据端子DO<i>上的输出进行比较，如果不同则把“1”作为控制值PF输出。如果在该装态下在比较允许信号CMPEN为“1”时给出时钟信号T，则在触发器33中置“1”。即，如果检测出任何故障，触发器33的输出Q从“0”改变到“1”。

接着，参照图33和图38现对作为例子的图41整个电路的动作作出说明。

(1)首先，在图33中通过复位信号RED-RESET等手段对控制存储单元R11、R21、R31、R41复位。

(2)然后，在图41中通过复位信号FF-RESET等手段对数据控制电路100的触发器33复位。

(3)并且，(数据控制电路100)在图41中适当地控制期待值信号EXP、比较允许信号CMPEN、其规定的信号WE、SEL等等，并且在它每次测试和图33中第一内部字线WL1连接的各个存储单元M11、M12、M13、…时把来自图41中的触发器33的数据输出端子Q的数据(控制值PF)写到图33中对应的控制存储单元R11里。

(4)以这种方式(数据控制电路100)按次序切换字线WL2、WL3、WL4执行类似于上面(3)中的动作。

如上面所说明的那样，例如在第二内部字线WL2自身出现任何故障或与第二内部字线WL2相连接的存储单元M21、M22、M23、…出现任何故障的情况下，在该实施方式中把“0”、“1”、“1”、“1”写入到控制存储单元R11、R21、R31、R41中，如图33中所示。从而执行冗余电路的适当切换。

图42(a)表示一个用于图41中所示的第三十三实施方式的数据控制电路100里的比较装置106的一个例子(第三十四实施方式)。只用于检测所有位线上故障的本实施方式的比较装置106带有4个对应于所有读出数据端子DO<1>至DO<4>的互斥的逻辑和电路(EX.OR)31a至31d和一个逻辑积(AND)电路107。

在上面的结构里，例如在任何诸如内部导线WL0至WL5接地的短路故障情况下，所有的数据输出是和这些内部导线WL0至WL5的故障有关的。

在本实施方式里，在期待值信号EXP和各个数据输出DO<1>、DO<2>、DO<3>、DO<4>之间进行比较，并且当它们全部发现为不同时，控制值P1变为“1”。这使得有可能检测内部导线WL0至WL5的短路故障。

不必把所有的数据输出都做为比较的对象。例如，考虑到在DO<4>和DO<1>同时出现故障的情况下存在着字线WL0至WL5出现故障的高可能性时，可以略去和DO<3>及DO<2>有关的互斥逻辑和电路。以这种方式，可以减小电路尺寸。

图42(b)表示用于图41所示第三十三实施方式的数据控制电路100里的比较装置106的一个例子。在图42(b)中用相同的符号表示和图42(a)所示的第三十四实施方式的部件具有相同功能的部件。其意图是用于检测和图33中各条内部字线WL0至WL5相连接的存储单元的故障的本实施方式的比较装置106例如带有一个4输入逻辑和(OR)电路108，来代替图42(a)中所示的第三十四实施方式的逻辑积电路107。

在上面的结构里，在存储单元阵列11里的任一存储单元出现故障的情况下，仅仅对应的数据输出故障。

在本实施方式里，通过各个互斥的逻辑和电路31a至31d进行期待值信号EXP和各个数据输出值DO<1>、DO<2>、DO<3>、DO<4>之间的比较，并且当不只一个值不同时，控制值P1变为“1”。这使得有可能容易地检测存储单元M中的任何故障。

图42(c)表示用于图41所示第三十三实施方式的数据控制电路100里的比较装置106的一个例子(第三十六实施方式)。本实施方式的比较装置106带有一个互斥的逻辑和电路31，用于只检测离行冗余控制电路91的最远位置上连接的存储单元有关的读出数据端子DO<4>的故障，以考虑行冗余控制电路91和存储单元阵列11之间的连接导线。

在上面的结构里，在内部字线WL0至WL5断线的情况下故障点之外的所有存储单元失灵。因此，可以通过测试离行冗余控制电路91和行译码器23最远的存储单元检测断线故障。即，因为通过时离行冗余控制电路91最远的读出数据端子DO<4>的观察可以检测出离行冗余电路91最远的存储单元的故障，只有该数据输出(DO<4>)可用作图42(c)中所示比较的对象。

借助图42(c)的电路，还可以检测内部字线WL0至WL5接地短路的故障。当把该电路用在这种目的上时，不必把离行冗余控制电路91最远的数据输出作为比较的对象，任何数据输出诸如DO<1>等可用于比较。

如在图42(d)中也可以增加一个选择器用于对图42(a)、(b)、(c)的功能的选择。

图43表示本发明的第三十七实施方式的数据控制电路100的存储电路。在图43中用相同的符号表示和图18的第十三实施方式里的部件具有相同功能的部件。尽管类似于图18中所示第十三实施方式的电路，本实施方式的数据控制电路100略去在图18中的写入数据输入端子XDI<1>至XD<4>及选择器57，并且还包括第三十四实施方式至第三十六实施方式中的任一比较装置106以代替互斥的逻辑和电路31。

在本实施方式里，从外部向存储电路30的RED-COL-ADDR端子提供CHDIR信号。在CHDIR＝“1”的情况下选择图39和图36中的一条位线RBL1，而在CHDIR＝“0”的情况下选择另一条位线RBL2。

接着，对数据控制电路100的动作作出说明。首先，(数据控制电路100)用复位信号FF-RESET把第二触发器64及第一触发器61复位为“0”。在此，比较装置106把期待值信号EXP分别和存储电路30的读出数据端子DO<1>至DO<4>进行比较，如果发现它们不同时，把“1”输出为控制值PF。如果在这种状态下当比较允许信号CMPEN为“1”时给出时钟信号T，则把第一触发器61置为“1”并且它的输出数据变为“1”。换句话说，如果检测出第一故障，第一触发器61的输出数据Q1从“0”改变到“1”。

如果当第一触发器61的输出数据Q1为“1”时给出时钟信号T，则控制值PF为“1”并且比较允许信号CMPEN为“1”，则把第二触发器64置为“1”并且其输出数据Q0变为“1”。换句话说，如果检测出第二故障，第二触发器64的输出数据Q0从“0”改变到“1”。

第二选择器65在信号CHDIR为“0”时选择第二触发器64的输出而在CHDIR为“1”时选择第一触发器61的输出，以作为控制存储单元R11至R41的控制数据(图36)。

当把CHDIR固定为“1”使用时，可以进行类似于图41的电路动作，以允许排除和一条字线有关的故障。但是，当CHDIR固定在“1”不能靠动作排除故障的情况下，即涉及2条字线的故障的情况下，可以按如下的动作排除故障。这里，假定故障为字线的短路或断开，为了测试例如把列地址COL-ADDR固定在“0”。

下面通过参照图36和图39对图43的总电路的动作的一个例子作出说明。这里，为进行说明假设具有字线WL2和WL3的故障。

(1)在图36中，(数据控制电路100)通过诸如复位信号RED-RESET等手段对控制存储单元R11、R21、R31、R41、R12、R22、R32、R42复位。

(2)在图43中，对数据控制电路100的第一触发器61和第二触发器64复位。

(3)(数据控制电路100)适当地控制期待值信号EXP、比较允许信号CMPEN、其它规定的信号WE等，并且在图36为常规操作测试和第四内部位线WL4连接的存储单元(M41)。而且，在图43里(数据控制电路100)把第二触发器64的数据输出端子Q0的数据(控制值PF)写到图36的对应的控制存储单元R2里。

(4)在按WL3、WL2、WL1的次序切换目标字线即按R32、R22、R12的次序切换控制存储单元下执行和上面(3)中相同的动作。

借助上述动作，在判断出和内部字线WL3、WL2相关的存储单元M31、M21有故障之后控制数据改变到“1”。作为结果，把“1”、“1”、“0”、“0”写到R12、R22、R32、R42里。在这个阶段，分别地把第一外部字线OWL1第“0”条内部字线WL0连接，第二外部字线OWL2和第一内部字线WL1连接，第三外部字线OWL3和第三内部字线WL3连接，第四外部字线OWL4和第四内部字线WL4连接，并且排除第二内部字线WL2的故障。

(5)接着，复位数据控制电路100的第一触发器61。

(6)(数据控制电路100)适当地控制期待值信号EXP、比较允许信号CMPEN、其它的规定的信号WE等，在CHDIR＝“1”的状态下测试(图36)和第一外部字线OWL1连接的存储单元MO1，并且把第一触发器61的输出数据(控制值PF)写到对应的控制存储单元R11里。

(7)按OWL2、OWL3、OWL4的次序切换外部字线即按R21、R31、R41的次序切换控制存储单元并依次执行和(6)中相同的动作。

借助上述动作，在判断出存储单元M31有故障之后控制数据改变到“1”。作为结果，把“0”、“0”、“1”、“1”写到R11、R21、R31、R41里。在这个阶段，分别地，第一外部字线OWL1和第“0”条内部字线WL0连接，第二外部字线OWL2和第一内部字线WL1连接，第三外部字线OWL3和第四内部字线WL4连接，第四外部字线OWL4和第五内部字线WL5连接，并且排除第二内部字线WL2和第三内部字线WL3的故障。

图44表示本发明的第三十八实施方式的存储电路的数据控制电路100。在图44中用相同的符号表示和图19所示第十四实施方式的部件具有相同功能的部件。尽管和图19中所示的第十四实施方式的电路相类似，本实施方式的数据控制电路100略去了图19中的写入数据输入端子XDI<1>至XDI<4>及选择器57，并且还带有第三十四实施方式至第三十六实施方式中的一个比较装置106来代替互斥的逻辑和电路31。换句话说，数据控制电路100是利用一个逻辑和电路(OR)67代替第三十七实施实施方式的选择器65而构造的。并且，若把CHDIR设定为1，第二触发器64和第一触发器61都检测第一故障。和图44的电路尺寸相比，本电路的尺寸更小。

图45是带有冗余功能的存储电路的总图，在本实施方式里该存储电路同时应用了列冗余控制电路12和行冗余控制电路ROW-RED-CTRL。在图45里，融合了图17的电路和图39的电路。

如图45中所示，在列冗余控制电路12和行冗余控制电路91里都存在着由冗余允许信号线RED-EN给出信号的情况下，该冗余允许信号线RED-EN可以公共地和冗余控制电路12、91两者相连接。

当顺序地执行列冗余控制电路12和行冗余控制电路91的切换时，复位信号RED-RESET(RED-RESET-R、RED-RESET-C)独立地提供到各个冗余控制电路12、91上。

当只排除两方面的一方面的故障时，可以从公共的连接线上提供复位信号RED-RESET(RED-RESET-R、RED-RESET-C)。

图46表示本发明的第三十九实施方式的存储电路的数据控制电路100。在图46里用相同的符号表示和图18所示的第十三实施方式的部件具有相同功能的部件。在本实施方式的数据控制电路100里，同时应用了列冗余控制电路12和行冗余控制电路ROW-RED-CTRL。尽管和图18所示的第十三实施方式的电路相类似，但本实施方式的数据控制电路100和第十三实施方式的数据控制电路100的不同之处在于，选择器65的输出被提供到存储电路30的RED-DI端子并且比较允许信号CMPEN不仅提供到行冗余地址端子RED-ROW-ADDR上还提供到列冗余地址端子RED-COL-ADDR。

并且，在本实施方式里把图42(c)所示的第三十六实施方式的比较装置106应用到第三十七实施方式(图43)的行冗余控制电路上。

根据本实施方式，用于第四位写入数据输入端子DI<4>和读出数据DO<4>的数据控制电路100公共地用于列冗余控制电路12和行冗余控制电路91。这能减小电路尺寸。

图47的数据控制电路100具有和图46的电路相同的功能，但是采用逻辑和(OR)电路67来代替由信号CHDIR控制的选择器65，并且通过把CHDIR置定为“1”借助第二触发器64和第一触发器61一起检测第一故障。在本实施方式里，和图46的实施方式相比电路尺寸更小。

图48表示本发明的第四十实施方式的存储电路的数据控制电路100。在图48里用相同的符号表示和图46里的第三十九实施方式的部件具有相同功能的部件。在本实施方式的数据控制电路100里，对列冗余控制电路29和行冗余控制电路100都应用了类似于图46所示第三十九实施方式的电路，但是为减小电路尺寸把互斥的逻辑和电路31转用为行冗余控制电路100的期待值比较装置的一部分。

图48里的符号110是一个与互斥的逻辑和电路31连接的和存储电路30的各个写入数据输入端子DI<1>至DI<4>有关的部件，并且在把逻辑积(AND)电路用作为该部件的情况下构成了第三十四实施方式(图42(a))的比较装置106。另一方面，当把逻辑和(OR)电路用作为部件110时，构成了第三十四实施方式(图42(b))的比较装置106。

此外，在行冗余控制电路100里略去了对应于行冗余控制电路29的选择器57的选择器。

图49表示本发明的第四十一实施方式的存储电路的数据控制电路29、100。在图49中用相同的符号表示和图48所示第四十实施方式的部件具有相同功能的部件。尽管类似于图48所示的第四十实施方式的电路，本实施方式的电路以一种方式构造成把列冗余控制电路29的互斥的逻辑和电路31转用为行冗余控制电路100的期待值比较装置的一部分，并且还通过切换模式把一个(29X)列冗余控制电路29转用为行冗余控制电路100。可以通过借助来自外部的控制信号COL-ROW切换选择器111在该时刻完成模式切换。

依靠这种结构，有可能比图48的电路减小电路尺寸。

图50(a)表示本发明的第四十二实施方式的地址分配电路。本实施方式的地址分配电路是用于把地址分配信号ROW-ADDR给到带有在第三十实施方式(图38)里或第三十一实施方式(图39)里所说明的行冗余功能的存储电路的行译码器(ROW-DEC)23上。换句话说，和多条(4条)存储电路30的外部字线OWL1至OWL4相连接的用于按从OWL1至OWL4的次序分配这些外部字线的本实施方式的地址分配电路带有一个全循环串行数据输出电路115和一个译码器116，全循环串行数据输出电路115用于把全循环串行数据输出为具有基于一预置计算公式的某循环的伪随机数，译码器116用于根据全循环串行数据输出电路115的输出信息一个接着一个地指定外部字线OWL1至OWL4。

全循环串行数据输出电路115是一个2位串行移位寄存器(SR)，其带有借助左移位执行移入的一个SIL端子和借助右移位执行移入的一个SIR端子，并且来自规定的随机数生成逻辑电路组(未示出)的数据“01100”周期性地移入该电路里。作为结果，全循环串行数据输出电路115在右移位(SIR)的时刻按“00”-“10”-“11”-“01”的次序把2位数据给到译码器116，而在左移位(SIL)的时刻按“01”-“11”-“10”-“00”的次序把2位数据给到译码器116。

译码器116是一个2位输入4位输出的译码器，用于通过接收来自全循环串行数据输出电路115的2位数据按次序分配4条外部字线OWL1至OWL4，如图51所示它带有用于连接到全循环串行数据输出电路115的2位的输入端子AX0、AX1，用于和外部字线OWL1至OWL4 4位连接的输出端子X0、X2、X3、X1，用于变换的逻辑电路单元121，以及用于按输出端子X0、X2、X3、X1的次序重新排列来自逻辑电路单元121的4位信号的位次序改变线路122。

逻辑电路单元121是通用类型的，由4个反相器124a至124d和4个逻辑积(AND)电路125a至125d构成。这里，当按“00”-“01”-“10”-“11”的次序关于输入到输入端子AX0、AX1的值的数据时，逻辑电路单元121串行地从最右端的第一逻辑积电路125a至最左端的第四逻辑积电路125d输出值“1”。

位次序改变线路122在它接收到来自最右端上的第一逻辑积电路125a的值“1”时在(即对输入端子AX0、AX1给出值“00”时)在最左端的输出端子X0上输出数据，在它接收到来自逻辑电路单元121右起第二位置上的第二逻辑积电路125b的值“1”时(即对输入端子AX0、AX1给出值“01”时)在最右端的输出端子X1上输出数据，在它接收到来自右起第三位置上的第二逻辑积电路125c的值“1”时(即对输入端子AX0、AX1给出值“10”时)在右起的第三输出端子X2上输出数据，并且在它接收到来自逻辑电路单元121的最左端上的第四逻辑积电路125d的值“1”时(即对输入端子AX0、AX1给出值“11”时)在右起的第二输出端子X3上输出数据。

现对如上构造的地址分配电路的动作作出说明。当递增外部字线OWL1至OWL4即按OWL1-OWL2-OWL3-OWL4的次序对这些字线定址时，(地址分配电路)通过从SIR端子右移位在全循环串行数据输出电路115里执行移位“00110”。在这时，来自全循环串行数据输出电路115的地址(AX1、AX0)按“00”、“10”、“11”、“01”的次序改变。在十进制表达下，这意味着地址按NO.0、NO.2、NO.3、NO.1次序改变。当NO.0被指定时，第“0”条输出端子X0被启动；当NO.2被指定时，第二输出端子X2被启动；当NO.3被指定时，第三输出端子X3被启动；并当NO.1被指定时，第一输出端子X1被启动。

这里在本实施方式里第一外部字线OWL1和第“0”条输出端子X0连接、第二外部字线OWL2和第二输出端子X2连接、第三外部字线OWL3和第三输出端子X3连接、第四外部字线OWL4和第一输出端子X1连接，即使按X0-X2-X3-X1的次序分配地址，仍可以容易地按OWL1-OWL2-OWL3-OWL4的次序进行递增。从而，有可能利用全循环序列在对冗余电路的切换的RAM测试时施行有效测试。具体地，它产生减少测试信号和测试模式的效果。

当递减外部字线OWL4-OWL3-OWL2-OWL1的次序对这些字线定址时，(地址分配电路)通过从SIL端子左移位在全循环串行数据输出电路115里执行移位“01100”。在这时，由全循环串行数据输出电路115规定的地址(AX1、AX0)按“01”、“11”、“10”、“00”的次序改这。在十进制表达下，这意味着地址按NO.1、NO.3、NO.2、NO.0的次序改变。作为结果，实现了递减定址。当不需要递减定址时，不需要采用双向串行移位寄存器或双方扫描路径电路。

图52表示本发明的第四十三实施方式的地址分配电路。本实施方式的地址分配电路是一个对应于如在第三十二实施方式中(图40)说明的带有行冗余功能的存储电路的地址分配电路，并且采用一个4输入16输出型译码器作为译码器116。

这里，行地址ROW-ADDR是从两个(全循环串行数据输出电路)串行移位寄存器115a(SR1)、115b(SR2)提供高位地址(AX3，AX2)和低位地址(AX1，AX0)的。以一种方式把这2个串行移位寄存器构造成能够独立地控制移位运动。这2个串行移位寄存器可能是扫描路径电路。

高位地址(AX3，AX2)用于选择多个(4个)行冗余控制电路ROW-RED-CTRL-0至3中的一个。例如，分别地，当(AX3，AX2)为(0，0)时选择ROW-RED-CTRL-0，当(AX3，AX2)为(0，1)时选择ROW-RED-CTRL-1，当(AX3，AX2)为(1，0)时选择ROW-RED-CTRL-2，当(AX3，AX2)为(1，1)时选择ROW-RED-CTRL-3。换句话说，在本实施方式里，通过借助高位地址选择行冗余控制电路ROW-RED-CTRL并且控制和切换各个行冗余控制电路ROW-RED-CTRL，(地址分配电路)以一种方式进行控制以对各带有4条字线的4RAM组的各个RAM执行冗余电路的切换。

低位地址(AX1，AX0)用于在各个行冗余控制电路里的多条外部字线OWL1至OWL6中选择出一条字线。

(地址分配电路)通过从第一移位寄存器115a(SR1)的SIR端子的右移位移入全循环序列“00110”。这时，地址(AX1，AX0)按“00”-“10”-“11”-“01”的次序改变。

以相同的方式，(地址分配电路)通过从第二移位寄存器115b(SR2)的SIR端子的右移位移入全循环序列“00110”。这时，地址(AX3，AX2)按“00”-“10”-“11”-“01”的次序改变。

如果在由第一移位寄存器115a(SR1)全循环定址之后，用第二移位寄存器115b(SR2)重复更新地址的动作，地址(AX3、AX2、AX1、AX0)按如下变化：

(0，0，0，0)-(0，0，1，0)-(0，0，1，1)-(0，0，0，1)-(1，0，0，0)-(1，0，1，0)-(1，0，1，1)-(1，0，0，1)-(1，1，0，0)-(1，1，1，0)-(1，1，1，1，)-(1，1，0，1)-(0，1，0，0)-(0，1，1，0)-(0，1，1，1)-(0，1，0，1)

在十进制数下，这意味着地址以0-2-3-1-8-10-11-9-12-14-15-13-4-6-7-5的次序改变。译码器输出按X0，X2，X3，X1，X8，X10，X11，X9，X12，X14，15，X13，X4，X6，X7，X5的次序分配。

通过采用这种构造，变得有可能在对RAM的冗余电路切换测试时利用全循环序列施行有效地测试。具体地，它产生减少测试信号及测试模式的效果。

为了进行相反次序的定址，从SIL端子左移入全循环序列“00110”就行了。

可以按任何次序排列多个行冗余控制电路ROW-RED-CTRL。它们可能按图52中所示的由全循环序列生成的次序排列或者可能按高位地址的增加次序(ROW-RED-CTRL0，1，2，3)的次序排列。

图53表示本发明的第四十四实施方式的地址分配电路。在图53中用相同的符号表示和图50A所示的第四十二实施方式里的部件具有相同功能的部件。本实施方式的地址分配电路对应地应用在图7、8、9或10中所示的具有列冗余功能的存储电路里，这是一个和在第四十二实施方式(图50A)中所说明的译码器相同的2输入4输出译码器116(列译码器)。并且在译码器116和外部位线OBL1至OBL4之间连接了一个列选择器117。

在本实施方式里，当对外部字线OWL1至OWL4进行递增即按OWL1-OWL2-OWL3-OWL4的次序对这些字线定址时，(本地址分配电路)通过从SIR端子右移位执行把“00110”移位到全循环串行数据115里。这时，地址(AY1，AY0)按“00”、“10”、“11”、“01”的次序改变。在十进制表达下，这意味着地址按NO.0、NO.2、NO.3、NO.1的次序改变。通过列选择器117，当规定NO.0时第“0”个输出端子Y0被启动；当规定NO.2时第二输出端子Y2被启动；当规定NO.3时第三输出端子被启动；当规定NO.1时第一输出端子被启动。借助Y0选择OBL1；借助Y2选择OBL2；借助Y3选择OBL3并且并助Y1选择OBL1。

靠这种结构，变得有可能在对RAM进行冗余电路切换测试时可利用全循环序列施行有效的测试。

具体地，(本结构)产生减少测试信号及测试模式的结果。

当对外部字线OBL1至OBL4进行递减即按OWL4-OWL3-OWL2-OWL1的次序对这些字线定址时，(地址分配电路)通过从SIL端子左移位执行把“01100”移位到全循环串行数据输出电路115里。这时，地址(AY1，AY0)按“01”、“11”、“10”、“00”的次序改变。在十进制表达下，这意味着地址按NO.1、NO.3、NO.2、NO.0的次序改变。结果，实现了递减定址。当不需要递减定址时，不必采用任何双向串行移位寄存器或双向扫描路径电路。

(1)在第一实施方式、第二实施方式、第三实施方式、第四实施方式、第二十实施方式、第二十六实施方式、第二十七实施方式、第二十八实施方式和第二十九实施方式里，其中控制存储单元C11至C14是带有复位功能的，但也可以用不带复位功能的控制存储单元来代替。在该情况下通过当启动字线RWL1时从外部位线OBL1至OBL4向所有的控制存储单元R11至R41写入“0”进行复位。在复位之后，所有的选择器切换到输入“0”侧，从而分别建立了第一外部位线OBL1和第一内部位线BL1之间、第二外部位线OBL2和第二内部位线BL2之间、第三外部位线OBL3和第三内部位线BL3之间、第四外部位线OBL4和第四内部位线BL4之间的对应。

并且，在第二实施方式、第三实施方式等中，也可以采用不必明显带有复位功能的控制存储单元。例如，可以用这种方式设计存储单元本身使得在接通电源时所有的控制存储单元C11至C14可复位到“0”。例如，如果控制存储单元组17的各个控制存储单元C11至C14例如用晶体管尺寸的变化设计成对数据“0”、“1”是不对称的，在接通电源时控制存储单元C11至C14可以全部复位到“0”。

此外，控制存储单元C11至C14还可以用能由照射光(紫外线)擦除的可编程ROM(UVEPROM)存储单元构造。在本情况下，可以通过光照射进行复位。

况且，当采用不带有复位功能的存储单元作为第三实施方式里的控制存储单元C11至C14时，通过把“0”置在冗余允许信号线RED-EN上、把选择器组16的选择器SEL1至SEL4切换到“0”侧、启动字线RWL1并从外部位线OBL1至OBL4把“0”写到控制存储单元C11至C14里，从而对各个控制存储单元C11至C14的复位成为可能。

而且，当在第四实施方式里采用不带有复位功能的存储单元时，可以通过当字线RWL1、RWL2被启动时从外部位线OBL1至OBL4向控制存储单元C11至C14、C21至C24写入“0”进行复位。

(2)甚至为不具备各个实施方式里所说明的控制数据生成电路时，只要可获得某些控制数据的写入装置仍有可能通过利用列冗余控制电路或行冗余控制电路完成冗余电路的切换。

例如，通过应用对图45的RAM的扫描路径系统的测试电路，对存储单元阵列11的测试变为可能。根据该测试的结果，通过利用扫描路径可以把切换冗余电路的控制数据写入到列冗余控制电路和行冗余控制电路里。在这种情况下，RAM测试的扫描路径动作或写入控制数据变得复杂。从而，通过微控制器或微计算机可以进行这种测试及这种冗余电路的切换。通过用微控制器或微计算机的控制，使得应用高级RAM测试算法以及提高故障检测速度成为可能，并允许更适当地切换冗余电路。

根据本发明(图12、15、20、21、22、23、24、25、28、29、31)借助微控制器或微计算机还可以利用带有控制数据生成功能的扫描寄存器控制扫描路径系统的测试电路。

此外，有可能通过扫描路径读出控制存储单元C11至C14里的控制数据R并且压缩这个信息以便把它存储在微控制器或微计算机中的一个里的可编程ROM里。在接通电源时通过根据该ROM数据控制扫描路径并且把它重新写到控制存储单元C11至C14里，使得有可能在接通电源时不必进行任何复位而完成冗余电路的切换。

(3)尽管在图7中所示的第四实施方式里的显示了2条字线RWL1、RWL2，在采用例如图1、图2和图3的冗余度为1的列冗余控制电路12的情况下仅仅一条字线RWL1是足够的。

(4)尽管在图7中所示的第四实施方式里显示了冗余允许信号线RED-EN，根据例如如图1、图2、图4所示这种种类的列冗余控制电路12该信号是不存在的。

(5)尽管在图7中所示的第四实施方式里显示了复位信号线RED-RESET，取决于列冗余控制电路12的种类该信号可以不存在，例如在图1、图3或图4的电路里采用了不带有复位功能的控制存储单元。

(6)如果，在图11所示的第八实施方式里，通过检测内部位线BL1至BL4的断线故障进行冗余电路的切换，因此不存在需要对全部与内部位线BL1至BL4有关的存储单元M11至M15、M21至M25、M31至M35、…进行测试。例如，对于图1中的第一内部位线BL1只检测M31就够了，并且，一般地说，测检离各个选择器SEL1至SEL4最远的存储单元M31至M35就足够了。

(7)因为在图14中所示的第十实施方式和图15中所示的第十一实施方式里可以通过串行移位动作移入“0”完成复位。所以可以去掉输入复位信号FF-RESET的逻辑积电路41。当取消逻辑积电路41时，可能采用具有异步或同步复位功能的触发器46、61。

此外，在第十一实施方式里不需要用于从读出数据输出端子XDO<i>输出数据的第一触发器61的情况下，前级上的两个选择器51a、51b可被去掉。

(8)作为对第三十四实施方式至第三十六实施方式的改进，可以带有图42(a)、(b)、(c)的所有功能，如图42(d)所示，并且还可以增加一个选择器10q以对这些功能进行选择。

(9)尽管第四十实施方式被说明为是用第三十四实施方式(图42(a))或第三十五实施方式(图42(b))的比较装置106作为图48中的部件110构造的，但是也可以用图42(d)的比较装置106来构造。

(10)尽管在图50A中所示的第四十二实施方式是通过一个采用2位输入4位输出的例子以对应具有4条外部字线OWL1至OWL4的存储电路来说明的，但这不是受限制的。例如，也可以采用4输入16输出型的译码器以对应具有16条外部字线OWL1至OWL16的存储电路。例如，把“0001001101011110000”作为全循环序列。

尽管在一个中位移位寄存器里借助该全循环序列的移入而生成的地址按照“0000”-“1000”-“1100”-“1110”-“1111”-“0111”-“1011”-“0101”-“1010”-“1101”-“0110”-“0011”-“1001”-“0100”-“0010”-“0001”的次序改变，而对应于该地址次序译码器116的输出端子从左起按照X0、X8、X12、X14、X15、X7、X11、X5、X10、X13、X6、X3、X9、X4、X2、X1的次序排列，并且这使得有可能容易地执行递增和递减动作。

尽管本发明得到了详细的表示和说明，但上面的说明在各方面上是示意的并且是不受限制的。从而应该理解在不违背本发明的范围的前提下可以产生许多修改和变化。

Claims (27)

1.一种存储电路，包括：

由多个排列成矩阵形式的存储单元构成的存储单元阵列；

至少在所述存储单元阵列的行方向和列方向的一个方向上和多条内部连接线连接的多条外部连接线，用于从外部为所述存储单元阵列交换数据；以及

安置在所述存储单元阵列和所述外部连接线之间的冗余控制电路，用于在所述存储单元阵列里出现任何故障的情况下以一种方式至少补偿一个故障数据，

其中所述外部连接线的导线数被置为少于所述内部连接线的导线数，并且

其中所述冗余控制电路包括：

控制存储单元组，由数量和所述外部连接线一样多的控制存储单元构成，其存储一个二进制值，该二进制值把排列在一个方向一侧的所述外部连接线看作为来自具有所述故障数据的内部连接线，并且其存储另一个二进制值，该值把排列在另一个具有故障数据的内部连接线的一个方向一侧的所述外部连接线看作为边界；以及

选择器组，由多个分别和所述控制存储单元组的控制存储单元对应的选择器构成，根据存储在所述控制存储单元组里的值，其除具有故障数据的内部连接线和与所涉及的内部连接线处于对应关系的所述外部连接线之间的连接，把作为边界排列在具有故障数据的内部连接线的一个方向一侧上的和各外部连接线和与所涉及的外部连接线处于对应关系的各内部连接线连接起来，并且顺序地把作为边界排列在具有故障数据的内部连接线的另一方向一侧上的各外部连接线和在另一方向一侧上与所涉及的外部连接线处于对应关系的内部连接线相邻的其它内部连接线连接起来。

2.如权利要求1所定义的存储电路，其中所述控制存储单元组的所述控制存储单元的数据输入端子或者各自地和对应的所述外部连接线连接或者各自地和对应的所述内部连接线连接。

3.如权利要求1定义的存储电路，

其中所述控制存储单元组的所述控制存储单元的数据输入端子分别和对应于所述外部连接线的所述内部连接线相连接，被控制的所述选择器组的所述各个选择器和所述外部连接线相连接，并且

其中用于选择允许或不允许由所述控制存储单元组进行控制的开关部件分别被安置在所述控制存储单元组的所述各个控制存储单元和所述选择器组的所述各个选择器之间。

4.一种存储电路，包括：

由多个排列成矩阵形式的存储单元构成的存储单元阵列；

至少在所述存储单元阵列的行方向和列方向的一个方向上和多条内部连接线连接的外条外部连接线，用于从外部为所述存储单元阵列交换数据；以及

安置在所述存储单元阵列和所述外部连接线之间的冗余控制电路，用于控制在所述存储单元阵列里出现任何故障的情况下以一种方式补偿两个故障数据，

其中所述外部连接线的导线数被置为要比所述内部连接线的导数数少两条，并且

其中所述冗余控制电路包括；

由多个选择器构成的选择器组，用于分别地对和所述各条外部连接线相对应的各个3条连续相邻的所述内部连接线进行选择地切换；以及

由多个控制存储单元构成的控制存储单元组，用于以一种方式选择存储各条所述内部连接线的一个三进制值以便执行所述选择器组的所述各个选择器的切换控制。

5.如权利要求4所定的存储电路，其中所述控制存储单元组的所述控制存储单元的数据输入端子或者和对应的所述外部连接线连接或者和对应的所述内部连接线连接。

6.如权利要求1所定义的存储电路，其中所述控制存储单元组的所述控制存储单元是带着置位端子具有置位功能或者带着复位端子具有复位功能的控制存储单元；并且

所述控制存储单元的所述置位端子或所述复位端子和在所述存储单元阵列的行方向和列方向上控制其它内部连接线的译码器的多余端子连接。

7.如权利要求4所定义的存储电路，其中所述控制存储单元组的所述控制存储单元是带着置位端子具有置位功能或者带着复位端子具有复位功能的控制存储单元；并且

所述控制存储单元的所述置位端子或所述复位端子和在所述存储单元阵列的行方向和列方向上控制其它内部连接线的译码器的多余端子连接。

8.如权利要求4所定义的存储电路，

其中所述控制存储单元组的所述控制存储单元是带着置位端子具有置位功能或者带着复位端子具有复位功能的控制存储单元；并且

其中所述控制存储单元的所述置位端子或所述复位端子和专用译码器的控制端子连接。

9.一种为权利要求2中所表示的存储电路的各条所述外部连接线提供的存储电路的数据控制电路包括期待值比较装置，其用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较的结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值。

10.如权利要求9所定义的存储电路的数据控制电路，其还包括第一选择装置，用于对至少两个不同种类的信息即由所述期待值比较装置生成的所述控制值以及来自外部的要写到所述存储单元阵列的所述存储单元上的写入数据进行选择。

11.如权利要求10所定义的存储电路的数据控制电路，其还包括一个寄存器，用于存储由所述第一选择装置选择的一种信息。

12.如权利要求11所定义的存储电路的数据控制电路，其中所述第一选择装置以一种方式连接成对至少3种不同的信息即由所述期待值比较装置产生的控制值、来自外部的所述存储单元阵列的所述存储单元的写入数据以及来自和有关的数据控制电路相邻的其它数据控制电路的输出信息进行选择。

13.如权利要求8所定义的存储电路的数据控制电路，其还包括第二选择装置，用于对至少2种不同的信息即来自有关的数据控制电路里的所述寄存器的输出信息以及来自外部的测试数据进行选择。

14.一种为权利要求2中所表示的存储电路的各条所述外部连接线提供的存储电路的数据控制电路，包括

期待值比较装置，用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值；

第一选择装置，用于对至少2种不同的信息即由所述期待值比较装置产生的控制值以及来自所述存储单元阵列的所述存储单元的所述读出数据进行选择；

一个寄存器，用于存储由所述第一选择装置选择的信息；以及

第二选择装置，用于对至少2种不同的信息即来自所述寄存器的输出信息以及来自外部的要写到所述存储单元阵列的所述存储单元上的写入数据进行选择。

15.如权利要求14所定义的存储电路的数据控制电路，其中所述第一选择装置以一种方式连接为可对至少3种不同的信息即由所述期待值比较装置产生的所述控制值、来自所述存储单元阵列的所述存储单元的读出数据以及来自和有关的数据控制电路相邻的其它数据控制电路的输出信息进行选择。

16.一种为权利要求2中所表示的存储电路的所述各条外部连接线提供的存储电路的数据控制电路，包括：

期待值比较装置，用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值；

第一选择装置，用于对至少2种不同的信息即由所述期待值比较装置产生的控制值以及来自所述存储单元阵列的所述存储单元的读出数据进行选择；

第一寄存器，用于存储由所述第一选择装置选择的信息；以及

第二选择装置，用于对至少2种不同的信息即来自所述第一寄存器的输出信息以及来自外部的要写到所述存储单元阵列的所述存储单元上的写入数据；以及

第二寄存器，用于存储由所述第二选择装置选择的信息。

17.如权利要求16所定义的存储电路的数据控制电路，其中所述第二选择装置以一种方式构造成可对至少3种不同的信息即来自外部的要写到所述存储单元阵列的所述存储单元上的写入数据、来自所述第一寄存器的输出信息以及所述测试数据进行选择。

18.如权利要求16中所定义的存储电路的数据控制电路，其中所述第二选择装置以一种方式构造成可对至少3种不同的信息即来处有关的数据控制电路里的所述第一寄存器的输出信息、来自和有关的数据控制电路相邻的其它数据控制电路的输出信息以及来自外部的要写到所述存储单元阵列的所述存储单元里的写入数据进行选择。

19.一种为在权利要求5中所表示的存储电路的各条所述外部连接线提供的存储电路的数据控制电路，包括：

期待值比较装置，用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值；以及

控制数据生成装置，用于：当所述期待值比较装置所得到的结果为来自所述存储单元阵列的所述存储单元的读出数据与所述规定的期待值一致时向所述控制存储单元组的所述控制存储单元输出所述三进制数据的第一值；当所述期待值比较装置第一次所得到的结果为来自所述存储单元阵列的所述存储单元的读出数据与所述规定的期待值不一致时向所述控制存储单元组的所述控制存储单元输出所述三进制数据的第二值；以及当所述期待值比较装置第二次所得到的结果为来自所述存储单元阵列的所述存储单元的读出数据与所述规定的期待值不一致时向所述控制存储单元组的所述控制存储单元输出所述三进制数据的第三值。

20.如权利要求19里所定义的存储电路的数据控制电路，其中所述控制数据生成装置包括：

第一寄存器，其中存储所述期待值比较装置的输出信息；

不一致值输出装置，用于当存储在所述第一寄存器里的信息和所述期待值比较装置的输出信息都表示一个说明来自所述存储单元阵列的所述存储单元的读出数据和所述规定的期待值不一致时输出一个表示不一致的值；并且

第二寄存器，其中存储来自所述不一致值输出装置的输出信息。

21.如权利要求19里所定义的存储电路的数据控制电路，其还包括选择装置，用于对至少2种不同的信息即外部给出的或内部生成的测试数据及来自所述控制数据生成装置的输出信息进行选择。

22.一种为权利要求2中所表示的存储电路的所述的各个外部连接线提供的存储电路的数据控制电路，其还包括期待值比较装置，用于在所述存储电路以一种方式构造成可输出多个读出数据的情况下，通过比较来判断所述存储单元阵列的所述存储单元的所有读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值。

23.一种为权利要求5中所表示的存储电路的所述的各个外部连接线提供的存储电路的数据控制电路，其还包括期待值比较装置，用于在所述存储电路以一种方式构造成可输出多个读出数据的情况下，通过比较来判断所述存储单元阵列的所述存储单元的所有读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值。

24.一种在权利要求2里所表示的存储电路的所述存储单元阵列的所述存储单元的行方向上和列方向上和所述外部连接线连接的存储电路的数据控制电路，包括：

在存储单元阵列的行方向和列方向上的一个方向上和外部连接线连接的第一控制单元；以及

在存储单元阵列的行方向和列方向上的另一个方向上和外部连接线连接和第二控制单元，

其中所述第一控制单元包括：

期待值比较装置，用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值；以及

第一寄存器，用于存储来自所述期待值比较装置的输出信息和把该输出信息输出到所述外部连接线的一侧上，并且

所述第二控制单元包括第二寄存器，其用于存储来自所述第一控制单元的所述期待值比较装置的输出信息和把该输出信息输出到所述外部连接线的另一侧上。

25.一种在权利要求5里所表示的存储电路的所述存储单元阵列的所述存储单元的行方向上和列方向上和所述外部连接线连接的存储电路的数据控制电路，包括：

在存储单元阵列的行方向和列方向上的一个方向上和外部连接线连接的第一控制单元；以及

在存储单元阵列的行方向和列方向上的另一个方向上和外部连接线连接的第二控制单元，

其中所述第一控制单元包括：

期待值比较装置，用于通过比较来判断存储单元阵列的至少一个输出端口上的读出数据是否和规定的期待值不一致，并且根据比较结果产生一个给到所述控制存储单元组的所述控制存储单元的所述数据输入端子上的控制值；以及

第一寄存器，用于存储来自所述期待值比较装置的输出信息和把该输出信息输出到所述外部连接线的一侧上，并且

所述第二控制单元包括第二寄存器，其用于存储来自所述第一控制单元的所述期待值比较装置的输出信息和把该输出信息输出到所述外部连接线的另一侧上。

26.一种地址分配电路，其和权利要求1中所表示的存储电路的所述多个外部连接线连接，用于沿着所述存储电路从一端到另一端的方向顺序地分配所述外部连接线，它包括：

一个全循环串行数据输出电路，用于根据预置的操作公式把全循环串行数据输出为具有某循环的伪随机数；以及

一个译码器，用于根据来自所述全循环串行数据输出电路的输出信息顺序地分配所述外部连接线，

其中所述译码器包括：

输出位数规定的输出端子，它们根据从所述全循环串行数据输出电路输出的全循环串行数据的次序顺序地排列在从一端到另一端的方向上。

一个逻辑电路单元，用于把所述输入端子的所述输入位数值变换为所述输出端子的所述输出位数值；以及

在所述逻辑电路单元和所述输出端子之间连接的位次序改变装置，用于按照所述输出端子的次序重新排列来自所述逻辑电路单元的所述规定的输出位数的信号。

27.一种地址分配电路，其和权利要求4中所表示的存储电路的所述多个外部连接线连接，用于沿着所述存储电路从一端到另一端的方向顺序地分配所述外部连接线，它包括；

一个全循环串行数据输出电路，用于根据预置的操作公式把全循环串行数据输出为具有某循环的伪随机数；以及

一个译码器，用于根据来自所述全循环串行数据输出电路的输出信息顺序地分配所述外部连接线，

其中所述译码器包括；

输出位数规定的输出端子，它们根据从所述全循环串行数据输出电路输出的全循环串行数据的次序顺序地排列在从一端到另一端的方向上；

一个逻辑电路单元，用于把所述输入端子的所述输入位数值变换为所述输出端子的所述输出位数值；以及

在所述逻辑电路单元和所述输出端子之间连接的位次序改变装置，用于按照所述输出端子的次序重新排列来自所述逻辑电路单元的所述规定的输出位数的信号。

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