CN1158666C - 半导体存储器件 - Google Patents

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Abstract

一种半导体存储器件，其冗余存储单元阵列12A、12B配置在主存储单元阵列11A、11B行方向的一端部，在此二存储单元阵列间配置可切断位或列线的切断电路13A、13B。通过在冗余存储单元阵列的一端部配置列译码器15A、15B，可使主、冗余存储单元阵列用列线及列译码器，缩小了芯片面积。尤其是用一级PROM构成掩模ROM的冗余存储单元，能够不增加制造工序而缩小芯片面积。

Description

半导体存储器件
技术领域
本发明涉及掩模只读存储器(ROM)等半导体存储器件。
背景技术
以往，在掩模ROM中，利用熔丝构成用于保护故障存储单元的冗余存储单元。这种熔丝由多晶硅构成，而且，利用烧断或者不烧断熔丝，进行数据的存储。
但是，与由MOS晶体管构成的主存储单元相比，由熔丝构成的冗余存储单元在半导体芯片上占有较大的面积。此外，为了烧断熔丝，必须在该熔丝上施加高电压。
因此，如图46所示，以往的掩模ROM的平面布置图设定成将主存储单元阵列1和冗余存储单元阵列2配置在分开的地方。
为此，需要新增对地址进行译码，并选择冗余存储单元用的冗余译码器3，同时还需要新增用于将从冗余存储单元输出的数据送到读出放大器4中的总线5。
也就是说，以往的掩模ROM因在冗余存储单元中使用熔丝，所以有半导体芯片面积增大的缺点。
发明内容
本发明是为解决前述缺点而完成的半导体存储器件，其目的是在掩模ROM等半导体存储器件中，提供能缩小芯片面积的冗余存储单元的结构、芯片上的平面布置图、冗余电路和译码器等的电路结构和线条布局。
为达到前述目的，本申请第1发明的半导体存储器件，包括
主存储单元阵列，
行译码器，对前述主存储单元阵列的行进行选择，
冗余存储单元阵列，配置在前述主存储单元的列方向的一端、并且与前述主存储单元阵列共用位线或者列线，
切断电路，配置在所述主存储单元阵列和所述冗余存储单元阵列间，并根据需要将所述主存储单元阵列的位线和列线与所述冗余存储单元阵列的位线和列线接通或断开，以及
列选择开关，与前述冗余存储单元邻接配置，用于选择前述主存储单元阵列的列或者前述冗余存储单元阵列的列，
读出放大器，与前述列选择开关邻接配置，以及
冗余电路，用于选择前述冗余存储单元阵列的行，并根据需要借助于前述切断电路选择前述冗余存储单元阵列的行的动作、从前述冗余存储单元阵列的位线或列线断开前述主存储单元阵列的位线或列线。
此外，本发明的半导体存储器件是在第1发明的半导体存储器件中，还包括
偏置电路，配置在前述主存储单元阵列列方向的另一端，并根据需要将接地电位和偏置电位施加在前述主存储单元阵列的位线或列线上以及前述冗余存储单元阵列的位线或列线上。
此外，本发明的半导体存储器件是在第1发明的半导体存储器件中，
前述主存储单元阵列由只能完成读出操作的掩模ROM构成，前述冗余存储单元阵列由仅有一层多晶层的PROM构成。
此外，本发明的半导体存储器件是在第1发明的半导体存储器件中，
在前述冗余存储单元阵列中、配置在沿列方向邻接的前述冗余存储单元阵列的一对存储单元，共有源漏区域。
此外，本发明的半导体存储器件是在第1发明的半导体存储器件中，
前述冗余存储单元阵列的行方向的存储单元数是前述主存储单元阵列的行方向的存储单元数的整数倍。
此外，本发明的半导体存储器件是在第1发明的半导体存储器件中，
前述切断电路由MOS晶体管构成。
如上所述，按照本发明半导体存储器件具有下面效果。
第一，通过将冗余存储单元阵列配置于主存储单元阵列中列方向(或行方向)的端部。在主存储单元和冗余存储单元阵列之间配置切断位线或列线的切断电路，进而在冗余存储单元阵列的端部配置列译码器，因此，能在主、冗余存储单元阵列中共用一个列译码器，能缩小芯片面积。
在这种情况下，尤其是，若用一级PROM构成掩模ROM的冗余存储单元，就能同时形成主存储单元(MOS晶体管)的栅极和冗余存储单元(一级PROM)的浮置栅极，不增加制造工序，而能缩小芯片面积。
第二，通过将冗余存储单元阵列仅配置在主存储单元阵列中列方向(或行方向)的一端，可通过晶体管群连接行前置译码器的输出线和列前置译码器的输出线，控制该晶体管群的通、断，将行前置译码器的输出或列前置译码器的输出接入地址存储电路，由此，可实现主存储单元阵列的行保护和列保护。
由此，与为了能行、列保护而在主存储单元阵列的行、列方向的两端部配置冗余存储单元阵列的情况相比，能减小芯片面积。
附图说明
图1表示本发明的半导体存储器件的平面布置图。
图2表示本发明的半导体存储器件的一部分的平面图。
图3表示沿图2中III-III线的剖视图。
图4表示沿图2中IV-IV线的剖视图。
图5表示图2中一级PROM的等效电路图。
图6表示本发明的半导体存储器件的行译码器的电路图。
图7表示本发明的半导体存储器件的冗余电路的电路图。
图8表示本发明的半导体存储器件的列译码器的电路图。
图9表示本发明的半导体存储器件的存储单元阵列的电路图。
图10表示本发明的半导体存储器件的存储单元阵列的平面图形的图。
图11表示本发明的半导体存储器件的冗余单元的电路图。
图12表示本发明的半导体存储器件的冗余单元的电路图。
图13表示本发明的半导体存储器件的方框图。
图14表示图13中半导体存储器件的读出顺序图。
图15表示存储体的半导体存储器件的概念图。
图16表示存储体的半导体存储器件的概念图。
图17表示存储体式掩模ROM的等效电路图。
图18表示主存储单元阵列的一部分取出加以表示的图。
图19表示图18中存储单元阵列的平面图形。
图20表示主存储单元阵列单元和冗余存储单元阵列单元的电路图。
图21表示图20中存储单元阵列的平面图形。
图22表示列译码器单元、写入电路单元和读出电路单元的电路图。
图23表示冗余存储阵列的控制栅极选择电路的电路图。
图24表示保护主存储单元时的时序图。
图25表示行地址存储电路的电路图。
图26表示列地址存储电路的电路图。
图27表示电平移动器的电路图。
图28表示地址写入时的方框图。
图29表示地址写入时的顺序图。
图30表示写入模式检测电路的电路图。
图31表示在进行写入的状态电位图。
图32表示冗余控制电路的电路图。
图33表示地址校验的顺序图。
图34表示地址检测操作的图。
图35表示冗余控制电路的顺序图。
图36表示数据写入时的顺序图。
图37表示图13中列前置地址变换电路的电路图。
图38表示关于本发明的半导体存储器件的电源图。
图39表示本发明的半导体存储器件的方框图。
图40表示冗余控制电路的电路图。
图41表示图39中半导体存储器件的地址存储电路。
图42表示关于地址读出时的顺序图。
图43表示本发明的半导体存储器件的一部分的图。
图44表示本发明的半导体存储器件的方框图。
图45表示地址存储电路的图。
图46表示以往的半导体存储器件的平面布置图。
具体实施形态
下面，参照附图对本发明的半导体存储器件的实施例详细地进行说明。
实施例
(A)下面的实施例主要关于冗余存储单元的结构、芯片上的平面布置图、电路结构和线条布局。
图1表示与本发明的实施例相关的半导体存储器件的平面布置图。
行译码器10配置在两个主存储单元阵列11A和11B之间。即，两个主存储单元阵列11A和11B公用一个行译码器10。
将切断电路13A配置在主存储单元阵列11A和冗余存储单元阵列12A之间。切断电路13A是将主存储单元阵列11A和冗余存储单元阵列12A电气相连或断开的电路。关于切断电路13A的具体结构和操作，将在下面详细叙述。
同样，将切断电路13B配置在主存储单元阵列11B和冗余存储单元阵列12B之间。切断电路13B也是将主存储单元阵列11B和冗余存储单元阵列12B电气相连或断开的电路。关于切断电路13B有具体结构和操作，将在下面详细地叙述。
将主存储单元阵列11A、11B的行方向的宽度和冗余存储单元阵列12A、12B的行方向的宽度，设定成相同。
这里，在下面的全部说明中，将行方向和列方向定义如下。即，与主存储单元阵列的字线(或者冗余存储单元阵列的控制栅极)平行的方向作为行方向，与主存储单元阵列和冗余存储单元阵列的列线或者位线平行的方向作为列方向。
冗余电路14配置在冗余存储单元阵列12A和切断电路13A与冗余存储单元阵列12B和切断电路13B之间。冗余电路14是将故障存储单元置换成冗余存储单元并且对该冗余存储单元进行读出操作的电路。
列译码器15A配置成与冗余存储单元阵列12A邻接，列译码器15B配置成与冗余存储单元阵列12B邻接。
读出放大器16A配置成与列译码器15A邻接，读出放大器16B配置成与列译码器15B邻接。偏置电路17A配置成与主存储单元阵列11A邻接，偏置电路17B配置成与主存储单元阵列11B邻接。
焊接片18A和18B分别配置在与半导体芯片19相互对置的两个边缘部上。
在前述平面布置图所示的各方框的配置中，主存储单元阵列11A、冗余存储单元阵列12A、切断电路13A、列译码器15A、读出放大器16A和偏置电路17A共同连接多条位线(或者列线)。
同样，主存储单元阵列11B、冗余存储单元阵列12B、切断电路13B、列译码电路15B、读出放大电器16B和偏置电路17B也共同连接多条位线(或者列线)。
采用这种配置，则使冗余存储单元阵列12A和12B配置成接近于主存储单元阵列11A和11B，并且使主存储单元阵列11A和11B的行方向的宽度与冗余存储单元阵列12A和12B的行方向的宽度相等。
因此，如果将列译码器15A配置成邻接于冗余存储单元阵列12A，则主存储单元阵列11A和冗余存储单元阵列12A中能共用列译码器15A，在冗余存储单元阵列12A中不需要专用的列译码器。
同样，如果将列译码器15B配置成邻接于冗余存储单元阵列12B，则主存储单元阵列11B和冗余存储单元阵列12B中能共用列译码器15B，在冗余存储单元阵列12B中不需要专用的列译码器。
此外，在主存储单元阵列11A、冗余存储单元阵列12A、切断电路13A、列译码器15A、读出放大器16A和偏置电路17A中，共用连接多根位线(或者列线)，所以不需要用于将冗余存储单元阵列12A的存储单元的数据传送到读出放大器的新总线。
同样，在主存储单元阵列11B、冗余存储单元阵列12B、切断电路13B、列译码器15B、读出放大器16B和偏置电路17B中，共用连接多条位线(或者列线)。所以不需要用于将冗余存储单元阵列12B的存储单元的数据传送到读出放大器的新总线。
这样，采用本发明的平面布置图，则能对半导体芯片的缩小化做出贡献。
图2表示与本发明的实施例相关的半导体存储器件的一部分的平面图。
此外，在图2中，一般将斜线部分称为SDG(源极、漏极、栅极)区域。在这种SDG区域中，形成作为掩模ROM单元的假想接地线和列线的埋入n+区域，从而形成冗余存储单元阵列的字线(控制栅极)和源极、漏极区域。
图3表示沿图2中III-III线的剖视图，图4表示沿图2中IV-IV线的剖视图，图5表示一级PROM的等效电路图。
本发明在例如图1的半导体存储器件(尤其是掩模ROM)的冗余存储单元中使用“一级PROM”。
在半导体基片20上形成场效氧化膜21。在半导体基片20上还形成沿行方向延伸的多根字线(控制栅极)22。字线22由扩散层构成，并用规定间隔有规则地配置。
在字线22上配置多个浮置栅极23。浮置栅极23由含有杂质的多晶硅构成并具有丁字形状。
在浮置栅极23的一部分正下方的半导体基片20上形成晶体管沟道。在该沟道两端的半导体基片20中形成源、漏区域24A、24B。源、漏区域24A、24B由扩散层构成。
源、漏区域24A、24B连接到沿列方向延伸的多条位线(或者列线)25中。位线(列线)25由铝构成，也连接到主存储单元中。
此外，相互邻接的一级PROM(冗余存储单元)M1、M2共有源、漏区域24A、24B。
在冗余存储单元使用前述一级PROM的半导体存储器件中，特别在主存储单元是由MOS晶体管构成的掩模ROM的场合，因主存储单元的位线(或者列线)和冗余存储单元的位线(或者列线)可共用，所以主存储单元的列译码器和冗余存储单元的列译码器也能共用。
因此，不需要冗余存储单元阵列中专用的列译码器，能缩小半导体芯片的面积。
因利用第一层的多晶硅能同时形成主存储单元的栅极和冗余存储单元的浮置栅极，所以不会增加制造工序数、也不会增加费用。
图6表示本发明的半导体存储器件的行译码器的电路图。
例如，从8根PHWA群中选择1根，在被选中的1根PHWA上供给高电位VDD，在剩下的7根PHWA上供给低电位VSS。这里，从8根PHWB群中选择1根，当在被选中的1根PHWB上供给低电位VSS时，MOS晶体管A、B成导通状态，因而节点D的电位成为“H”电平并且规定的字线的电位也成为“H”电平。
在MOS晶体管A和MOS晶体管B中任何一个为导通状态的场合，通过电阻E将节点D连接到接地点，因而，与该节点D连接的字线的电位成为“L”电平。
MOS晶体管A和MOS晶体管B导通且PHWA为“L”电平时，字线的电位也成为“L”电平。
此外，PHWC群和PHWD群用于从多根字线中选择1根字线。26是主译码器。
图7表示本发明的半导体存储器件的冗余电路的电路图。
本发明涉及用于将与主存储单元阵列的1根字线连接的全部存储单元置换成冗余存储单元的冗余电路。
首先，对用于存储置换成冗余存储单元的地址的方法进行说明。从地址焊接片输入地址信号，在地址译码器中对该地址信号译码，并生成PHWA群等的信号。
在本发明中，为了将与主存储单元阵列中1根字线连接的全部存储单元置换成冗余存储单元，这里不使用指定列的地址信号。
选择置换与主存储单元阵列中1根字线连接的全部存储单元的冗余存储单元阵列的一行，并输入选择该行的地址信号。
将选择这些主存储单元阵列的字线的地址信号和选择冗余存储单元阵列的字线的地址信号，分别存储在冗余电路内具有的存储部分(例如，与冗余存储单元一样，也由一级PROM构成)ME中。
也就是说，电平移动电路B′向例如存储部分ME中规定的1根位线(存储单元的漏极)提供写入电位VPP。电平移动电路C′向例如存储部分ME中规定的1根字线(存储单元的控制栅极)提供写入电位VPP。
在漏极外加写入电位VPP的存储单元群A′中，将电子注入控制栅极也外加写入电位VPP的存储单元浮置栅极中，并将数据(地址信号)写入该存储单元中。
接着，对冗余存储单元的选择方法和数据存储方法进行说明。当从外部输入地址信号时，判断该地址信号的地址是否与存储部分ME中存储的地址相一致。如果地址信号的地址和存储部分ME中存储的地址一致，则节点D的电位成为“H”电平。
节点E的电位也成为“H”电平，电位移动器电路L输出写入电位VPP。利用列译码器CDE、选择冗余存储单元中多根字线中的一根。
因此，在冗余存储单元阵列中被选中的1根字线上，施加写入电位VPP。
此外，在冗余存储单元的行方向的大小是主存储单元的行方向的大小的2n倍的场合，在保护连接于主存储单元阵列的1根字线上的全部存储单元时，冗余存储单元阵列需要的行数为2n。
在这种场合，利用列译码器的CDE，选择冗余存储单元阵列的2n根字线。
如图8所示，在冗余存储单元阵列的规定的位线(或者列线)上，通过列译码器CDE′外加规定的电位并将数据存储在冗余存储单元中。
接着，对从冗余存储单元读出数据的方法进行说明。当从外部输入地址信号时，利用地址译码器对地址信号进行译码器并生成PHWA等。
例如，如果选择8根PHWA中的1根，则被选中的1根PHWA的电位(节点G)成这“H”电平。这里，电平移动电路C′的电源电位，在向冗余存储单元写入数据的阶段是写入电位VPP，但后来变成常规的电位VDD。
因此，晶体管I的字线的电位成为“H”电平，在将数据写入这个晶体管I中的场合(在将电子注入浮置栅极中的场合)，电流不在这个晶体管I中流动，在没将数据写入这种晶体管I中的场合(没将电子注入浮置栅极中的场合)，电流在这个晶体管I中流动。
同样，如果对连接于PHWB群和从选择地址的信号中作选择的信号线的A′群的全部晶体管进行写入，则A′群的全部晶体管中电流不流动，节点D成为“H”电平。
然而，当关于A′群的晶体管中至少有一个存在不进行数据的写入时，因在该晶体管中电流流动，所以节点D成为“L”电平。
当读出冗余存储单元的数据时，节点J为“H”电平，因而例如由切断电路将主存储单元阵列从读出放大器断开，从主存储单元阵列来的数据不被输出。
图9和图10表示本发明的半导体存储器件的存储单元阵列单元的结构。
图9画出表示主存储单元阵列、冗余存储单元阵列和切断电路的连接关系的电路图。图10画出表示主存储单元阵列、冗余存储单元阵列和切断电路的配置关系的线条布局。
因为冗余存储单元的行方向的大小设定成主存储单元的行方向的大小的8倍，例如，如果主存储单元阵列的列为64列、冗余存储单元阵列的列为8列，则主存储单元阵列的行方向的宽度与冗余存储单元阵列的行方向的宽度相等。
此外，使主存储单元阵列的列线和冗余存储单元阵列的列线共用，在主存储单元阵列和冗余存储单元阵列间配置切断电路。
这种切断电路，在将数据写入冗余存储单元中时，具有不外加写入电位VPP到主存储单元上的功能，同时在从冗余存储单元中读出数据时，具有不传送来自主存储单元阵列的数据的功能。
下面，对读出主存储单元的数据时的列译码器的动作简单地进行说明。例如，选择图8的信号线K时，一根位线B1就连接到读出放大器31中，在其两侧配置的两根列线C1、C2中一根连接到偏置电路32，另一根连接到接地点。
此外，在读出冗余存储单元阵列的数据时，因例如列线C1或者读出放大器列线C2与VSS连接，所以读出连接于列线C1和读出放大器列线C2间的冗余存储单元的数据。
[B]下面的实施例涉及仅用在行方向设置冗余存储单元方法，达到主存储单元的行方向和列方向的保护。
图11表示本发明的半导体存储器件的电路结构。
本发明利用仅在主存储单元阵列的列方向(或者行方向)的一端部设置的冗余存储单元阵列，进行对主存储单元阵列的行方向的存储单元的保护和列方向的存储单元的保护。
在下面的说明中，为简单起见，假设主存储单元阵列有4行4列，并且仅在主存储单元阵列的列方向的一端部形成冗余存储单元阵列。
四根列线COL1～COL4分别配置在主存储单元阵列41内、切断电路42内、冗余存储单元阵列43内和列译码器44内。
主存储单元阵列41由配置成4×4行列状且阈值不同的MOS晶体管构成。切断电路42由MOS晶体管构成。冗余存储单元阵列43由配置成4×1的行列状且阈值不同的一级PROM构成。列译码器44将四根列线COL1～COL4中被选中的1根连接到读出放大器45中。
主存储单元阵列41中四根字线WL1～WL4连接到行译码器46中。行译码器46能由例如NAND电路和反相器电路串联连接构成。将诸如行前置译码器的输出信号A1、A2、B1、B2输入到行译码器46中。行译码器46根据输出信号A1、A2、B1、B2选择一根字线，并将高电位VDD提供给所选择的一根字线上。
将行前置译码器的输出信号A1、A2、B1、B2也输入到行地址存储电路47中。
在主存储单元阵列41中存在出故障的存储单元的场合，将选择故障存储单元存在的行(字线)的行地址存储在行地址存储电路47中。
这里，在提供选择故障存储单元存在的行(字线)的输出信号A1、A2、B1、B2(行地址)的场合，行地址存储电路47输出“L”电平的输出信号。
因此，切断电路42的MOS晶体管全部处于截止状态，在主存储单元阵列41和冗余存储单元阵列43间断开列线COL1～COL4。
此外，在对行方向的存储单元进行保护时，晶体管群A是截止状态，晶体管群B设定成导通状态。
在主存储单元阵列41中存在故障存储单元的场合，当对行方向的存储单元进行保护时，将列前置译码器的输出信号CA1、CA2、CB1、CB2提供到列译码器44中，当对列方向的存储单元进保护时，将列前置译码器的输出信号CA1、CA2、CB1、CB2仅提供到列地址存储电路48中。
将选择故障存储单元存在的列(列线)的列地址存储在列地址存储电路48中。
这里，在提供选择故障存储单元存在的列(列线)的输出场合，列地址存储电路48输出“L”电平的输出信号。
因此，切断电路42的MOS晶体管全部处于截止状态，在主存储单元阵列41和冗余存储单元阵列43间断开列线COL1～COL4。
此外，在对列方向的存储单元进行保护时，晶体管群A成导通状态，晶体管B设定成截止状态。
接着，对前述半导体存储器件有动作进行说明。
首先，对行方向的存储单元的保护进行考察。现在假定将连接字线WL2的四个存储单元1-4置换成冗余存储单元。在这种场合，将选择字线WL2的输出信号A1、A2、B1、B2的数据存储在行地址存储电路47中。晶体管群A被设定成导通状态，晶体管群B被设定成截止状态。
当提供行前置译码器的输出信号A1、A2、B1、B2时，行地址存储电路47就判断是否输出信号A1、A2、B1、B2选择字线WL2。
在输出信号A1、A2、B1、B2选择字线WL2的场合，行地址存储电路47输出“L”电平的输出信号。因此，切断电路42的MOS晶体管全部成导通状态，在主存储单元阵列41和冗余存储单元阵列43间断开列线COL1～COL4。
因此，利用行译码器46选择字线WL2，将存储单元1～4的数据输出到列线COL1～COL4中，但因由切断电路42切断列线COL1～COL4，所以不会将该数据传送到读出放大器(注：在相应附图中缩略为“S/A”)45中。
另一方面，在冗余存储单元阵列的字线(例如冗余存储单元为一级PROM的场合的控制栅极)WR上外加“H”电平的电位，从而将冗余存储单元1～4的数据输出到列线COL1～COL4中。
将列前置译码器的输出信号CA1、CA2、CB1、CB2输入到列译码器44中，并仅将一根列线连接到读出放大器45中。因此，由读出放大器45仅放大被选中的列的数据并输出到外部。
接着，对列方向的存储单元的保护进行考察。现在假定将连接列线COL2的四个存储单元A-D置换成冗余存储单元。在这种场合，将选择列线COL2的输出信号CA1、CA2、CB1、CB2的数据存储在列地址存储电路48中。晶体管群A被设定成截止状态，晶体管群B被设定成导通状态。
当提供列前置译码器的输出信号CA1、CA2、CB1、CB2时，列地址存储电路48就判断是否输出信号CA1、CA2、CB1、CB2选择列线COL2。
在输出信号CA1、CA2、CB1、CB2选择列线COL2的场合，列地址存储电路48输出“L”电平的输出信号。因此，切断电路42的MOS晶体管全部成截止状态，在主存储单元阵列41和冗余存储单元阵列43间断开列线COL1～COL4。
另一方面，在冗余存储单元阵列的字线(例如冗余存储单元为一级PROM的场合的控制栅极)WR上外加“H”电平的电位，将冗余存储单元1～4的数据输出到列线COL1～COL4中。
将行前置译码器的输出信号A1、A2、B1、B2输入到列译码器44中，并仅将一根列线连接到读出放大器45中。因此，由读出放大器45仅放大被选中的行的数据并输出列外部。
也就是说，在对列方向的存储单元进行保护的场合，首先，输出来自冗余存储单元的列方向的四个数据，并用列译码器44(也许称为行译码器更确切)从中确定一行。
接着，对主存储单元阵列41中不存在故障单元的场合进行说明。
这种场合，因在行地址存储电路47中不存储行地址数据，并在列地址存储电路48中不存储列地址数据，所以行地址存储电路47和列地址存储电路48的输出信号通常同时为“H”电平。
因此，切断电路42的MOS晶体管全部为导通状态。也就是说，由行译码器46选中的字线上所接的存储单元的数据输出到列线COL1～COL4中。并仅将这些数据中由列译码器44选中的一个数据传送到读出放大器45中。
采用前述结构的半导体存储器件，则在同时达到行方向的存储单元的保护和列方向的存储单元的保护的场合，冗余存储单元阵列只需设置在主存储单元阵列的列方向的一端部或者行方向的一端部就已足够，不必设置在列方向的端部和行方向的端部双方上。
也就是说，例如前述实施例的场合，在保护行方向的存储单元时，可从冗余存储单元阵列读出行方向的存储单元的数据，并利用列译码器选择列进行置换。在保护列方向的存储单元时，可从冗余存储单元阵列读出列方向的存储单元的数据，将行前置译码器的输出信号输入到列译码器中，利用列译码器选择行进行置换。
因此，不会增大半导体芯片的面积，并能同时达到行方向的存储单元的保护和列方向的存储单元的保护。
图12示出的是本发明半导体存储器件的电路构成。
本发明与上述发明相同，做成为可以由仅仅设于主存储单元阵列列方向(或行方向)一端的冗余存储单元阵列，进行主存储单元阵列行方向存储单元的保护和列方向存储单元的保护。
以下说明中，为了简化，假定主存储单元阵列有4行和4列，冗余存储单元阵列仅仅形成于主存储单元阵列列方向一端。
4根列线COL1～COL4分别配置在主存储单元阵列41内、切断电路42内、冗余存储单元阵列43内和列译码器44内。
主存储单元阵列41由配置成4×4行列状、阈值不同的MOS晶体管构成。切断电路42由MOS晶体管构成。冗余存储单元阵列43由配置成4×1行列状、阈值不同的一级PROM构成。列译码器44将4根列线COL1～COL4地中选定的1根与读出放大器45连接。
主存储单元阵列41的4根字线WL1～WL4与行译码器46连接。行译码器46可以由例如NAND(“与非”)电路与反相电路串接的电路构成。行译码器46输入例如行前置译码器输出信号A1、A2、B1、B2。行译码器46根据输出信号A1、A2、B1、B2选择1根字线，给予该选定的1根字线高电位VDD。
行前置译码器的输出信号A1、A2、B1、B2还通过晶体管组A、B输入地址存储电路49。
主存储单元阵列41存在出故障的存储单元的时候，进行行方向保护时，地址存储电路49存储有对该故障存储单元所在行(字线)进行选择的行地址。
这里，提供的是对故障存储单元所在行(字线)进行选择的输出信号A1、A2、B1、B2(行地址)时，地址存储电路49输出“L”电平输出信号。
因而，切断电路42的MOS晶体管全部处于截止状态，在主存储单元阵列41与冗余存储单元阵列43之间切断列线COL1～COL4。
主存储单元阵列41存在故障存储单元的时候，进行行方向存储器单元保护时，将列前置译码器输出信号CA1、CA2、CB1、CB2提供给列译码器44，但进行列方向存储单元保护时，列前置译码器输出信号CA1、CA2、CB1、CB2仅仅提供给地址存储电路49。
主存储单元阵列41存在故障存储单元的时候，进行列方向保护时，地址存储电路49存储有对故障存储单元所在列(列线)进行选择的列地址。
这里，提供的是对故障存储器单元所在列(列线)进行选择的输出信号CA1、CA2、CB1、CB2(列地址)时，地址存储电路49输出“L”电平输出信号。
因而，切断电路42的MOS晶体管全部处于截止状态，在主存储单元阵列41与冗余存储单元阵列43之间切断列线COL1～COL4。
具体来说，本发明与上述发明相比，不同之处在于将对冗余存储单元进行选择用的行地址存储电路与列地址存储电路汇总为一个，来构成地址存储电路。
接下来说明上述半导体存储装置的动作。
首先考察对行方向存储单元的保护。现假定让冗余存储单元替换与字线WL2连接的4个存储单元1～4。这时，地址存储电路49存储有对字线WL2进行选择的输出信号A1、A2、B1、B2数据。
而且，如下面表1所示，晶体管组A、B设定为导通状态，而晶体管组C设定为截止状态。
提供给行译码器输出信号A1、A2、B1、B2的话，地址译码电路49判断输出信号A1、A2、B1、B2是否选择字线WL2。
输出信号A1、A2、B1、B2是选择字线WL2时，地址存储电路49便输出“L”电平输出信号。因而，切断电路42的MOS晶体管全部处于截止状态，在主存储单元阵列41与冗余存储单元阵列43之间切断列线COL1～COL4。
于是，由行译码器46选择字线WL2，将主存器单元1～4的数据输出给列线COL1～COL4，但由切断电路42切断列线COL1～COL4，因而此数据不送给读出放大器45。
另一方面，冗余存储单元阵列的字线(例如冗余存储单元为一级PROM时的控制栅极)WR加有“H”电平电位，冗余存储单元1～4的数据输出给列线COL1～COL4。
此后，如表1所示，晶体管组B、C处于导通状态，而晶体管组A处于截止状态。
而且，列前置译码器的输出信号CA1、CA2、CB1、CB2输入至列译码器44，只将1根列线与读出放大器45连接。因而，由读出放大器45仅仅放大所选定列数据，输出至外部。
接下来考察对列方向存储单元的保护。现假定让冗余存储单元替换与列线COL2连接的4个存储单元A-D。这时，地址存储电路49存储有对列线COL2进行选择的输出信号CA1、CA2、CB1、CB2数据。
如表1所示，晶体管组A、C设定为导通状态，晶体管组B设定为截止状态。
提供给列前置译码器输出信号CA1、CA2、CB1、CB2的话，地址存储电路49判断输出信号CA1、CA2、CB1、CB2是否选择列线COL2。
输出信号CA1、CA2、CB1、CB2是选择列线COL2时，地址存储电路49便输出“L”电平输出信号。因而，切断电路42的MOS晶体管全部处于截止状态，在主存储器单元阵列41与冗余存储单元阵列43之间切断列线COL1～COL4。
另一方面，冗余存储单元阵列的字线(例如冗余存储单元为一级PROM时的控制栅极)WR，加有“H”电平电位，冗余存储器单元1～4的数据输出给列线COL1～COL4。
行前置译码器的输出信号A1、A2、B1、B2输入给列译码器44，只将1根列线与读出放大器45连接。因而，由读出放大器45仅仅放大所选定行数据，输出至外部。
具体来说，对列方向存储器单元进行保护时，首先从冗余存储单元输出列方向的4个数据，在这当中由列译码器(称为行译码器可能更确切)44确定一行。
接下来说明主存储器单元阵列41不存在故障存储单元的情况。
这时，如表1所示，晶体管组B、C设定为导通状态，而晶体管组A设定为截止状态。
而且，地址存储电路49未存储行地址数据和列地址数据，所以地址存储电路49的输出信号总是“H”电平。
因而，切断电路42的MOS晶体管全部处于截止状态。也就是说，与行译码器46选择的字线连接的存储单元的数据输出至列线COL1～COL4，这些数据当中仅有列译码器44选定的一个数据送给读出放大器45。
                                    表1
    行方向保护     列方向保护 主存储单元阵列读出时
行检出时 行保护读出时 列检出时 列保护读出时
晶体管组A   导通     截止   导通     导通     截止
晶体管组B   导通     导通   截止     截止     导通
晶体管组C   截止     导通   导通     导通     导通
按照上述构成的半导体存储器件，同时完成对行方向存储单元和对列方向存储单元的保护时，冗余存储单元阵列只要设于主存储单元阵列列方向一端或行方向一端即可，不需要设于列方向端部和行方向端部两处。
具体来说，在例如上述实施例的场合，对行方向存储单元进行保护时，可以从冗余存储单元阵列读出行方向主存储单元数据，由列译码器选择列来进行替换。而对列方向存储单元进行保护时，可以从冗余存储单元阵列读出列方向主存储单元数据，将行前置译码器的输出信号输入至列译码器，由列译码器选择行来进行替换。
因而，可以在半导体芯片面积不增大的情况下，同时完成对行方向存储单元的保护和对列方向存储单元的保护。
[C]以下实施例主要涉及芯片上的平面布置图、电路结构和线条布局。
图13示出本发明半导体存储器件的框图。
本实施例中以掩模ROM为前提。而且，为了简化以下说明，假定主存储单元阵列在行方向有32单元，在列方向有64单元，有4个I/O端子。
而且，行保护和块保护的基本单位大小与此前的实施例相同，行替换时为1根字线(64单元)，块替换时为行方向2单元、列方向16单元。
首先说明该半导体存储器件的结构。
主存储单元阵列51A、51B、51A′、51B′由多个阈值随有没有数据存储而不同的MOS晶体管构成。冗余存储单元阵列52A、52B、52A′、52B′由多个阈值随有没有数据存储而不同的一级PROM构成。按照这种结构，可以使主存储单元阵列的列线与冗余存储单元阵列的列线共用，而且使列译码器也共用，因而可以使主存储单元阵列与冗余存储单元阵列接近，有利于半导体芯片的缩小。
主存储单元由MOS晶体管构成，冗余存储单元由一级PROM构成时，MOS晶体管的大小与一级PROM的大小有所不同，因而可以将一级PROM的行方向大小设定为MOS晶体管行方向大小的2n倍。
例如，如本实施例所示，一级PROM行方向大小设定为MOS晶体管行方向大小的8位，一个主存储单元阵列在行方向配置32单元的时候，若一个冗余存储单元阵列在列方向配置4单元的话，冗余存储单元阵列列间距是主存储单元阵列列间距的8倍，所以冗余存储单元阵列行方向宽度与主存储单元阵列行方向宽度是一致的。
主存储单元阵列51A、51B、51A′、51B′与冗余存储单元阵列52A、52B、52A′、52B′之间配置有位线列译码器53、53′和切断电路54、54′。
主存储单元阵列51A、51B、51A′、51B′的列数比冗余存储单元阵列52A、52B、52A′、52B′的列数多，因而，位线列译码器53、53′具有减少主存储单元阵列51A、51B、51A′、51B′列数，与冗余存储单元阵列52A、52B、52A′、52B′连接的功能。
切断电路54、54′具有在向冗余存储单元阵列52A、52B、52A′、52B′的存储器单元写入数据时，和从该存储单元读出数据时，在主存储单元阵列与冗余存储单元阵列之间切断列线的功能。
行译码器55、55′具有根据行主前置译码器56和行前置译码器57的输出信号，对主存储单元51A、51B、51A′、51B′的字线进行选择的功能。
列译码器58具有根据列前置译码器60的输出信号，对列线进行选择的功能。读出放大器59具有放大从主存储单元或冗余存储单元读出的数据的功能。读出放大器59的数据由输出电路输出至外部。
行地址存储电路61、61′存储对主存储单元阵列的故障行进行选择的信号，比较此信号与行主前置译码器56和行前置译码器57的输出信号，一致时输出“L”电平输出信号。
列地址存储装置63、63′存储对主存储单元阵列的故障块进行选择的信号，比较此信号与行主前置译码器56和列前置译码器60的输出信号，一致时输出“L”电平输出信号。
选择电路62、62具有根据行地址存储电路61、61′或列地址存储电路63、63′的输出信号，在冗余存储单元阵列的多个控制极当中选择1个的功能。
地址变换电路64、64′具有根据列地址存储电路63、63′的输出信号，在冗余存储单元阵列多个控制极当中选择1个的功能，并且具有根据行前置译码器57或列前置译码器60的输出信号，控制列译码器58的功能。
冗余控制电路65、冗余写入标志电路66和SGV/D译码器67具有生成规定控制信号，提供给规定电路的功能。
图14示出图13半导体存储器件的读出时序。
输入至地址引脚的地址信号由地址锁存起动信号ALE信号的下降沿锁存，该地址信号分别提供给行主前置译码器56、行前置译码器57，列前置译码器60和SGV/D译码器67。
行前置译码器57的输出为A1、A2、B1、B2、SG1～SG4。这里，选择例如SG1的话，只有SG1处于“H”电平，SG2～SG4全部处于“L”电平。
这样，使A1和A2中某一个、B1和B2中某一个和SG1～SG4中某一个为“H”电平，对字线进行选择。
图15示出当对主存储单元阵列字线进行选择时将主存单元阵列分成4个存储块的例子。
具体来说，主存储单元阵列在例如列方向上有64单元，而且在列方向上分成存储块1～4。每个存储块有16单元。
如表2所示，存储块的选择是通过采用RA1、RA2、RB1、RB2四个信号的逻辑进行的。
                       表2
    RA1     RA2     RB1     RB21
  存储块1     H     L     H     L
  存储块2     H     L     L     H
  存储块3     L     H     H     L
  存储块4     L     H     L     H
图16示出当对主存储单元阵列的字线进行选择时进一步将主存储单元阵列的存储块分成多个存储体的例子。
具体来说，1个存储体在例如列方向上有4单元，行方向上有2单元。
如表3所示，存储体的选择是对SG1～SG4四个信号取逻辑，并采用SGU、SGD来进行的。SG1～SG4是用来对列方向上的4单元进行选择的，SGU，SGD则用来对行方向上的2单元进行选择。
                        表3
    RA1     RA2     RB1     RB21
  存储体1     H     L     L     L
  存储体2     L     H     L     L
  存储体3     L     L     H     L
  存储体4     L     L     L     H
图17示出的是图15和图16所示存储体式掩模ROM的等效电路。
每个存储体在列方向有4单元，在行方向有2单元。各存储体之间交替配置有位线BIT0～BIT3和列线COL1～COL4。
各存储体所选定的存储单元的数据读出至位线BIT0～BIT3。列线COL1～COL4上加有接地电位VSS或偏置电位，通过加在这种列线COL1～COL4上的电位对存储体进行选择。
主存储单元阵列在行方向上有32单元时，行方向上存储体个数为16，位线根数为8根。因而，可从所选定的8个存储单元当中读出8个数据。
如表4所示，字线的选择是通过对A1、A2、B1、B2的4个信号取逻辑来进行的。
                  表4
    A1     A2     B1     B21
    WL1     H     L     H     L
    WL2     H     L     L     H
    WL3     L     H     H     L
    WL4     L     H     L     H
如表5所示，在各存储体行方向2单元中对1单元的选择是通过SGU和SGD两个信号进行的。
           表5
    存储单元     SGU     SGD
    a′     H     L
    a     L     H
(选择WL1时)
接下来参照图17说明存储器单元的选择方法和读出数据的方案。
首先，利用A1、A2、B1、B2四个信号，选择字线WL1，将字线WL1设定为“H”电平，而且别的字线WL2～4设定为“L”电平。
而且，给予例如列线COL1以接地电位，给予列线COL2以偏置电位。因此，仅仅是配置于位线BIT1与列线COL1之间的存储单元处于可读出状态。
而且，SG1设定为“H”电平，SGU设定为“L”电平，SGD设定为“H”电平的话，圈出的MOS晶体管便处于导通状态，选择存储单元b。
因而，存储单元b的数据读出至位线BIT1。
向存储单元b写入数据时(存储数据“1”时)，该存储单元b的阈值设定得较高，字线WL1上即便加有“H”电平电位，存储单元b也未进入导通状态。因而，位线BIT1电位预先确保预充电的“H”电平电位，就可将数据“1”读出至位线BIT1。
而存储单元b未写入数据时(存储数据“0”时)，该存储单元b的阈值设定得较低，字线WL1加有“H”电平电位的话，存储单元b便处于导通状态。因而，位线BIT1的电位经过列线COL1变为“L”电平电位(接地电位VSS)，数据“0”就读出至位线BIT1。
图18突出示意的是主存储单元阵列的局部，图19示出的是在半导体基片上形成图18电路时的平面图案。
位线BIT1、BIT2和列线COL1、COL2、COL3分别由例如铝构成，SG1线、SGU线、SGD线和各字线WL1～WL64分别由例如硅化钨构成。此外，其它部分由埋进半导体基片中例如埋入n+扩散层构成。
选择存储单元b，并且将数据“0”存储至存储单元b时，存储单元b处于导状态，位线BIT1电位下降，数据“0”可读出至位线BIT1。
表6示出图18和图19的掩模ROM中所选择的存储单元同SG1、SGU、SGD各信号电位和列线COL1、COL2电位的关系。
                                  表6
存储单元     SG1     SGU     SGD     WL1   COL1   COL2
    a     H     H     L     H   Vss   偏压
    b     H     L     H     H   Vss   偏压
    c     H     L     H     H   偏压   Vss
    d     H     H     L     H   偏压   Vss
图20示出的是主存储单元阵列部分和冗余存储单元阵列部分的电路结构。图21示出在半导体芯片上形成图20电路时的平面图案。图22示出的是列译码器部分，写入电路部分和读出电路部分的电路结构。
另外，信号(例如CC1～CC4)后面加有R/L这类标记。这种R/L意味着当芯片上的存储单元阵列分左侧和右侧时(例如图13中以51A、51B为左侧，51A′、51B′为右侧)，能以各自的信号独立控制左侧存储单元阵列和右侧存储单元阵列。
主存储单元阵列71内交替配置有沿列方向延伸的列线COL0～COL8与位线BIT0～BIT7。冗余存储单元阵列74内也配置有沿列方向延伸的列线COL9～COL8与位线BIT0、BIT2、BIT4、BIT6。
主存储单元阵列71与冗余存储单元阵列74之间配置有位线列译码器72与切断电路73位线到译码器72具有从8根位线当中选择4根位线的功能。切断电路73具有对冗余存储单元75进行数据写入和读出时，在主存储单元阵列和冗余存储单元阵列之间切断列线COL0～COL8的功能。
列译码器76具有从4根位线当中选择1根位线，并且从9根列线选择3根列线的功能。偏压译码器77具有根据信号CC1R/L～CC4R/L，将偏压源提供的偏置电位提供给规定列线，并向剩下的规定列线提供接地电位的功能。
读出放大器采用差分式放大器，通过检测出位线BL1或列线CL1电位变化，读出存储单元数据。
写入电路78具有向冗余存储单元写入数据时给予位线以写入电位VPP的功能。写入电路78还具有向冗余存储单元写入数据时切断读出放大器(差分式)与列线的功能。
上述结构的半导体存储器件中，冗余存储单元的列线与主存储单元的列线是共同的。这里，写入电路78的SRDER/L在从主存储单元阵列的存储器单元读出数据时变为“H”电平，而向冗余存储单元写入数据时和从冗余存储单元读出数据时变为“L”电平。
另外，通过向图30数据写入模式检测电路的焊接片(焊盘)提供所需电位，识别数据写入的信号WCE变成“H”电平。
接下来说明向冗余存储单元写入数据。
首先，切断电路73的MOS晶体管设定为全部处于截止状态。这是为了防止写入电位VPP加在主存储单元上。
由写入电路78，切断列线CL1与读出放大器，并且给予列线CL1以写入电位VPP，给予列线CL2以接地电位Vss。而且，WCE为“H”电平，偏压译码器77的晶体管全部截止。
由列译码器76选择相邻的2列，对这2列中的某一列提供写入电位VPP，对另一列提供接地电位Vss。选择冗余存储单元阵列74的控制栅极CON1～CON4中的任意一个，给予写入电位。
例如选择CON1，并且在列线COL0上施加写入电位VPP，列线COL1上施加接地电位的话，电子便注入冗余存储单元75的浮置栅极，写入数据。
接下来说明从主存储单元阵列读出数据。
首先，切断电路73的MOS晶体管设定为全部处于导通状态。
由写入电路78切断列线CL1与读出放大器，连接位线BL1与读出放大器。而且，通过偏压电路和偏压译码器77，对列线CL1～CL3提供偏压电位或接地电位。
通过列译码器72、76，选择相邻的2列，对这2列中的某一例提供偏压电位，对另一列提供接地电位Vss。选择主存储单元阵列71的字线WL1～WL4中的任意一根，给予高电位。
例如选择字线WL1，并且在列线COL0上施加偏压电位，在列线COL1施加接地电位，SG1、SGU设定为“H”电平，SGD设定为“L”电平的话，便选择存储单元a和存储单元a的数据读出至位线，送至读出放大器。
接下来说明从冗余存储单元阵列读出数据。
首先，切断电路73的MOS晶体管设定为全部处于截止状态。
通过写入电路78连接列线CL1与读出放大器，切断位线BL1与读出放大器，对列线CL2提供接地电位。由列译码器76选择相邻2列，将这2列中的某一列与读出放大器连接，并对另一例提供接地电位VSS。而且，选择冗余存储单元阵列74的控制栅极CON1～CON4中任意一个，给予高电位。
例如选择控制栅极CON1，并且列线COL0与读出放大器连接，列线COL1施加接地电位的话，选择存储单元75，将存储单元75的数据读出至列线COL0，送至读出放大器。
表7汇总示出对存储单元进行数据写入和读出时各信号的电平。
                             表7
SROE R/L CC1 CC2 CC3 CC4 CD1 CD2 CL1  CL2  CL3   BL1 COL0  BIT0  COL1 BIT1 COL2
数 主据 存读 储出 单元 HHHH H   L   L   LL   H   L   LL   L   H   LL   L   L   H H   LH   LL   HL   H Vss  急   浮动  S/A急   Vss  浮动  S/A浮动 Vss  急    S/A浮动 急   Vss   S/A Vss   S/A   急急    S/A   VssVss   S/A  急急    S/A  S/A
  冗数余据存读储出单元 L Vss       S/A
  冗数余据存写储入单元 L VPPDVss      (数据“1”)浮动
另外，冗余存储单元的控制栅极由埋入n+扩散层构成，因而电阻值和电容值较大。因此，沿例如埋入n+扩散层，在半导体基片上形成线状硅化钨(WSi)层，不过也可以使这种埋入n+扩散层与硅化钨层短接。
本实施例中，冗余存储单元阵列上的位线数设定得比主存储单元阵列上的位线数少，因而容易进行上述埋入n+扩散层(控制板)与硅化钨层的短接。
图23示出的是一列冗余存储单元阵列的控制栅极选择电路。
图20电路中，主存储单元阵列行方向8单元与冗余单元阵列行方向1单元对应。因此，当对主存储单元阵列的一行进行保护时，冗余存储单元阵列中需要8行。
因而，为了对主存储单元阵列的一行进行保护，冗余单元阵列需要控制8个控制栅极。因此，将对主存储单元阵列行方向邻接的8个存储单元进行译码的信号CC1～CC4(图22)、SGU、SGD(图20)取入控制栅极选择电路，控制对控制栅极的替换。
图24示出对主存储单元进行保护时的顺序。
首先，将选择主存储单元阵列的保护行的地址写入地址存储用PROM。接下来，为了正确地将该地址写入该PROM，进行检验。具体来说，当选择主存储单元阵列的保护行的地址末写入该PROM时，就再次执行写入直到正确写入为止。
确认地址写入的话，将该地址数据写入冗余存储单元。接下来，为了正确地将该数据写入冗余存储单元，进行检验。具体来说，当该地址数据未写入冗余存储单元时，就再次执行写入直到正确写入为止。
接着重复这种写入动作，直到全部地址及其数据写入结束为止。
接下来，简单说明将对主存储单元阵列保护行或保护块进行选择的地址写入地址存储用PROM的方法。
行地址存储电路输入指定行方向地址的信号A、B、SG、RA、RB。列地址存储电路还输入指定列方向地址的信号CA、CB、CC和进行列(块)选择的行主地址RA、RB。
图25示出行地址存储电路，图26示出列地址存储电路。
各地址存储电路接入12根信号线(其中仅5根是“H”电平)。地址存储用PROM写入故障地址时，对存储单元控制栅极提供高电位(例如6V)。
这里，采用如图27所示的电平移动器。通过在这种电平移动器的电源VPP上加高电位，使得电平移动器的输出信号为高电位。
图28表示写入时的方框图。
12根译码线作为输入线输入到行、列地址存储电路。即，行地址存储电路中，使用列前置译码器的输出CA、CB、CC，而不使用行前置译码器的输出A、B、SG。这样一来，没有必要对行前置译码器的输出信号设置电平移动器。
图29表示地址写入时的时序图。图30表示写入方式检测电路。
利用预定电位加给写入方式检测电路的焊接片，使测试信号上升，识别地址写入的信号WAE变为“H”(高)电平。由于该信号WAE变为“H”电平。故如图28所示，地址写入时信号种类变为“常规时”。
接着，通过地址锁存起动信号的下降沿，锁存应保护的存储单元的地址，及指定行、列用左右各2个，合计8个的地址存储单元群的地址。指定该地址存储单元群的译码器的输出为WFA1、WFA2、WFB1，WFB2。
如表8所示，在VPPG1、VPPG2、VPPD上分别加上6V、3V、8V。
                               表8
  地址存储用单元写入时   地址锁存时   数据存储用单元写入时     读出时
    VPPG1VPPG2VPPDVDD     6V3V8V3V     3V3V3V3V     3V6V8V3V     3V3V3V3V
这里，一旦CE从“H”电平变为“L”电平，则只有根据列前置译码器及行主译码器的输出所选择的线变为“H”电平，该“H”电平的电位通过图27的电平移动器，变为6V。由此，图25及图26中只有地址存储电路存储的存储单元的栅极设定为6V。
接着，CE成为“L”电平，经延迟电路延迟200ns后，所选的WFA、WFB变为“H”电平。该WFA、WFB的译码输出也具有图27所示的电平移动器，因此，VPPD变为8V。
为了使电位加给EPROM的漏极的时间比加给栅极的时间迟，故插入延迟电路，这样，一个地址存储单元群的漏极上加有VPPD。
图31为处于写入状态的电位图。
在该例中，同时对5个单元写入。由于地址写识别信号WA为“H”电平，故通过图32的控制电路，VGN变为“L”电平，VPPD的电位不会传给检测电路。利用图29的时序，应保护的地址全部存入。
下面，说明地址校验。
图33表示地址校验的时序。与地址写入时一样，一旦图30中写入方式信号检测电路的焊接片上加上电位，地址校验信号WCAC就变为“H”电平。
如上述表8所示，VDD加给VPPG1、VPPG2、VPPD。通过地址锁存起动信号的下降沿，锁存先前存储的保护存储单元的地址。
如图34所示，一旦锁存，前置译码器的输出就输入到地址存储单元。
图35表示冗余控制电路的时序。
在图32的冗余控制电路中，一旦ALE为“L”电平，VGN就变为中值电位。开始检测行冗余。图34表示这种工作状态。由于VGPR为“L”电平，故对与地址存储用单元共接的漏极产生预充电。作为举例，这里，假定对A1、B1、S61、RA1、RB1产生写入。其中，一旦A1、B1、SG1、RA1、RB1为“H”电平，且其它全为“L”电平，即不管哪个PROM都没有电流流动，故公共连接的漏极电位变为“H”电平。
另一方面，输入不同地址情况下，如当A2为“H”电平，A1为“L”电平时，以A2为栅极的PROM由于阈值低，故流过电流，其共接漏极电位变为“L”电平。再有，没有充分写入的PROM，也由于起动，流过电流，而使公共连接的漏极变为“L”电平。
这里，若VGPR从““L”电平变“H”电平，就停止预充电，共接漏极为“H”电平时输出“L”电平，共接漏极为“L”电平时输出“H”电平。
该输出输入到图13框图所示的NAND电路。该输出全为“H”电平时，也即写入行地址存储用单元的地址与输入地址不一致时，或写入地址存储用单元的PROM中阈值没有完全变为“H”电平时，输出信号SRDRR/L变为“L”电平。
该信号输入到图32中冗余控制电路，使VGPCR/L变为“L”电平，开始检测块(列)冗余。检测方法与行方向的相同。
另一方面，写入地址存储用单元的地址与输入地址一致，使用行冗余时，SRDRR/L变为“H”电平。该信号若输入到图32中冗余控制电路，则VGPCR/L不会变为“L”电平，不检测块冗余。
如上所述，检测行和块冗余。输出信号通过图13的逻辑进行赋于冗余时，该逻辑输出SRDER/L变为“H”电平，不进行赋于冗余时，SRDER/L变为“L”电平。
这里，SRDE之后接有R/L，就存在于行译码器左侧(I/O1，I/O2)和右侧(I/O3，I/O4)的主存储单元阵列而言，该R/L是为了能分别保护(赋予冗余)各存储单元等。
因此可见，输入与存储于地址存储用单元的地址相同的地址，且SRDER/L为“L”电平时进行写入，相反，SRDE为“H”电平时，不进行写入。
下面，说明数据的写入。
图36表示数据写入时的时序。
与地址写入相同，通过对图30写入方式信号检测电路的焊接片A～C施加预定电位，使数据写入信号WCE变为“H”电平。
如上述表8所示，分别对VPPG1、VPPG2、VPPD、VDD加给3V、6V、8V、3V。
然后，以启用保护地址的地址锁存起动信号ALE的下降沿进行锁存，因与地址写入时所存储的地址一致，故进行与地址校验时相同的动作，SRDE的信号变为“L”电平。
如图13中方框图所示，与冗余存储单元阵列邻接具有行用和列用2个地址存储电路，行和列的各地址存储电路的输出，输入到NAND电路。当2个地址存储电路的输出都为“H”电平，即存入地址存储用单元的地址与输入地址不一致时，上述NAND电路的输出RW1为“L”电平。另一方面，行或块(列)中某方地址存储电路的输出为“L”电平时，即进行赋予冗余时，RW变为“H”电平。
该RW信号输入图23中冗余存储单元控制栅控制电路，用CCiL/R及SGU/D的信号，使一个控制栅变为高电平。冗余存储单元控制栅控制电路，因具有图27中的电平移动器，故控制栅的“H”电平成为VPPG2。
在行冗余中，列选择与主存储单元的列选择相同进行。
图37表示图13中列前置地址变换电路64、64′的结构。
常规读出时及行冗余单元读出时，SRDCR/L信号为“L”电平，故输出列前置译码器的输出信号CA、CB、CC。
块冗余单元读出时，SRDCR/L信号为“H”电平，故输出A、B、SG。这些输出信号CAiR/L、CBiR/L输入到译码器，CCiR/L输入控制栅选择电路，进行列方向选择。
列前置地址变换电路的输出也具有图27中的电平移动器，“H”电平的输出成为VPPD。通过这种列方向选择，进行冗余存储单元的选择。
如图36时序所示，输入地址后，地址引脚上加有保护存储单元的数据。
此时，若CE为“L”电平，则先前加给的数据ADj为“H”时，经图22中写入电路78，CL1变成VPP，而且通过列译码器76，一个冗余存储单元的漏极变为VPP，进行写入。ADi为“L”电平时，VPP未施加给冗余存储单元的漏极，故不写入。通过这种操作，大冗余存储单元写入预定的数据。
接着，对写入冗余存储单元的数据进行验证，并在数据全部写入之前不断重复再写入。
从冗余存储单元读出数据的方法是，输入地址，用该地址访问主存储单元阵列中预定存储单元，同时，地址存储电路检测地址。
该方法与地址校测时所述方法相同。这里，赋予冗余时，切换为选择冗余存储单元。数据单元的选择方法，与数据写入时的存储单元的选择方法相同。
但是，数据写入时，列线接入VPPD，而数据读出时，列线接入读出放大器。
冗余存储单元的选择虽比主存储单元的选择迟缓，但因冗余存储单元的访问时间短，故能防止从冗余存储单元读出数据变慢的问题。
但是，如图38所示，在结束验证之后，通过接合线使VPPG1、VPPG2、VPPD、VDD的捍接片连接于一个VDD焊接片，常规动作时，使得只有VDD加给VDD焊接片。
图39表示本发明半导体存储器件的方框图。
在该实施例中以掩模ROM为前提。下面，为简化说明，设定主存储单元阵列在行方向上有32个单元，在列方向上有64个单元，并具有4个I/O端子。
首先，说明该半导体存储器件的结构。
该实施例，与上述实施形态相比，其不同点在于将行和列地址存储电路合并成一个作为地址存储电路，且通过切断电路将行和列前置译码器相连。
主存储单元阵列51A、51B、51A′、51B′，由根据有无数据存储而阈值不同的多个MOS晶体管构成。冗余存储单元阵列52A、52B、52A′、52B′，由根据有无数据存储而阈值不同的多个一级PROM构成。按照这种结构，主存储单元阵列和冗余存储单元阵列的列线共用，且列译码器也可共用，这是为了使主存储单元阵列与冗余存储单元阵列靠近，从而能有助于缩小半导体的芯片。
在用MOS晶体管构成主存储单元，用一级PROM构成冗余存储单元的场合，由于MOS晶体管的大小和一级PROM的大小不同，故可将一级PROM的行方向的大小设定为MOS晶体管的行方向大小的2n倍。
例如，象该实施例那样，在将一级PROM的行方向的大小设定为MOS晶体管的行方向大小的8倍，而且一个主存储单元阵列的行方向上配置32个单元的情况下，若一个冗余存储单元阵列的行方向上配置4个单元，则冗余存储单元阵列的列的间距为主存储单元阵列的列的间距的8位，这是为了使冗余存储单元阵列的行方向的宽度与主存储单元阵列的行方向的宽度一致。
在主存储单元阵列51A、51B、51A′、51B′和冗余存储单元52A、52B、52A′、52B′的周围，配置有位线列译码器53、53′及切断电路54、54′。
位线列译码器53、53′，由于主存储单元阵列51A、51B、51A′、51B′的列数比冗余存储单元阵列52A、52B、52A′、52B′的列数多，故具有减少主存储单元阵列51A、51B、51A′、51B′的列数，与冗余存储单元阵列52A、52B、52A′、52B′相连接的功能。
在将数据写入冗余存储单元阵列52A、52B、52A、52B′的存储单元中时，或从该存储单元读出数据时，切断电路54、54′具有在主存储单元阵列与冗余存储单元阵列之间切断列线的功能。
行译码器55、55′具有根据行主前置译码器56及行前置译码器57的输出信号，选择主存储单元51A、51B、51A′、51B′的字线的功能。
列译码器58具有根据列前置译码器60的输出信号，选择列线的功能。读出放大器59具有放大从主存储单元或冗余存储单元读出的数据的功能。读出放大器59的数据由输出电路输出到外部。
地址存储电路70、70′对选择主存储单元阵列中出故障的行或块的信号进行选择，并将该信号与行主前置译码器56及行前置译码器57、或行主前置译码器56及列前置译码器60中输出信号进行比较，一致时输出“L”电平的输出信号。
选择电路62、62′具有根据地址存储电路70、70′的输出信号，选择冗余存储单元阵列中多个控制栅极中的一个的功能。
地址变换电路64、64′具有根据地址存储电路70、70′的输出信号，选择冗余存储单元中多个控制栅极中的一个的功能，同时具有根据行前置译码器57、57′的输出信号控制列译码器的功能。
切断电路71、72根据是调换主存储单元阵列中行方向还是调换列方向，或根据是否将数据写入冗余存储单元中，或根据是从主存储单元阵列读出数据还是从冗余存储单元阵列读出数据，来确定通及断。
冗余控制电路65，冗余写入标志电路66及SGV/D译码器67，具有生成预定控制信号供给预定电路的功能。
图40表示冗余控制电路，图41表示地址存储电路，图42表示图39中半导体存储器件的读出时序。
在本实施例中，与上述实施形态相比，其不同特征在于，将行地址存储电路与列地址存储电路合并成一个作为地址存储电路；设有用于切换行和列前置译码器的输出信号，并提供给地址存储电路的切断电路。
这里，阐述地址读出方法。
如图42中读出时序所示，使ALE从“H”电平变为“L”电平后，VGN变为中值电位，VGRR/L变为“L”电平，故检测地址存储用单元。此时，GR为“H”电平，GC为“L”电平，故行方向保护用地址输入到地址存储用单元。由此，检测行方向的存储单元。
这里，当进行赋予行冗余时，SRDRR/L的信号仍为原来的“H”电平，所以由图40的电路将VGPR/L固定于“H”电平，不检测块冗余。
另一分，当不进行赋予行冗余时，SRDRR/L的信号变为“L”电平，因而图40的电路检测块(列)冗余。此时，GR为“L”电平，GC为“H”电平，故列方向保护用地址等于存入地址存储用单元。由此，对列方向存储单元进行保护。
图41中地址存储用单元，与图25中地址存储用单元相比，若不同点在于，具有栅极输入GR、GC信号的PROM。由此，区别行和块。
在上述实施例中，冗余存储单元阵列靠近主存储单元阵列的列方向配置，故主存储单元和冗余存储单元的阵列可共用列译码器。
然而，在下面的实施例中，冗余存储单元阵列与主存储单元阵列配置在相互隔开的位置上，且在主存储单元和冗余存储单元阵列中分别设置列译码器，下面就该情况进行说明。
在该实施例中，虽有必要分别构成主存储单元阵列的列译码器和冗余存储单元阵列的列译码器，但如图43所示，选择冗余存储单元的译码器，也可仅选择接于冗余存储单元源极的位线。对列线没有必要译码，故可共接于VSS。
因此，电阻不接入冗余存储单元的源极，改善了写入特性，缩短了写入时间。且，该列线，没有必要每单元都设置，也可每两单元设置一根。因此，可缩短冗余存储单元阵列中列方向的长度。直至现在，由于在每个I/O上调整的列栅极处于独立状态，故能将冗余存储单元阵列仅用于一个I/O，能增加可保护的单元数。
图44表示本发明半导体存储器件的方框图。
在该实施例中，冗余存储单元阵列可完成行、块、及列的保护。地址存储用单元与上述实施形态相同，其结构能存储行、列地址两者。
行保护及块保护的基本单位的大小，与上述所有实施形态的相同，行保护时，字线为一根(64个单元)，块保护时，行方向为2个单元，列方向为16个单元。列保护时，行方向为一个单元，列方向为64个单元。
在本实施例中，冗余存储单元阵列，I/O0、I/O1用的有2个、I/O2、I/O3用的有2个。另一大的差别在于，在主存储单元阵列与冗余存储单元阵列之间未配置切断电路，一旦变为冗余模式，就借助读出放大器前面的晶体管进行切换。
地址读出方式与先前地址存储电路共用型的相同，块冗余检测时也同时检测列冗余。时序与图42的时序相同。
如图45所示，地址存储用单元仅增加2个单元，以便区别列保护时邻接列方向的单元。行保护时及块保护时，因为不用SGU、SGD选择，2个单元同时写入。列保护时，不用行主前置译码器选择，所以对其全部信号RA1的RA2、RB1、RB2都进行写入。
行保护及块保护时，与上述所有实施例相同，由于单元阵列的左侧或右侧全部可调换，故不必将冗余单元阵列的输出分别导向各I/O的读出放大器，但列保护时，有图44方框图所示I/O存储用单元81、81′及检测电路83、83′，用于将冗余存储单元的输出连接到某个I/O的读出放大器。
行及块保护时，该I/O存储用单元81不进行存储，但列保护时，将连接冗余存储单元阵列的输出的I/O存储于这里，该输出通常为“H”电平，变为“L”电平时进入列保护，切换译码器。
在行保护及块保护时，选择电路62、62′中接入SGU/D的信号，通过SGU/D、RB变换电路82、82′将其切换为选择主存储单元行的信号RB1，RB2。
输入冗余存储单元阵列中列栅极80、80′的信号与共用列栅极的实施形态的相同，行保护时，接入列前置译码器的信号，块保护时及列保护时，接入行前置译码器的信号。
在上述实施例中，虽就掩模ROM进行了阐述，但也可用作EPROM、EEPROM或DRAM等的冗余电路。
本申请权利要求书中各构成要素标记的图面参考符号，是为了便于理解本发明，而这种标记并不意味着将本发明的技术范围限定于图面所示实施例中。

Claims (6)

1.一种半导体存储器件，其特征在于，包括
主存储单元阵列，
行译码器，对所述主存储单元阵列的行进行选择，
冗余存储单元阵列，配置在所述主存储单元的列方向的一端、并且与所述主存储单元阵列共用位线或者列线，
切断电路，配置在所述主存储单元阵列和所述冗余存储单元阵列间，并根据需要将所述主存储单元阵列的位线和列线与所述冗余存储单元阵列的位线和列线接通或断开，
列选择开关，与所述冗余存储单元邻接配置，用于选择所述主存储单元阵列的列或者所述冗余存储单元阵列的列，
读出放大器，与所述列选择开关邻接配置，以及
冗余电路，用于选择所述冗余存储单元阵列的行，并根据需要借助于所述切断电路选择所述冗余存储单元阵列的行的动作、从所述冗余存储单元阵列的位线或列线断开所述主存储单元阵列的位线或列线。
2.如权利要求1所述的半导体存储器件，其特征在于，还包括
偏置电路，配置在所述主存储单元阵列列方向的另一端，并根据需要将接地电位和偏置电位施加在所述主存储单元阵列的位线或列线上以及所述冗余存储单元阵列的位线或列线上。
3.如权利要求1所述的半导体存储器件，其特征在于，
所述主存储单元阵列由只能完成读出操作的掩模ROM构成，所述冗余存储单元阵列由仅有一层多晶层的PROM构成。
4.如权利要求1所述的半导体存储器件，其特征在于，
在所述冗余存储单元阵列中、配置在沿列方向邻接的所述冗余存储单元阵列的一对存储单元，共有源漏区域。
5.如权利要求1所述的半导体存储器件，其特征在于，
所述冗余存储单元阵列的行方向的存储单元数是所述主存储单元阵列的行方向的存储单元数的整数倍。
6.如权利要求1所述的半导体存储器件，其特征在于，
所述切断电路由MOS晶体管构成。
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