CN1162912C - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明的目的在于，提供能消除阈值与扩散层泄漏的折衷关系、同时使栅氧化膜的形成无须分多次进行的半导体装置和制造方法。在N沟道型MOS晶体管T41～T43的栅电极4A～4C中，由于杂质剂量各自不同，所以杂质浓度也各不相同，在构成时使栅电极中的杂质浓度按预计的阈值较高的顺序依次减低。

Description

半导体装置及其制造方法
本发明涉及半导体装置及其制造方法，尤其是在一片芯片内制作多种类型晶体管的半导体装置及其制造方法。
作为在一片芯片内制作多种类型晶体管的半导体装置，以下列举4个现有例进行说明。
<第1现有例>
<DRAM的总体结构>
首先，作为第1现有例，说明在内部制有多种类型晶体管(例如规格要求不同)的DRAM600的结构及制造方法。在图66中示出DRAM600的结构(单元配置)。
DRAM600不仅备有储存数据的存储单元阵列部601，而且，还备有外围电路部(地址缓冲器602、X译码器603、Y译码器604、行/列时钟部605、I/O总线部606、刷新部607)及读出放大器部608等。
各部位都由晶体管构成，但各个部位所要求的特性不同。例如，在存储单元阵列部601中，为防止因漏泄电流引起的数据丢失而要求的是低的漏泄电流。而在外围电路部中，为进行高速动作则要求具有大的电流量。另外，读出放大器部608为区分高电平和低电平，例如必须以高电平的一半的电压进行操作。因此，要求在读出放大器608中采用的晶体管以低电压操作。就是说，在单片的DRAM内必需有特性不同的数种类型的晶体管。
例如，如对阈值进行比较，则存储单元阵列部的晶体管为1V左右，外围电路部的晶体管为0.8V左右，而读出放大器部的晶体管必须抑制到0.4V。
<各晶体管的结构>
为了将这些特性不同的晶体管制作在一片芯片内，以往的作法是根据晶体管的不同改变沟道掺杂层的杂质分布。以下，说明根据晶体管改变沟道掺杂杂质浓度的例。
图67是按现有制造方法制成的DRAM的结构例(局部图)，分别示出在读出放大器部、外围电路部、存储单元阵列部中采用的N沟道型MOS晶体管T1～T3的断面。
在图67中，N沟道型MOS晶体管T1～T3是在同一半导体衬底1(P型)上形成的P型阱层101内形成的。阱层101由在阱层101内形成的沟道隔断层102及LOCOS(硅的局部氧化)层2实现元件间的隔离，N沟道型MOS晶体管T1～T3分别在元件间隔离后的各区域内形成。
读出放大器部的N沟道型MOS晶体管T1备有在阱层101内彼此独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对低掺杂漏层(以下，称LDD层)107。
并且，在LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4。另外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。在栅电极4的下层的阱层101内还形成沟道掺杂层103。
外围电路部的N沟道型MOS晶体管T2备有在阱层101内彼此独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对LDD层107。
并且，在LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4。另外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。在栅电极4的下层的阱层101内还形成沟道掺杂层104。
存储单元阵列部的N沟道型MOS晶体管T3备有在阱层101内彼此独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对LDD层107。
并且，在源·漏层106及LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4。另外，在栅氧化膜3和栅电极4的侧面形成侧壁氧化膜5。在栅电极4的下层的阱层101内还形成沟道掺杂层105。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层106，并将该结构连续配置。
在表1中示出N沟道型MOS晶体管T1～T3的各构成部分。
[表1]
读出放大器部(T1) 外围电路部(T2) 存储单元阵列部(T3)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 100 100 100
栅电极膜厚 2000 2000 2000
栅杂质浓度 5×1020/cm3 5×1020/cm3 5×1020/cm3
侧壁 1000 1000 1000
阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 1×1012/cm2 B 50keV 3×1012/cm2 B 50keV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
热处理                                        850℃          60分钟
在表1中，各N沟道型MOS晶体管T1～T3的沟道掺杂层在形成时的杂质剂量分别为1×1012/cm2、3×1012/cm2、5×1012/cm2。注入杂质都是硼(B)，注入能量都是50keV。
另外，在图68中示出图67所示的读出放大器部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T1～T3中A-A′线、B-B′线、及C-C′线断面部分的杂质分布。
在图68中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。横轴从面向图的左侧起依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
栅电极的杂质浓度，如表1所示，由于对任何晶体管均以相等的量均匀地形成，所以A-A′线、B-B′线、及C-C′线以重合的直线表示，但在阱层中，如上所述，晶体管的阈值要求越低(按T1＜T2＜T3的顺序)，沟道的掺杂剂量越少，在氧化膜-块体界面上的杂质浓度越低。而各分布曲线的峰值位置，与各自的沟道掺杂层的形成位置基本一致。
<各晶体管的制造方法>
以下，参照图69～图74说明在图67中示出的读出放大器部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T1～T3的制造方法。
首先，在图69所示工序中，用LOCOS(硅的局部氧化)法在P型半导体衬底1的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)2。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底1内形成P型阱区101。另外，在半导体衬底1内还要形成用于形成P沟道MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底1内形成沟道隔断层102。沟道隔断层102形成的形状是使其在与LOCOS层2之间形成元件隔离区域。
其次，在图70所示工序中，在阱区101内的规定位置上形成与读出放大器部的晶体管T一对应的杂质浓度最低的沟道掺杂层103。这时，在外围电路部和存储单元阵列部的晶体管T2和T3的形成区域内也形成沟道掺杂层103。而沟道掺杂层103的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在图71所示工序中，在读出放大部的上部形成抗蚀掩膜R201，并在外围电路部和存储单元阵列部的沟道掺杂层103内有选择地追加注入杂质，形成杂质浓度与外围电路部的晶体管T2一致的沟道掺杂层104。这时，在存储单元阵列部的晶体管T3的形成区域内也形成沟道掺杂层104。而沟道掺杂层104的形成，例如可通过在50keV的能量下注入剂量为2×1012/cm2的硼离子进行。
接着，在图72所示工序中，在读出放大器部和外围电路部的上部形成抗蚀掩膜R202，并在存储单元阵列部的沟道掺杂层104内有选择地追加注入杂质，形成杂质浓度与存储单元阵列部的晶体管T3一致的沟道掺杂层105。而沟道掺杂层105的形成，例如可通过在50keV的能量下注入剂量为2×1012/cm2的硼离子进行。
接着，在图73所示工序中，用热氧化法在半导体衬底1的主面上形成构成栅氧化膜3的氧化膜31，然后在其上例如以CVD法形成掺杂多晶硅层41作为栅电极材料。氧化膜31的厚度约为100埃，掺杂多晶硅层41的厚度约为2000埃，作为该杂质，使用磷(P)，浓度为5×1020/cm3左右。
接着，在图74所示工序中，在掺杂多晶硅层41的上部形成抗蚀掩膜R203，并通过制作布线图案形成栅电极4和栅氧化膜3。
其次，通过在读出放大器部、外围电路部、存储单元阵列部注入离子，形成LDD层107，然后，在栅氧化膜3和栅电极4的侧面形成厚度约为1000埃的侧壁氧化膜5。接着将侧壁氧化膜5作为掩膜，通过离子注入形成源·漏层106，从而得到图67所示的DRAM的结构。
这里，LDD层107，例如可在30keV的能量下注入剂量为1×1013/cm2的砷(As)离子后形成。而源·漏层106，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火60分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成DRAM，但这些工序的说明及图示从略。
<现有的DRAM存在的问题>
如上所述，在现有的DRAM中，为了将在读出放大器部、外围电路部、及存储单元阵列部等中使用的特性不同的晶体管制作在一片芯片内，按照晶体管改变沟道掺杂层的杂质浓度，对阈值进行了调整。
但是，如沟道掺杂层的杂质浓度提高，则在阈值上升的同时，因例如扩散层与衬底的结合部分的杂质浓度增高，所以从扩散层的漏泄电流(扩散层泄漏)增加。就是说，阈值与扩散层泄漏具有折衷关系，如确定了阈值则漏泄电流也唯一地被确定，因而电路的设计也就受到了两者的折衷关系的限制。
<第2现有例>
<快擦写存储器的总体结构>
作为第2现有例，说明在内部制作有多种类型晶体管的快擦写存储器700的结构及制造方法。
在图75中示出快擦写存储器700的结构(单元配置)。快擦写存储器与一般的DRAM相比的不同点在于，在写入动作或擦除动作中使用例如10V的高电压。因此，在图75所示的快擦写存储器700中，备有作为升压电路的电荷泵电路710。
并且，快擦写存储器700不仅备有储存数据的存储单元阵列部701，而且还备有在X译码器703和Y译码器704等升压后使用的耐高压部、外围电路部(例如，地址缓冲器702、行/列时钟部705、I/O总线部706、数据寄存部707、读出放大部708、动作控制部709)等。任何部位都由晶体管构成，但由于使用电压的差异，需要有多种特性不同的晶体管。
例如，在存储单元阵列部701内的晶体管中，为保证隧道氧化膜的可靠性，需要例如100埃左右的氧化膜厚度。但是，在外围电路部中，为进行高速动作而需要大量的电流，因此，在多数情况下其氧化膜厚度设定得比存储单元阵列部701要薄。而在耐高压部中，则需要能耐受10V电压的晶体管。因此，要求采用例如厚度为250埃的氧化膜。即，在单片的快擦写存储器内需要氧化膜厚度不同的多种晶体管。
<各晶体管的构成>
以下，说明根据晶体管的不同改变氧化膜厚度的例。图76是用现有制造方法制造的快擦写存储器的结构例(局部图)，分别示出在耐高压部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T11～T13的断面。
在图76中，N沟道型MOS晶体管T11～T13是在同一半导体衬底21(P型)上形成的P型阱层121内形成的。阱层121由在阱层121内形成的沟道隔断层122及LOCOS层22实现元件间的隔离，N沟道型MOS晶体管T11～T13即在元件间隔离后的各区域内形成。
耐高压部的N沟道型MOS晶体管T11备有在阱层121内彼此独立且平行地形成的一对源·漏层126及与该源·漏层126的相对端缘部连接而形成的一对LDD层127。
并且，在LDD层127的上部形成栅氧化膜26，并在该栅氧化膜26的上部形成栅电极29。另外，在栅氧化膜26和栅电极29的侧面形成侧壁氧化膜30。在栅电极29的下层的阱层121内还形成沟道掺杂层123。
外围电路部的N沟道型MOS晶体管T12备有在阱层121内彼此独立且平行地形成的一对源·漏层126及与该源·漏层126的相对端缘部连接而形成的一对LDD层127。
并且，在LDD层127的上部形成栅氧化膜25，并在该栅氧化膜25的上部形成栅电极29。另外，在栅氧化膜25和栅电极29的侧面形成侧壁氧化膜30。在栅电极29的下层的阱层121内还形成沟道掺杂层124。
存储单元阵列部的N沟道型MOS晶体管T13备有在阱层121内彼此独立且平行地形成的一对源·漏层126，在该源·漏层126的端缘部上部形成隧道氧化膜23，在该隧道氧化膜23的上部，依次形成浮置栅电极27、层间绝缘膜24、控制栅电极28。
另外，在隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极28的侧面形成侧壁氧化膜30。
另外，在浮置栅电极27的下层的阱层121内形成沟道掺杂层125。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层126，并将该结构连续配置。
图76所示的快擦写存储器的特征在于，耐高压部的N沟道型MOS晶体管T11的栅氧化膜26的厚度最厚，存储单元阵列部的N沟道型MOS晶体管T13的隧道氧化膜23、外围电路部的N沟道型MOS晶体管T12的栅氧化膜25，其厚度依次变薄。
在图77中示出各栅氧化膜的厚度。在图77中，从横轴左侧起依次表示耐高压部、外围电路部、存储单元阵列部的各N沟道型MOS晶体管。
在表2中示出N沟道型MOS晶体管T11～T13的各构成部分。
[表2]
耐高压部(T11) 外围电路部(T12) 存储单元阵列部(T13)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 250 80 100
浮置栅电极膜厚 ----- ----- 1000
浮置栅杂质浓度 ----- ----- 1×1020/cm3
层间绝缘膜厚 ----- ----- TEOS/Si3N4/TEOS＝100/100/100
控制栅电极膜厚 2000 2000 2000
控制栅杂质浓度 5×1020/cm3 5×1020/cm3 5×1020/cm3
侧壁 2000 2000 2000
阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 5×1012/cm2 B 50keV 5×1012/cm2 B 50keV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 -----
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
热处理                                        850℃            60分钟
在表2中，各N沟道型MOS晶体管T11～T13的栅氧化膜的厚度分别为250埃、80埃、100埃。
<各晶体管的制造方法>
以下，参照图78～图91说明图76中所示的耐高压部、外围电路部、存储单元阵列部的N沟道型MOS晶体管T11～T13的制造方法。
首先，在图78所示工序中，用LOCOS法在P型半导体衬底21的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)22。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底21内形成P型阱区121。另外，在半导体衬底21内还要形成用于形成P沟道MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底21内形成沟道隔断层122。沟道隔断层122形成的形状是使其在与LOCOS层22之间形成元件隔离区域。
其次，在阱区121内的耐高压部、外围电路部、存储单元阵列部各自的规定位置，形成沟道掺杂层120。而沟道掺杂层120的形成，例如可通过在50keV的能量下注入剂量为5×1012/cm2的硼离子进行。
接着，在图79所示工序中，用热氧化法在半导体衬底21的主面上形成构成隧道氧化膜23的氧化膜231，然后在其上例如以CVD法形成掺杂多晶硅层271作为栅电极材料。氧化膜231的厚度约为100埃，掺杂多晶硅层271的厚度约为1000埃，作为该杂质，使用磷(P)，浓度为1×1020/cm3左右。
接着，在图80所示工序中，在存储单元阵列部的掺杂多晶硅层271的上部，有选择地形成抗蚀掩膜R221。在这种情况下，抗蚀掩膜R221沿着存储单元阵列部的栅的宽度方向形成。然后，通过各向异性刻蚀将没有被抗蚀掩膜R221覆盖的部分的掺杂多晶硅层271除去。该状态示于图81。
图81是从上表面侧(抗蚀掩膜R221的形成侧)观察图80后的平面图，在存储单元阵列部内，抗蚀掩膜R221被形成有规律地排列的矩形岛状结构。在形成抗蚀掩膜R221时使其覆盖在构成矩形岛状的活性层AL上以及在其周围的LOCOS层LL上。此外，由于在耐高压部及外围电路部上不形成抗蚀掩膜R，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R221除去后，在图82所示工序中，用CVD法在掺杂多晶硅层271上形成用于构成使浮置栅与控制栅绝缘的层间绝缘膜24的绝缘膜241。该膜按TEOS(四乙基原硅酸盐)膜、氮化膜(Si3N4)、TEOS膜的顺序层叠后构成，各膜的厚度均为100埃。此外，层间绝缘膜24有时也称作ONO膜。另外，在耐高压部及外围电路部上也形成绝缘膜241。
其次，在图83所示工序中，用抗蚀掩膜R222覆盖在存储单元阵列部的绝缘膜241上，并将其他区域的绝缘膜241全部除去。在这种情况下，在其他区域内，将氧化膜231也除去。该状态示于图84。
图84是从上表面侧(抗蚀掩膜R222的形成侧)观察图83的平面图，在形成抗蚀掩膜R222时使其覆盖存储单元阵列部的全部区域，但由于在耐高压部及外围电路部上不形成抗蚀掩膜R222，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R222除去后，在图85所示工序中，用热氧化法在半导体衬底21主面的全部表面上形成构成栅氧化膜26的氧化膜261。这时，存储单元阵列部上的绝缘膜241，因包含着氮化膜而不会被氧化，因而保持其厚度。而氧化膜261的厚度大约为170埃。
其次，在图86所示工序中，用抗蚀掩膜R223覆盖外围电路部以外的区域，并通过湿法刻蚀将外围电路部上的氧化膜261除去。该状态示于图87。
图87是从上表面侧(抗蚀掩膜R223的形成侧)观察图86的平面图，在形成抗蚀掩膜R223时使其覆盖存储单元阵列部及耐高压部的全部区域，但由于在外围电路部上不形成抗蚀掩膜R223，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R223除去后，在图88所示工序中，用热氧化法形成构成栅氧化膜25的氧化膜251。这时，存储单元阵列部上的绝缘膜241，因包含着氮化膜而不会被氧化，因而保持其厚度，但在耐高压部内氧化膜261生长并使膜厚增加。而氧化膜251的厚度大约为80埃，氧化膜261将生长到250埃左右。
接着，在图89所示工序中，例如用CVD法在半导体衬底21主面的全部表面上形成掺杂多晶硅层291作为栅电极材料。掺杂多晶硅层291的厚度约为2000埃，作为该杂质，使用磷(P)，浓度为5×1020/cm3左右。
其次，在图90所示工序中，在掺杂多晶硅层291的上部形成抗蚀掩膜224并进行布线图案制作。该状态示于图91。
图91是从上表面侧(抗蚀掩膜R224的形成侧)观察图90的平面图，在形成抗蚀掩膜R224时使其垂直于矩形的活性区AL。
通过该布线图案制作，在耐高压部内形成栅氧化膜26及栅电极29，在外围电路部内形成栅氧化膜25及栅电极29，在存储单元阵列部内形成隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极28。
接着，通过在耐高压部及外围电路部内注入离子形成LDD层127，然后在栅氧化膜26及栅电极29的侧面、在栅氧化膜25及栅电极29的侧面、在隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极28的侧面，形成厚度约为1000埃的侧壁氧化膜30。然后，将侧壁氧化膜30作为掩膜，通过离子注入形成源·漏层126，从而获得图76所示的快擦写存储器的结构。
这里，LDD层127，例如可在30keV的能量下注入剂量为1×1013/cm2的砷离子后形成。而源·漏层126，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火60分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成快擦写存储器，但这些工序的说明及图示从略。
<现有的快擦写存储器存在的问题>
如上所述，在现有的快擦写存储器中，与现有的DRAM一样，由于阈值与扩散层泄漏具有折衷关系，因而电路的设计受到两者的折衷关系的限制。
另外，由于必需在单片的快擦写存储器内形成氧化膜厚度不同的多种晶体管，所以产生了氧化膜的形成分多次进行的情况。例如，在耐高压部内，氧化膜261在经过除去抗蚀掩膜223的工序(图86)等之后形成氧化膜251时仍在生长(图88)。即，将氧化膜261分2次形成。因此，导致杂质混入的机会增加等而使栅氧化膜26的可靠性恶化，或使膜厚的控制性变坏，因而产生了使耐高压部的N沟道型MOS晶体管T11的可靠性受到损害的问题。
<第3现有例>
<具有逻辑电路的DRAM的总体结构>
下面，作为第3现有例，说明具有逻辑电路的DRAM(以下，称LOGIC in DRAM)800的构成和制造方法。
由于LOGIC in DRAM800将逻辑电路制作在同一芯片内而将原来作为独立的不同芯片制作的DRAM和逻辑电路组合使用，所以是一种能实现高性能且低成本的装置。
如图92所示，LOGIC in DRAM800大致可分为逻辑部和DRAM部。这里，对逻辑部要求高速、即高驱动能力和低容量。而对DRAM部则如上所述，包含着要求低漏泄电流的单元阵列部、及要求在低电压下工作的读出放大部等。就是说，在单片的LOGIC in DRAM800内需要特性不同的多种类型的晶体管。
<各晶体管的构成>
为了将这些特性不同的晶体管制作在一片芯片内，现有的处理方法是根据晶体管的不同改变沟道掺杂层的杂质分布或氧化膜的厚度。以下，说明在DRAM部中按照晶体管改变沟道掺杂层的杂质浓度的例、及在逻辑部按照晶体管改变氧化膜厚度的例。
图93是按现有的制造方法制造的LOGIC in DRAM的结构例(局部图)，分别示出逻辑部、及在DRAM部内的读出放大部及存储单元阵列部中采用的N沟道型MOS晶体管T21～T23的断面。
在图93中，N沟道型MOS晶体管T21～T23是在同一半导体衬底51(P型)上形成的P型阱层151内形成的。阱层151由在阱层151内形成的沟道隔断层152及LOCOS层52实现元件间的隔离，N沟道型MOS晶体管T21～T23在元件间隔离后的各区域内形成。
逻辑部的N沟道型MOS晶体管T21备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在LDD层157的上部形成栅氧化膜54，并在该栅氧化膜54的上部形成栅电极55。另外，在栅氧化膜54和栅电极55的侧面形成侧壁氧化膜56。在栅电极55的下层的阱层151内还形成沟道掺杂层153。
读出放大部的N沟道型MOS晶体管T22备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在LDD层157的上部形成栅氧化膜53，并在该栅氧化膜53的上部形成栅电极55。另外，在栅氧化膜53和栅电极55的侧面形成侧壁氧化膜56。在栅电极55的下层的阱层151内还形成沟道掺杂层154。
存储单元阵列部的N沟道型MOS晶体管T23备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在源·漏层156及LDD层157的上部形成栅氧化膜53，并在该栅氧化膜53的上部形成栅电极55。另外，在栅氧化膜53和栅电极55的侧面形成侧壁氧化膜56。在栅电极55的下层的阱层151内还形成沟道掺杂层153。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层156，并将该结构连续配置。
在表3中示出N沟道型MOS晶体管T21～T23的各构成部分。
[表3]
逻辑部(T21) 读出放大器部(T22) 存储单元阵列部(T23)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 60 100 100
栅电极膜厚 2000 2000 2000
栅杂质浓度 5×1020/cm3 5×1020/cm3 5×1020/cm3
侧壁 1000 1000 1000
阱 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 1×1013/cm2 B 50keV 1×1012/cm2 B 50keV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
热处理                                       850℃        30分钟
在表3中，各N沟道型MOS晶体管T21～T23的沟道掺杂层在形成时的杂质剂量分别为1×1013/cm2、1×1012/cm2、5×1012/cm2。注入杂质都是硼(B)，注入能量都是50keV。
另外，N沟道型MOS晶体管T21～T23的各个栅氧化膜厚度分别为60埃、100埃、100埃。
在图94中示出图93所示的逻辑部、读出放大器部、及存储单元阵列部的N沟道型MOS晶体管T21～T23中A-A′线、B-B′线、及CC′线断面部分的杂质分布。
在图94中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。横轴从面向图的左侧起分别为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
栅电极的杂质浓度，如表3所示，由于对任何晶体管均以相等的量均匀地形成，所以A-A′线、B-B′线、及C-C′线以重合的直线表示(为区别出A-A′线，在图中用2条直线表示)，但在阱层中，在阈值要求低的读出放大器部的晶体管中，沟道的掺杂量少，在氧化膜-块体界面上的杂质浓度也低。而各分布曲线的峰值位置，与各自的沟道掺杂层的形成位置基本一致。
另外，在图95中示出各栅氧化膜的厚度。在图95中，从横轴左侧起依次表示逻辑部、读出放大器部、存储单元阵列部的各N沟道型MOS晶体管。如图95所示，逻辑部由于电流驱动能力提高，所以与DRAM部的读出放大器部、存储单元阵列部相比，其氧化膜厚度薄。
<各晶体管的制造方法>
以下，参照图96～图104说明在图93中示出的逻辑部、DRAM部的读出放大器部及存储单元阵列部的N沟道型MOS晶体管T21～T23的制造方法。
首先，在图96所示工序中，用LOCOS法在P型半导体衬底51的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)52。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底51内形成P型阱区151。另外，在半导体衬底51内还要形成用于形成P沟道MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底51内形成沟道隔断层102。沟道隔断层102形成的形状是使其在与LOCOS层52之间形成元件间隔离区域。
其次，在图97所示工序中，在阱区151内的规定位置上形成与读出放大器部的晶体管T22对应的杂质浓度最低的沟道掺杂层154。这时，在逻辑部和存储单元阵列部的晶体管T21和T23的形成区域内也形成沟道掺杂层154。而沟道掺杂层154的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在图98所示工序中，在读出放大部的上部形成抗蚀掩膜R251，并在逻辑部和存储单元阵列部的沟道掺杂层154内有选择地追加注入杂质，形成杂质浓度与存储单元阵列部的晶体管T23一致的沟道掺杂层153。这时，在逻辑部的晶体管T21的形成区域内也形成沟道掺杂层153。而沟道掺杂层153的形成，例如可通过在50keV的能量下注入剂量为4×1012/cm2的硼离子进行。
接着，在图99所示工序中，在读出放大器部和存储单元阵列部的上部形成抗蚀掩膜R252，并在逻辑部的沟道掺杂层153内有选择地追加注入杂质，形成杂质浓度与逻辑部的晶体管T21一致的沟道掺杂层155。而沟道掺杂层155的形成，例如可通过在50keV的能量下注入剂量为5×1012/cm2的硼离子进行。
接着，在图100所示工序中，用热氧化法在半导体衬底51的主面上形成构成栅氧化膜53的氧化膜531，氧化膜531的厚度约为40埃。
接着，在图101所示工序中，用抗蚀掩膜R253覆盖在读出放大器部和存储单元阵列部的绝缘膜531上，并有选择地只将逻辑部上的氧化膜531除去。
接着，在将抗蚀掩膜R253除去后，在图102所示工序中，用热氧化法在半导体基片51的主面上形成构成栅氧化膜54的氧化膜541。这时，读出放大器部和存储单元阵列部上的氧化膜531生长并使膜厚增加。而氧化膜541的厚度大约为60埃，氧化膜531的厚度将生长到100埃左右。
接着，在图103所示工序中，例如用CVD法在氧化膜531及氧化膜541上形成掺杂多晶硅层551作为栅电极材料。而掺杂多晶硅层551的厚度约为2000埃，作为该杂质，使用磷(P)，浓度为1×1020/cm3左右。
其次，在图104所示工序中，在掺杂多晶硅层551的上部形成抗蚀掩膜254并进行布线图案制作。通过该布线图案制作，在逻辑部内形成栅氧化膜54及栅电极55，在读出放大器部和存储单元阵列部内形成栅氧化膜53及栅电极55。
接着，通过在逻辑部、读出放大器部、存储单元阵列部注入离子形成LDD层157，然后在逻辑部的栅氧化膜54及栅电极55的侧面、在读出放大器部和存储单元阵列的栅氧化膜53及栅电极55的侧面，形成厚度约为1000埃的侧壁氧化膜56。接着，将侧壁氧化膜56作为掩膜，通过离子注入形成源·漏层156，从而获得图93所示的LOGIC inDRAM。
这里，LDD层157，例如可在30keV的能量下注入剂量为1×1013/cm2的砷(As)离子后形成。而源·漏层156，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火30分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成LOGIC in DRAM，但这些工序的说明及图示从略。
<现有的LOGIC in DRAM存在的问题>
如上所述，在现有的LOGIC in DRAM中，为了将在逻辑部、读出放大器部、存储单元阵列部等内使用的特性不同的晶体管制作在一片芯片内，按照晶体管改变沟道掺杂层的杂质浓度，对阈值进行了调整。
但是，如沟道掺杂层的杂质浓度提高，则在阈值上升的同时，因例如扩散层与衬底的结合部分的杂质浓度增高，所以使扩散层泄漏增加。就是说，阈值与扩散层泄漏具有折衷关系，如确定了阈值则漏泄电流也唯一地被确定，因而电路的设计也就受到了两者的折衷关系的限制。
另外，在逻辑部中，为了获得高驱动能力必须形成比其他部分的厚度要薄的栅氧化膜。为此，就必须在单片的LOGIC in FLASH内形成氧化膜厚度不同的多种晶体管，所以产生了氧化膜的形成分多次进行的情况。例如，在读出放大器部、存储单元阵列部等内，氧化膜531在经过除去抗蚀掩膜253的工序(图101)等之后形成氧化膜541时仍在生长(图102)。即，栅氧化膜53需分2次形成。因此，导致杂质混入的机会增加等而使栅氧化膜53的可靠性恶化，或使膜厚的控制性变坏，因而产生了使读出放大器部和存储单元阵列部的N沟道型MOS晶体管T22和T23的可靠性受到损害的问题。
<第4现有例>
<具有逻辑电路的快擦写存储器的总体结构>
以下，作为第4现有例，说明在具有逻辑电路的快擦写存储器(以下，称LOGIC in FLASH)900的结构及制造方法。
随着晶体管的微细化，在大容量化的同时，将微型计算机制作在一片芯片内的单片微机又成为令人瞩目的开发目标之一。尤其是，例如在1995 IEDM短期课程纲要等中发表的被称作快擦写混装逻辑的将快擦写存储器和MPU(微处理装置)制作在一片芯片内的元件(1995IEDM短期课程纲要，“嵌入式快擦写存储器的应用、工艺及设计”，CLINTON KUO.MOTOROLA)。
在图105中示出一例。如图105所示，LOGIC in FLASH900大致可分为逻辑部和快擦写存储器部，对逻辑部要求高速、即高驱动能力和低容量。
而在快擦写存储器部中具有被施加高电压的耐高压部及对隧道氧化膜要求高可靠性的存储单元阵列部。就是说，在单片的LOGIC inFLASH内需要特性不同的多种类朽型的晶体管。
<各晶体管的构成>
为了将这些特性不同的晶体管制作在一片芯片内，现有的处理方法是根据晶体管的不同改变氧化膜的厚度，并根据不同情况改变沟道掺杂层的杂质分布。以下，说明在按照晶体管改变氧化膜厚度的同时改变沟道掺杂层的杂质浓度的例。
图106是按现有制造方法制造的LOGIC in FLAS H的结构例(局部图)，分别示出逻辑部、及在快擦写存储器部内的耐高压部和存储单元阵列部中采用的N沟道型MOS晶体管T31～T33的断面。
在图106中，N沟道型MOS晶体管T31～T33是在同一半导体衬底71(P型)上形成的P型阱层171内形成的。阱层171由在阱层171内形成的沟道隔断层172及LOCOS层72实现元件间的隔离，N沟道型MOS晶体管T31～T33在元件间隔离后的各区域内形成。
逻辑部的N沟道型MOS晶体管T31备有在阱层171内彼此独立且平行地形成的一对源·漏层176及与该源·漏层176的相对端缘部连接而形成的一对LDD层177。
并且，在LDD层177的上部形成栅氧化膜76，并在该栅氧化膜76的上部形成栅电极79。另外，在栅氧化膜76和栅电极79的侧面形成侧壁氧化膜80。在栅电极79的下层的阱层171内还形成沟道掺杂层175。
快擦写存储器部的耐高压部的N沟道型MOS晶体管T32在阱层171内彼此独立且平行地形成的一对源·漏层176及与该源·漏层176的相对端缘部连接而形成的一对LDD层177。
并且，在LDD层177的上部形成栅氧化膜75，并在该栅氧化膜75的上部形成栅电极79。另外，在栅氧化膜75和栅电极79的侧面形成侧壁氧化膜80。在栅电极79的下层的阱层171内还形成沟道掺杂层173。
快擦写存储器部的存储单元阵列部的N沟道型MOS晶体管T33在阱层171内备有彼此独立且平行地形成的一对源·漏层176，在该源·漏层176的端缘部上部形成隧道氧化膜73，在该隧道氧化膜73的上部，依次形成浮置栅电极77、层间绝缘膜74、控制栅电极78。
另外，在隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极78的侧面形成侧壁氧化膜80。
另外，在浮置栅电极77的下层的阱层171内形成沟道掺杂层175。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层176，并将该结构连续配置。
图106所示的快擦写存储器的特征在于：耐高压部的N沟道型MOS晶体管T32的栅氧化膜75的厚度最厚，存储单元阵列部的N沟道型MOS晶体管T33的隧道氧化膜73、逻辑部的N沟道型MOS晶体管T31的栅氧化膜76，其厚度依次变薄；及所形成的耐高压部的N沟道型MOS晶体管T32的沟道掺杂层173的杂质浓度低于其他的沟道掺杂层。
在表4中示出N沟道型MOS晶体管T31～T33的各构成部分。
[表4]
逻辑部(T31) 耐高压部(T32) 存储单元阵列部(T33)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 60 250 100
浮置栅电极膜厚 ----- ----- 1000
浮置栅杂质浓度 ----- ----- 1×1020/cm3
层间绝缘膜厚 ----- ----- TEOS/Si3N4/TEOS＝100/100/100
控制栅电极膜厚 2000 2000 2000
控制栅杂质浓度 5×1020/cm3 5×1020/cm3 5×1020/cm3
侧壁 1000 1000 1000
阱 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 1×1013/cm2 B 50keV 1×1012/cm2 B 50keV 1×1013/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 -----
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
热处理                                       850℃       30分钟
在表4中，N沟道型MOS晶体管T31～T33的栅氧化膜厚度分别为60埃、250埃、100埃。
另外，N沟道型MOS晶体管T32的沟道掺杂层173所含杂质的杂质剂量为1×1012/cm2、N沟道型MOS晶体管T31和T33的沟道掺杂层175所含杂质的杂质剂量为1×1013/cm2。注入杂质都是硼(B)，注入能量都是50keV。
在图107中示出图106所示的逻辑部、耐高压部及存储单元阵列部的N沟道型MOS晶体管T31～T33中A-A′线、B-B′线、及C-C′线断面部分的杂质分布图。
在图107中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。横轴从面向图的左侧起依次分别为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
栅电极的杂质浓度，如表4所示，由于对任何晶体管均以相等的量均匀地形成，所以A-A′线、B-B′线、及C-C′线以重合的直线表示(为了将其各自区分开，在图中用3条直线表示)，但在阱层中，在阈值要求低的耐高压部的晶体管中，沟道的掺杂量少，在氧化膜-块体界面上的杂质浓度也低。而各分布曲线的峰值位置，与各自的沟道掺杂层的形成位置基本一致。
另外，在图108中示出各栅氧化膜的厚度。在图108中，从横轴左侧起依次表示逻辑部、耐高压部、存储单元阵列部的各N沟道型MOS晶体管。如图108所示，快擦写存储器部的耐高压部的氧化膜最厚，逻辑部由于电流驱动能力提高，所以氧化膜厚度变得最薄。
<各晶体管的制造方法>
以下，参照图109～图122说明在图106中示出的逻辑部、快擦写存储器部的耐高压部及存储单元阵列部的N沟道型MOS晶体管T31～T33的制造方法。
首先，在图109所示工序中，用LOCOS法在P型半导体衬底71的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)72。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底71内形成P型阱区171。另外，在半导体衬底71内还要形成用于形成P沟道型MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底71内形成沟道隔断层172。沟道隔断层172形成的形状是使其在与LOCOS层72之间形成元件间隔离区域。
其次，在耐高压部的晶体管T32的阱区171内形成杂质浓度最低的沟道掺杂层173。而沟道掺杂层173的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在逻辑部和存储单元阵列部的晶体管T31和T33的阱区171内注入杂质，形成杂质浓度与逻辑部和存储单元阵列部的晶体管T31和T33一致的沟道掺杂层175。而沟道掺杂层175的形成，例如可通过在50keV的能量下注入剂量为1×1013/cm2的硼离子进行。
接着，在图110所示工序中，用热氧化法在半导体衬底71的主面上形成构成隧道氧化膜73的氧化膜731，然后，在其上例如用CVD法形成掺杂多晶硅层771作为栅电极材料。氧化膜731的厚度约为100埃，掺杂多晶硅层771的厚度约为1000埃，作为该杂质，使用磷(P)，浓度为1×1020/cm3左右。
接着，在图111所示工序中，在存储单元阵列部的掺杂多晶硅层771的上部有选择地形成抗蚀掩膜R261。在这种情况下，抗蚀掩膜R261沿着存储单元阵列部的栅的宽度方向形成。然后，通过各向异性刻蚀将没有被抗蚀掩膜R261覆盖的部分的掺杂多晶硅层771除去。该状态示于图112。
图112是从上表面侧(抗蚀掩膜R261的形成侧)观察图111的平面图，在存储单元阵列部内，抗蚀掩膜R261被形成有规律地排列的矩形岛状结构。在形成抗蚀掩膜R261时使其覆盖在构成矩形岛状的活性层AL上以及在其周围的LOCOS层LL上。此外，由于在耐高压部及外围电路部上不形成抗蚀掩膜R，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R261除去后，在图113所示工序中，用CVD法在掺杂多晶硅层771之上形成用于构成使浮置栅与控制栅绝缘的层间绝缘膜74的绝缘膜741。该膜按TEOS膜、氮化膜(Si3N4)、TEOS膜的顺序层叠后构成，各膜的厚度均为100埃。此外，层间绝缘膜24有时也称作ONO膜。而在耐高压部及逻辑部上也形成绝缘膜741。
其次，在图114所示工序中，用抗蚀掩膜R262覆盖在存储单元阵列部的绝缘膜741上，并将其他区域的绝缘膜741全部除去。在这种情况下，在其他区域内，将氧化绝缘膜731也除去。该状态示于图115。
图115是从上表面侧(抗蚀掩膜R262的形成侧)观察图114的平面图，在形成抗蚀掩膜R262时使其覆盖存储单元阵列部的全部区域，但由于在耐高压部及逻辑部上不形成抗蚀掩膜R262，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R262除去后，在图116所示工序中，用热氧化法在半导体衬底71主面的全部表面上形成构成栅氧化膜75的氧化膜751。这时，存储单元阵列部上的绝缘膜741，因包含着氮化膜而不会被氧化，因而保持其厚度。而氧化膜751的厚度大约为190埃。
其次，在图117所示工序中，用抗蚀掩膜263覆盖逻辑部以外的区域，并通过湿法刻蚀将逻辑部上的氧化膜751除去。该状态示于图118。
图118是从上表面侧(抗蚀掩膜R263的形成侧)观察图117的平面图，在形成抗蚀掩膜R263时使其覆盖存储单元阵列部及耐高压部的全部区域，但由于在逻辑部上不形成抗蚀掩膜R263，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R263除去后，在图119所示工序中，用热氧化法形成构成栅氧化膜76的氧化膜761。这时，存储单元阵列部上的绝缘膜741，因包含着氮化膜而不会被氧化，因而保持其厚度，但在耐高压部内氧化膜751生长并使膜厚增加。而氧化膜761的厚度大约为60埃，氧化膜751将生长到250埃左右。
接着，在图120所示工序中，例如用CVD法在半导体衬底71主面的全部表面上形成掺杂多晶硅层791作为栅电极材料。掺杂多晶硅层791的厚度约为2000埃，作为该杂质，使用磷(P)，浓度为5×1020/cm3左右。
其次，在图121所示工序中，在掺杂多晶硅层791的上部形成抗蚀掩膜264并进行布线图案制作。该状态示于图122。
图122是从上表面侧(抗蚀掩膜R264的形成侧)观察图121的平面图，在形成抗蚀掩膜R264时使其垂直于矩形的活性区AL。
通过该布线图案制作，在逻辑部内形成栅氧化膜76及栅电极79，在耐高压部内形成栅氧化膜75及栅电极79，在存储单元阵列部内形成隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极78。
接着，通过在逻辑部、耐高压部内注入离子形成LDD层177，然后在栅氧化膜76及栅电极79的侧面、在栅氧化膜75及栅电极79的侧面、在隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极78的侧面，形成厚度约为1000埃的侧壁氧化膜80。接着，将侧壁氧化膜80作为掩膜，通过离子注入形成源·漏层176，从而获得图106所示的快擦写存储器。
这里，LDD层177，例如可在30keV的能量下注入剂量为1×1013/cm2的砷离子后形成。而源·漏层176可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火30分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成LOGIC in FLASH，但这些工序的说明及图示从略。
<现有的LOGIC in FLASH存在的问题>
如上所述，在现有的LOGIC in FLASH中，为了将在逻辑部、耐高压部、存储单元阵列部等内使用的特性不同的晶体管制作在一片芯片内，按照晶体管改变沟道掺杂层的杂质浓度，对阈值进行了调整。
但是，如沟道掺杂层的杂质浓度提高，则在阈值上升的同时，因例如扩散层与衬底的结合部分的杂质浓度增高，所以使扩散层泄漏增加。就是说，阈值与扩散层泄漏具有折衷关系，如确定了阈值则漏泄电流也唯一地被确定，因而电路的设计也就受到了两者的折衷关系的限制。
另外，在逻辑部中，为了获得高驱动能力必须形成比其他部分的厚度要薄的栅氧化膜。为此，就必须在单片的快擦写存储器内形成氧化膜厚度不同的多种晶体管，所以产生了氧化膜的形成分多次进行的情况。例如，在耐高压部，氧化膜751在经过除去抗蚀掩膜263的工序(图117)等之后形成氧化膜761时仍在生长(图118)。即，氧化膜751需分2次形成。因此，导致杂质混入的机会增加等而使栅氧化膜75的可靠性恶化，或使膜厚的控制性变坏，因而产生了使高压部的N沟道型MOS晶体管T32的可靠性受到损害的问题。
如上所述，在一片芯片内制有多种类型晶体管的半导体装置，在按照晶体管改变沟道掺杂层的杂质浓度的情况下对阈值进行了调整，但阈值与扩散层泄漏具有折衷关系，如确定了阈值则漏泄电流也唯一地被确定，因而电路的设计也就受到了两者的折衷关系的限制。另外，栅氧化膜的形成必须分多次进行，因此，导致杂质混入的机会增加等而使栅氧化膜的可靠性恶化，或使膜厚的控制性变坏，因而产生了使晶体管的可靠性受到损害的问题。
本发明是为解决如上所述的问题而开发的，其目的是提供能消除阈值与扩散层泄漏的折衷关系、同时栅氧化膜的形成无须分多次进行的半导体装置和制造方法。
本发明第1方面的半导体装置，是在同一半导体衬底上备有多个部分的半导体装置，上述多个部分具有第1～第3类晶体管中的至少一种，上述第1类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第1半导体层、在上述第1半导体层内有选择地形成的第1导电型的第1沟道掺杂层、及在上述第1半导体层的上部与上述第1沟道掺杂层相对的位置上形成的第1控制电极，上述第2类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第2半导体层、在上述第2半导体层内有选择地形成的第1导电型的第2沟道掺杂层、及在上述第2半导体层的上部与上述第2沟道掺杂层相对的位置上形成的第2控制电极，上述第3类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第3半导体层、在上述第3半导体层内有选择地形成的第1导电型的第3沟道掺杂层、及在上述第3半导体层的上部与上述第3沟道掺杂层相对的位置上形成的第3控制电极，上述第1～第3控制电极中的至少一个，在其内部备有在深度方向形成浓度分布的第2导电型杂质层。
本发明第2方面的半导体装置，其上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成，上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、及在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜，上述第3控制电极在上述第3栅氧化膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1～第3控制电极备有杂质浓度各自不同的第1～第3杂质层，上述第1～第3栅氧化膜具有相同的厚度，上述第1～第3沟道掺杂层具有相同的杂质浓度。
本发明第3方面的半导体装置，其上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成，上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜、在上述第3栅氧化膜上形成的浮置栅电极、及在上述浮置栅电极上形成的层间绝缘膜，上述第3控制电极在上述层间绝缘膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1～第3控制电极备有杂质浓度各自不同的第1～第3杂质层，上述第1及第2栅氧化膜具有相同的第1厚度，上述第3氧化膜具有比上述第1厚度薄的第2厚度，上述第1～第3沟道掺杂层具有相同的杂质浓度。
本发明第4方面的半导体装置，其上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成，上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、及在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜，上述第3控制电极在上述第3栅氧化膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1及第2控制电极备有杂质浓度相同的第1及第2杂质层，上述第3控制电极备有浓度低于第1及第2杂质层的第3杂质层，上述第1～第3栅氧化膜具有相同的厚度，上述第1及第3沟道掺杂层具有相同的杂质浓度。
本发明第5方面的半导体装置，其上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成，上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜、在上述第3栅氧化膜上形成的浮置栅电极、及在上述浮置栅电极上形成的层间绝缘膜，上述第3控制电极在上述层间绝缘膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1及第3控制电极备有杂质浓度相同的第1及第3杂质层，上述第2控制电极备有浓度低于第1及第3杂质层的第2杂质层，上述第1及第2栅氧化膜具有相同的第1厚度，上述第3氧化膜具有比上述第1厚度厚的第2厚度，上述第1～第3沟道掺杂层具有相同的杂质浓度。
本发明第6方面的半导体装置的制造方法，是在同一半导体衬底上备有多个部分、上述多个部分具有第1～第3类晶体管中的至少一种的半导体装置的制造方法，包括：在上述半导体衬底的表面内形成上述第1～第3类晶体管的位置分别形成第1导电型的第1～第3半导体层的工序(a)；在上述第1～第3半导体层内通过分别注入离子有选择地形成第1导电型的第1～第3沟道掺杂层的工序(b)；及在上述第1～第3半导体层的上部与上述第1～第3沟道掺杂层相对的位置分别形成第1～第3控制电极的工序(c)；形成上述第1～第3控制电极的工序，包括对上述第1～第3控制电极中的至少一个在其内部形成在深度方向具有浓度分布的第1导电型杂质层的工序。
本发明第7方面的半导体装置的制造方法，上述工序(c)包括；在上述第1～第3半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1导电层的工序；在上述第1导电层内以剂量n1注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第2导电层的工序；在形成上述第3类晶体管的位置的上述第2导电层上形成掩膜并在上述第2导电层的其余部分内以剂量n2注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第3导电层的工序；在形成上述第2及第3类晶体管的位置的上述第3及第2导电层上形成掩膜并在上述第3导电层的其余部分内以剂量n3注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第4导电层的工序；将上述第2～第4导电层及上述氧化膜通过制作布线图案有选择地除去、在上述第1半导体层上形成第1栅氧化膜及第1控制电极、在上述第2半导体层上形成第2栅氧化膜及第2控制电极、在上述第3半导体层上形成第3栅氧化膜及第3控制电极的工序。
本发明第8方面的半导体装置的制造方法，上述工序(c)包括：在上述第1～第3半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1导电层的工序；将上述第1导电层及上述氧化膜通过制作布线图案有选择地除去的工序；在制作布线图案后的第1导电层内有选择地以剂量n1注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第2导电层的工序；在形成上述第3类晶体管的位置的上述第2导电层上形成掩膜并在上述第2导电层的其余部分内以剂量n2注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第3导电层的工序；在形成上述第2及第3类晶体管的位置的上述第3及第2导电层上形成掩膜并在上述第3导电层的其余部分内以剂量n3注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第4导电层的工序。
本发明第9方面的半导体装置的制造方法，上述工序(c)包括；在上述第1～第3半导体层的上部形成具有第1厚度的第1氧化膜的工序；在上述第3半导体层上的上述第1氧化膜上形成均匀地具有第2导电型杂质的第1导电层的工序；在上述第1导电层上有选择地形成绝缘膜、同时将形成上述第1及第2类晶体管的位置的上述第1氧化膜除去的工序；在上述第1及第2半导体层的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜及上述绝缘膜上形成第2导电层的工序；在上述第2导电层内以剂量n1注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第3导电层的工序；在形成上述第1类晶体管的位置的上述第3导电层上形成掩膜并在上述第3导电层的其余部分内以剂量n2注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第4导电层的工序；在形成上述第1及第3类晶体管的位置的上述第3及第4导电层上形成掩膜并在上述第4导电层的其余部分内以剂量n3注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第5导电层的工序；将上述第3～第5导电层、上述第1及第2氧化膜、上述绝缘膜通过制作布线图案有选择地除去、以在上述第1半导体层上形成第1栅氧化膜及第1控制电极、在上述第2半导体层上形成第2栅氧化膜及第2控制电极、在上述第3半导体层上形成第3栅氧化膜、浮置栅电极、层间绝缘膜、第3控制电极的工序。
本发明第10方面的半导体装置的制造方法，上述工序(b)包括：形成上述第1～第3沟道掺杂层使其具有相同的杂质浓度的工序，上述工序(c)包括：在上述第1～第3半导体层的上部形成氧化膜的工序；在上述氧化膜上形成第1导电层的工序；在上述第1导电层内以剂量n1注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第2导电层的工序；在形成上述第3类晶体管的位置的上述第2导电层上形成掩膜并在上述第2导电层的其余部分内以剂量n2注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第3导电层的工序；将上述第2及第3导电层、及上述2氧化膜通过制作布线图案有选择地除去、以在上述第1半导体层上形成第1栅氧化膜及第1控制电极、在上述第2半导体层上形成第2栅氧化膜及第2控制电极、在上述第3半导体层上形成第3栅氧化膜及第3控制电极的工序。
本发明第11方面的半导体装置的制造方法，上述工序(c)包括；在上述第1～第3半导体层的上部形成具有第1厚度的第1氧化膜的工序；在上述第3半导体层上的上述第1氧化膜上有选择地形成均匀地具有第2导电型杂质的第1导电层的工序；在上述第1导电层上有选择地形成绝缘膜、同时将形成上述第1及第2类晶体管的位置的上述第1氧化膜除去的工序；在上述第1及第2半导体层的上部形成具有比上述第1厚度薄的第2厚度的第2氧化膜的工序；在上述第2氧化膜及上述绝缘膜上形成第2导电层的工序；在上述第2导电层内以剂量n1注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第3导电层的工序；在形成上述第2类晶体管的位置的上述第3导电层上形成掩膜并在上述第3导电层的其余部分内以剂量n2注入第2导电型杂质、以在其内部形成使杂质沿深度方向分布的第4导电层的工序；将上述第1、第3及第4导电层、上述第1及第2氧化膜、上述绝缘膜通过制作布线图案有选择地除去、以在上述第1半导体层上形成第1栅氧化膜及第1控制电极、在上述第2半导体层上形成第2栅氧化膜及第2控制电极、在上述第3半导体层上形成第3栅氧化膜、浮置栅电极、层间绝缘膜、第3控制电极的工序。
本发明第12方面的半导体装置的制造方法，是在同一半导体衬底上具有第1及第2类晶体管的半导体装置的制造方法，包括：在上述半导体衬底的主面上有选择地形成场氧化膜、并规定形成上述第1及第2类晶体管的第1及第2区域的工序(a)；从上述第1及第2区域上直到上述场氧化膜上形成氧化膜的工序(b)；在上述氧化膜上形成构成控制电极的导电层的工序(c)；及在上述第1及第2区域中的至少一个区域的上述导电层内导入与源·漏层相同的导电型杂质的工序(d)。
本发明第13方面的半导体装置的制造方法，是在本发明第12方面的半导体装置的制造方法中，上述工序(d)包括：在上述第1及第2区域中的至少上述第1区域的上述导电层上有选择地形成抗蚀膜、并以离子注入方式将上述杂质在该抗蚀膜周围注入的工序；及通过热扩散使以上述方式注入的上述杂质扩散、将上述杂质导入上述第1及第2区域中至少上述第1区域的上述导电层内的工序。
本发明第14方面的半导体装置的制造方法，上述工序(d)包括：从上述第1及第2区域中至少第1区域的上述导电层的端缘部上直到上述场氧化膜上有选择地形成抗蚀膜、并以离子注入方式将上述杂质注入到没有被该抗蚀膜覆盖的上述导电层内的工序；及通过热扩散使以上述方式注入的上述杂质扩散、将上述杂质导入上述第1及第2区域中至少上述第1区域的上述导电层内、使平面方向中央部的浓度高而随着向端缘部靠近浓度变低的工序。
本发明第15方面的半导体装置的制造方法，上述工序(c)包括：通过将均匀地含有上述杂质的第1导电层及不含上述杂质的第2导电层层叠、形成上述导电层的工序(c-1)，上述工序(d)包括：通过使上述杂质从上述第1导电层向上述第2导电层自然扩散、从而将上述杂质分布在至少上述第1区域上的上述第1及第2导电层内的工序。
图1是说明栅电极中的杂质作用的图。
图2是说明栅电极中的杂质分布的图。
图3是说明栅电极中的杂质作用的图。
图4是说明栅电极中的杂质分布的图。
图5是说明栅电极中的杂质作用的图。
图6是说明栅电极中的杂质作用的图。
图7是表示本发明实施形态1的结构的断面图。
图8是说明本发明实施形态1的杂质分布的图。
图9是说明本发明实施形态1的栅氧化膜厚度的图。
图10是表示本发明实施形态1的制造工序的图。
图11是表示本发明实施形态1的制造工序的图。
图12是表示本发明实施形态1的制造工序的图。
图13是表示本发明实施形态1的制造工序的图。
图14是表示本发明实施形态1的制造工序的图。
图15是表示本发明实施形态1的制造工序的图。
图16是表示本发明实施形态2的结构的断面图。
图17是说明本发明实施形态2的杂质分布的图。
图18是说明本发明实施形态2的栅氧化膜厚度的图。
图19是表示本发明实施形态2的制造工序的图。
图20是表示本发明实施形态2的制造工序的图。
图21是表示本发明实施形态2的制造工序的图。
图22是表示本发明实施形态2的制造工序的图。
图23是表示本发明实施形态2的制造工序的图。
图24是表示本发明实施形态2的制造工序的图。
图25是表示本发明实施形态2的制造工序的图。
图26是表示本发明实施形态2的制造工序的图。
图27是表示本发明实施形态2的制造工序的图。
图28是表示本发明实施形态2的制造工序的图。
图29是表示本发明实施形态2的制造工序的图。
图30是表示本发明实施形态2的制造工序的图。
图31是表示本发明实施形态2的制造工序的图。
图32是表示本发明实施形态2的制造工序的图。
图33是表示本发明实施形态3的结构的断面图。
图34是说明本发明实施形态3的杂质分布的图。
图35是说明本发明实施形态3的栅氧化膜厚度的图。
图36是表示本发明实施形态3的制造工序的图。
图37是表示本发明实施形态3的制造工序的图。
图38是表示本发明实施形态3的制造工序的图。
图39是表示本发明实施形态3的制造工序的图。
图40是表示本发明实施形态3的制造工序的图。
图41是表示本发明实施形态3的制造工序的图。
图42是表示本发明实施形态4的结构的断面图。
图43是说明本发明实施形态4的杂质分布的图。
图44是说明本发明实施形态4的栅氧化膜厚度的图。
图45是表示本发明实施形态4的制造工序的图。
图46是表示本发明实施形态4的制造工序的图。
图47是表示本发明实施形态4的制造工序的图。
图48是表示本发明实施形态4的制造工序的图。
图49是表示本发明实施形态4的制造工序的图。
图50是表示本发明实施形态4的制造工序的图。
图51是表示本发明实施形态4的制造工序的图。
图52是表示本发明实施形态4的制造工序的图。
图53是表示本发明实施形态4的制造工序的图。
图54是表示本发明实施形态4的制造工序的图。
图55是表示本发明实施形态4的制造工序的图。
图56是表示本发明实施形态4的制造工序的图。
图57是表示本发明实施形态4的制造工序的图。
图58是说明本发明实施形态5的电路图。
图59是表示本发明实施形态5的制造工序的图。
图60是说明本发明实施形态5的MOS晶体管的斜视图。
图61是说明本发明实施形态5的制造工序的图。
图62是说明本发明实施形态5制造工序的变形例1的图。
图63是说明本发明实施形态5制造工序的变形例2的图。
图64是说明本发明实施形态5制造工序变形例2的适用例的图。
图65是说明本发明实施形态5制造工序的变形例3的图。
图66是说明现有的DRAM的总体结构的图。
图67是说明现有的DRAM的结构的断面图。
图68是说明现有的DRAM的杂质分布的图。
图69是说明现有的DRAM的制造工序的图。
图70是说明现有的DRAM的制造工序的图。
图71是说明现有的DRAM的制造工序的图。
图72是说明现有的DRAM的制造工序的图。
图73是说明现有的DRAM的制造工序的图。
图74是说明现有的DRAM的制造工序的图。
图75是说明现有的快擦写存储器总体结构的图。
图76是说明现有的快擦写存储器结构的断面图。
图77是说明现有的快擦写存储器的栅氧化膜厚度的图。
图78是表示现有的快擦写存储器的制造工序的图。
图79是表示现有的快擦写存储器的制造工序的图。
图80是表示现有的快擦写存储器的制造工序的图。
图81是表示现有的快擦写存储器的制造工序的图。
图82是表示现有的快擦写存储器的制造工序的图。
图83是表示现有的快擦写存储器的制造工序的图。
图84是表示现有的快擦写存储器的制造工序的图。
图85是表示现有的快擦写存储器的制造工序的图。
图86是表示现有的快擦写存储器的制造工序的图。
图87是表示现有的快擦写存储器的制造工序的图。
图88是表示现有的快擦写存储器的制造工序的图。
图89是表示现有的快擦写存储器的制造工序的图。
图90是表示现有的快擦写存储器的制造工序的图。
图91是表示现有的快擦写存储器的制造工序的图。
图92是说明现有的LOGIC in DRAM的总体结构的图。
图93是说明现有的LOGIC in DRAM结构的断面图。
图94是说明现有的LOGIC in DRAM的杂质分布的图。
图95是说明现有的LOGIC in DRAM的栅氧化膜厚度的图。
图96是说明现有的LOGIC in DRAM的制造工序的图。
图97是说明现有的LOGIC in DRAM的制造工序的图。
图98是说明现有的LOGIC in DRAM的制造工序的图。
图99是说明现有的LOGIC in DRAM的制造工序的图。
图100是说明现有的LOGIC in DRAM的制造工序的图。
图101是说明现有的LOGIC in DRAM的制造工序的图。
图102是说明现有的LOGIC in DRAM的制造工序的图。
图103是说明现有的LOGIC in DRAM的制造工序的图。
图104是说明现有的LOGIC in DRAM的制造工序的图。
图105是说明现有的LOGIC in FLASH的总体结构的图。
图106是说明现有的LOGIC in FLASH结构的断面图。
图107是说明现有的LOGIC in FLASH的杂质分布的图。
图108是说明现有的LOGIC in FLASH的栅氧化膜厚度的图。
图109是说明现有的LOGIC in FLASH的制造工序的图。
图110是说明现有的LOGIC in FLASH的制造工序的图。
图111是说明现有的LOGIC in FLASH的制造工序的图。
图112是说明现有的LOGIC in FLASH的制造工序的图。
图113是说明现有的LOGIC in FLASH的制造工序的图。
图114是说明现有的LOGIC in FLASH的制造工序的图。
图115是说明现有的LOGIC in FLASH的制造工序的图。
图116是说明现有的LOGIC in FLASH的制造工序的图。
图117是说明现有的LOGIC in FLASH的制造工序的图。
图118是说明现有的LOGIC in FLASH的制造工序的图。
图119是说明现有的LOGIC in FLASH的制造工序的图。
图120是说明现有的LOGIC in FLASH的制造工序的图。
图121是说明现有的LOGIC in FLASH的制造工序的图。
图122是说明现有的LOGIC in FLASH的制造工序的图。
[符号说明]
42、280、550、790、1020(非掺杂)多晶硅层、42A～42C、280A～280C、550A、550B、771、790A、790B、1021掺杂多晶硅层、HP高压电路部、LP低压电路部、1010 SOI衬底、1011SOI层。
构成MOS晶体管的栅电极，一般掺杂N型或P型杂质。其目的在于通过掺杂杂质取得降低栅极电阻的效果。而N型或P型则因阱层的类型而不同。即，对N型阱选择P型栅电极，对P型阱选择N型栅电极，从而能将阈值压低。
作为这种掺杂杂质的电极形成方法，大致有两种方法。一种是通过将掺杂多晶硅层叠而形成栅电极的方法。即，在CVD法中使多晶硅层叠材料与杂质材料气体同时通过，在形成多晶硅层的同时掺杂杂质的方法。如以该种方法形成，则能使多晶硅中的杂质分布保持一定。按照这种方法形成的MOS晶体管M1的结构示于图1，其栅电极中的杂质分布示于图2。
在图1所示MOS晶体管M1的栅电极G1的A-A′线上的杂质浓度，如图2所示，从栅氧化膜(SiO2)Z1与栅电极(多晶硅)G1的界面起急剧上升，并在栅电极G1内保持恒定值。在图2中，以横轴表示杂质浓度，以纵轴表示A-A′线方向的距离(深度)，在图中，Si-SiO2界面表示阱层W1与栅氧化膜Z1的接合面。
但是，由于在这种方法中在一片芯片的所有栅电极内掺杂同样的杂质，所以，例如当层叠N型掺杂多晶硅时，虽然能抑制在P型阱层内形成的N沟道型MOS晶体管的阈值，但在N型阱层内形成的P沟道型MOS晶体管的阈值将提高。因此，必须通过形成沟道埋入层等沟道工序来调整阈值。
另一种方法是采用离子注入技术的方法。也就是在形成非掺杂多晶硅层后通过注入杂质离子在栅电极中掺杂杂质的方法。如采用该方法，则例如通过用抗蚀掩膜限定注入区域可以很容易地分别制作N型和P型栅电极。按照这种方法形成的MOS晶体管M2的结构示于图3，其栅电极中的杂质分布示于图4。
在图3所示MOS晶体管M2的栅电极G2的A-A′线上的杂质浓度，如图4所示，其分布状态是，从栅氧化膜(SiO2)Z2与栅电极(多晶硅)G2的界面起以曲线形式上升，并在栅电极G2内具有峰值，然后以曲线形式下降。
这样，当以离子注入形成时，不能使栅电极内的杂质均匀分布，在栅电极与栅氧化膜的界面处杂质浓度变低，因而当晶体管动作时，在栅电极内将形成耗尽层DP。并且，如形成耗尽层，则因在耗尽层内产生电压降，所以施加到元件上的电压将低于所施加的电压。即，其实际的效果是使氧化膜的厚度变厚。因此，产生了阈值增加和漏极电流减小的问题。
以往，为防止在栅电极内形成耗尽层，利用了杂质浓度越高耗尽层越难发生的性质，使栅电极内的杂质浓度尽可能提高。这种现象示于图5和图6。
图5示出在栅电极G3内杂质浓度较高时的MOS晶体管M3中、在栅电极G3内形成的耗尽层DP1的形成状态以及在栅电极G3的A-A′线上的杂质分布。
图6示出在栅电极G4内杂质浓度较高时的MOS晶体管M4中、在栅电极G4内形成的耗尽层DP2的形成状态以及在栅电极G4的A-A′线上的杂质分布。
通过两者的比较可以看出，栅电极G4内的耗尽层DP2的形成范围比栅电极G3内的耗尽层DP1要宽。
本发明充分地利用在栅电极内形成的耗尽层，通过调整耗尽层的形成范围，在一片芯片内制作有效氧化膜厚度不同的多种类型的晶体管。
以下，以DRAM、快擦写存储器、具有逻辑电路的DRAM、具有逻辑电路的快擦写存储器为例，说明本发明的实施形态。
<实施形态1>
<1-1装置结构>
在图7中示出作为本发明实施形态1的制有多种晶体管的DRAM 100的局部结构。一般，DRAM不仅备有储存数据的存储单元阵列部，而且，还备有读出放大器部、外围电路部(例如，地址缓冲器、X译码器、Y译码器、行-列时钟电路、I/O总线电路、刷新电路等)。
各部位都由晶体管构成，但对各晶体管所要求的特性不同。例如，如对阈值进行比较，则存储单元阵列部的晶体管为1V左右，外围电路部的晶体管为0.8V左右，而读出放大器部的晶体管必须抑制到0.4V。
<各晶体管的结构>
为了将这些特性不同的晶体管制作在一片芯片内，以往的作法是根据晶体管的不同改变沟道掺杂层的杂质分布。以下，说明根据晶体管改变沟道掺杂杂质浓度的例。
在图7中，分别示出在读出放大器部、外围电路部、存储单元阵列部中采用的N沟道型MOS晶体管T41～T43的断面。
在图7中，N沟道型MOS晶体管T41～T43是在同一半导体衬底1(P型)上形成的P型阱层101内形成的。阱层101由在阱层101内形成的沟道隔断层102及LOCOS层2实现元件间的隔离，N沟道型MOS晶体管T41～T43在元件间隔离后的各区域内形成。
读出放大器部的N沟道型MOS晶体管T41备有在阱层101内彼此独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对低掺杂漏层(以下，称LDD层)107。
并且，在LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4A。另外，在栅氧化膜3和栅电极4A的侧面形成侧壁氧化膜5。在栅电极4A的下层的阱层101内还形成沟道掺杂层103A。
外围电路部的N沟道型MOS晶体管42备有在阱层101内独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对LDD层107。
并且，在LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4B。另外，在栅氧化膜3和栅电极4B的侧面形成侧壁氧化膜5。在栅电极4B的下层的阱层101内还形成沟道掺杂层103B。
存储单元阵列部的N沟道型MOS晶体管T43备有在阱层101内独立且平行地形成的一对源·漏层106及与该源·漏层106的相对端缘部连接而形成的一对LDD层107。
并且，在源·漏层106及LDD层107的上部形成栅氧化膜3，并在该栅氧化膜3的上部形成栅电极4C。另外，在栅氧化膜3和栅电极4C的侧面形成侧壁氧化膜5。在栅电极4C的下层的阱层101内还形成沟道掺杂层103C。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层106，并将该结构连续配置。
在表5中示出N沟道型MOS晶体管T41～T43的各构成部分。
[表5]
读出放大器部(T41) 外围电路部(T42) 存储单元阵列部(T43)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 100 100 100
栅电极膜厚 2000 2000 2000
侧壁 1000 1000 1000
阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
栅注入 As 30keV 5×1015/cm2 As 30keV 3×1015/cm2 As 30keV 1×1015/cm2
热处理                                        850℃       60分钟
在表5中，各N沟道型MOS晶体管T41～T43的栅电极在形成时的杂质剂量分别为5×1015/cm2、3×1015/cm2、1×1015/cm2。注入杂质都是砷(As)，注入能量都是30keV。
另外，在图8中示出图7所示读出放大器部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T41～T43中A-A′线、B-B′线、及C-C′线断面部分的杂质分布。
在图8中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。横轴从面向图的左侧起依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
如表5所示，在N沟道型MOS晶体管T41～T43的栅电极4A～4C中，由于杂质剂量彼此不同，所以杂质浓度也各不相同，在构成时使栅电极中的杂质浓度按预计的阈值较高的顺序依次减低。即，以A-A′线表示的读出放大部的晶体管T41最高，而外围电路部的晶体管T42(B-B′线)、存储单元阵列部的晶体管T43(C-C′线)的浓度依次减低。N沟道型MOS晶体管T41～T43的沟道掺杂层103A～103C的杂质剂量相同，所以A-A′线、B-B′线、C-C′线重合。
因此，在存储单元阵列部中，栅电极内的耗尽层最宽，氧化膜的有效厚度最厚，阈值最高。
在图9中示出栅氧化膜的实际厚度和有效厚度。在图9中，从横轴左侧起依次示出读出放大器部、外围电路部、及存储单元阵列部的各N沟道型MOS晶体管。从图9可以清楚看出，各栅氧化膜的有效厚度，按照读出放大器部、外围电路部、及存储单元阵列部的顺序依次变厚。
<1-2制造方法>
以下，参照图10～图15说明构成图7所示DRAM100的读出放大器部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T41～T43的制造方法。
首先，在图10所示工序中，用LOCOS法在P型半导体衬底1的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)2。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底1内形成P型阱区101。另外，在半导体衬底1
内还要形成用于形成P沟道型MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底1内形成沟道隔断层102。沟道隔断层102形成的形状是使其在与LOCOS层2之间形成元件间隔离区域。
其次，在阱区101内的规定位置上形成以后用于构成沟道掺杂层103A～103C的沟道掺杂层100。这时，在外围电路部和存储单元阵列部的晶体管T42和T43的形成区域内也形成沟道掺杂层100。而沟道掺杂层100的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在图11所示工序中，用热氧化法在半导体衬底1的主面上形成构成栅氧化膜3的氧化膜31，然后在其上以CVD法形成(非掺杂)多晶硅层42作为栅电极材料。氧化膜31的厚度约为100埃，多晶硅层42的厚度约为2000埃。
接着，在图12所示工序中，按照杂质浓度最低的存储单元阵列部的N沟道型MOS晶体管T43的栅电极，将杂质离子注入多晶硅层42内，形成掺杂多晶硅层42C。这时，在外围电路部和读出放大器部也形成掺杂多晶硅层42C。掺杂多晶硅层42C的形成，例如可通过在30keV的能量下注入剂量为1×1015/cm2的砷离子进行。
然后，在图13所示工序中，在存储单元阵列部的上部形成抗蚀掩膜R204，并在读出放大部和外围电路部的掺杂多晶硅层42C内有选择地追加注入杂质，形成杂质浓度与外围电路部的N沟道型MOS晶体管T42一致的掺杂多晶硅层42B。而掺杂多晶硅层42B的形成，例如可通过在30keV的能量下注入剂量为2×1015/cm2的砷离子进行。
接着，在将抗蚀掩膜R204除去后，在图14所示工序中，在存储单元阵列部和外围电路部的上部形成抗蚀掩膜R205，并在读出放大部的掺杂多晶硅层42B内有选择地追加注入杂质，形成杂质浓度与读出放大部的N沟道型MOS晶体管T41一致的掺杂多晶硅层42A。而掺杂多晶硅层42A的形成，例如可通过在30keV的能量下注入剂量为2×1015/cm2的砷离子进行。
接着，在图15所示工序中，在掺杂多晶硅层42A～42C的上部形成抗蚀掩膜R203，并通过制作布线图案形成栅电极4A～4C和栅氧化膜3。
其次，通过在读出放大器部、外围电路部、存储单元阵列部注入离子，形成LDD层107，然后，在栅氧化膜3和栅电极4A～4C的侧面形成厚度约为1000埃的侧壁氧化膜5。接着将侧壁氧化膜5作为掩膜，通过离子注入形成源·漏层106，从而得到图7所示的DRAM100的结构。
这里，LDD层107，例如可在30keV的能量下注入剂量为1×1013/cm2的砷(As)离子后形成。而源·漏层106，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火60分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成DRAM，但这些工序的说明及图示从略。
<1-3特有的作用效果>
如上所述的本发明实施形态1的DRAM100，对特性不同的多种类型的晶体管(例如，规格要求不同)，在结构上通过分别改变栅电极的杂质浓度，改变栅氧化膜的有效厚度，从而对阈值进行设定。因此，不需要按照晶体管的特性改变沟道掺杂层的杂质浓度，可将浓度固定在能将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度的值。
因此，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据栅电极的杂质浓度设定阈值，可以打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
另外，分别改变栅电极的杂质浓度，与改变在半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其他结构的影响很小。即，当在半导体衬底内注入离子、尤其是进行高剂量注入时，这是导致半导体衬底的结晶性恶化的主要原因。但是，在本发明中，由于是将离子注入位于最外层的栅电极，所以不会发生上述问题。只须将注入射程设定为使杂质不到达栅氧化膜即可。
在以上的说明中，沟道掺杂层103A～103C的杂质浓度是相同的，但也不一定必须相同。例如，在只分别改变栅电极的杂质浓度尚不能充分地调整阈值的情况下，也可以通过改变沟道掺杂层103A～103C的杂质浓度来调整阈值。在这种情况下，由于只是辅助性地利用，所以杂质浓度的增加很少，即使扩散层泄漏大幅度增加，也不会因离子注入使半导体衬底的结晶性恶化。
<1-4变形例>
在参照图10～图15说明过的实施形态1的DRAM100的制造方法中，在形成掺杂多晶硅层42A～42C后，在图15所示的工序中，给出了通过制作布线图案形成栅电极4A～4C和栅氧化膜3的例，但也可在通过制作布线图案使栅电极成形后再进行杂质注入。
即，在图15所示工序中形成多晶硅层42后，在多晶硅层42上形成规定的抗蚀掩膜，并进行布线图案制作使栅电极和栅氧化膜成形。在这之后，按照存储单元阵列部的N沟道型MOS晶体管T43的栅电极，将杂质注入多晶硅层42内。然后，在存储单元阵列部、外围电路部的栅电极上依次形成抗蚀掩膜，并通过追加注入杂质，形成栅电极4A～4C。
在按这种工序进行时，由于在栅电极成形时的刻蚀作业中杂质不进入栅电极中，因而使刻蚀变得容易进行。即，刻蚀速度随多晶硅所含杂质浓度而变化。尤其是，在进行离子注入时，杂质分布沿栅电极的深度方向形成，因而刻蚀速度随位置而变化。在这种情况下，如不调整刻蚀速度，则因刻蚀速度不同，将发生刻蚀面产生凸凹等问题，但在本工序中，由于是对非掺杂的多晶硅进行刻蚀，所以不会发生这样的问题。
另外，当可以将多晶硅的杂质注入条件(能量、剂量)与用于形成LDD层的杂质注入条件相互配合时，能够在形成存储单元阵列部的N沟道型MOS晶体管的同时也将LDD层形成，所以能缩短制造工序。
在以上说明的本发明实施形态1中，示出了在单晶体衬底上形成各种晶体管的结构，但即使是在SOI(绝缘体上的外延硅)衬底上形成各种晶体管的情况下，也能获得同样的作用效果。
<实施形态2>
<2-1装置结构>
在图16中示出作为本发明实施形态2的制有多种晶体管的快擦写存储器200的局部结构。快擦写存储器与一般的DRAM相比的不同点在于，在写入动作或擦除动作中使用例如10V的高电压。因此，快擦写存储器不仅备有储存数据的存储单元阵列部，而且还备有在X译码器和Y译码器等升压后使用的耐高压部、外围电路部(例如，地址缓冲器、行/列时钟部、I/O总线部、数据寄存部、读出放大部、动作控制部)等。各部位都由晶体管构成，但由于使用电压的差异，需要有多种特性不同的晶体管。
在图16中，分别示出在耐高压部、外围电路部、存储单元阵列部中使用的N沟道型MOS晶体管T51～T53的断面。
在图16中，N沟道型MOS晶体管T51～T53是在同一半导体衬底21(P型)上形成的P型阱层121内形成的。阱层121由在阱层121内形成的沟道隔断层122及LOCOS层22实现元件间的隔离，N沟道型MOS晶体管T51～T53在元件间隔离后的各区域内形成。
耐高压部的N沟道型MOS晶体管T51备有在阱层121内彼此独立且平行地形成的一对源·漏层126及与该源·漏层126的相对端缘部连接而形成的一对LDD层127。
并且，在LDD层127的上部形成栅氧化膜25A，并在该栅氧化膜25A的上部形成栅电极29A。另外，在栅氧化膜25A和栅电极29A的侧面形成侧壁氧化膜30。在栅电极29A的下层的阱层121内还形成沟道掺杂层123。
外围电路部的N沟道型MOS晶体管T52备有在阱层121内彼此独立且平行地形成的一对源·漏层126及与该源·漏层126的相对端缘部连接而形成的一对LDD层127。
并且，在LDD层127的上部形成栅氧化膜25A，并在该栅氧化膜25A的上部形成栅电极29B。另外，在栅氧化膜25A和栅电极29B的侧面形成侧壁氧化膜30。在栅电极29B的下层的阱层121内还形成沟道掺杂层124。
存储单元阵列部的N沟道型MOS晶体管T53备有在阱层121内彼此独立且平行地形成的一对源·漏层126，在该源·漏层126的端缘部上部形成隧道氧化膜23，在该隧道氧化膜23的上部，依次形成浮置栅电极27、层间绝缘膜(ONO膜)24、控制栅电极29C。
另外，在隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极29C的侧面形成侧壁氧化膜30。
另外，在浮置栅电极27的下层的阱层121内形成沟道掺杂层125。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层126，并将该结构连续配置。
在表6中示出N沟道型MOS晶体管T51～T53的各构成部分。
[表6]
耐高压部(T51) 外围电路部(T52) 存储单元阵列部(T53)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 80 80 100
浮置栅电极膜厚 ----- ----- 1000
浮置栅杂质浓度 ----- ----- 1×1020/cm3
层间绝缘膜厚 ---- ----- TEOS/Si3N4/TEOS＝100/100/100
控制栅电极膜厚 2000 2000 2000
侧壁 2000 2000 2000
阱 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2 B 700keV 1×1013/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 5×1012/cm2 B 50keV 5×1012/cm2 B 50kcV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 -----
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
栅注入 As 30keV 5×1014/cm2 As 30keV 5×1015/cm2 As 30keV 1×1015/cm2
热处理                                       850℃         60分钟
如表6所示，快擦写存储器200的特征在于，耐高压部的N沟道型MOS晶体管T51的栅电极29A的杂质浓度最低，存储单元阵列部的N沟道型MOS晶体管T53的控制栅电极29C、外围电路部的N沟道型MOS晶体管T52的栅电极29B，其杂质浓度依次变高。
在图17中示出图16所示耐高压部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T51～T53中A-A′线、B-B′线、及C-C′线断面部分的杂质分布。
在图17中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。在图中上部，示出存储单元阵列部的N沟道型MOS晶体管T53的构成顺序，并沿图中横轴示出其他MOS晶体管的构成顺序。
在图中上部，从面向图的左侧起依次为控制栅电极(多晶硅层)、层间绝缘膜(ONO膜)、浮置栅电极(多晶硅层)、隧道氧化膜(SiO2层)、阱层(块状硅层)。
而在图中横轴上，从面向图的左侧起依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
在图17中，如B-B′线所示，在外围电路部内的栅电极中的杂质浓度最高，以A-A′线表示的耐高压部的栅电极中的杂质浓度最低。
因此，在耐高压部中，栅电极中的耗尽层最宽，氧化膜的有效厚度最厚，因而即使是高的电压也能耐受。
在图18中示出栅氧化膜的实际厚度和有效厚度。在图18中，从横轴左侧起依次示出耐高压部部、外围电路部、及存储单元阵列部的各N沟道型MOS晶体管。在存储单元阵列部中使用隧道氧化膜作为栅氧化膜。从图18可以清楚看出，各栅氧化膜的有效厚度中，尤以耐高压部为最厚。
另外，如图17所示，耐高压部(A-A′线)、外围电路部(B-B′线)、存储单元阵列部(C-C线)的任何一种晶体管，其沟道掺杂层的杂质分布相同。
由于存储单元阵列部的N沟道型MOS晶体管T53的的浮置栅电极以CVD法形成，所以其杂质分布保持一定。
<2-2制造方法>
以下，参照图19～图32说明图16所示的耐高压部、外围电路部、及存储单元阵列部的N沟道型MOS晶体管T51～T53的制造方法。
首先，在图19所示工序中，用LOCOS法在P型半导体衬底21的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)22。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底21内形成P型阱区121。另外，在半导体衬底21内还要形成用于形成P沟道型MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底21内形成沟道隔断层122。沟道隔断层122形成的形状是使其在与LOCOS层22之间形成元件隔离区域。
其次，在阱区121内的耐高压部、外围电路部、存储单元阵列部各自的规定位置，形成沟道掺杂层120。而沟道掺杂层120的形成，例如可通过在50keV的能量下注入剂量为5×1012/cm2的硼离子进行。
接着，在图20所示工序中，用热氧化法在半导体衬底21的主面上形成构成隧道氧化膜23的氧化膜231，然后在其上例如以CVD法形成掺杂多晶硅层271作为栅电极材料。氧化膜231的厚度约为100埃，掺杂多晶硅层271的厚度约为1000埃，作为该杂质，使用磷(P)，浓度为1×1020/cm3左右。
接着，在图21所示工序中，在存储单元阵列部的掺杂多晶硅层271的上部，有选择地形成抗蚀掩膜R221。在这种情况下，抗蚀掩膜R221沿着存储单元阵列部的栅的宽度方向形成。然后，通过各向异性刻蚀将没有被抗蚀掩膜R221覆盖的部分的掺杂多晶硅层271除去。该状态示于图22。
图22是从上表面侧(抗蚀掩膜R221的形成侧)观察图21的平面图，在存储单元阵列部内，抗蚀掩膜R221被形成有规律地排列的矩形岛状结构。形成抗蚀掩膜R221，使其覆盖在构成矩形岛状的活性层AL上以及在其周围的LOCOS层LL上。此外，由于在耐高压部及外围电路部上不形成抗蚀掩膜，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R221除去后，在图23所示工序中，用CVD法在掺杂多晶硅层271之上形成用于构成使浮置栅与控制栅绝缘的层间绝缘膜24的绝缘膜241。层间绝缘膜24有时也称作ONO膜。在耐高压部及外围电路部上也形成绝缘膜241。该膜按TEOS(四乙基原硅酸盐)膜、氮化膜(Si3N4)、TEOS膜的顺序层叠后构成，各膜的厚度均为100埃。
其次，在图24所示工序中，用抗蚀掩膜R222覆盖在存储单元阵列部的绝缘膜241上，并将其他区域的绝缘膜241全部除去。在这种情况下，在其他区域内，将氧化膜231也除去。该状态示于图25。
图25是从上表面侧(抗蚀掩膜R222的形成侧)观察图24的平面图，形成抗蚀掩膜R222，使其覆盖存储单元阵列部的全部区域，但由于在耐高压部及外围电路部上不形成抗蚀掩膜R222，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R222除去后，在图26所示工序中，用热氧化法在半导体衬底21主面的全部表面上形成构成栅氧化膜25A的氧化膜251A。这时，存储单元阵列部上的绝缘膜241，因包含着氮化膜而不会被氧化，因而保持其厚度。而氧化膜251A的厚度大约为80埃。
其次，在图27所示工序中，用CVD法在半导体衬底21主面的全部表面上形成(非掺杂)多晶硅层280作为栅电极材料。多晶硅层280的厚度约为2000埃。
接看，在图28所示工序中，按照杂质浓度最低的耐高压部的N沟道型MOS晶体管T51的栅电极，将杂质注入多晶硅层280内，形成掺杂多晶硅层280A。这时，在外围电路部和存储单元阵列部也形成掺杂多晶硅层280A。掺杂多晶硅层280A的形成，例如可通过在30keV的能量下注入剂量为5×1014/cm2的砷离子进行。
然后，在图29所示工序中，在耐高压部的上部形成抗蚀掩膜R225，并在外围电路部和存储单元阵列部的掺杂多晶硅层280A内有选择地追加注入杂质，形成杂质浓度与存储单元阵列部的N沟道型MOS晶体管T53一致的掺杂多晶硅层280C。而掺杂对晶硅层280C的形成，例如可通过在30keV的能量下注入剂量为5×1014/cm2的砷离子进行。
接看，在将抗蚀掩膜R225除去后，在图30所示工序中，在存储单元阵列部和耐高压部的上部形成抗蚀掩膜R226，并在外围电路部的掺杂多晶硅层280C内有选择地追加注入杂质，形成杂质浓度与外围电路部的N沟道型MOS晶体管T52一致的掺杂多晶硅层280B。而掺杂多晶硅层280B的形成，例如可通过在30keV的能量下注入剂量为4×1015/cm2的砷离子进行。
其次，在将抗蚀掩膜R226除去后，在图31所示工序中，在掺杂多晶硅层280A～280C的上部形成抗蚀掩膜R227并进行布线图案制作。该状态示于图32。
图32是从上表面侧(抗蚀掩膜R227的形成侧)观察图31的平面图，在形成抗蚀掩膜R227时使其垂直于呈矩形的活性区AL。
通过该布线图案制作，在耐高压部内形成栅氧化膜25A及栅电极29A，在外围电路部内形成栅氧化膜25A及栅电极29B，在存储单元阵列部内形成隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极29C。
接着，通过在耐高压部及外围电路部内注入离子形成LDD层127，然后在栅氧化膜25A及栅电极29A的侧面、在栅氧化膜25A及栅电极29B的侧面、在隧道氧化膜23、浮置栅电极27、层间绝缘膜24、控制栅电极29C的侧面，形成厚度约为1000埃的侧壁氧化膜30。接着，将侧壁氧化膜30作为掩膜，通过离子注入形成源·漏层126，从而获得图16所示的快擦写存储器的结构。
这里，LDD层127，例如可在30keV的能量下注入剂量为1×1013/cm2的砷离子后形成。而源·漏层126，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火60分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成快擦写存储器，但这些工序的说明及图示从略。
<2-3特有的作用效果>
如上所述的本发明实施形态2的快擦写存储器200，对特性不同的多种类型的晶体管(例如，规格要求不同)，在结构上通过分别改变栅电极的杂质浓度，改变栅氧化膜的有效厚度。因此，不需要分别按不同的厚度形成耐压不同的晶体管的栅氧化膜厚度。
另外，由于改变栅氧化膜的有效厚度即可设定阈值，所以不需要按照晶体管的特性改变沟道掺杂层的杂质浓度，因而可以将浓度固定在能将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度的值。
因此，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据栅电极的杂质浓度调整耐压特性和阈值，可以在满足耐压的有关要求的同时，打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
另外，即使在形成厚度不同的栅氧化膜时，也能通过改变栅氧化膜的有效厚度减少栅氧化膜的种类。因此，能简化栅氧化膜的制造工序，同时能获得可靠性优良、膜厚的控制性良好的栅氧化膜。
即，在图16所示的结构中，由于耐高压部和外围电路部的晶体管的栅氧化膜厚度相同，所以栅氧化膜的种类只有2种。并且，形成栅氧化膜的工序只是形成氧化膜231的工序(图23)及形成氧化膜251A的工序(图26)，而这两个工序也只是以一道热氧化工序形成，所以不必象参照图78～图91说明过的现有的制造方法那样，一个氧化膜的形成要分多次进行，因而不必担心杂质混入和膜厚控制性的降低。
另外，在以上说明的本发明实施形态2中，示出了在单晶体衬底上形成各种晶体管的结构，但即使是在SOI(绝缘体上的外延硅)衬底上形成各种晶体管的情况下，也能获得同样的作用效果。
<实施形态3>
<3-1装置结构>
在图33中示出作为本发明实施形态3的具有逻辑电路的DRAM(以下，称LOGIC in DRAM)300的局部结构。
由于LOGIC in DRAM300将逻辑电路制作在同一芯片内而将原来作为独立的不同芯片制作的DRAM及逻辑电路组合使用，所以是一种能实现高性能且低成本的装置。
一般，LOGIC in DRAM300大致可分为逻辑部和DRAM部。这里，对逻辑部要求高速、即高驱动能力和低容量。而对DRAM部则如在前面的实施形态1中所述，包含着要求低漏泄电流的单元阵列部、及要求在低电压下工作的读出放大部。就是说，在单片的LOGIC inDRAM内需要特性不同的多种类型的晶体管。
在图33中，分别示出在逻辑部、读出放大部、存储单元阵列部中采用的N沟道型MOS晶体管T61～T63的断面。
在图33中，N沟道型MOS晶体管T61～T63是在同一半导体衬底51(P型)上形成的P型阱层151内形成的。阱层151由在阱层151内形成的沟道隔断层152及LOCOS层52进行元件间的隔离，N沟道型MOS晶体管T61～T63在元件间隔离后的各区域内形成。
逻辑部的N沟道型MOS晶体管T61备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在LDD层157的上部形成栅氧化膜53，并在该栅氧化膜53的上部形成栅电极55A。另外，在栅氧化膜53和栅电极55A的侧面形成侧壁氧化膜56。在栅电极55A的下层的阱层151内还形成沟道掺杂层155A。
读出放大部的N沟道型MOS晶体管T62备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在LDD层157的上部形成栅氧化膜53，并在该栅氧化膜53的上部形成栅电极55A。另外，在栅氧化膜53栅电极55A的侧面形成侧壁氧化膜56。在栅电极55A的下层的阱层151内还形成沟道掺杂层154。
存储单元阵列部的N沟道型MOS晶体管T63备有在阱层151内彼此独立且平行地形成的一对源·漏层156及与该源·漏层156的相对端缘部连接而形成的一对LDD层157。
并且，在源·漏层156及LDD层157的上部形成栅氧化膜53，并在该栅氧化膜53的上部形成栅电极55B。另外，在栅氧化膜53和栅电极55B的侧面形成侧壁氧化膜56。在栅电极55B的下层的阱层151内还形成沟道掺杂层155A。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层156，并将该结构连续配置。
在表7中示出N沟道型MOS晶体管T61～T63的各构成部分。
[表7]
逻辑部(T61) 读出放大器部(T62) 存储单元阵列部(T63)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 60 60 60
栅电极膜厚 2000 2000 2000
侧壁 1000 1000 1000
阱 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 5×1012/cm2 B 50keV 1×1012/cm2 B 50keV 5×1012/cm2
LDD As 30keV 1×1013/cm2 As 30keV 1×1013/cm2 As 30keV 1×1013/cm2
源/漏 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2 As 50keV 5×1015/cm2
栅注入 As 30keV 5×1015/cm2 As 30keV 5×1015/cm2 As 30keV 5×1015/cm2
热处理                                       850℃       60分钟
在表7中，各N沟道型MOS晶体管T61～T63的沟道掺杂层在形成时的杂质剂量分别为5×1012/cm2、1×1012/cm2、5×1012/cm2。注入杂质都是硼(B)，注入能量都是50keV。
另外，各N沟道型MOS晶体管T61～T63的栅氧化膜厚度都是60埃。
各N沟道型MOS晶体管T61～T63的栅电极在形成时的杂质剂量分别为5×1015/cm2、5×1015/cm2、1×1015/cm2。注入杂质都是砷(As)，注入能量都是30keV。
在图34中示出图33所示逻辑部、读出放大器部、存储单元阵列部的N沟道型MOS晶体管T61～T63中A-A′线、B-B′线、及C-C′线断面部分的杂质分布。
在图34中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。横轴从面向图的左侧起分别为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
栅电极的杂质浓度，如表7所示，由于在晶体管T61及T62中以相等的量形成，所以A-A′线、B-B′线重合，阱层内沟道掺杂层的杂质浓度，由于在晶体管T61及T63中以相等的剂量形成，所以A-A′线、C-C′线重合。而在阈值要求低的读出放大器部的晶体管中，沟道掺杂量少，在氧化膜-块体界面上的杂质浓度也低。
另外，在图35中示出各栅氧化膜的实际厚度和有效厚度。在图35中，从横轴左侧起依次表示逻辑部、读出放大器部、存储单元阵列部的各N沟道型MOS晶体管。如图35所示，虽然各晶体管中的实际厚度相同，但从图35可以清楚看出，在各栅氧化膜的有效厚度中，尤以存储单元阵列部为最厚。
<3-2制造方法>
以下，参照图36～图41说明在图33中示出的逻辑部、DRAM部的读出放大器部及存储单元阵列部的N沟道型MOS晶体管T61～T63的制造方法。
首先，在图36所示工序中，用LOCOS法在P型半导体衬底51的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)52。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底51内形成P型阱区151。另外，在半导体衬底51内还要形成用于形成P沟道型MOS晶体管的N型阱区，但其说明和图示从略·然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的硼离子，在半导体衬底51内形成沟道隔断层152。沟道隔断层152形成的形状是使其在与LOCOS层52之间形成元件隔离区域。
其次，在阱区151内的规定位置上形成与读出放大器部的晶体管T62一致的杂质浓度最低的沟道掺杂层150。这时，在逻辑部和存储单元阵列部的晶体管T61和T63的形成区域内也形成沟道掺杂层150。而沟道掺杂层150的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在图37所示工序中，在读出放大部的上部形成抗蚀掩膜R251，并在逻辑部和存储单元阵列部的沟道掺杂层150内有选择地追加注入杂质，形成杂质浓度与逻辑部和存储单元阵列部的晶体管T61和T63对应的沟道掺杂层150A。而沟道掺杂层150A的形成，例如可通过在50keV的能量下注入剂量为4×1012/cm2的硼离子进行。
接着，在图38所示工序中，用热氧化法在半导体衬底51的主面上形成构成栅氧化膜53的氧化膜531，然后在其上用CVD法形成(非掺杂)多晶硅层550作为栅电极材料。氧化膜531的厚度约为60埃，而多晶硅层550的厚度约为2000埃。
其次，在图39所示工序中，按照杂质浓度最低的存储单元阵列部的N沟道型MOS晶体管T63的栅电极，将杂质离子注入多晶硅层550内，形成掺杂多晶硅层550B。这时，在逻辑部和读出放大器部也形成掺杂多晶硅层550B。掺杂多晶硅层550B的形成，例如可通过在30keV的能量下注入剂量为1×1015/cm2的砷(As)离子进行。
然后，在图40所示工序中，在存储单元阵列部的上部形成抗蚀掩膜R255，并在逻辑部和读出放大部的掺杂多晶硅层550B内有选择地追加注入杂质，形成杂质浓度与逻辑部和读出放大器部的N沟道型MOS晶体管T61和T62一致的掺杂多晶硅层550A。而掺杂多晶硅层550A的形成，例如可通过在30keV的能量下注入剂量为4×1015/cm2的砷离子进行。
接着，在图41所示工序中，在掺杂多晶硅层550A和550B的上部形成抗蚀掩膜256，通过布线图案制作，形成栅电极55A、55B及栅氧化膜53。
接着，通过在逻辑部、读出放大器部、存储单元阵列部注入离子形成LDD层157，然后在栅氧化膜53及栅电极55A、55B的侧面，形成厚度约为1000埃的侧壁氧化膜56。接着，将侧壁氧化膜56作为掩膜，通过离子注入形成源·漏层156，从而获得图33所示的LOGIC inDRAM300的结构。
这里，LDD层157，例如可在30keV的能量下注入剂量为1×1013/cm2的砷(As)离子后形成。而源·漏层156，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火30分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成LOGIC in DRAM，但这些工序的说明及图示从略。
<3-3特有的作用效果>
如上所述的本发明实施形态3的LOGIC in DRAM300，对特性不同的多种类型的晶体管(例如，规格要求不同)，在结构上通过分别改变栅电极的杂质浓度和沟道掺杂层的杂质浓度，改变栅氧化膜的有效厚度，从而对阈值进行设定。
即，如图34所示，在杂质浓度低的存储单元阵列部中，在栅电极内以宽的范围形成耗尽层，因而，实际的效果是可以使氧化膜的厚度变厚，并使阈值提高。
另外，如图34所示，在读出放大器部中，通过使沟道掺杂层的杂质浓度比其他各部的低，可以将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度。
这样，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据栅电极的杂质浓度设定阈值，可以打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
另外，在以上说明的本发明实施形态3中，示出了在单晶体衬底上形成各种晶体管的结构，但即使是在SOI(绝缘体上的外延硅)衬底上形成各种晶体管的情况下，也能获得同样的作用效果。
<实施形态4>
在图42中示出作为本发明实施形态4的具有逻辑电路的快擦写存储器(以下，称LOGIC in FLASH)400的局部结构。
一般，LOGIC in FLASH大致可分为逻辑部和快擦写存储器部，对逻辑部要求高速、即高驱动能力和低容量。
而在快擦写存储器部中具有被施加高电压的耐高压部及对隧道氧化膜要求高可靠性的存储单元阵列部等。就是说，在单片的LOGIC inFLASH内需要特性不同的多种类型的晶体管。
在图42中，分别示出在逻辑部、耐高压部、存储单元阵列部中采用的N沟道型MOS晶体管T71～T73的断面。
在图42中，N沟道型MOS晶体管T71～T73是在同一半导体衬底71(P型)上形成的P型阱层171内形成的。阱层171由在阱层171内形成的沟道隔断层172及LOCOS层72实现元件间的隔离，N沟道型MOS晶体管T71～T73在元件间隔离后的各区域内形成。
逻辑部的N沟道型MOS晶体管T71备有在阱层171内彼此独立且平行地形成的一对源·漏层176及与该源·漏层176的相对端缘部连接而形成的一对LDD层177。
并且，在LDD层177的上部形成栅氧化膜76，并在该栅氧化膜76的上部形成栅电极79A。另外，在栅氧化膜76和栅电极79A的侧面形成侧壁氧化膜80。在栅电极79A的下层的阱层171内还形成沟道掺杂层173。
快擦写存储器部的耐高压部的N沟道型MOS晶体管T72备有在阱层171内彼此独立且平行地形成的一对源·漏层176及与该源·漏层176的相对端缘部连接而形成的一对LDD层177。
开且，在LDD层177的上部形成栅氧化膜76，并在该栅氧化膜76的上部形成栅电极79B。另外，在栅氧化膜76栅电极79B的侧面形成侧壁氧化膜80。在栅电极79B的下层的阱层171内还形成沟道掺杂层173。
快擦写存储器部的存储单元阵列部的N沟道型MOS晶体管T73备有在阱层171内彼此独立且平行地形成的一对源·漏层176，在该源·漏层176的端缘部上部形成隧道氧化膜73，在该隧道氧化膜73的上部，依次形成浮置栅电极77、层间绝缘膜74、控制栅电极79A。
另外，在隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极79A的侧面形成侧壁氧化膜80。
另外，在浮置栅电极77的下层的阱层171内形成沟道掺杂层173。存储单元阵列部为栅阵列结构，在结构上使邻接的一对栅共用一个源·漏层176，并将该结构连续配置。
在表8中示出N沟道型MOS晶体管T71～T73的各构成部分。
[表8]
逻辑部(T71) 耐高压部(T72) 存储单元阵列部(T73)
场氧化膜厚 4000 4000 4000
栅氧化膜厚 50 50 100
浮置栅电极膜厚 ----- ----- 1000
浮置栅杂质浓度 ----- ----- 1×1020/cm3
层间绝缘膜厚 ----- ----- TEOS/Si3N4/TEOS＝100/100/100
控制栅电极膜厚 2000 2000 2000
侧壁 1000 1000 1000
阱 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2 B 700keV 1×1015/cm2
沟道隔断 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2 B 130keV 5×1012/cm2
沟道掺杂 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2 B 50keV 1×1012/cm2
LDD P 30keV 1×1013/cm2 P 30keV 1×1013/cm2 -----
源/漏 P 50keV 5×1015/cm2 P 50keV 5×1015/cm2 P 50keV 5×1015/cm2
栅注入 As 30keV 5×1015/cm2 As 30keV 5×1014/cm2 As 30keV 5×1015/cm2
热处理                                        850℃         60分钟
在表8中，各N沟道型MOS晶体管T71～T73的栅氧化膜厚度分别为50埃、50埃、100埃。
另外，各N沟道型MOS晶体管T71～T73的沟道掺杂层在形成时的杂质剂量均为1×1012/cm2。而注入杂质都是硼(B)，注入能量都是50keV。
另外，各N沟道型MOS晶体管T71～T73的栅电极在形成时的杂质剂量分别为5×1015/cm2、5×1014/cm2、5×1015/cm2。注入杂质都是砷(As)，注入能量都是30keV。
在图43中示出图42所示的逻辑部、耐高压部及存储单元阵列部的N沟道型MOS晶体管T31～T33中A-A′线、B-B′线、及C-C′线断面部分的杂质分布。部分的杂质分布。
在图43中，以横轴表示断面方向的位置(深度)，以纵轴表示杂质浓度。在图中上部，示出存储单元阵列部的N沟道型MOS晶体管T73的构成顺序，并沿图中横轴示出其他晶体管的构成顺序。
在图中上部，从面向图的左侧起依次为控制栅电极(多晶硅层)、层间绝缘膜(ONO膜)、浮置栅电极(多晶硅层)、隧道氧化膜(SiO2层)、阱层(块状硅层)。
而在图中横轴上，从面向图的左侧起依次为栅电极(多晶硅层)、栅氧化膜(SiO2层)、阱层(块状硅层)。
在图43中，如C-C′线所示，在存储单元阵列部内的栅电极中的杂质浓度最高，以B-B′线表示的耐高压部的栅电极中的杂质浓度最低。
因此，在耐高压部中，控制栅电极中的耗尽层最宽，氧化膜的有效厚度最厚，因而即使是高的电压也能耐受。
在图44中示出栅氧化膜的实际厚度和有效厚度。在图44中，按从横轴左侧起的顺序示出逻辑部、耐高压部部、存储单元阵列部的各N沟道型MOS晶体管。从图44可以清楚看出，各栅氧化膜的有效厚度中，尤以耐高压部为最厚。
另外，如图43所示，逻辑部(A-A′线)、耐高压部(B-B′线)、存储单元阵列部(C-C线)的任何一种晶体管，其沟道掺杂层的杂质分布相同。
存储单元阵列部的N沟道型MOS晶体管T73的浮置栅电极用CDV法形成，所以杂质分布保持一定。
<4-2制造方法>
以下，参照图45～图57说明图42所示的逻辑部、快擦写存储器部的耐高压部及存储单元阵列部的N沟道型MOS晶体管T71～T73的制造方法。
首先，在图45所示工序中，用LOCOS法在P型半导体衬底71的表面上按例如4000埃的厚度形成LOCOS层(场氧化膜)72。接着，例如可通过在700keV的能量下注入剂量为1×1013/cm2的硼离子，在半导体衬底71内形成P型阱区171。另外，在半导体衬底71内还要形成用于形成P沟道型MOS晶体管的N型阱区，但其说明和图示从略。然后，例如可通过在130keV的能量下注入剂量为5×1012/cm2的成的形状是使其在与LOCOS层72之间形成元件隔离区域。
其次，在阱区171内形成沟道掺杂层170。而沟道掺杂层170的形成，例如可通过在50keV的能量下注入剂量为1×1012/cm2的硼离子进行。
接着，在图46所示工序中，用热氧化法在半导体衬底71的主面上形成构成隧道氧化膜73的氧化膜731，然后在其上例如以CVD法形成掺杂多晶硅层771作为栅电极材料。氧化膜731的厚度约为100埃，掺杂多晶硅层771的厚度约为1000埃，作为该杂质，使用磷(P)，浓度为1×1020/cm3左右。
接着，在图47所示工序中，在存储单元阵列部的掺杂多晶硅层771的上部，有选择地形成抗蚀掩膜R271。在这种情况下，抗蚀掩膜R271沿着存储单元阵列部的栅的宽度方向形成。然后，通过各向异性刻蚀将没有被抗蚀掩膜R271覆盖的部分的掺杂多晶硅层771除去。该状态示于图48。
图48是从上表面侧(抗蚀掩膜R271的形成侧)观察图47的平面图，在存储单元阵列部内，抗蚀掩膜R271形成有规律地排列的矩形岛状结构。在形成抗蚀掩膜R271时使其覆盖在构成矩形岛状的活性层AL上以及在其周围的LOCOS层LL上。此外，由于在耐高压部及逻辑部上不形成抗蚀掩膜，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R271除去后，在图49所示工序中，用CVD法在掺杂多晶硅层771之上形成用于构成使浮置栅与控制栅绝缘的层间绝缘膜74的绝缘膜741。该膜按TEOS膜、氮化膜(Si3N4)、TEOS膜的顺序层叠后构成，各膜的厚度均为100埃。此外，在耐高压部和逻辑部上也形成绝缘膜741。
其次，在图50所示工序中，用抗蚀掩膜R272覆盖在存储单元阵列部的绝缘膜741上，并将其他区域的绝缘膜741全部除去。在这种情况下，在其他区域内，将氧化膜731也除去。该状态示于图51。
图51是从上表面侧(抗蚀掩膜R272的形成侧)观察图50的平面图，在形成抗蚀掩膜R272时使其覆盖存储单元阵列部的全部区域，但由于在耐高压部及逻辑部上不形成抗蚀掩膜R272，所以活性层AL为露出状态。
接着，在将抗蚀掩膜R272除去后，在图52所示工序中，用热氧化法在半导体衬底71主面的全部表面上形成构成栅氧化膜76的氧化膜761。这时，存储单元阵列部上的绝缘膜741，因包含着氮化膜而不会被氧化，因而保持其厚度。而氧化膜761的厚度大约为50埃。
其次，在图53所示工序中，以CVD法在半导体衬底71主面的全部表面上形成(非掺杂)多晶硅层790作为栅电极材料。多晶硅层790的厚度约为2000埃。
接着，在图54所示工序中，按照杂质浓度最低的耐高压部的N沟道型MOS晶体管T72的栅电极，将杂质注入多晶硅层790内，形成掺杂多晶硅层790B。这时，在逻辑部和存储单元阵列部也形成掺杂多晶硅层790B。掺杂多晶硅层790B的形成，例如可通过在30keV的能量下注入剂量为5×1014/cm2的砷离子进行。
然后，在图55所示工序中，在耐高压部的上部形成抗蚀掩膜R275，并在逻辑部和存储单元阵列部的掺杂多晶硅层790B内有选择地追加注入杂质，形成杂质浓度与逻辑部和存储单元阵列部的N沟道型MOS晶体管T71和T73一致的掺杂多晶硅层790A。而掺杂多晶硅层790A的形成，例如可通过在30keV的能量下注入剂量为4.5×1015/cm2的砷离子进行。
其次，在将抗蚀掩膜R275除去后，在图56所示工序中，在掺杂多晶硅层790A～790B的上部形成抗蚀掩膜R276并进行布线图案制作。该状态示于图57。
图57是从上表面侧(抗蚀掩膜R276的形成侧)观察图56的平面图，在形成抗蚀掩膜R276时使其垂直于呈矩形的活性区AL。
通过该布线图案制作，在逻辑部内形成栅氧化膜76及栅电极79A，在耐高压部内形成栅氧化膜76及栅电极79B，在存储单元阵列部内形成隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极79A。
接着，通过在逻辑部和耐高压部内注入离子形成LDD层127，然后在栅氧化膜76及栅电极79A的侧面、在栅氧化膜76及栅电极79B的侧面、在隧道氧化膜73、浮置栅电极77、层间绝缘膜74、控制栅电极79A的侧面，形成厚度约为1000埃的侧壁氧化膜80。然后，将侧壁氧化膜80作为掩膜，通过离子注入形成源·漏层176，从而获得图42所示的快擦写存储器的结构。
这里，LDD层177，例如可在30keV的能量下注入剂量为1×1013/cm2的砷离子后形成。而源·漏层176，例如可在50keV的能量下注入剂量为5×1015/cm2的砷离子后，在850℃下退火30分钟形成。
在这之后，通过电容形成、层间绝缘膜形成、配线层形成等工序形成LOGIC in FLASH，但这些工序的说明及图示从略。
<4-3特有的作用效果>
如上所述的本发明实施形态4的LOGIC in FLASH400，对特性不同的多种类型的晶体管(例如，规格要求不同)，在结构上通过分别改变栅电极的杂质浓度，改变栅氧化膜的有效厚度，从而对阈值进行设定。
即，如图43所示，在杂质浓度低的耐高压部中，在栅电极内以宽的范围形成耗尽层，因而，实际的效果是可以使氧化膜的厚度变厚，并使阈值提高。
另外，由于可以通过改变栅氧化膜的有效厚度设定阈值，所以，无须按照晶体管的特性改变沟道掺杂层的杂质浓度，即可将浓度固定在能将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度的值。
因此，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据栅电极的杂质浓度对耐压特性和阈值进行调整，可以在满足耐压的有关要求的同时，打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
另外，即使在形成厚度不同的栅氧化膜时，也能通过改变栅氧化膜的有效厚度减少栅氧化膜的种类。因此，能简化栅氧化膜的制造工序，同时能获得可靠性优良、膜厚的控制性良好的栅氧化膜。
即，在图42所示的结构中，由于逻辑部和耐高压部的晶体管的栅氧化膜厚度相同，所以栅氧化膜的种类只有2种。并且，形成栅氧化膜的工序只是形成氧化膜731的工序(图46)及形成氧化膜761的工序(图52)，而这两个工序也只是以一道热氧化工序形成，所以不必象参照图109～图122说明过的现有的制造方法那样，一个氧化膜的形成要分多次进行，因而不必担心杂质混入和膜厚控制性的降低。
另外，在以上说明的本发明实施形态4中，示出了在单晶体衬底上形成各种晶体管的结构，但即使是在SOI(绝缘体上的外延硅)衬底上形成各种晶体管的情况下，本发明也适用并能获得同样的作用效果。
<本发明的其他适用例>
在以上说明过的本发明实施形态1～4中，以DRAM、快擦写存储器、LOGIC in DRAM、LOGIC in FLASH为例进行了说明，但本发明的技术思想不只限于这些半导体装置。即，由于通过调整控制电极内杂质层的杂质浓度可以任意设定控制电极内的耗尽层的厚度，改变栅氧化膜的有效厚度以便任意地设定阈值，所以，在一个共用的衬底上形成的各部分的晶体管中，当栅氧化膜的厚度通用但必须改变栅氧化膜的有效厚度时，或当栅氧化膜厚度可以彼此不同但沟道掺杂层的浓度必须相同时，如应用本发明，则能获得所期望的效果。
另外，在实施形态1～4中，给出了在彼此共用的一个衬底上的3个部分中使用特性各不相同的晶体管的例，但这并不意味着在3个部分的每个部分中只使用一种类型的晶体管。例如，如以LOGIC in DRAM为例，在逻辑部中可以使用2种或更进一步使用多种类型的晶体管，而在读出放大部中也可以是使用2种或多种晶体管的结构。此外，还可以是在逻辑部使用2种类型、而在存储单元阵列部使用1种类型晶体管的结构。
此外，即使是无法明确区分逻辑部、耐高压部、读出放大部、存储单元阵列部等这类装置结构的半导体装置，在结构上需要特性不同的多种晶体管时，本发明仍是有效的。
另外，使用的晶体管类型不一定是3种，也可以是使用3种以上、或2种特性不同的晶体管的结构。
即使是在上述种种结构中，通过调整控制电极内的杂质层的杂质浓度并适当选择氧化膜的厚度、沟道掺杂层的浓度的组合，也仍能获得所期望的效果。
在只有1种类型晶体管的半导体装置中，当想要通过改变氧化膜的有效厚度来任意设定阈值时也是有效的。
<实施形态5>
在以上说明过的本发明实施形态1～4中，说明了在DRAM、快擦写存储器、LOGIC in DRAM、LOGIC in FLASH的读出放大部、外围电路部、存储单元阵列部、耐高压部中向构成各部位的MOS晶体管的栅电极内注入杂质的例，但对因将杂质导入栅电极而产生的耗尽层的利用，不限于上述的部位。
即，本发明对必须在一片芯片内制作多种类型的晶体管的半导体装置是有效的。以下，说明本发明的实施形态5。
在图58中示出一般的降压电路。该降压电路是将5V(伏)信号降压到3.3V后输出的电路，备有串联连接在电源电位Vcc和接地电位GND之间的PMOS晶体管Q1和NMOS晶体管Q2、串联连接在电源电位Vcc和接地电位GND之间的二极管D1和D2、及与二极管D1和D2的连接点ND1连接的输入缓冲器(PD)。此外，二极管D1的阴极与电源电位Vcc连接，阳极连接于二极管D2的阴极，二极管D2的阳极与接地电位GND连接。并且，连接点ND1连接于与PMOS晶体管Q1和NMOS晶体管Q2的栅电极公共连接的连接点ND2，PMOS晶体管Q1和NMOS晶体管Q2的连接点ND3则连接着以3.3V工作的电路系统(以下，称3.3V系统电路)LC。
在以上述方式构成的降压电路中，从输入缓冲器PD来的5V信号施加到PMOS晶体管Q1和NMOS晶体管Q2的栅电极(以下，称5V系统电路HC)。另一方面，5V系统电路HC的输出即3.3V施加到构成3.3V系统电路LC的MOS晶体管的栅电极。
这样，在施加于栅电极的电压不同的电路系统中，构成电路系统的MOS晶体管的栅氧化膜的厚度必须各不相同。其原因是，如果使5V系统电路HC的MOS晶体管的栅氧化膜厚度与3.3V系统电路LC的MOS晶体管的栅氧化膜厚度相同，则在绝缘能力上将发生问题。反之，如果使3.3V系统电路LC的MOS晶体管的栅氧化膜厚度与5V系统电路HC的MOS晶体管的栅氧化膜厚度相同，则使3.3V系统电路LC的MOS晶体管的动作速度变得迟缓，在动作特性上将发生问题。
因此，在以往是形成栅氧化膜厚度彼此不同的MOS晶体管。因此，需要有用于形成厚度不同的栅氧化膜的工序，因而存在着使制造工序变得复杂的问题。
然而，如按照本发明，则不需要改变5V系统电路HC和3.3V系统电路LC中的栅氧化膜的厚度，因此使制造工序简单化。
<5-1装置结构>
作为本发明的实施形态5，在图59中示出由施加于栅电极的电压比较高的MOS晶体管H1构成的高压电路部HP、及由施加于栅电极的电压比较低的MOS晶体管L1构成的低压电路部LP的制造工序。
在图59中，MOS晶体管H1和L1在同一半导体衬底1001上所形成的阱层1002内形成。阱层1002由在阱层1002内形成的沟道隔断层1003及LOCOS层1004实现元件间的隔离，在由沟道隔断层1003及LOCOS层1004实现元件间隔离后的区域内形成沟道掺杂层1005。
另外，在半导体衬底1001的主面上形成氧化膜1006，并在氧化膜10006的上部形成多晶硅层1007。氧化膜1006的厚度应能适应施加于MOS晶体管L1的栅电极的电压。然后，形成抗蚀掩膜R10，使其覆盖在高压电路部HP的多晶硅层1007上。
这里，在图60中示出低压电路部LP的局部斜视图。在图60中，D-D′线的断面图对应于图59的低压电路部LP。在图60中示出的多晶硅层1007的两个侧面的外侧的阱层1002内，在后面的工序中形成源·漏区。
<5-2制造方法>
在这种形态中，如从上部进行杂质离子的注入，则杂质将注入到低压电路部LP的多晶硅层1007内。这里，作为杂质的种类，当使MOS晶体管L1为N沟道型时，例如可在30keV下注入剂量为5×1015/cm2的磷(P)离子。而当使MOS晶体管L1为P沟道型时，例如可在10keV下注入剂量为5×1015/cm2的硼(B)离子。
以这种方式对MOS晶体管L1上的多晶硅层1007进行杂质离子注入后形成的栅电极，即使在MOS晶体管L1动作时，也能防止在栅电极内形成耗尽层，因而不会使氧化膜的有效厚度增厚。
另一方面，由于不对MOS晶体管H1上的多晶硅层1007进行杂质离子注入，所以在MOS晶体管H1动作时，在栅电极内可在宽的范围上形成耗尽层，因而使氧化膜有效地增厚。因此，即使氧化膜1006的厚度不是适应于施加于MOS晶体管H1的栅电极的电压的厚度时，也能防止氧化膜的绝缘破坏。
<5-3特有的作用效果>
这样，即使是存在着由施加于栅电极的电压比较高的MOS晶体管H1构成的高压电路部HP、及由施加于栅电极的电压比较低的MOS晶体管L1构成的低压电路部LP的情况下，也只须使形成的氧化膜适应MOS晶体管L1即可，因而与分别制作氧化膜的情况相比，能使制造工序简单化。
另外，在以上说明中，给出了在MOS晶体管H1上的多晶硅层1007内不注入杂质离子的例，但也可以与前面说明过的实施形态1～4一样，采用在MOS晶体管H1上的多晶硅层1007内注入杂质离子的结构。
即，可以在图59所示工序之后进行图61所示的工序，在MOS晶体管H1上的多晶硅层1007内注入杂质离子。在图61中，形成抗蚀掩膜R11，使其覆盖在低压电路部LP的多晶硅层1007上。所以，如从上部注入杂质，则杂质注入高压电路部HP的多晶硅层1007内。这里，作为杂质，当使MOS晶体管H1为N沟道型时，例如可在30keV下注入剂量为5×1014/cm2的磷(P)离子。而当使MOS晶体管H1为P沟道型时，例如可在10keV下注入剂量为5×1014/cm2的硼(B)离子。
这样，通过在高压电路部HP的多晶硅层1007内注入杂质离子，在MOS晶体管H1动作时，可以按照杂质浓度调整在栅电极内形成的耗尽层的范围，因而能调整氧化膜的有效厚度。
<5-4变形例1>
在以上说明的本发明的实施形态5中，给出了在高压电路部HP的MOS晶体管H1上的多晶硅层1007内直接注入杂质离子的例，但也可以按照以下说明的方法导入杂质离子。
在图62中示出高压电路部的主要部分。而在图62中，省略了沟道掺杂层1003和沟道掺杂层1005。
在图62中，在夹在LOCOS层1004之间的活性区域AL的多晶硅层1007上，形成抗蚀掩膜R12。
然后，在该状态下，从没有被抗蚀掩膜R12覆盖的多晶硅层1007的上部注入杂质离子。这里，杂质离子的注入位置，是如图62所示的离活性区域AL端缘部的距离仅为a的位置。
在该工序后，例如，如进行850℃、30分钟的退火，则所注入的杂质在多晶硅层1007中沿箭头所指方向扩散，并将杂质导入活性区域AL上的多晶硅层1007内。
活性区域AL上的多晶硅层1007内的杂质浓度，可以通过适当选择退火条件或距离a决定。即，如距离a短，则可使杂质浓度高，如距离a长，则可使杂质浓度低。这里，作为距离a的一例，为1μm左右。
这样，通过热扩散将杂质导入活性区域AL上的多晶硅层1007内，与将杂质离子直接注入时相比，可以对杂质浓度进行精细的调整。
<5-5变形例2>
在以上说明的本发明的实施形态5中，给出了在高压电路部HP的MOS晶体管H1上的活性层上(也包括LOCOS层1004上)的多晶硅层1007的全部区域内注入杂质离子的例，但也可以如下所述在多晶硅层1007的中央部局部地注入杂质离子。
在图63中示出高压电路部HP的主要部分。而在图63中，省略了沟道掺杂层1003和沟道掺杂层1005。
在图63中，形成在夹在LOCOS层1004之间的活性区域AL中央部的多晶硅层1007上具有开口部的抗蚀掩膜R13。
然后，在该状态下，通过从没有被抗蚀掩膜R13覆盖的多晶硅层1007的上部注入杂质离子，将杂质注入到活性区域AL中央部的多晶硅层1007内。
在该工序后，例如，如进行850℃、30分钟的退火，则所注入的杂质在多晶硅层1007中沿箭头所指方向扩散，使杂质也被导入活性区域AL的端缘部上的多晶硅层1007内。
这时，在活性区域AL中央部的多晶硅层1007内形成浓度较高的杂质层，而在活性区域AL的端缘部上的多晶硅层1007内形成浓度较低的杂质层。
因此，当MOS晶体管H1动作时，在活性区域AL中央部的多晶硅层1007内，耗尽层的形成范围变小，因而其有效的氧化膜厚度不会增厚，但在活性区域AL的端缘部上的多晶硅层1007内，耗尽层的形成范围增大，因而其有效的氧化膜厚度增厚，使阈值局部增高。
采用这种结构，对在块装硅衬底上形成的MOS晶体管没有多少优点，但对于在SOI(绝缘体上的外延硅)衬底上形成的MOS晶体管来说，可以解决因活性区域AL的端缘结构导致的阈值降低的问题。
在图64中，示出在SOI(绝缘体上的外延硅)衬底上形成的MOS晶体管。SOI衬底1010由硅衬底1013、在硅衬底1013上形成的埋入绝缘膜1012、及在埋入绝缘膜1012上形成的SOI层1011构成，在SOI层1011上形成MOS晶体管等。并且，SOI层1011形成的厚度很薄。尤其是，如图64的E-E′线所示的部分，在活性区域AL的端缘部，SOI层101极薄，该部分的MOS晶体管的阈值比其他部分(以F-F′线表示的部分)低，因而存在着使MOS晶体管的整体阈值降低的问题。
但是，如按照本发明，则由于在活性区域AL的端缘部上的多晶硅层1007内耗尽层的形成范围增大，因而其有效的氧化膜厚度增厚，使阈值局部增高，所以能解决上述问题。
<5-6变形例3>
在本发明的实施形态5中，给出了在低压电路部LP和高压电路部HP的MOS晶体管H1上形成一层多晶硅1007并对其注入杂质离子的例，但也可以如下所述使多晶硅层具有2层结构。
在图65中示出低压电路部LP和高压电路部HP的主要部分。而在图65中，省略了沟道掺杂层1003和沟道掺杂层1005。
在图65中，在低压电路部LP和高压电路部HP的氧化膜1006的上部依次形成非掺杂多晶硅层1020、掺杂多晶硅层1021。然后，在高压电路部HP的掺杂多晶硅层1021的上部形成抗蚀掩膜R14。
在该状态下，通过从没有被抗蚀掩膜R14覆盖的掺杂多晶硅层1021的上部注入杂质离子，在低压电路部LP的非掺杂多晶硅层1020内进一步导入杂质。
其结果是，当低压电路部LP的MOS晶体管L1动作时，在栅电极内几乎不形成耗尽层。作为杂质，当使MOS晶体管H1为N沟道型时，例如可在30keV下注入剂量为5×1015/cm2的磷(P)离子。而当使MOS晶体管H1为P沟道型时，例如可在10keV下注入剂量为5×1015/cm2的硼(B)离子。
另一方面，在高压电路部HP的MOS晶体管H1中，杂质从掺杂多晶硅层1021自然扩散到非掺杂多晶硅层1020，因而杂质浓度降低，当MOS晶体管H1动作时，在栅电极内将形成耗尽层。
另外，也可以使非掺杂多晶硅层1020和掺杂多晶硅层1021的形成顺序相反。
在这种情况下，由于从下而上进行从掺杂多晶硅层1021到非掺杂多晶硅层1020的杂质扩散，所以使扩散有一定的困难，但可以利用这种性质对耗尽层的形成范围进行调整。
另外，为了抑制从掺杂多晶硅层1021到非掺杂多晶硅层1020的杂质扩散而对扩散量进行调整，也可以在掺杂多晶硅层1021和非掺杂多晶硅层1020之间形成薄的SiN膜、或薄的SiO2膜、或者薄的TiN膜等扩散抑制膜。
这些膜可以用CVD法或溅射法形成，其厚度约在50埃左右。
如采用这种大小的膜厚，则可以借助于隧道现象使电子通过，因而不会切断掺杂多晶硅层1021与非掺杂多晶硅层1020的导通。
在以上说明的本发明的实施形态5及其变形例中，基本上是以在块状硅衬底上形成的半导体装置为例进行了说明，但当然也可以适用于变形例2中图62所示的在SOI衬底上形成的半导体装置。
另外，在实施形态5的变形例1～3中，以对高压电路部HP的应用为例进行了说明，但当然也能适用于低压电路部LP。
如按照本发明第1方面所述的半导体装置，则由于第1～第3控制电极的至少一个在内部具有在深度方向形成浓度分布的第2导电型杂质层，所以，对特性(例如，规格要求)不同的第1～第3类晶体管，可以通过分别改变控制电极的杂质浓度改变栅氧化膜的有效厚度来设定阈值。此外，由于可以通过分别改变控制电极的杂质浓度来改变栅氧化膜的有效厚度，所以不需要分别按不同的厚度形成耐压不同的晶体管的栅氧化膜厚度。
如按照本发明第2方面所述的半导体装置，则由于第1～第3控制电极备有杂质浓度各自不同的第1～第3杂质层，第1～第3栅氧化膜具有相同的厚度，第1～第3沟道掺杂层具有相同的杂质浓度，所以，例如，在DRAM中，如在读出放大电路内采用第1类晶体管、在外围电路部内采用第2类晶体管、在存储单元阵列部采用第3类晶体管，则可以通过分别改变控制电极的杂质浓度来改变栅氧化膜的有效厚度，从而对阈值进行设定。因此，不需要像以往那样按照晶体管的特性改变沟道掺杂层的杂质浓度，因而可以将浓度固定在能将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度的值。因此，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据栅电极的杂质浓度设定阈值，可以打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。另外，分别改变栅电极的杂质浓度，与改变在半导体衬底内形成的沟道掺杂层的杂质浓度的情况相比，对其他结构的影响很小。即，当在半导体衬底内注入离子、尤其是进行高剂量注入时，这是导致半导体衬底的结晶性恶化的主要原因。但是，在本发明中，由于是将离子注入位于最外层的控制电极，所以不会发生上述问题。
如按照本发明第3方面所述的半导体装置，则由于第1及第2栅氧化膜具有相同的第1厚度，第3氧化膜具有比上述第1厚度薄的第2厚度，第1～第3沟道掺杂层具有相同的杂质浓度，所以，例如，在快擦写存储器中，如在要求耐高压的电路内采用第1类晶体管、在外围电路部内采用第2类晶体管、在存储单元阵列部采用第3类晶体管，则可以通过分别改变控制电极的杂质浓度来改变栅氧化膜的有效厚度。因此，不需要分别按不同的厚度形成耐压不同的晶体管的栅氧化膜厚度。另外，由于可以通过改变栅氧化膜的有效厚度来设定阈值，所以不需要按照晶体管的特性改变沟道掺杂层的杂质浓度，因而可以将浓度固定在能将从扩散层泄漏的电流(扩散层泄漏)抑制在最小限度的值。因此，通过将沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据控制电极的杂质浓度对耐压特性和阈值进行调整，可以在满足有关耐压要求的同时，打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。另外，即使在形成厚度不同的栅氧化膜时，也能通过改变栅氧化膜的有效厚度来减少栅氧化膜的种类。因此，能简化栅氧化膜的制造工序，同时能获得可靠性优良、膜厚的控制性良好的栅氧化膜。
如按照本发明第4方面所述的半导体装置，则由于第1和第2控制电极备有杂质浓度相同的第1及第2杂质层，第3控制电极备有浓度低于第1及第2杂质层的第3杂质层，第1～第3栅氧化膜具有相同的厚度，所以，例如，在LOGIC in DRAM中，如在逻辑部采用第1类晶体管、在读出放大电路内采用第2类晶体管、在存储单元阵列部采用第3类晶体管，则在杂质浓度低的存储单元阵列部中，在控制电极内以宽的范围形成耗尽层，因而，实际的效果是可以使氧化膜的厚度变厚，并使阈值提高。这样，通过将第1～第3沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据第1～第3控制电极的杂质浓度设定阈值，可以打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
如按照本发明第5方面所述的半导体装置，则由于第1及第2栅氧化膜具有相同的第1厚度，第3氧化膜具有比上述第1厚度厚的第2厚度，第1～第3沟道掺杂层具有相同的杂质浓度，所以，例如，在LOGICin FLASH中，如在逻辑部采用第1类晶体管、在要求耐高压的电路内采用第2类晶体管、在存储单元阵列部采用第3类晶体管，则在杂质浓度低的要求耐高压的电路中，在栅电极内以宽的范围形成耗尽层，因而，实际的效果是可以使氧化膜的厚度变厚，并使阈值提高。这样，通过将第1～第3沟道掺杂层的杂质浓度设定为使扩散层泄漏为最小、并根据第1～第3控制电极的杂质浓度设定阈值，可以打破(突破)阈值和扩散层泄漏的折衷关系，因而能消除电路设计的限制。
如按照本发明第6方面所述的半导体装置的制造方法，则可以得到适用于制造第1方面所述的半导体装置的制造方法。
如按照本发明第7方面所述的半导体装置的制造方法，则可以得到适用于制造第2方面所述的半导体装置的制造方法。
如按照本发明第8方面所述的半导体装置的制造方法，则可以得到适用于制造第2方面所述的半导体装置的制造方法，同时，由于在形成注入杂质后的第2～第4导电层之前进行布线图案制作，所以布线图案制作变得容易进行，并能缩短制造工序。
如按照本发明第9至第11方面所述的半导体装置的制造方法，则可以分别得到适用于制造第3至第5方面所述的半导体装置的制造方法。
如按照本发明第12方面所述的半导体装置的制造方法，则通过在第1及第2区域中的至少一个区域的导电层内导入与源·漏层相同的导电型杂质，可以得到能通过对第1及第2类晶体管分别改变控制电极的杂质浓度、改变栅氧化膜的有效厚度从而对阈值进行设定的半导体装置，即使在施加于第1及第2类晶体管的控制电极的电压各不相同的情况下，也不需要改变氧化膜的厚度，因而与分别制作氧化膜的情况相比，能使制造工序简单化。
如按照本发明第13方面所述的半导体装置的制造方法，则由于通过热扩散间接地将杂质导入第1及第2区域中的至少第1区域的导电层内，所以与将杂质离子直接注入时相比，可以对杂质浓度进行精细的调整。
如按照本发明第14方面所述的半导体装置的制造方法，则由于在至少第1区域的导电层内导入杂质、  使平面方向中央部的浓度高而随着向端缘部靠近浓度变低，所以在导电层端缘部内的耗尽层的形成范围增大，因而其有效的氧化膜厚度增厚，能使阈值局部增高，所以，例如能解决在使用SOI衬底作为半导体衬底时因端缘部结构导致的阈值降低的问题。
如按照本发明第15方面所述的半导体装置的制造方法，则由于通过使杂质从第1导电层向第2导电层自然扩散、从而将杂质分布在至少第1区域上的第1及第2导电层内，所以与将杂质离子直接注入时相比，可以对杂质浓度进行精细的调整。

Claims (14)

1.一种半导体装置，在半导体衬底上具有第1至第3类晶体管，其特征在于：
上述第1类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第1半导体层、在上述第1半导体层内有选择地形成的第1导电型的第1沟道掺杂层、及在上述第1半导体层的上部与上述第1沟道掺杂层相对的位置上形成的第1控制电极；
上述第2类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第2半导体层、在上述第2半导体层内有选择地形成的第1导电型的第2沟道掺杂层、及在上述第2半导体层的上部与上述第2沟道掺杂层相对的位置上形成的第2控制电极；
上述第3类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第3半导体层、在上述第3半导体层内有选择地形成的第1导电型的第3沟道掺杂层、及在上述第3半导体层的上部与上述第3沟道掺杂层相对的位置上形成的第3控制电极，上述第1控制电极在其内部备有第2导电型杂质层，在垂直于上述半导体衬底的深度方向上的浓度分布与上述第2和第3控制电极中的杂质浓度分布不同，上述第1至第3沟道掺杂层具有相同的杂质浓度分布；
上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜；
上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成，上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜；
上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述第2半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、及在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜；
上述第3控制电极在上述第3栅氧化膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1至第3控制电极备有杂质浓度各自不同的第1至第3杂质层，上述第1至第3栅氧化膜具有相同的厚度，上述第1至第3沟道掺杂层具有相同的杂质浓度。
2.一种半导体装置，在半导体衬底上具有第1至第3类晶体管，其特征在于：上述第1类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第1半导体层、在上述第1半导体层内有选择地形成的第1导电型的第1沟道掺杂层、及在上述第1半导体层的上部与上述第1沟道掺杂层相对的位置上形成的第1控制电极；
上述第2类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第2半导体层、在上述第2半导体层内有选择地形成的第1导电型的第2沟道掺杂层、及在上述第2半导体层的上部与上述第2沟道掺杂层相对的位置上形成的第2控制电极；
上述第3类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第3半导体层、在上述第3半导体层内有选择地形成的第1导电型的第3沟道掺杂层、及在上述第3半导体层的上部与上述第3沟道掺杂层相对的位置上形成的第3控制电极，上述第1控制电极在其内部备有第2导电型杂质层，在垂直于上述半导体衬底的深度方向上的浓度分布与上述第2和第3控制电极中的杂质浓度分布不同，上述第1至第3沟道掺杂层具有相同的杂质浓度分布；
上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成；
上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述第2半导体层内的上述一对第2半导体区之间形成；
上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜、在上述第3栅氧化膜上形成的浮置栅电极、及在上述浮置栅电极上形成的层间绝缘膜，上述第3控制电极在上述层间绝缘膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1～第3控制电极备有杂质浓度各自不同的第1至第3杂质层，上述第1及第2栅氧化膜具有相同的第1厚度，上述第3氧化膜具有比上述第1厚度厚的第2厚度，上述第1至第3沟道掺杂层具有相同的杂质浓度。
3.一种半导体装置，在半导体衬底上具有第1至第3类晶体管，其特征在于：上述第1类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第1半导体层、在上述第1半导体层内有选择地形成的第1导电型的第1沟道掺杂层、及在上述第1半导体层的上部与上述第1沟道掺杂层相对的位置上形成的第1控制电极；
上述第2类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第2半导体层、在上述第2半导体层内有选择地形成的第1导电型的第2沟道掺杂层、及在上述第2半导体层的上部与上述第2沟道掺杂层相对的位置上形成的第2控制电极；
上述第3类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第3半导体层、在上述第3半导体层内有选择地形成的第1导电型的第3沟道掺杂层、及在上述第3半导体层的上部与上述第3沟道掺杂层相对的位置上形成的第3控制电极，上述第1控制电极在其内部备有第2导电型杂质层，在垂直于上述半导体衬底的深度方向上的浓度分布与上述第2和第3控制电极中的杂质浓度分布不同，上述第1至第3沟道掺杂层具有相同的杂质浓度分布；
上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成；
上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述第2半导体层内的上述一对第2半导体区之间形成，上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、及在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜，上述第3控制电极在上述第3栅氧化膜上形成；
上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1及第2控制电极备有杂质浓度相同的第1及第2杂质层，上述第3控制电极备有杂质浓度低于第1及第2杂质层的第3杂质层，上述第1至第3栅氧化膜具有相同的厚度，上述第1及第3沟道掺杂层具有相同的杂质浓度。
4.一种半导体装置，在半导体衬底上具有第1～第3类晶体管，其特征在于：上述第1类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第1半导体层、在上述第1半导体层内有选择地形成的第1导电型的第1沟道掺杂层、及在上述第1半导体层的上部与上述第1沟道掺杂层相对的位置上形成的第1控制电极；
上述第2类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第2半导体层、在上述第2半导体层内有选择地形成的第1导电型的第2沟道掺杂层、及在上述第2半导体层的上部与上述第2沟道掺杂层相对的位置上形成的第2控制电极；
上述第3类晶体管备有在上述半导体衬底的表面内形成的第1导电型的第3半导体层、在上述第3半导体层内有选择地形成的第1导电型的第3沟道掺杂层、及在上述第3半导体层的上部与上述第3沟道掺杂层相对的位置上形成的第3控制电极，上述第1控制电极在其内部备有第2导电型杂质层，在垂直于上述半导体衬底的深度方向上的浓度分布与上述第2和第3控制电极中的杂质浓度分布不同，上述第1至第3沟道掺杂层具有相同的杂质浓度分布；
上述第1类晶体管备有在上述第1半导体层内有选择地独立形成的一对第2导电型的第1半导体区、及在上述一对第1半导体区之间的上述第1半导体层的上部形成的第1栅氧化膜，上述第1控制电极在上述第1栅氧化膜上形成，上述第1沟道掺杂层在上述第1半导体层内的上述一对第1半导体区之间形成；
上述第2类晶体管备有在上述第2半导体层内有选择地独立形成的一对第2导电型的第2半导体区、及在上述一对第2半导体区之间的上述第2半导体层的上部形成的第2栅氧化膜，上述第2控制电极在上述第2栅氧化膜上形成，上述第2沟道掺杂层在上述第2半导体层内的上述一对第2半导体区之间形成；
上述第3类晶体管备有在上述第3半导体层内有选择地独立形成的一对第2导电型的第3半导体区、在上述一对第3半导体区之间的上述第3半导体层的上部形成的第3栅氧化膜、在上述第3栅氧化膜上形成的浮置栅电极、及在上述浮置栅电极上形成的层间绝缘膜，上述第3控制电极在上述层间绝缘膜上形成，上述第3沟道掺杂层在上述第3半导体层内的上述一对第3半导体区之间形成，上述第1及第3控制电极备有杂质浓度相同的第1及第3杂质层，上述第2控制电极备有浓度低于第1及第3杂质层的第2杂质层，上述第1及第2栅氧化膜具有相同的第1厚度，上述第3氧化膜具有比上述第1厚度厚的第2厚度，上述第1至第3沟道掺杂层具有相同的杂质浓度。
5.一种半导体装置，在半导体衬底上具有第1和第2类晶体管，
上述第1类晶体管具有：
第1导电型的第1半导体层，形成在上述半导体衬底的第1区域的表面，并由场氧化膜限定；
第1导电型的第1沟道掺杂层，有选择性地形成在上述第1半导体层中；和
第1控制电极，形成在上述第1半导体层之上，以使得夹着氧化膜而与上述第1沟道掺杂层相对；
上述第2类晶体管具有：
第1导电型的第2半导体层，形成在上述半导体衬底的第2区域的表面，并由上述场氧化膜限定；
第1导电型的第2沟道掺杂层，有选择性地形成在上述第2半导体层中；和
第2控制电极，形成在上述第2半导体层之上，以使得夹着上述氧化膜而与上述第2沟道掺杂层相对；
上述第1和第1控制电极中的至少一个在内部具有在水平方向上有浓度分布的第2导电型的杂质。
6.根据权利要求5所述的半导体装置，其特征在于：
上述第1控制电极设置在上述半导体装置的上述第1区域上和上述场氧化膜的一部分之上；
上述第2控制电极设置在上述半导体装置的上述第2区域上和上述场氧化膜的一部分之上；和
形成在上述第1控制电极的第2导电型的上述杂质层，在上述第1控制电极的水平方向上的中央部分具有高浓度分布，并在第1控制电极的水平方向上，随靠近边缘部分而具有低浓度分布。
7.一种半导体装置，在半导体衬底上具有第1和第2类晶体管，
上述第1类晶体管具有：
第1导电型的第1半导体层，形成在上述半导体衬底的第1区域的表面，并由场氧化膜限定；
第1导电型的第1沟道掺杂层，有选择性地形成在上述第1半导体层中；和
第1控制电极，形成在上述第1半导体层之上，以使得夹着氧化膜而与上述第1沟道掺杂层相对；
上述第2类晶体管具有：
第1导电型的第2半导体层，形成在上述半导体衬底的第2区域的表面，并由上述场氧化膜限定；
第1导电型的第2沟道掺杂层，有选择性地形成在上述第2半导体层中；和
第2控制电极，形成在上述第2半导体层之上，以使得夹着上述氧化膜而与上述第2沟道掺杂层相对；
上述第1和第2控制电极的每一个在内部具有第2导电型的杂质层，并分别在与半导体衬底垂直的深度方向上具有互相不同的杂质浓度分布，而上述第1和第2沟道掺杂层具有相同的杂质浓度分布；
其中上述第1和第2控制电极各具有在上述氧化膜上依次叠层的第1和第2导电层；和
在上述第1和第2电极中的任一个的上述第1和第2导电层中的任一层均匀地包含第2导电型的一种杂质。
8.根据权利要求7所述的半导体装置，其特征在于：
还具有扩散抑制膜，设置在上述第1和第2导电层之间，用以抑制第2导电型杂质扩散的量。
9.一种半导体装置，在第1导电型的半导体衬底的主表面上具有第1和第2类晶体管，其特征在于：
上述第1类晶体管用作周边电路部分，并包括：
第2导电型的第1对源区和漏区，形成在上述半导体衬底的上述主表面上，并在其间具有预定间隔；和
第1控制电极，夹着第1栅绝缘膜形成在上述半导体衬底的上述主表面上，以面对在上述第1对源区和漏区之间限定的区域；
上述第2类晶体管用作存储单元阵列部分，并包括：
第2导电型的第2对源区和漏区，形成在上述半导体衬底的上述主表面上，并在其间具有预定间隔；
第2控制电极，夹着第2栅绝缘膜形成在上述半导体衬底的上述主表面上，以面对在上述第2对源区和漏区之间限定的区域；和
电容器，连接到上述第2对源区和漏区中之一；
上述第1和第2控制电极各在内部具有在深度方向上互相不同的杂质浓度分布；和
上述第2控制电极具有比上述第1控制电极低的杂质浓度。
10.根据权利要求9所述的半导体装置，其特征在于：在第1导电型的上述半导体衬底的上述主表面上还具有第3类晶体管，
上述第3类晶体管用作传感放大器部分，并包括：
第2导电型的第3对源区和漏区，形成在上述半导体衬底的上述主表面上，并在其间具有预定间隔；
第3控制电极，夹着第3栅绝缘膜形成在上述半导体衬底的上述主表面上，以面对在上述第3对源区和漏区之间限定的区域；和
上述第3控制电极具有比上述第1和第2控制电机有高的杂质浓度。
11.一种半导体装置的制造方法，该半导体装置在同一半导体衬底上具有第1及第2类晶体管，该制造方法的特征在于包括：(a)在上述半导体衬底的主面上有选择地形成场氧化膜、并规定形成上述第1及第2类晶体管的第1及第2区域的工序；(b)从上述第1及第2区域上直到上述场氧化膜上形成氧化膜的工序；(c)在上述氧化膜上形成构成控制电极的导电层的工序；及(d)在上述第1及第2区域中的至少一个区域的导电层内导入与源·漏层相同的导电型杂质的工序；上述工序(d)包括：在上述第1及第2区域中至少上述第1区域的上述导电层上有选择地形成抗蚀膜、并以离子注入方式将上述杂质在该抗蚀膜周围注入的工序；及通过热扩散使上述被注入的上述杂质扩散、将上述杂质导入上述第1及第2区域中至少上述第1区域的上述导电层内的工序。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于：上述工序(d)包括：从上述第1及第2区域中至少第1区域的上述导电层的端缘部上直到上述场氧化膜上有选择地形成抗蚀膜、并以离子注入方式将上述杂质注入到没有被该抗蚀层覆盖的上述导电层内的工序；及通过热扩散使上述被注入的上述杂质扩散、将上述杂质导入上述第1及第2区域中至少上述第1区域的上述导电层内、使平面方向中央部的浓度高而随着向端缘部靠近使浓度变低的工序。
13.根据权利要求11所述的半导体装置的制造方法，其特征在于：上述工序(c)包括：(c-1)通过将均匀地含有上述杂质的第1导电层及不含上述杂质的第2导电层层叠、形成上述导电层的工序，上述工序(d)包括：通过使上述杂质从上述第1导电层向上述第2导电层自然扩散、从而将上述杂质分布在至少上述第1区域上的上述第1及第2导电层内的工序。
14.根据权利要求13所述的半导体装置的制造方法，其特征在于：
上述工序(C-1)包括在上述第1导电层和上述第2导电层之间形成抑制上述不纯物的扩散量的扩散抑制膜的工序。
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