CN1480948A - 可削减输入输出端子的半导体存储器 - Google Patents

可削减输入输出端子的半导体存储器 Download PDF

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Abstract

半导体存储器100包括地址缓冲器10、时钟缓冲器20、控制信号缓冲器30、控制电路40、模式寄存器50、存储单元阵列60、信号选择电路70、DLL80、I/O缓冲器90和QS缓冲器110。模式寄存器50将H电平或L电平的信号TMDQS输出到信号选择电路70中。信号选择电路70根据L电平的信号TMDQS选择来自输入输出端子DQS的数据选通信号DQS，输出到QS缓冲器110中。另外，信号选择电路70根据H电平的信号TMDQS选择来自输入输出端子CLK的时钟CLK，输出到QS缓冲器110中。

Description

可削减输入输出端子的半导体存储器
发明领域
本发明涉及半导体存储器，特别是涉及在低速工作模式中可削减输入输出端子的半导体存储器。
背景技术
作为高容量而且高速地输入输出数据的半导体存储器，DDR-SDRAM(双数据速率同步动态随机存取存储器)正在实用化之中。
参照图33，DDR-SDRAM200包括地址缓冲器210、时钟缓冲器220、控制信号缓冲器230、控制电路240、模式寄存器250、存储单元阵列260、DLL(延迟锁定环)270、I/O缓冲器280、QS缓冲器290和数据总线BS1、BS2。
地址缓冲器210从外部接受地址A0-A12和存储体地址BA0、1，对该接受到的地址A0-A12和存储体地址BA0、1进行缓冲。然后，地址缓冲器210将经过缓冲的地址A0-A12和存储体地址BA0、1与来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
时钟缓冲器220从外部接受时钟CLK、/CLK和时钟启动信号CKE，用内部基准电压INTVREF对该接受到的时钟CLK、/CLK和时钟启动信号CKE进行缓冲。基准电压INTVREF是具有与从外部接受到的基准电压VREF相同的电压电平的基准电压。然后，时钟缓冲器220将经过缓冲的时钟BUFF_CLK、BUFF_/CLK输出到控制信号缓冲器230、控制电路240和DLL270，将经过缓冲的时钟启动信号CKE输出到控制电路240。
控制信号缓冲器230从外部接受芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据掩蔽信号DM，用基准电压INTVREF对该接受到的芯片选择信号/CS等控制信号进行缓冲。然后，控制信号缓冲器230将经过缓冲的芯片选择信号/CS等控制信号与来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
在从时钟缓冲器220接受到的时钟BUFF_CLK、BUFF_/CLK的某上升处时钟启动信号CKE为H(逻辑高)电平时，控制电路240将时钟BUFF_CLK、BUFF_/CLK的下一次上升视为有效。另外，在时钟BUFF_CLK、BUFF_/CLK的某上升处时钟启动信号CKE为L(逻辑低)电平时，控制电路240将时钟BUFF_CLK、BUFF_/CLK的下一次上升视为无效。
然后，控制电路240在将时钟BUFF_CLK、BUFF_/CLK视为有效时，根据从控制信号缓冲器230接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据掩蔽信号DM来控制半导体存储器200。
更具体地说，控制电路240根据L电平的芯片选择信号/CS来识别半导体存储器的已被选择，根据H电平的芯片选择信号/CS来识别半导体存储器的未被选择。另外，控制电路240根据来自地址缓冲器210的存储体地址BA0、1来选择存储单元阵列260中所包含的多个存储体的某一个或全部。进而，控制电路240在行地址选通信号/RAS从H电平切换到L电平的时刻将从地址缓冲器210接受到的地址A0～A12视为行地址，将该行地址与来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK同步地输出到存储单元阵列260。
进而，控制电路240在列地址选通信号/CAS从H电平切换到L电平的时刻将从地址缓冲器210接受到的地址A0～A12视为列地址，将该列地址与来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK同步地输出到存储单元阵列260。
进而，控制电路240根据写启动信号/WE，识别数据的写入模式或读出模式。而且，在写入模式时，控制电路240对I/O缓冲器280进行控制，以便将从输入输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器290的内部数据选通信号INTDQS同步地输出到存储单元阵列260，控制电路240还对QS缓冲器290进行控制，以便对从外部输入的数据选通信号DQS进行了缓冲的内部数据选通信号INTDQS输出到I/O缓冲器280。另外，在读出模式时，控制电路240对I/O缓冲器280进行控制，以便将从存储单元阵列260经数据总线BS2读出了的读出数据与来自DLL270的周期信号DLLCLK_P或DLLCLK_N同步地输出到输入输出端子DQ0～DQ7，控制电路240还对QS缓冲器290进行控制，以便将来自DLL270的周期信号DLLCLK_P或DLLCLK_N输出到输入输出端子DQS。
进而，控制电路240根据数据掩蔽信号DM控制I/O缓冲器280。更具体地说，在写入模式时，控制电路240根据H电平的数据掩蔽信号DM对I/O缓冲器280进行控制，以便不将数据掩蔽信号DM为H电平期间的写入数据写入到存储单元阵列260，控制电路240还根据L电平的数据掩蔽信号DM对I/O缓冲器280进行控制，以便将全部写入数据写入到存储单元阵列260。另外，在读出模式时，控制电路240根据H电平的数据掩蔽信号DM非激活I/O缓冲器280，根据L电平的数据掩蔽信号DM激活I/O缓冲器280。
进而，控制电路240根据由模式寄存器250设定的CAS等待时间CL控制在指示数据的读出工作后直至实际上读出读出数据前的时序，按照来自模式寄存器250的指示，激活或非激活DLL270。
模式寄存器250设定CAS等待时间CL，并将该设定了的CAS等待时间CL输出到控制电路240。另外，模式寄存器250指示控制电路240激活或非激活DLL270。
存储单元阵列260包含多个存储体，存储数据。
DLL270根据来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK，生成周期信号DLLCLK_P、DLLCLK_N，并将该生成了的周期信号DLLCLK_P、DLLCLK_N输出到I/O缓冲器280和QS缓冲器290。
在写入模式时，I/O缓冲器280将从输入输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器290的内部数据选通信号INTDQS同步地写入到存储单元阵列260。另外，在读出模式时，I/O缓冲器280将从存储单元阵列260经数据总线BS2读出了的读出数据与来自DLL270的周期信号DLLCLK_P或DLLCLK_N同步地输出到输入输出端子DQ0～DQ7。
在写入模式时，QS缓冲器290对从外部输入的数据选通信号DQS进行缓冲，并将该经过缓冲的内部数据选通信号INTDQS输出到I/O缓冲器280。另外，在读出模式时，QS缓冲器290将从DLL270接受到的周期信号DLLCLK_P、DLLCLK_N输出到输入输出端子DQS。
数据总线BS1将来自控制电路240的地址A0～A12和行地址选通信号/RAS等的控制信号输入到存储单元阵列260。另外，数据总线BS2在存储单元阵列260与I/O缓冲器280之间传送写入数据或读出数据。
参照图34，说明向DDR-SDRAM200中的存储单元阵列260的数据写入工作。再有，基准电压VREF被从外部供给DDR-SDRAM200，时钟缓冲器220、控制信号缓冲器230和QS缓冲器290以接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
写入工作一开始，时钟CLK、/CLK和时钟启动信号CKE就从外部供给DDR-SDRAM200。而且，时钟缓冲器220对时钟CLK、/CLK进行缓冲，并将该缓冲了的时钟BUFF_CLK、BULL_/CLK输出到地址缓冲器210、控制信号缓冲器230、控制电路240和DLL270。另外，时钟缓冲器220对时钟启动信号CKE进行缓冲，并将该经过缓冲的时钟启动信号CKE输出到控制电路240。
另外，L电平的芯片选择信号/CS从外部被供给DDR-SDRAM200。而且，控制信号缓冲器230应用内部基准电压INTVREF对L电平的芯片选择信号/CS进行缓冲，并将该经过缓冲的L电平的芯片选择信号/CS与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
然后，控制电路240判定在时钟BUFF_CLK或BUFF_/CLK的某上升处时钟启动信号CKE是H电平还是L电平，在时钟启动信号CKE为H电平时，在时钟BUFF_CLK或BUFF_/CLK的下一个上升处，将L电平的芯片选择信号/CS视为有效，使DDR-SDRAM200成为选择状态。
其后，L电平的写启动信号/WE、H电平的行地址选通信号/RAS、L电凭的列地址选通信号/CAS从外部被供给DDR-SDRAM200，控制信号缓冲器230用内部基准电压INTVREF来缓冲L电平的写启动信号/WE、H电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS。控制信号缓冲器230将经过缓冲的L电平的写启动信号/WE、H电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS输出到控制电路240。
于是，控制电路240根据来自控制信号缓冲器230的L电平的写启动信号/WE、H电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS来识别数据的写入模式。
另一方面，在写入模式中，模式寄存器250指示控制电路240非激活DLL270的输出，控制电路240根据来自模式寄存器250的指示，非激活DLL270的输出。
其后，存储体地址BA0、1从外部被供给DDR-SDRAM200。然后，地址缓冲器210对存储体地址BA0、1进行缓冲，并将该经过缓冲的存储体地址BA0、1与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
控制电路240根据来自地址缓冲器210的存储体地址BA0、1，从存储单元阵列260中所包含的多个存储体中选择一个存储体。
然后，地址A0-A12从外部被供给DDR-SDRAM200，地址缓冲器210对地址A0-A12进行缓冲，并将该经过缓冲的地址A0-A12与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。另外，L电平的行地址选通信号/RAS从外部被供给DDR-SDRAM200，控制信号缓冲器230通过上述工作对L电平的行地址选通信号/RAS进行缓冲，并将该经过缓冲的L电平的行地址选通信号/RAS与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
控制电路240根据L电平的行地址选通信号/RAS，将从地址缓冲器210接受到的地址A0-A12视为行地址，并将该行地址与时钟BUFF_CLK、BUFF_/CLK同步地输出到存储单元阵列260。
其后，L电平的列地址选通信号/CAS被从外部输入到DDR-SDRAM200，控制信号缓冲器230应用内部基准电压INTVREF对L电平的列地址选通信号/CAS进行缓冲，并将该经过缓冲的L电平的列地址选通信号/CAS与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路240。
控制电路240根据L电平的列地址选通信号/CAS，将来自地址缓冲器210的地址A0-A12视为列地址，并将该列地址与时钟BUFF_CLK、BUFF_/CLK同步地输出到存储单元阵列260。
另外，QS缓冲器290从输入输出端子DQS接受数据选通信号DQS，并对该接受到的数据选通信号DQS用内部基准电压INTVREF进行缓冲。而且，QS缓冲器290将经过缓冲的内部数据选通信号INTDQS输出到I/O缓冲器280。
I/O缓冲器280与数据选通信号DQS的上升和下降同步地接受从输入输出端子DQ0-DQ7输入的写入数据DQW，并将该接受到的写入数据DQW进行缓冲。然后，I/O缓冲器280将经过缓冲的写入数据DQW与来自QS缓冲器290的内部数据选通信号INTDQS的上升和下降同步地输出到存储单元阵列260。
然后，在存储单元阵列260中，行译码器(未图示)对来自控制电路240的行地址进行译码，激活由该译码了的行地址指定的字线，列译码器(未图示)对来自控制电路240的列地址进行译码，激活由该译码了的列地址指定的位线对线。然后，写入数据DQW被写入到由激活了的字线和位线对指定的存储单元。
这样，在DDR-SDRAM200中，写入数据DQW与数据选通信号DQS的上升和下降同步地输入到DDR-SDRAM200，与内部数据选通信号INTDQS的上升和下降同步地写入到存储单元。
接着，参照图35，说明来自DDR-SDRAM200中的存储单元的数据读出工作。再有，在读出工作中，以基准电压VREF从外部被供给DDR-SDRAM200，时钟缓冲器220、控制信号缓冲器230和QS缓冲器290接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
读出工作开始后，时钟CLK、/CLK、时钟启动信号CKE和L电平的芯片选择信号/CS从外部被供给DDR-SDRAM200，控制电路240使DDR-SDRAM200成为选择状态之前的工作与写入工作的情形相同。
一旦DDR-SDRAM200成为选择状态，H电平的写启动信号/WE、H电平的行地址选通信号/RAS、L电平的列地址选通信号/CAS就从外部被供给DDR-SDRAM200，控制信号缓冲器230用内部基准电压INTVREF来缓冲H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS。控制信号缓冲器230将经过缓冲的H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS输出到控制电路240。
于是，控制电路根据来自控制信号缓冲器230的H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS来识别数据的读出模式。
另一方面，在读出模式中，模式寄存器250指示控制电路240激活DLL270的输出，控制电路240根据来自模式寄存器250的指示，激活DLL270的输出。另外，模式寄存器250设定CAS等待时间CL，控制电路240控制I/O缓冲器280，以便根据由模式寄存器250指定的CAS等待时间CL将读出数据输出到外部。
然后，DLL270根据来自时钟缓冲器220的时钟BUFF_CLK、BUFF_/CLK，生成对时钟CLK、/CLK有恒定相位的周期信号DLLCLK_P、DLLCLK_N，并将该生成的周期信号DLLCLK_P、DLLCLK_N输出到I/O缓冲器280和QS缓冲器290。
另外，存储体地址BA0、1从外部被供给DDR-SDRAM200，通过与写入工作相同的工作，选择由存储体地址BA0、1指定的存储体。
进而，地址A0-A12从外部被供给DDR-SDRAM2000，通过与写入工作相同的工作，将行地址和列地址输入到存储单元阵列260，由行地址和列地址指定的存储单元被激活。
然后，数据从激活了的存储单元被读出，存储单元阵列260中包含的读出放大器(未图示)将读出数据DQR放大，经数据总线BS2输出到I/O缓冲器280。
于是，I/O缓冲器280按照由模式寄存器250设定的CAS等待时间CL(在图35所示的情况下，CAL＝2.5)所决定的时序，与来自DLL270的周期信号DLLCLK_P和DLLCLK_N的上升同步地将读出数据DQR输出到输入输出端子DQ0-DQ7。另外，QS缓冲器290将来自DLL270的周期信号DLLCLK_P和DLLCLK_N输出到输入输出端子DQS。
这样，在DDR-SDRAM200中，数据与时钟BUFF_CLK、BUFF_/CLK同步地从存储单元被读出，并将读出数据DQR与在DDR-SDRAM200的内部生成的周期信号DLLCLK_P、DLLCLK_N同步地输出到外部。
然而，现有的DDR-SDRAM存在的问题是，由于采用了为确保高速工作容限而与时钟CLK互补的时钟/CLK、从外部供给的基准电压VREF和数据选通信号DQS，所以在为高速工作容限所不需要的低速测试仪评价、生产测试和低速系统中，引脚数比通常的SDRAM增多，同时能测试的DDR-SDRAM的个数减少。
发明内容
因此，本发明的目的在于提供在低速工作模式中可削减外部引脚的半导体存储器。
按照本发明，半导体存储器是按周期性地进行数据的写入和读出的通常工作模式和以比通常工作模式慢的速度周期性地进行数据的写入和读出的低速工作模式之中的某一种工作模式工作的半导体存储器，包括多个存储单元、信号选择电路和外围电路。
多个存储单元用于存储数据。信号选择电路用于选择只在通常工作模式中使用的从输入输出端子接受到的第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的第2信号之中的某一种信号。外围电路用于在信号选择电路中选择第2信号时，按照低速工作模式，利用由信号选择电路所选择的第2信号，对多个存储单元进行数据的写入和/或读出；并用于在信号选择电路中选择第1信号时，按照通常工作模式，利用由信号选择电路所选择的第1信号，对多个存储单元进行数据的写入和/或读出。而且，信号选择电路在通常工作模式时选择第1信号；在低速工作模式时选择第2信号。
因此，按照本发明，在低速工作模式中使用的输入输出端子的数目可比在通常工作模式中使用的输入输出端子的数目少。
其结果是，在低速测试仪评价、生产测试和低速系统中，可同时测试的半导体存储器的个数可进一步增加。另外，按低速工作模式使用半导体存储器的用户可进一步削减成本。
通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。
附图说明
图1是实施例1的半导体存储器的概略方框图。
图2是图1所示的存储单元阵列的方框图。
图3是图1所示的信号选择电路的电路图和QS缓冲器的方框图。
图4是图1所示的时钟缓冲器、控制信号缓冲器和QS缓冲器中包含的差动放大电路的电路图。
图5是图1所示的时钟缓冲器中包含的差动放大电路的电路图。
图6是图1所示的时钟缓冲器、控制信号缓冲器和QS缓冲器中所处理的信号的时序图。
图7是用于说明图1所示的半导体存储器的通常工作模式中的数据写入工作的信号的时序图。
图8是用于说明图1所示的半导体存储器的通常工作模式中的数据读出工作的信号的时序图。
图9是用于说明图1所示的半导体存储器的低速工作模式中的数据写入工作的信号的时序图。
图10是用于说明图1所示的半导体存储器的低速工作模式中的数据读出工作的信号的时序图。
图11是示出图1所示的半导体存储器的通常工作模式中的使用状态的平面图。
图12是示出图1所示的半导体存储器的低速工作模式中的使用状态的平面图。
图13是实施例2的半导体存储器的概略方框图。
图14是图13所示的基准电压发生电路的电路图。
图15是图13所示的信号选择电路的电路图。
图16是示出图13所示的半导体存储器的低速工作模式中的使用状态的平面图。
图17是实施例3的半导体存储器的概略方框图。
图18是图17所示的信号选择电路的电路图。
图19是图17所示的时钟缓冲器中包含的差动放大电路的电路图。
图20是用于说明图17所示的半导体存储器的低速工作模式中的数据写入工作的信号的时序图。
图21是用于说明图17所示的半导体存储器的低速工作模式中的数据读出工作的信号的时序图。
图22是示出图17所示的半导体存储器的低速工作模式中的使用状态的平面图。
图23是实施例4的半导体存储器的概略方框图。
图24是示出图23所示的半导体存储器的低速工作模式中的使用状态的平面图。
图25是实施例5的半导体存储器的概略方框图。
图26是用于说明图25所示的半导体存储器的低速工作模式中的数据写入工作的信号的时序图。
图27是用于说明图25所示的半导体存储器的低速工作模式中的数据读出工作的信号的时序图。
图28是示出图25所示的半导体存储器的低速工作模式中的使用状态的平面图。
图29是实施例6的半导体存储器的概略方框图。
图30是示出图29所示的半导体存储器的低速工作模式中的使用状态的平面图。
图31是实施例7的半导体存储器的概略方框图。
图32是示出图31所示的半导体存储器的低速工作模式中的使用状态的平面图。
图33是现有的DDR-SDRAM的概略方框图。
图34是用于说明图33所示的DDR-SDRAM中的数据写入工作的信号的时序图。
图35是用于说明图33所示的DDR-SDRAM中的数据读出工作的信号的时序图。
具体实施方式
现参照附图详细说明本发明的实施例。再有，对于图中的相同或相当的部分标以同一符号，而其说明不再重复。
(实施例1)
参照图1，实施例1的半导体存储器100包括地址缓冲器10、时钟缓冲器20、控制信号缓冲器30、控制电路40、模式寄存器50、存储单元阵列60、信号选择电路70、DLL80、I/O缓冲器90、QS缓冲器110和数据总线BS1、2。存储单元阵列60包含存储体61～64。更具体地说，半导体存储器100由DDR-SDRAM构成。
地址缓冲器10接受地址A0～A12和存储体地址BA0、1，对该接受到的地址A0～A12和存储体地址BA0、1进行缓冲。然后，地址缓冲器10将经过缓冲的地址A0～A12和存储体地址BA0、1与从时钟缓冲器20接受到的时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。
时钟缓冲器20从外部接受时钟CLK、/CLK和时钟启动信号CKE，用内部基准电压INTVREF对该接受到的时钟CLK、/CLK和时钟启动信号CKE进行缓冲。然后，时钟缓冲器20将经过缓冲的时钟BUFF_CLK、BUFF_/CLK输出到地址缓冲器10、控制信号缓冲器30、控制电路40和DLL80，将经过缓冲的时钟启动信号CKE输出到控制电路40。再有，内部基准电压INTVREF是具有与从外部供给的基准电压VREF相同的电压电平的基准电压。
控制信号缓冲器30从外部接受芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据掩蔽信号DM，用内部基准电压INTVREF对该接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据掩蔽信号DM进行缓冲，并将该经过缓冲的芯片选择信号/CS等控制信号与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。
在从时钟缓冲器20接受到的时钟BUFF_CLK、BUFF_/CLK的某上升处时钟启动信号CKE为H(逻辑高)电平时，控制电路40将时钟BUFF_CLK、BUFF_/CLK的下一次上升视为有效。另外，在时钟BUFF_CLK、BUFF_/CLK的某上升处时钟启动信号CKE为L(逻辑低)电平时，控制电路40将时钟BUFF_CLK、BUFF_/CLK的下一次上升视为无效。
然后，控制电路40在将时钟BUFF_CLK、BUFF_/CLK视为有效时，根据从控制信号缓冲器30接受到的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS、写启动信号/WE和数据掩蔽信号DM来控制半导体存储器100。
更具体地说，控制电路40根据L电平的芯片选择信号/CS来识别半导体存储器100已被选择，根据H电平的芯片选择信号/CS来识别半导体存储器100未被选择。另外，控制电路40根据来自地址缓冲器10的存储体地址BA0、1来选择存储体61～64中的某一个或全部。进而，控制电路40在行地址选通信号/RAS从H电平切换到L电平的时刻将从地址缓冲器10接受到的地址A0～A12视为行地址，将该行地址与来自时钟缓冲器20的时钟BUFF_CLK、BUFF_/CLK同步地输出到存储体61～64中的某一个或全部。
进而，控制电路40在列地址选通信号/CAS从H电平切换到L电平的时刻将从地址缓冲器10接受到的地址A0～A12视为列地址，将该列地址与来自时钟缓冲器20的时钟BUFF_CLK、BUFF_/CLK同步地输出到存储体61～64中的某一个或全部。
进而，控制电路40根据写启动信号/WE，识别数据的写入模式或读出模式。而且，在写入模式时，控制电路40对I/O缓冲器90进行控制，以便将从输入输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器110的内部数据选通信号INTDQS同步地输出到存储体61～64。另外，在读出模式时，控制电路40对I/O缓冲器90进行控制，以便将从存储体61～64经数据总线BS2读出了的读出数据与来自DLL80的周期信号DLLCLK_P和DLLCLK_N同步地输出到输入输出端子DQ0～DQ7，控制电路40对QS缓冲器110进行控制，以便将来自DLL80的周期信号DLLCLK_P或DLLCLK_N输出到输入输出端子DQS。
进而，控制电路40根据数据掩蔽信号DM控制I/O缓冲器90。更具体地说，在写入模式时，控制电路40根据H电平的数据掩蔽信号DM对I/O缓冲器90进行控制，以便不将数据掩蔽信号DM为H电平期间的写入数据写入到存储体61～64，控制电路40还根据L电平的数据掩蔽信号DM对I/O缓冲器90进行控制，以便将全部写入数据写入到存储体61～64。另外，在读出模式时，控制电路40根据H电平的数据掩蔽信号DM非激活I/O缓冲器90，根据L电平的数据掩蔽信号DM激活I/O缓冲器90。
进而，控制电路40根据由模式寄存器50设定的CAS等待时间CL控制在指示数据的读出工作后直至实际上读出数据前的时序，按照来自模式寄存器50的指示，激活或非激活DLL80。
模式寄存器50设定CAS等待时间CL，并将该设定了的CAS等待时间CL输出到控制电路40。另外，模式寄存器50指示控制电路40激活或非激活DLL80。进而，模式寄存器50将半导体存储器100出厂时预先设定的H电平或L电平的信号TMDQS输出到信号选择电路70。
存储单元阵列60包含存储体61～64，存储数据。信号选择电路70从输入输出端子DQS接受数据选通信号DQS，从输入输出端子CLK接受时钟CLK。然后，信号选择电路70用后述的方法，根据信号TMDQS的逻辑电平选择数据选通信号DQS和时钟CLK中的某一方，并将该选择了的信号输出到QS缓冲器110。
DLL80根据来自时钟缓冲器20的时钟BUFF_CLK、BUFF_/CLK，生成对时钟CLK、/CLK具有恒定相位的周期信号DLLCLK_P、DLLCLK_N，并将该生成的周期信号DLLCLK_P、DLLCLK_N输出到I/O缓冲器90和QS缓冲器110。
在写入模式时，I/O缓冲器90将从输入输出端子DQ0～DQ7输入的写入数据与来自QS缓冲器110的内部数据选通信号INTDQS的上升和下降同步地写入到存储体61～64。另外，在读出模式时，I/O缓冲器90将从存储体61～64经数据总线BS2读出了的读出数据与来自DLL80的周期信号DLLCLK_P、DLLCLK_N同步地输出到输入输出端子DQ0～DQ7。
在写入模式时，QS缓冲器110用内部基准电压INTVREF对从信号选择电路70输入的数据选通信号DQS或时钟CLK进行缓冲，并将该经过缓冲的信号作为内部数据选通信号INTDQS输出到I/O缓冲器90。另外，在读出模式时，QS缓冲器110将从DLL80接受到的周期信号DLLCLK_P、DLLCLK_N直接输出到输入输出端子DQS。
数据总线BS1将来自控制电路40的地址A0～A12、存储体地址BA0、1和行地址选通信号/RAS等的控制信号传递到存储体61～64中的某一个或全部。另外，数据总线BS2在存储体61～64中的某一个或全部与I/O缓冲器90之间传送写入数据或读出数据。
半导体存储器100从外部接受外部电源电压EXTVDD。而且，内置于半导体存储器100中的电源电路(未图示)根据外部电源电压EXTVDD，发生预充电电压VBL和单元板电压等的各种内部电源电压，并将该发生了的各种内部电源电压供给存储单元阵列60。
参照图2，存储体61～64中的每一个包含行译码器610、字线驱动器620、列译码器630、读出放大器640和存储器阵列650。
行译码器610对从控制电路40接受到的行地址进行译码，并将该译码了的行地址输出到字线驱动器620。字线驱动器620激活由从行译码器610接受到的行地址指定的字线(字线WL1～WLn中的某1条，n为自然数)
列译码器630对从控制电路40接受到的列地址进行译码，激活由该译码了的列地址指定的位线对(位线对BL1、/BL1～BLm、/BLm中的某1条，m为自然数)。在写入模式时，读出放大器640将来自I/O缓冲器90的写入数据写入到被激活了的位线对(位线对BL1、/BL1～BLm、/BLm中的某1条)。另外，在读出模式时，读出放大器640将被激活了的位线对(位线对BL1、/BL1～BLm、/BLm中的某1对)上的读出数据进行放大，并将该放大了的读出数据输出到I/O缓冲器90。
存储器阵列650包含：多个位线对BL1、/BL1～BLm、/BLm；多条字线WL1～WLn；多个均衡电路651～65m；以及n×m个存储单元MC。多个均衡电路651～65m对应于多个位线对BL1、/BL1～BLm、/BLm而设置。而且，多个均衡电路651～65m的每一个在对存储单元MC的数据写入前或读出前，将对应的位线对(位线对BL1、/BL1～BLm、/BLm中的某1对)预充电到规定的电压VBL(＝EXTVDD/2)。
n×m个存储单元MC的每一个被配置在位线(位线BL1～BLm、/BL1～/BLm中的每1条)与字线(字线WL1～WLn中的某1条)的交点。
因此，在存储器阵列650中，数据被输入到配置在被激活了的字线(字线WL1～WLn中的某1条)与被激活了的位线(位线BL1～BLm、/BL1～/BLm中的某1条)的交点处的存储单元MC或从该存储单元MC输出。
参照图3，信号选择电路70包含：P沟道MOS晶体管701、703；N沟道MOS晶体管702、704；以及倒相器705。P沟道MOS晶体管701的源端子与N沟道MOS晶体管702的源端子连接；P沟道MOS晶体管701的漏端子与N沟道MOS晶体管702的漏端子连接。
P沟道MOS晶体管703的源端子与N沟道MOS晶体管704的源端子连接；P沟道MOS晶体管703的漏端子与N沟道MOS晶体管704的漏端子连接。
在P沟道MOS晶体管701和N沟道MOS晶体管704的栅端子上接受来自模式寄存器50的信号TMDQS。
P沟道MOS晶体管701和N沟道MOS晶体管702构成传输门TG1。另外，P沟道MOS晶体管703和N沟道MOS晶体管704构成传输门TG2。
倒相器705接受来自模式寄存器50的信号TMDQS，并将该接受到的信号TMDQS倒相，输出到N沟道MOS晶体管702和P沟道MOS晶体管703的栅端子。
一旦模式寄存器50将L电平的信号TMDQS输出到信号选择电路70，倒相器705就将L电平的信号TMDQS倒相，将H电平的信号输出到N沟道MOS晶体管702和P沟道MOS晶体管703的栅端子。另外，在P沟道MOS晶体管701和N沟道MOS晶体管704的栅端子上接受L电平的信号TMDQS。
于是，P沟道MOS晶体管701和N沟道MOS晶体管702被导通，P沟道MOS晶体管703和N沟道MOS晶体管704被关断。然后，传输门TG1将从输入输出端子DQS输入的数据选通信号DQS作为信号DQS0输出到QS缓冲器110。
另一方面，一旦模式寄存器50将H电平的信号TMDQS输出到信号选择电路70，倒相器705就将H电平的信号TMDQS倒相，将L电平的信号输出到N沟道MOS晶体管702和P沟道MOS晶体管703的栅端子。另外，在P沟道MOS晶体管701和N沟道MOS晶体管704的栅端子上接受H电平的信号TMDQS。
于是，P沟道MOS晶体管701和N沟道MOS晶体管702被关断，P沟道MOS晶体管703和N沟道MOS晶体管704被导通。然后，传输门TG2将从输入输出端子CLK供给的时钟信号CLK作为信号DQS0输出到QS缓冲器110。
这样，信号选择电路70根据L电平的信号TMDQS选择数据选通信号DQS，并将该选择了的数据选通信号DQS输出到QS缓冲器110，根据H电平的信号TMDQS选择时钟CLK，并将该选择了的时钟CLK输出到QS缓冲器110。
参照图4，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110包含差动放大电路DFA1。差动放大电路DFA1包含P沟道MOS晶体管1、2和N沟道MOS晶体管3、4。P沟道MOS晶体管1和N沟道MOS晶体管3被串联连接在电源节点VDD与接地节点GND之间。
P沟道MOS晶体管2和N沟道MOS晶体管4被串联连接在电源节点VDD与接地节点GND之间。P沟道MOS晶体管1和N沟道MOS晶体管3则对于P沟道MOS晶体管2和N沟道MOS晶体管4并联连接。
在P沟道MOS晶体管1、2的栅端子上接受节点N1上的电压。在N沟道MOS晶体管3的栅端子上接受内部基准电压INTVREF。在N沟道MOS晶体管4的栅端子上接受信号SGN。
在差动放大电路DFA1被包含在控制信号缓冲器30中时，信号SGN是芯片选择信号/CS等控制信号；在差动放大电路DFA1被包含在QS缓冲器110中时，信号SGN是来自信号选择电路70的数据选通信号DQS或时钟CLK。
差动放大电路DFA1将构成信号SGN的电压与内部基准电压INTVREF进行比较，从节点N1输出具有对应于该比较结果的逻辑电平的信号。更具体地说，在构成信号SGN的电压高于内部基准电压INTVREF时，差动放大电路DFA1从节点N1输出H电平的信号；在构成信号SGN的电压低于内部基准电压INTVREF时，差动放大电路DFA1从节点N1输出L电平的信号。
参照图5，时钟缓冲器20还包含差动放大电路DFA2。差动放大电路DFA2包含P沟道MOS晶体管5、6和N沟道MOS晶体管7、8。P沟道MOS晶体管5和N沟道MOS晶体管7被串联连接在电源节点VDD与接地节点GND之间。
P沟道MOS晶体管6和N沟道MOS晶体管8被串联连接在电源节点VDD与接地节点GND之间。P沟道MOS晶体管5和N沟道MOS晶体管7则对于P沟道MOS晶体管6和N沟道MOS晶体管8并联连接。
在P沟道MOS晶体管5、6的栅端子上接受节点N2上的电压。N沟道MOS晶体管7的栅端子从输入输出端子CLK接受时钟CLK。N沟道MOS晶体管8的栅端子从输入输出端子/CLK接受时钟/CLK。
差动放大电路DFA2将构成时钟CLK的电压与构成时钟/CLK的电压进行比较，分别从节点N3、N2输出由对应于该比较结果的电压构成的时钟BUFF_CLK、BUFF_/CLK。
参照图6，以具体的信号为例说明差动放大电路DFA1、2的工作。首先，以写启动信号/WE信号为例说明差动放大电路DFA1构成控制信号缓冲器30时的工作。差动放大电路DFA1构成控制信号缓冲器30时，N沟道MOS晶体管4的栅端子接受写启动信号/WE。
一旦N沟道MOS晶体管4的栅端子接受H电平的写启动信号/WE，差动放大电路DFA1就将构成H电平的写启动信号/WE的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的写启动信号/WE。
由于H电平的写启动信号/WE由比内部基准电压INTVREF高的电压构成，所以这时差动放大电路DFA1从节点N1输出H电平的写启动信号/WE。
另外，一旦N沟道MOS晶体管4的栅端子接受L电平的写启动信号/WE，差动放大电路DFA1就将构成L电平的写启动信号/WE的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的写启动信号/WE。
由于L电平的写启动信号/WE由比内部基准电压INTVREF低的电压构成，所以这时差动放大电路DFA1从节点N1输出L电平的写启动信号/WE。
这样，差动放大电路DFA1将输入到N沟道MOS晶体管4的栅端子上的写启动信号/WE的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的写启动信号/WE。
在写启动信号/WE以外的芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和数据掩蔽信号DM被输入到N沟道MOS晶体管4的栅端子时，差动放大电路DFA1也进行与写启动信号/WE被输入到N沟道MOS晶体管4的栅端子时的工作相同的工作。
由此，控制信号缓冲器30用内部基准电压INTVREF对写启动信号/WE等控制信号进行缓冲。
接着，以数据选通信号DQS为例说明在差动放大电路DFA1被包含在QS缓冲器110中的情况下的工作。在差动放大电路DFA1被包含在QS缓冲器110中的情况下，N沟道MOS晶体管4的栅端子接受数据选通信号DQS。
在N沟道MOS晶体管4的栅端子接受L电平的数据选通信号DQS时，差动放大电路DFA1将构成L电平的数据选通信号DQS的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的数据选通信号DQS。
由于L电平的数据选通信号DQS由低于内部基准电压INTVREF的电压构成，所以这时差动放大电路DFA1从节点N1输出L电平的内部数据选通信号INTDQS。
在N沟道MOS晶体管4的栅端子接受H电平的数据选通信号DQS时，差动放大电路DFA1将构成H电平的数据选通信号DQS的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的内部数据选通信号INTDQS。
由于H电平的数据选通信号DQS由高于内部基准电压INTVREF的电压构成，所以这时差动放大电路DFA1从节点N1输出H电平的内部数据选通信号INTDQS。
这样，差动放大电路DFA1将输入到N沟道MOS晶体管4的栅端子上的数据选通信号DQS的电压与内部基准电压INTVREF进行比较，并从节点N1输出由对应于该比较结果的电压构成的数据选通信号DQS。再有，写入数据DQW与数据选通信号DQS的上升和下降同步地从输入输出端子DQ0-DQ7被输入到I/O缓冲器90。
在时钟CLK代替数据选通信号DQS被输入到N沟道MOS晶体管4的栅端子时，差动放大电路DFA1也进行与数据选通信号DQS被输入到N沟道MOS晶体管4的栅端子时的工作相同的工作。
由此，QS缓冲器110用内部基准电压INTVREF对数据选通信号DQS或时钟CLK进行缓冲。
在差动放大电路DFA1被包含在时钟缓冲器20中的情况下，N沟道MOS晶体管4的栅端子接受时钟启动信号CKE。然后，差动放大电路DFA1按照上述工作对时钟启动信号CKE进行缓冲。
最后，说明差动放大电路DFA2构成时钟缓冲器20时的工作。N沟道MOS晶体管7的栅端子接受时钟CLK，N沟道MOS晶体管8的栅端子接受与时钟CLK互补的时钟/CLK。
差动放大电路DFA2将构成时钟/CLK的电压与构成时钟CLK的电压进行比较，并从节点N2输出由对应于该比较结果的电压构成的时钟BUFF_/CLK，从节点N3输出由对应于该比较结果的电压构成的时钟BUFF_CLK。
在N沟道MOS晶体管7的栅端子接受H电平的时钟CLK，N沟道MOS晶体管8的栅端子接受L电平的时钟/CLK时，差动放大电路DFA2从节点N2输出L电平的时钟BUFF_/CLK，从节点N3输出H电平的时钟BUFF_CLK。
另外，在N沟道MOS晶体管7的栅端子接受L电平的时钟CLK，N沟道MOS晶体管8的栅端子接受H电平的时钟/CLK时，差动放大电路DFA2从节点N2输出H电平的时钟BUFF_/CLK，从节点N3输出L电平的时钟BUFF_CLK。
然后，差动放大电路DFA2将构成时钟/CLK的电压与构成时钟CLK的电压进行比较，在决定由对应于该比较结果的电压构成的逻辑电平时的作为基准的电压是内部基准电压INTVREF。
这样，差动放大电路DFA2以内部基准电压INTVREF为基准按照上述的动作对时钟CLK、/CLK进行缓冲，并输出该经过缓冲的时钟BUFF_CLK、BUFF_/CLK。
因此，图6所示的电平LV是在决定上述各种信号经缓冲后的信号是H电平还是L电平时的成为基准的电平，由内部基准电压INTVREF构成。
参照图7和图8，说明半导体存储器100的通常工作模式中的工作。所谓该通常工作模式是指DDR-SDRAM中的通常工作模式。
当半导体存储器100在通常工作模式下工作时，模式寄存器50将L电平的信号TMDQS输出到信号选择电路70。因此，信号选择电路70根据L电平的信号TMDQS，选择从输入输出端子DQS输入的数据选通信号DQS，并输出到QS缓冲器110。
参照图7，说明通常工作模式中的数据写入工作。再有，基准电压VREF从外部被供给半导体存储器100，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
数据的写入工作一旦开始，时钟CLK、/CLK和时钟启动信号CKE就从外部被供给半导体存储器100。然后，时钟缓冲器20利用差动放大电路DFA2对时钟CLK、/CLK进行缓冲，并将该经过缓冲的时钟BUFF_CLK、BUFF_/CLK输出到地址缓冲器10、控制信号缓冲器30、控制电路40和DLL80。另外，时钟缓冲器20利用差动放大电路DFA1对时钟启动信号CKE进行缓冲，并将该经过缓冲的时钟启动信号CKE输出到控制电路40。
另外，L电平的芯片选择信号/CS从外部被供给半导体存储器100。然后，控制信号缓冲器30用内部基准电压INTVREF对L电平的芯片选择/CS信号进行缓冲，并将该经过缓冲的L电平的芯片选择信号/CS与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。
然后，控制电路40判定在时钟BUFF_CLK或BUFF_/CLK的某上升处时钟启动信号CKE是H电平还是L电平。这时，由于时钟启动信号CKE是H电平，控制电路40将时钟BUFF_CLK或BUFF_/CLK的下一次上升处L电平的芯片选择/CS信号视为有效，使半导体存储器100成为选择状态。
其后，L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS从外部被供给半导体存储器100，控制信号缓冲器30用内部基准电压INTVREF对L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS进行缓冲。然后，控制信号缓冲器30将该经过缓冲的L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS输出到控制电路40。
于是，控制电路40根据来自控制信号缓冲器30的L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS来识别数据的写入模式。
另一方面，在写入模式中，模式寄存器50指示控制电路40非激活DLL80的输出，控制电路40按照来自模式寄存器50的指示非激活DLL80的输出。
然后，存储体地址BA0、1从外部被供给半导体存储器100。然后，地址缓冲器10对存储体地址BA0、1进行缓冲，并将该经过缓冲的存储体地址BA0、1与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。
控制电路40根据来自地址缓冲器10的存储体地址BA0、1，从存储单元阵列60中包含的存储体61～64中选择一个存储体。
然后，地址A0-A12与行地址选通信号/RAS从H电平切换到L电平的时刻同步地从外部被供给半导体存储器100，地址缓冲器10对地址A0-A12进行缓冲，并将该经过缓冲的地址A0-A12与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。另外，L电平的行地址选通信号/RAS从外部被供给半导体存储器100，控制信号缓冲器30通过上述动作对L电平的行地址选通信号/RAS进行缓冲，并将该经过缓冲的L电平的行地址选通信号/RAS与时钟BUFF_CLK同步地输出到控制电路40。
在内部指令译码器(未图示)识别L电平的行地址选通信号/RAS、H电平的列地址选通信号/CAS和H电平的写启动信号/WE的时刻，控制电路40将从地址缓冲器10接受到的地址A0-A12视为行地址X，并将该行地址X与时钟BUFF_CLK同步地输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
然后，地址A0-A12与列地址选通信号/CAS从H电平切换到L电平的时刻同步地从外部被供给半导体存储器100，地址缓冲器10对地址A0-A12进行缓冲，并将该经过缓冲的地址A0-A12与时钟BUFF_CLK、BUFF_/CLK同步地输出到控制电路40。
另外，L电平的列地址选通信号/CAS从外部被输入，控制信号缓冲器30用内部基准电压INTVREF对L电平的列地址选通信号/CAS进行缓冲，并将该经过缓冲的L电平的列地址选通信号/CAS与时钟BUFF_CLK同步地输出到控制电路40。
在内部指令译码器(未图示)识别H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS的时刻，控制电路40将从地址缓冲器10接受到的地址A0-A12视为列地址Y，并将该列地址Y与时钟BUFF_CLK、BUFF_/CLK同步地输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
另外，QS缓冲器110从信号选择电路70接受数据选通信号DQS，并用内部基准电压INTVREF对该接受到的数据选通信号DQS进行缓冲。然后，QS缓冲器110将该经过缓冲的内部数据选通信号INTDQS输出到I/O缓冲器90。
I/O缓冲器90与数据选通信号DQS的上升和下降同步地从输入输出端子DQ0-DQ7接受写入数据DQWH，并对该接受到的写入数据DQWH进行缓冲。然后，I/O缓冲器90与来自QS缓冲器110的内部数据选通信号INTDQS的上升和下降同步地将经过缓冲的写入数据DQWH输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
然后，在存储单元阵列60中，行译码器610对来自控制电路40的行地址X进行译码，并将该进行了译码的行地址X输出到字线驱动器620。字线驱动器620激活被译码后的行地址X指定的字线WLi(1≤i≤n)。
另外，列译码器630对来自控制电路40的列地址Y进行译码，并激活被译码后的列地址Y指定的位线对BLj、/BLj(1≤j≤m)。然后，写入数据DQWH经读出放大器640被写入到由激活了的字线WLi和位线对BLj、/BLj指定的存储单元MC。
这样，在通常工作模式中，写入数据DQWH与数据选通信号DQS的上升和下降同步地被输入到半导体存储器100，并与内部数据选通信号INTDQS的上升和下降同步地写入到存储单元MC。
接着，参照图8，说明来自通常工作模式中的存储单元MC的数据读出工作。再有，在读出工作中，以基准电压VREF从外部被供给半导体存储器100，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
读出工作开始后，时钟CLK、/CLK、时钟启动信号CKE和L电平的芯片选择信号/CS从外部被供给半导体存储器100，在控制电路40使半导体存储器100成为选择状态之前的工作与写入工作的情形相同。
一旦半导体存储器100成为选择状态，H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS就从外部被供给半导体存储器100，控制信号缓冲器30就用内部基准电压INTVREF对H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS进行缓冲。控制信号缓冲器30将经过缓冲的H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS输出到控制电路40。
于是，控制电路40根据来自控制信号缓冲器30的H电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS，识别数据的读出模式。
另一方面，在读出模式中，模式寄存器50指示控制电路40激活DLL80的输出，控制电路40根据来自模式寄存器50的指示，激活DLL80的输出。另外，模式寄存器50设定CAS等待时间CL，控制电路40按照由模式寄存器50指定的CAS等待时间CL的时序，控制I/O缓冲器90，以便将读出数据输出到输入输出端子DQ0-DQ7。
而且，DLL80根据来自时钟缓冲器20的时钟BUFF_CLK、BUFF_/CLK，生成对时钟CLK、/CLK具有恒定相位的周期信号DLLCLK_P、DLLCLK_N，并将该生成的周期信号DLLCLK_P、DLLCLK_N输出到I/O缓冲器90和QS缓冲器110。
另外，存储体地址BA0、1从外部被供给半导体存储器100，利用与写入工作相同的工作，选择由存储体地址BA0、1指定的存储体(存储体61～64中的某一个)。
此外，地址A0-A1从外部被供给半导体存储器100，利用与写入工作相同的工作，行地址X和列地址Y被输入到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)，激活由行地址X和列地址Y指定的存储单元MC。
于是，数据从激活了的存储单元MC被读出，存储单元阵列60中所包含的读出放大器640将读出数据DQRH放大，经过数据总线BS2输出到I/O缓冲器90。
于是，I/O缓冲器90按照由模式寄存器50设定的CAS等待时间CL(在图8所示的情况下，CAL＝2.0)的时序，与来自DLL80的周期信号DLLCLK_P和DLLCLK_N的各上升同步地将读出数据DQRH输出到DQ0-DQ7。另外，QS缓冲器110将来自DLL80的周期信号DLLCLK_P和DLLCLK_N直接输出到输入输出端子DQS。
这样，在半导体存储器100的通常工作模式中，数据与时钟BUFF_CLK、BUFF_/CLK同步地从存储单元MC被读出，读出数据DQRH与在半导体存储器100的内部生成的周期信号DLLCLK_P、DLLCLK_N同步地被输出到外部。
因此，如果L电平的信号TMDQS从模式寄存器50输出到信号选择电路70，则半导体存储器100与数据选通信号DQS的上升和下降，或者周期信号DLLCLK_P和DLLCLK_N的上升同步地进行向数据的存储单元MC的写入和读出。
参照图9和图10，说明半导体存储器100的低速工作模式中的工作。所谓该低速工作模式是指比DDR-SDRAM中的通常工作模式的速度慢的模式。
当半导体存储器100在低速工作模式下工作时，模式寄存器50将H电平的信号TMDQS输出到信号选择电路70。因此，信号选择电路70根据H电平的信号TMDQS，选择从输入输出端子CLK输入的时钟CLK，输出到QS缓冲器110。
参照图9，说明低速工作模式中的数据的写入工作。再有，基准电压VREF从外部被供给半导体存储器100，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
写入工作开始后，存储单元阵列60中包含的存储体61～64中的某一个被选择，在该被选择了的存储体(存储体61～64中的某一个)的字线WLi和位线对BLj、/BLj被激活之前的工作与上述的通常工作模式中的写入工作相同。
其后，QS缓冲器110从信号选择电路70接受时钟CLK，用内部基准电压INTVREF对该接受到的时钟CLK进行缓冲。然后，QS缓冲器110将经过缓冲的时钟CLK作为内部数据选通信号INTDQS输出到I/O缓冲器90。
I/O缓冲器90与时钟的上升同步地从输入输出端子DQ0-DQ7接受写入数据DQWL1，并对该接受到的写入数据DQWL1进行缓冲。然后，I/O缓冲器90将经过缓冲的写入数据DQWL1与来自QS缓冲器110的内部数据选通信号INTDQS(＝CLK)的上升同步地输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
其后的工作与通常工作模式中的写入工作相同。
这样，在低速工作模式中，写入数据DQWL1与时钟CLK的上升同步地被输入到半导体存储器100，与内部数据选通信号INTDQS(＝CLK)的上升同步地被写入到存储单元MC。
接着，参照图10，说明低速工作模式中的来自存储单元MC的数据的读出工作。再有，在读出工作中，基准电压VREF从外部被供给半导体存储器100，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
读出工作开始后，存储单元阵列60中包含的存储体61～64中的某一个被选择，在该被选择了的存储体(存储体61～64中的某一个)的字线WLi和位线对BLj、/BLj被激活之前的工作与上述的通常工作模式中的读出工作相同。
其后，数据从激活了的存储单元MC被读出，存储单元阵列60中包含的读出放大器640将读出数据DQRL1进行放大，经数据总线BS2输出到I/O缓冲器90。
另外，控制电路40对I/O缓冲器90进行控制，以便将读出数据DQRL1与来自DLL80的周期信号DLLCLK_P和DLLCLK_N的上升同步地输出到输入输出端子DQ0-DQ7。
于是，I/O缓冲器90按照由模式寄存器50设定的CAS等待时间CL(在图10所示的情况下，CAL＝2.0)的时序，与来自DLL80的周期信号DLLCLK_P的上升同步地将读出数据DQRL1输出到输入输出端子DQ0-DQ7。另外，QS缓冲器110将来自DLL80的周期信号DLLCLK_P直接输出到输入输出端子DQS。
这样，在半导体存储器100的通常工作模式中，数据与时钟BUFF_CLK同步地从存储单元MC被读出，读出数据DQRL1与在半导体存储器100的内部生成的周期信号DLLCLK_P同步地输出到外部。
因此，如果H电平的信号TMDQS从模式寄存器50输出到信号选择电路70，则半导体存储器100与时钟CLK或周期信号DLLCLK_P的上升同步地进行向数据的存储单元MC的写入和读出。也就是说，在比通常工作模式慢的速度下被写入到半导体存储器100，并且从半导体存储器100中被读出。
如上所述，在半导体存储器100中，如果模式寄存器50将L电平的信号TMDQS输出到信号选择电路70，则信号选择电路70根据L电平的信号TMDQS选择来自输入输出端子DQS的数据选通信号DQS以代替来自输入输出端子CLK的时钟CLK，输出到QS缓冲器110。而且，半导体存储器100被设定为DDR-SDRAM中的通常工作模式。
另外，如果模式寄存器50将H电平的信号TMDQS输出到信号选择电路70，则信号选择电路70根据H电平的信号TMDQS选择来自输入输出端子CLK的时钟CLK以代替来自输入输出端子DQS的数据选通信号DQS，输出到QS缓冲器110。而且，半导体存储器100被设定为DDR-SDRAM中的比通常工作模式的速度慢的低速工作模式。
另外，在实施例1中，数据选通信号DQS与只在通常工作模式中使用的从输入输出端子(输入输出端子DQS)接受到的第1信号相当，时钟CLK与只在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子CLK)接受到的第2信号相当。
另外，L电平的信号TMDQS与“第1选择信号”相当，H电平的信号TMDQS与“第2选择信号”相当。
此外，地址缓冲器10、时钟缓冲器20、控制信号缓冲器30、控制电路40、DLL80、I/O缓冲器90、QS缓冲器110、行译码器610、字线驱动器620、列译码器630和读出放大器640按照低速工作模式和通常工作模式，应用由信号选择电路70选择的信号，进行向多个存储单元的数据的写入和/或从多个存储单元的数据的读出，以此构成“外围电路”。
此外，时钟CLK、/CLK、BUFF_CLK、BUFF_/CLK、数据选通信号DQS和周期信号DLLCLK_P、DLLCLK_N有相同的频率。而且，时钟BUFF_CLK、BUFF_/CLK也称为“内部周期信号”。
进而，半导体存储器100在H电平的信号TMDQS或L电平的信号TMDQS被设定于模式寄存器50中的状态下出厂。也就是说，半导体存储器100在通常工作模式中使用时，L电平的信号TMDQS被预先设定在模式寄存器50中；而半导体存储器100在低速工作模式中使用时，H电平的信号TMDQS被预先设定在模式寄存器50中。
半导体存储器100在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，半导体存储器100在低速工作模式下工作时，如图12所示，输入或输入输出数据选通信号DQS以外的信号等的输入输出端子与引线WRE连接并被使用。也就是说，数据选通信号DQS用的输入输出端子在低速工作模式中未被使用。其结果是，半导体存储器100在低速工作模式下使用时，可减少外部引脚数，增加能同时测试的芯片数。
按照实施例1，半导体存储器100由于在低速工作模式中备有选择时钟CLK以代替数据选通信号DQS的信号选择电路，并且在低速工作模式中不使用数据选通信号用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可比以往增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能比以往削减成本。
(实施例2)
参照图13，实施例2的半导体存储器101除了以模式寄存器51取代半导体存储器100的模式寄存器50、以信号选择电路71取代信号选择电路70并增加基准电压发生电路120外，其余部分与半导体存储器100相同。
模式寄存器51与模式寄存器50的不同点在于将信号TMVREF而不是信号TMDQS输出到信号选择电路71，其余功能则与模式寄存器50相同。
基准电压发生电路120从外部接受外部电源电压EXTVDD，并将该接受到的外部电源电压EXTVDD分压为二分之一，以发生内部基准电压VREF2。而且，基准电压发生电路120将所发生的基准电压VREF2输出到信号选择电路71。
信号选择电路71从外部接受基准电压VREF，从基准电压发生电路120接受内部基准电压VREF2。而且，信号选择电路71根据来自模式寄存器51的信号TMVREF的逻辑电平，选择基准电压VREF和内部基准电压VREF2中的某一方，并将该选择了的基准电压VREF或内部基准电压VREF2作为内部基准电压INTVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。
参照图14，基准电压发生电路120包含电阻121、122。电阻121、122被串联连接在电源节点VDD与接地节点GND之间。电源节点VDD从外部接受外部电源电压EXTVDD。电阻121具有与电阻122相同的电阻值。
因此，基准电压发生电路120将外部电源电压EXTVDD分压为二分之一，并将经过该分压后的电压作为内部基准电压VREF2从节点N4输出。
参照图15，信号选择电路71包含P沟道MOS晶体管711、713、N沟道MOS晶体管712、714和倒相器715。
P沟道MOS晶体管711的源端子和漏端子分别与N沟道MOS晶体管712的源端子和漏端子连接。而且，P沟道MOS晶体管711的栅端子接受来自模式寄存器51的信号TMVREF。另外，N沟道MOS晶体管712的栅端子接受倒相器715的输出信号。
P沟道MOS晶体管711和N沟道MOS晶体管712构成传输门TG3。而且，传输门TG3接受从外部供给的基准电压VREF。
P沟道MOS晶体管713的源端子和漏端子分别与N沟道MOS晶体管714的源端子和漏端子连接。而且，P沟道MOS晶体管713的栅端子接受倒相器715的输出信号。另外，N沟道MOS晶体管714的栅端子接受来自模式寄存器51的信号TMVREF。
P沟道MOS晶体管713和N沟道MOS晶体管714构成传输门TG4。而且，传输门TG4接受来自信号选择电路71的内部基准电压VREF2。
如果模式寄存器51将L电平的信号TMVREF输出到信号选择电路71，则倒相器715将L电平的信号TMVREF进行倒相，并将倒相后的H电平的信号输出到N沟道MOS晶体管712和P沟道MOS晶体管713的栅端子。另外，P沟道MOS晶体管711和N沟道MOS晶体管714的栅端子接受L电平的信号TMVREF。
于是，P沟道MOS晶体管711和N沟道MOS晶体管712被导通；P沟道MOS晶体管713和N沟道MOS晶体管714被关断。而且，传输门TG3将从外部供给的基准电压VREF作为内部基准电压INTVREF输出。
另一方面，如果模式寄存器51将H电平的信号TMVREF输出到信号选择电路71，则倒相器715将H电平的信号TMVREF进行倒相，并将倒相后的L电平的信号输出到N沟道MOS晶体管712和P沟道MOS晶体管713的栅端子。另外，P沟道MOS晶体管711和N沟道MOS晶体管714的栅端子接受H电平的信号TMVREF。
于是，P沟道MOS晶体管711和N沟道MOS晶体管712被关断；P沟道MOS晶体管713和N沟道MOS晶体管714被导通。而且，传输门TG4将来自基准电压发生电路120的内部基准电压VREF2作为内部基准电压INTVREF输出。
这样，信号选择电路71根据来自模式寄存器51的信号TMVREF的逻辑电平，选择从外部供给的基准电压VREF或者来自基准电压发生电路120的内部基准电压VREF2，并将该选择了的基准电压VREF或者内部基准电压VREF2作为内部基准电压INTVREF输出。
再有，当信号选择电路71选择基准电压VREF作为内部基准电压INTVREF时，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以基准电压VREF作为基准电平LV(参照图6)，分别对所输入的信号进行缓冲。
另外，当信号选择电路71选择内部基准电压VREF2作为内部基准电压INTVREF时，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以内部基准电压VREF2作为基准电平LV(参照图6)，分别对所输入的信号进行缓冲。
基准电压VREF有与内部基准电压VREF2相同的电压电平，是适合于DDR-SDRAM中的通常工作模式的基准电压。也就是说，基准电压VREF是其变动幅度小至±2％左右的电压。这是因为在DDR-SDRAM中数据以100MHz以上的高速输入输出，从而必须用变动幅度小的基准电压VREF对写启动信号/WE等的各种控制信号和时钟CLK、/CLK等进行缓冲的缘故。因此，基准电压VREF减小变动幅度，从外部被供给半导体存储器101。
另一方面，内部基准电压VREF2有与基准电压VREF相同的电压电平，但如上所述，由于将外部电源电压EXTVDD进行分压而发生了内部基准电压VREF2，容易受外部电源电压EXTVDD的变动幅度的影响。即，要是外部电源电压EXTVDD的变动幅度大至一成左右，则将该变动幅度大的外部电源电压EXTVDD进行分压而发生的内部基准电压VREF2与基准电压VREF相比，其变动幅度增大。
于是，时钟缓冲器20、控制信号缓冲器30和QS缓冲器110以变动幅度大的内部基准电压VREF2作为基准电平LV，对所输入的信号等正确而高速地进行缓冲是困难的。
因此，在本发明中，半导体存储器101在通常工作模式下工作时应用基准电压VREF，半导体存储器101在低速工作模式下工作时应用内部基准电压VREF2。
因而，当半导体存储器101在通常工作模式下工作时，模式寄存器51将L电平的信号TMVREF输出到信号选择电路71。然后，信号选择电路71根据L电平的信号TMVREF，选择从外部供给的基准电压VREF，并将该选择了的基准电压VREF作为内部基准电压INVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。
另外，当半导体存储器101在低速工作模式下工作时，模式寄存器51将H电平的信号TMVREF输出到信号选择电路71。然后，信号选择电路71根据H电平的信号TMVREF，选择来自基准电压发生电路120的内部基准电压VREF2，并将该选择了的内部基准电压VREF2作为内部基准电压INVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。
在图7和图8中，在通常工作模式中的半导体存储器101的工作以信号TMVREF代替信号TMDQS，以上述的信号选择电路71的工作代替信号选择电路70的工作，此外则与实施例1中所说明的相同。
另外，在图9和图10中，在低速工作模式中的半导体存储器101的工作以信号TMVREF代替信号TMDQS，以信号选择电路71的工作代替信号选择电路70的工作，此外则与实施例1中说明过的相同。
再有，在实施例2中，基准电压VREF与只在通常工作模式中使用的从输入输出端子(输入输出端子VREF)接受到的第1信号相当，内部基准电压VREF2与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子EXTVDD)接受到的第2信号相当。
另外，L电平的信号TMVREF与“第1选择信号”相当，H电平的信号TMVREF与“第2选择信号”相当。
进而，在H电平的信号TMVREF或L电平的信号TMVREF被设定于模式寄存器51中的状态下，半导体存储器出厂。也就是说，当半导体存储器101在通常工作模式下被使用时，将L电平的信号TMVREF预先设定于模式寄存器51中，当半导体存储器101在低速工作模式下被使用时，将H电平的信号TMVREF预先设定于模式寄存器51中。
当半导体存储器101在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器100在低速工作模式下工作时，如图16所示，输入或输入输出基准电压VREF以外的信号等的输入输出端子与引线WRE连接并被使用。也就是说，基准电压VREF用的输入输出端子VREF在低速工作模式下未被使用。
按照实施例2，半导体存储器由于在低速工作模式中备有选择内部基准电压VREF2以代替基准电压VREF的信号选择电路，并且在低速工作模式中不使用基准电压VREF用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可比以往增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能比以往削减成本。
(实施例3)
参照图17，实施例3的半导体存储器102除了以模式寄存器52取代半导体存储器100的模式寄存器50、以信号选择电路72取代信号选择电路70外，其余部分与半导体存储器100相同。
模式寄存器52与模式寄存器50的不同点在于将信号TM/CLK而不是信号TMDQS输出到信号选择电路72，其余功能则与模式寄存器50相同。
信号选择电路72根据来自模式寄存器52的信号TM/CLK的逻辑电平，选择内部基准电压INTVREF和时钟/CLK中的某一方，并将该选择了的内部基准电压INTVREF或时钟/CLK作为信号/CLK0输出到时钟缓冲器20。
参照图18，信号选择电路72包含P沟道MOS晶体管721、723、N沟道MOS晶体管722、724和倒相器725。
P沟道MOS晶体管721的源端子和漏端子分别与N沟道MOS晶体管722的源端子和漏端子连接。P沟道MOS晶体管721的栅端子接受来自模式寄存器52的信号TM/CLK。N沟道MOS晶体管722的栅端子接受倒相器725的输出信号。
P沟道MOS晶体管721和N沟道MOS晶体管722构成传输门TG5。而且，传输门TG5从外部接受时钟/CLK。
P沟道MOS晶体管723的源端子和漏端子分别与N沟道MOS晶体管724的源端子和漏端子连接。P沟道MOS晶体管723的栅端子接受倒相器725的输出信号。N沟道MOS晶体管724的栅端子接受来自模式寄存器52的信号TM/CLK。
P沟道MOS晶体管723和N沟道MOS晶体管724构成传输门TG6。而且，传输门TG6接受内部基准电压INTVREF。
如果模式寄存器52将L电平的信号TM/CLK输出到信号选择电路72，则倒相器725将L电平的信号TM/CLK进行倒相，并将倒相后的H电平的信号输出到N沟道MOS晶体管722和P沟道MOS晶体管723的栅端子。另外，P沟道MOS晶体管721和N沟道MOS晶体管724的栅端子接受L电平的信号TM/CLK。
于是，P沟道MOS晶体管721和N沟道MOS晶体管722被导通；P沟道MOS晶体管723和N沟道MOS晶体管724被关断。而且，传输门TG5将时钟/CLK作为信号/CLK0输出。
另一方面，如果模式寄存器52将H电平的信号TM/CLK输出到信号选择电路72，则倒相器725将H电平的信号TM/CLK进行倒相，并将倒相后的L电平的信号输出到N沟道MOS晶体管722和P沟道MOS晶体管723的栅端子。另外，P沟道MOS晶体管721和N沟道MOS晶体管724的栅端子接受H电平的信号TM/CLK。
于是，P沟道MOS晶体管721和N沟道MOS晶体管722被关断；P沟道MOS晶体管723和N沟道MOS晶体管724被导通。而且，传输门TG6将内部基准电压INTVREF作为信号/CLK0输出。
这样，信号选择电路72根据来自模式寄存器52的信号TM/CLK的逻辑电平，选择时钟/CLK或内部基准电压INTVREF，并将该选择了的时钟/CLK或内部基准电压INTVREF作为信号/CLK0输出到时钟缓冲器20。
再有，在实施例3中，如图19所示，时钟缓冲器20中所包含的差动放大电路DFA2在N沟道MOS晶体管8的栅端子上接受信号/CLK0。
因此，在N沟道MOS晶体管8的栅端子接受时钟/CLK作为信号/CLK0时，差动放大电路DFA2按照上述工作输出时钟BUFF_CLK、BUFF_/CLK。另一方面，在N沟道MOS晶体管8接受内部基准电压INTVREF作为信号/CLK0时，差动放大电路DFA2根据构成时钟CLK的电压与内部基准电压INTVREF的大小关系，从节点N2输出逻辑电平改变的时钟BUFF_/CLK，从节点N3输出逻辑电平恒定的时钟BUFF_CLK。
时钟BUFF_CLK的逻辑电平之所以恒定，是因为成为决定差动放大电路DFA2的输出信号的H电平或L电平的基准的电压是内部基准电压INTVREF，被供给N沟道MOS晶体管8的栅端子的信号/CLK0也是内部基准电压INTVREF的缘故。
因此，时钟缓冲器20当从信号选择电路72接受内部基准电压INTVREF作为信号/CLK0时，只输出时钟BUFF_/CLK作为周期信号。
这样，当信号选择电路72选择时钟/CLK时，时钟缓冲器20输出互补的2个时钟BUFF_CLK、BUFF_/CLK，当信号选择电路72选择内部基准电压INTVREF时，时钟缓冲器20输出其中的1个时钟BUFF_/CLK。
于是，DLL80根据来自时钟缓冲器20的时钟BUFF_/CLK，生成周期信号DLLCLK_N，并将该生成了的周期信号DLLCLK_N输出到I/O缓冲器90和QS缓冲器110。
因而，当半导体存储器102在通常工作模式下工作时，模式寄存器52将L电平的信号TM/CLK输出到信号选择电路72。然后，信号选择电路72根据L电平的信号TM/CLK，选择从外部供给的时钟/CLK，并将该选择了的时钟/CLK输出到时钟缓冲器20。
另外，当半导体存储器102在低速工作模式下工作时，模式寄存器52将H电平的信号TM/CLK输出到信号选择电路72。然后，信号选择电路72根据H电平的信号TM/CLK，选择内部基准电压INTVREF，并将该选择了的内部基准电压INTVREF输出到时钟缓冲器20。
在图7和图8中，在通常工作模式中的半导体存储器102的工作以信号TM/CLK代替信号TMDQS，以上述的信号选择电路72的工作代替信号选择电路70的工作，此外则与实施例1中所说明的相同。
参照图20和图21，说明低速工作模式中的半导体存储器102的工作。
当半导体存储器102在低速工作模式下工作时，模式寄存器52将H电平的信号TM/CLK输出到信号选择电路72。因此，信号选择电路72根据H电平的信号TM/CLK，选择其电压电平与从输入输出端子VREF输入的基准电压VREF相同的内部基准电压INTVREF，输出到时钟缓冲器20。
参照图20，说明低速工作模式中的数据写入工作。再有，以基准电压VREF从外部被供给半导体存储器102，时钟缓冲器20、控制信号缓冲器30、信号选择电路72和QS缓冲器110接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
一旦数据的写入工作开始，时钟CLK和时钟启动信号CKE就从外部被供给半导体存储器102。然后，模式寄存器52将H电平的信号TM/CLK输出到信号选择电路72。
于是，信号选择电路72根据H电平的信号TM/CLK选择内部基准电压INTVREF，输出到时钟缓冲器20。时钟缓冲器20对时钟CLK进行缓冲，并将该经过缓冲的时钟BUFF_/CLK输出到地址缓冲器10、控制信号缓冲器30、控制电路40和DLL80。另外，时钟缓冲器20用差动放大电路DFA1对时钟启动信号CKE进行缓冲，并将该经过缓冲的时钟启动信号CKE输出到控制电路40。
另外，L电平的芯片选择信号/CS从外部被供给半导体存储器102。然后，控制信号缓冲器30用内部基准电压INTVREF对L电平的芯片选择信号/CS进行缓冲，并将该经过缓冲的L电平的芯片选择信号/CS与时钟BUFF_/CLK同步地输出到控制电路40。
然后，控制电路40判定在时钟BUFF_/CLK的某上升处时钟启动信号CKE是H电平还是L电平。这时，由于时钟启动信号CKE是H电平，控制电路40将时钟BUFF_/CLK的下一次上升处L电平的芯片选择/CS信号视为有效，使半导体存储器102成为选择状态。
其后，L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS从外部被供给半导体存储器102，控制信号缓冲器30用内部基准电压INTVREF对L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS进行缓冲。然后，控制信号缓冲器30将经过缓冲的L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS输出到控制电路40。
于是，控制电路40根据来自控制信号缓冲器30的L电平的写启动信号/WE、H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS来识别数据的写入模式。
另一方面，在写入模式中，模式寄存器52指示控制电路40非激活DLL80的输出，控制电路40按照来自模式寄存器52的指示非激活DLL80的输出。
然后，存储体地址BA0、1从外部被供给半导体存储器102。然后，地址缓冲器10对存储体地址BA0、1进行缓冲，并将该经过缓冲的存储体地址BA0、1与时钟BUFF_/CLK同步地输出到控制电路40。
控制电路40根据来自地址缓冲器10的存储体地址BA0、1，从存储单元阵列60中包含的存储体61～64中选择一个存储体。
然后，地址A0-A12与行地址选通信号/RAS从H电平切换到L电平的时刻同步地从外部被供给半导体存储器102，地址缓冲器10对地址A0-A12进行缓冲，并将该经过缓冲的地址A0-A12与时钟BUFF_/CLK同步地输出到控制电路40。另外，L电平的行地址选通信号/RAS从外部被供给半导体存储器102，控制信号缓冲器30通过上述动作对L电平的行地址选通信号/RAS进行缓冲，并将该经过缓冲的L电平的行地址选通信号/RAS与时钟BUFF_/CLK同步地输出到控制电路40。
在内部指令译码器(未图示)识别L电平的行地址选通信号/RAS、H电平的列地址选通信号/CAS和H电平的写启动信号/WE的时刻，控制电路40将从地址缓冲器10接受到的地址A0-A12视为行地址X，并将该行地址X与时钟BUFF_/CLK同步地输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
然后，地址A0-A12与列地址选通信号/CAS从H电平切换到L电平的时刻同步地从外部被供给半导体存储器102，地址缓冲器10对地址A0-A12进行缓冲，并将该经过缓冲的地址A0-A12与时钟BUFF_/CLK同步地输出到控制电路40。
另外，L电平的列地址选通信号/CAS从外部被输入，控制信号缓冲器30用内部基准电压INTVREF对L电平的列地址选通信号/CAS进行缓冲，并将该经过缓冲的L电平的列地址选通信号/CAS与时钟BUFF_/CLK同步地输出到控制电路40。
在指令译码器识别H电平的行地址选通信号/RAS和L电平的列地址选通信号/CAS的时刻，控制电路40将从地址缓冲器10接受到的地址A0-A12视为列地址Y，并将该列地址Y与时钟BUFF_/CLK同步地输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
另外，QS缓冲器110用内部基准电压INTVREF对数据选通信号DQS进行缓冲。然后，QS缓冲器110将经过缓冲的内部数据选通信号INTDQS输出到I/O缓冲器90。
I/O缓冲器90与数据选通信号DQS的上升同步地从输入输出端子DQ0-DQ7接受写入数据DQWL2，并对该接受到的写入数据DQWL2进行缓冲。然后，I/O缓冲器90与来自QS缓冲器110的内部数据选通信号INTDQS的上升同步地将经过缓冲的写入数据DQWL2输出到存储单元阵列60的被选择了的存储体(存储体61～64中的某一个)。
然后，在存储单元阵列60中，行译码器610对来自控制电路40的行地址X进行译码，并将该译码了的行地址X输出到字线驱动器620。字线驱动器620激活被译码后的行地址X指定的字线WLi。
另外，列译码器630对来自控制电路40的列地址Y进行译码，并激活被该译码后的列地址Y指定的位线对BLj、/BLj。然后，写入数据DQWL2经读出放大器640被写入到由激活了的字线WLi和位线对BLj、/BLj指定的存储单元MC。
这样，在低速工作模式中，写入数据DQWL2与数据选通信号DQS的上升同步地输入到半导体存储器102，并与内部数据选通信号INTDQS的上升同步地写入到存储单元MC。
接着，参照图21，说明来自低速工作模式中的存储单元MC的数据读出工作。再有，在读出工作中，以基准电压VREF从外部被供给半导体存储器102，时钟缓冲器20、控制信号缓冲器30、信号选择电路72和QS缓冲器110接受具有与基准电压VREF相同的电压电平的内部基准电压INTVREF作为前提。
读出工作开始后，选择存储单元阵列60中包含的存储体61～64中的某一个，直至该被选择了的存储体(存储体61～64中的某一个)的字线WLi和位线对BLj、/BLj被激活前的工作与写入工作的情况相同。
其后，数据从激活了的存储单元MC被读出，存储单元阵列60中所包含的读出放大器640将读出数据DQRL2放大，经过数据总线BS2输出到I/O缓冲器90。
另外，控制电路40对I/O缓冲器90进行控制，以便与来自DLL80的周期信号DLLCLK_N的上升同步地将读出数据DQRL2输出到输入输出端子DQ0～DQ7。
于是，I/O缓冲器90按照由模式寄存器52设定的CAS等待时间CL(在图21所示的情况下，CAL＝2.0)的时序，与来自DLL80的周期信号DLLCLK_N的上升同步地将读出数据DQRL2输出到输入输出端子DQ0-DQ7。另外，QS缓冲器110将来自DLL80的周期信号DLLCLK_N直接输出到输入输出端子DQS。
这样，在半导体存储器102的低速工作模式中，数据与时钟BUFF_/CLK同步地从存储单元MC被读出，读出数据DQRL2与在半导体存储器102的内部生成的周期信号DLLCLK_N同步地被输出到外部。
因此，如果H电平的信号TM/CLK从模式寄存器52输出到信号选择电路70，则半导体存储器102与数据选通信号DQS或周期信号DLLCLK_N的上升同步地进行向数据的存储单元MC的写入和读出。也就是说，数据以比通常工作模式慢的速度被写入到半导体存储器102，而且从半导体存储器102被读出。
再有，在实施例3中，时钟/CLK与只在通常工作模式中使用的从输入输出端子(输入输出端子/CLK)接受到的第1信号相当，内部基准电压INTVREF与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子VREF)接受到的第2信号相当。
另外，L电平的信号TM/CLK与“第1选择信号”相当，H电平的信号TM/CLK与“第2选择信号”相当。
进而，在H电平的信号TM/CLK或L电平的信号TM/CLK被设定于模式寄存器52的状态下，半导体存储器102出厂。也就是说，当半导体存储器102在通常工作模式下被使用时，将L电平的信号TM/CLK预先设定于模式寄存器52中，当半导体存储器102在低速工作模式下被使用时，将H电平的信号TM/CLK预先设定于模式寄存器52中。
当半导体存储器102在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器102在低速工作模式下工作时，如图22所示，与时钟/CLK以外的信号等对应的输入输出端子与引线WRE连接并被使用。也就是说，补时钟/CLK用的输入输出端子在低速工作模式下未被使用。
其他与实施例1相同。
按照实施例3，半导体存储器由于在低速工作模式中备有选择内部基准电压INTVREF以代替时钟/CLK的信号选择电路，并且在低速工作模式中不使用时钟/CLK用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可比以往增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能比以往削减成本。
(实施例4)
参照图23，实施例4的半导体存储器103除了以模式寄存器53取代半导体存储器100的模式寄存器50并增加信号选择电路71和基准电压发生电路120外，其余部分与半导体存储器100相同。
模式寄存器53除了模式寄存器50的功能外，还具有将信号TMVREF输出到信号选择电路71的功能。
关于信号选择电路71和基准电压发生电路120，与实施例2中说明过的相同。
当半导体存储器103在通常工作模式下工作时，模式寄存器53将L电平的信号TMDQS输出到信号选择电路70，并将L电平的信号TMVREF输出到信号选择电路71。
信号选择电路70根据L电平的信号TMDQS选择来自输入输出端子DQS的数据选通信号DQS，输出到QS缓冲器110。另外，信号选择电路71根据L电平的信号TMVREF选择来自输入输出端子VREF的基准电压VREF，并将该选择了的基准电压VREF作为内部基准电压INTVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。
另一方面，当半导体存储器103在低速工作模式下工作时，模式寄存器53将H电平的信号TMDQS输出到信号选择电路70，并将H电平的信号TMVREF输出到信号选择电路71。
信号选择电路70根据H电平的信号TMDQS选择来自输入输出端子CLK的时钟CLK，输出到QS缓冲器110。另外，信号选择电路71根据H电平的信号TMVREF选择来自基准电压发生电路120的内部基准电压VREF2，并将该选择了的内部基准电压VREF2作为内部基准电压INTVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。
通常工作模式中的半导体存储器103的工作是按照在图7和图8中添加了保持L电平的信号TMVREF的时序图而进行的。即，半导体存储器103在通常工作模式中的工作是在实施例1的通常工作模式中的工作中添加了实施例2的通常工作模式中的基准电压发生电路120和信号选择电路71的工作而成的。
另外，低速工作模式中的半导体存储器103的工作是按照在图9和图10中添加了保持H电平的信号TMVREF的时序图而进行的。即，半导体存储器103在低速工作模式中的工作是在实施例1的低速工作模式中的工作中添加了实施例2的低速工作模式中的基准电压发生电路120和信号选择电路71的工作而成的。
再有，在实施例4中，数据选通信号DQS与只在通常工作模式中使用的从输入输出端子(输入输出端子DQS)接受到的第1信号相当，基准电压VREF与只在通常工作模式中使用的从输入输出端子(输入输出端子VREF)接受到的第1信号相当，时钟CLK与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子CLK)接受到的第2信号相当，内部基准电压VREF2与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子EXTVDD)接受到的第2信号相当。
另外，L电平的信号TMDQS和TMVREF与“第1选择信号”相当，H电平的信号TMDQS和TMVREF与“第2选择信号”相当。
这样，在实施例4中，其特征在于：在半导体存储器103的低速工作模式时，选择在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的2个信号来代替只在通常工作模式中使用的从输入输出端子接受到的2个信号。
进而，在H电平的信号TMDQS和TMVREF或L电平的信号TMDQS和TMVREF被设定于模式寄存器53的状态下，半导体存储器103出厂。也就是说，当半导体存储器103在通常工作模式下被使用时，将L电平的信号TMDQS和TMVREF预先设定于模式寄存器53中，当半导体存储器103在低速工作模式下被使用时，将H电平的信号TMDQS和TMVREF预先设定于模式寄存器53中。
当半导体存储器103在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器103在低速工作模式下工作时，如图24所示，与数据选通信号DQS和基准电压VREF以外的信号等对应的输入输出端子与引线WRE连接并被使用。也就是说，数据选通信号DQS和基准电压VREF用的2个输入输出端子在低速工作模式下未被使用。
再有，信号选择电路70和信号选择电路71构成在只在通常工作模式中使用的从输入输出端子接受到的第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的第2信号之中选择某一方的信号选择电路。
另外，信号选择电路70和信号选择电路71构成在只在通常工作模式中使用的从输入输出端子接受到的多个第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的多个第2信号之中选择某一方的多个信号的信号选择电路。
其他与实施例1和实施例2相同。
按照实施例4，半导体存储器由于在低速工作模式中备有选择时钟CLK以代替数据选通信号DQS的信号选择电路，选择在内部发生的内部基准电压INTVREF以代替基准电压VREF，并且在低速工作模式中不使用数据选通信号用的输入输出端子和基准电压用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可进一步增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能进一步削减成本。
(实施例5)
参照图25，实施例5的半导体存储器104除了以模式寄存器54取代半导体存储器100的模式寄存器50并增加信号选择电路72外，其余部分与半导体存储器100相同。
模式寄存器54除了模式寄存器50的功能外，还具有将信号TM/CLK输出到信号选择电路72的功能。
关于信号选择电路72，与实施例3中说明过的相同。
当半导体存储器104在通常工作模式下工作时，模式寄存器54将L电平的信号TMDQS输出到信号选择电路70，并将L电平的信号TM/CLK输出到信号选择电路72。
信号选择电路70根据L电平的信号TMDQS选择来自输入输出端子DQS的数据选通信号DQS，输出到QS缓冲器110。另外，信号选择电路72根据L电平的信号TM/CLK选择来自输入输出端子/CLK的时钟/CLK，输出到时钟缓冲器20。
另一方面，当半导体存储器104在低速工作模式下工作时，模式寄存器54将H电平的信号TMDQS输出到信号选择电路70，并将H电平的信号TM/CLK输出到信号选择电路72。
信号选择电路70根据H电平的信号TMDQS选择来自输入输出端子CLK的时钟CLK，输出到QS缓冲器110。另外，信号选择电路72根据H电平的信号TM/CLK选择内部基准电压INTVREF，输出到时钟缓冲器20。
通常工作模式中的半导体存储器104的工作是按照在图7和图8中添加了保持L电平的信号TM/CLK的时序图而进行的。即，半导体存储器104在通常工作模式中的工作是在实施例1的通常工作模式中的工作中添加了实施例3的通常工作模式中的信号选择电路72的工作而成的。
另外，向低速工作模式中的半导体存储器104的数据写入工作是按照图26所示的时序图而进行的。图26所示的时序图是在图9所示的时序图中添加保持H电平的信号TM/CLK，去除时钟/CLK和BUFF_CLK而成的时序图。
因此，半导体存储器104在低速工作模式中的数据写入工作是在实施例1的低速工作模式中的工作中添加了实施例3的低速工作模式中的信号选择电路72的工作而成的。
此外，从低速工作模式中的半导体存储器104的数据读出工作是按照图27所示的时序图而进行的。图27所示的时序图是在图10所示的时序图中添加保持H电平的信号TM/CLK，去除时钟/CLK和BUFF_CLK而成的时序图。
因此，半导体存储器104在低速工作模式中的数据读出工作是以实施例3中的I/O缓冲器90的工作代替实施例1的低速工作模式中的I/O缓冲器90的工作，并且添加了实施例3的低速工作模式中的信号选择电路72的工作而成的。
再有，在实施例5中，数据选通信号DQS与只在通常工作模式中使用的从输入输出端子(输入输出端子DQS)接受到的第1信号相当，时钟/CLK与只在通常工作模式中使用的从输入输出端子(输入输出端子/CLK)接受到的第1信号相当，时钟CLK与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子CLK)接受到的第2信号相当，内部基准电压INTVREF与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子VREF)接受到的第2信号相当。
另外，L电平的信号TMDQS和TM/CLK与“第1选择信号”相当，H电平的信号TMDQS和TM/CLK与“第2选择信号”相当。
这样，在实施例5中，其特征在于：在半导体存储器104的低速工作模式时，选择在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的2个信号来代替只在通常工作模式中使用的从输入输出端子接受到的2个信号。
进而，在H电平的信号TMDQS和TM/CLK或L电平的信号TMDQS和TM/CLK被设定于模式寄存器54的状态下，半导体存储器104出厂。也就是说，当半导体存储器104在通常工作模式下被使用时，将L电平的信号TMDQS和TM/CLK预先设定于模式寄存器54中，当半导体存储器104在低速工作模式下被使用时，将H电平的信号TMDQS和TM/CLK预先设定于模式寄存器54中。
当半导体存储器104在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器104在低速工作模式下工作时，如图28所示，与数据选通信号DQS和时钟/CLK以外的信号等对应的输入输出端子与引线WRE连接并被使用。也就是说，数据选通信号DQS和补时钟/CLK用的2个输入输出端子在低速工作模式下不被使用。
再有，信号选择电路70和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的第2信号之中选择某一方的信号选择电路。
另外，信号选择电路70和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的多个第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的多个第2信号之中选择某一方的多个信号的信号选择电路。
其他与实施例1和实施例3相同。
按照实施例5，半导体存储器由于在低速工作模式中备有选择时钟CLK以代替数据选通信号DQS的信号选择电路，选择内部基准电压INTVREF以代替时钟/CLK的信号选择电路，并且在低速工作模式中不使用数据选通信号用的输入输出端子和补时钟用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可进一步增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能进一步削减成本。
(实施例6)
参照图29，实施例6的半导体存储器105除了以模式寄存器55取代半导体存储器101的模式寄存器51并增加信号选择电路72外，其余部分与半导体存储器101相同。
模式寄存器55除了模式寄存器51的功能外，还具有将信号TM/CLK输出到信号选择电路72的功能。关于信号选择电路72，与实施例3中说明过的相同。
也就是说，半导体存储器105系将实施例2的半导体存储器101和实施例3的半导体存储器102组合而成。
当半导体存储器105在通常工作模式下工作时，模式寄存器55将L电平的信号TMVREF输出到信号选择电路71，并将L电平的信号TM/CLK输出到信号选择电路72。
信号选择电路71根据L电平的信号TMVREF选择来自输入输出端子VREF的基准电压VREF，并将该选择了的基准电压VREF作为内部基准电压INTVREF输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。另外，信号选择电路72根据L电平的信号TM/CLK选择来自输入输出端子/CLK的时钟/CLK，输出到时钟缓冲器20。
另一方面，当半导体存储器105在低速工作模式下工作时，模式寄存器55将H电平的信号TMVREF输出到信号选择电路72，并将H电平的信号TM/CLK输出到信号选择电路72。
信号选择电路71根据H电平的信号TMVREF选择来自基准电压发生电路120的内部基准电压VREF2，并将该选择了的内部基准电压VREF2作为内部基准电压INTVREF输出到QS缓冲器110、控制信号缓冲器30和QS缓冲器110。另外，信号选择电路72根据H电平的信号TM/CLK选择内部基准电压INTVREF，输出到时钟缓冲器20。
通常工作模式中的半导体存储器105的工作是按照以保持L电平的信号TM/CLK和信号TMVREFL来代替在图7和图8所示的时序图中保持L电平的信号TMDQS的时序图而进行的。即，半导体存储器105在通常工作模式中的工作是以实施例2的通常工作模式中的信号选择电路71的工作和实施例3的通常工作模式中的信号选择电路72的工作来代替实施例1的通常工作模式中信号选择电路70的工作而成的。
低速工作模式中的半导体存储器105的工作是按照在图20和图21所示的时序图中添加了保持L电平的信号TMVREF的时序图而进行的。即，半导体存储器105在低速工作模式下的工作是在实施例3的低速工作模式中添加在实施例2的低速工作模式中的信号选择电路71的工作而成的。
再有，在实施例6中，时钟/CLK与只在通常工作模式中使用的从输入输出端子(输入输出端子/CLK)接受到的第1信号相当，基准电压VREF与只在通常工作模式中使用的从输入输出端子(输入输出端子VREF)接受到的第1信号相当，内部基准电压VREF2和INTVREF与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子EXTVDD)接受到的第2信号相当。
另外，L电平的信号TMVREF和TM/CLK与“第1选择信号”相当，H电平的信号TMVREF和TM/CLK与“第2选择信号”相当。
这样，在实施例6中，其特征在于：在半导体存储器105的低速工作模式时，选择在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的2个信号来代替只在通常工作模式中使用的从输入输出端子接受到的2个信号。
进而，在H电平的信号TMVREF和TM/CLK或者L电平的信号TMVREF和TM/CLK被设定于模式寄存器55的状态下，半导体存储器105出厂。也就是说，当半导体存储器105在通常工作模式下被使用时，将L电平的信号TMVREF和TM/CLK预先设定于模式寄存器55中，当半导体存储器105在低速工作模式下被使用时，将H电平的信号TMVREF和TM/CLK预先设定于模式寄存器55中。
当半导体存储器105在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器105在低速工作模式下工作时，如图30所示，与基准电压VREF和时钟/CLK以外的信号等对应的输入输出端子与引线WRE连接并被使用。也就是说，基准电压VREF和补时钟/CLK用的2个输入输出端子在低速工作模式下未被使用。
再有，信号选择电路71和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的第2信号之中选择某一方的信号选择电路。
另外，信号选择电路71和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的多个第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的多个第2信号之中选择某一方的多个信号的信号选择电路。
其他与实施例1～实施例3相同。
按照实施例6，半导体存储器由于在低速工作模式中备有选择内部基准电压VREF2以代替基准电压VREF的信号选择电路，选择内部基准电压INTVREF以代替时钟/CLK的信号选择电路，并且在低速工作模式中不使用基准电压用的输入输出端子和补时钟用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可进一步增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能进一步削减成本。
(实施例7)
参照图31，实施例7的半导体存储器106除了以模式寄存器56取代半导体存储器100的模式寄存器50并增加信号选择电路71、72和基准电压发生电路120外，其余部分与半导体存储器100相同。
模式寄存器56除了模式寄存器50的功能外，还具有将信号TMVREF输出到信号选择电路71、将信号TM/CLK输出到信号选择电路72的功能。
关于信号选择电路71和基准电压发生电路120，与实施例2中说明过的相同。另外，关于信号选择电路72，与实施例3中说明过的相同。
当半导体存储器106在通常工作模式下工作时，模式寄存器56将L电平的信号TMDQS输出到信号选择电路70，将L电平的信号TMVREF输出到信号选择电路71，并将L电平的信号TM/CLK输出到信号选择电路72。
信号选择电路70根据L电平的信号TMDQS选择来自输入输出端子DQS的数据选通信号DQS，输出到QS缓冲器110。另外，信号选择电路71根据L电平的信号TMVREF选择来自输入输出端子VREF的基准电压VREF，输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。此外，信号选择电路72根据L电平的信号TM/CLK选择来自输入输出端子/CLK的时钟/CLK，输出到时钟缓冲器20。
另一方面，当半导体存储器106在低速工作模式下工作时，模式寄存器56将H电平的信号TMDQS输出到信号选择电路70，将H电平的信号TMVREF输出到信号选择电路71，并将H电平的信号TM/CLK输出到信号选择电路72。
信号选择电路70根据H电平的信号TMDQS选择来自输入输出端子CLK的时钟CLK，输出到QS缓冲器110。另外，信号选择电路71根据H电平的信号TMVREF选择来自基准电压发生电路120的内部基准电压VREF2，输出到时钟缓冲器20、控制信号缓冲器30和QS缓冲器110。此外，信号选择电路72根据H电平的信号TM/CLK选择来自信号选择电路71的内部基准电压INTVREF，输出到时钟缓冲器20。
通常工作模式中的半导体存储器106的工作是按照在图7和图8中添加了保持L电平的信号TMVREF和TM/CLK的时序图而进行的。即，半导体存储器106在通常工作模式中的工作是在实施例1的通常工作模式下的工作中添加了实施例2的通常工作模式中的基准电压发生电路120和信号选择电路71的工作以及实施例3的通常工作模式中的信号选择电路72的工作而成的。
另外，低速工作模式中的半导体存储器106的工作是按照在图26和图27中添加了保持H电平的信号TMVREF的时序图而进行的。即，半导体存储器106在低速工作模式下的工作是在实施例1的低速工作模式下的工作中添加了实施例2的低速工作模式中的基准电压发生电路120和信号选择电路71的工作以及实施例3的通常工作模式中的信号选择电路72的工作而成的。
再有，在实施例7中，数据选通信号DQS与只在通常工作模式中使用的从输入输出端子(输入输出端子DQS)接受到的第1信号相当，基准电压VREF与只在通常工作模式中使用的从输入输出端子(输入输出端子VREF)接受到的第1信号相当，时钟/CLK与只在通常工作模式中使用的从输入输出端子(输入输出端子/CLK)接受到的第1信号相当，时钟CLK与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子CLK)接受到的第2信号相当，内部基准电压VREF2和INTVREF与在低速工作模式和通常工作模式双方中使用的从输入输出端子(输入输出端子EXTVDD)接受到的第2信号相当。
另外，L电平的信号TMDQS、TMVREF、TM/CLK与“第1选择信号”相当，H电平的信号TMDQS、TMVREF、TM/CLK与“第2选择信号”相当。
这样，在实施例7中，其特征在于：在半导体存储器106的低速工作模式时，选择在低速工作模式和通常工作模式双方中使用的经输入输出端子而输入的3个信号来代替只在通常工作模式中使用的经输入输出端子而输入的3个信号。
进而，在H电平的信号TMDQS、TMVREF、TM/CLK或L电平的信号TMDQS、TMVREF、TM/CLK被设定于模式寄存器56的状态下，半导体存储器106出厂。也就是说，当半导体存储器106在通常工作模式下被使用时，将L电平的信号TMDQS、TMVREF、TM/CLK预先设定于模式寄存器56中，当半导体存储器106在低速工作模式下被使用时，将H电平的信号TMDQS、TMVREF、TM/CLK预先设定于模式寄存器56中。
当半导体存储器106在通常工作模式下工作时，如图11所示，输入或输入输出芯片选择信号/CS等的控制信号、地址A0-A12、存储体地址BA0、1、外部电源电压EXTVREF和基准电压VREF等的全部输入输出端子与引线WRE连接并被使用。
另一方面，当半导体存储器106在低速工作模式下工作时，如图32所示，与数据选通信号DQS、基准电压VREF和时钟/CLK以外的信号等对应的输入输出端子与引线WRE连接并被使用。也就是说，数据选通信号DQS、基准电压VREF和补时钟/CLK用的3个输入输出端子在低速工作模式下未被使用。
再有，信号选择电路70、信号选择电路71和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的第2信号之中选择某一方的信号选择电路。
另外，信号选择电路70、信号选择电路71和信号选择电路72构成在只在通常工作模式中使用的从输入输出端子接受到的多个第1信号和在低速工作模式和通常工作模式双方中使用的从输入输出端子接受到的多个第2信号之中选择某一方的多个信号的信号选择电路。
其他与实施例1～实施例3相同。
按照实施例7，半导体存储器由于在低速工作模式中备有选择时钟CLK以代替数据选通信号DQS的信号选择电路，选择在内部发生的内部基准电压INTVREF以代替基准电压VREF的信号选择电路，选择内部基准电压INTVREF以代替时钟/CLK的信号选择电路，并且在低速工作模式中不使用数据选通信号用的输入输出端子、基准电压用的输入输出端子和补时钟用的输入输出端子，所以在低速测试仪评价、生产测试和低速系统中，可进一步增加能同时测试的半导体存储器的个数。另外，在低速工作模式下使用半导体存储器的用户也能进一步削减成本。
在上述实施例1～实施例7中，举DDR-SDRAM为例，分别说明以在低速工作模式中时钟CLK、内部基准电压VREF2和内部基准电压INTVREF来代替在DDR-SDRAM的通常工作模式中使用的数据选通信号DQS、从外部供给的基准电压VREF和补时钟/CLK的情况，但本发明不限于此，只要是以低速工作模式中使用的信号和/或电压来代替通常工作模式中使用的信号和/或电压，怎么样均可。另外，在低速工作模式中所代替的信号和/或电压的数目也不限于1～3个，3个以上也可。
这次公开的实施例在全部方面可认为是例示性的而不是限制性的。本发明的范围由权利要求书的范围而不是由上述实施例的说明来表示，其意图是包含与权利要求的范围均等的意义和范围的全部变更。

Claims (15)

1.一种半导体存储器，它是按在周期性地进行数据的写入和读出的通常工作模式和以比上述通常工作模式慢的速度周期性地进行上述数据的写入和读出的低速工作模式之中的某一种工作模式工作的半导体存储器，其特征在于：
包括：
多个存储单元，用于存储数据；
信号选择电路，选择仅在上述通常工作模式中使用的从输入输出端子接受到的第1信号以及在上述低速工作模式和上述通常工作模式双方中使用的从输入输出端子接受到的第2信号之中的某一种信号；以及
外围电路，在上述信号选择电路中选择上述第2信号时，按照上述低速工作模式，利用上述所选择的第2信号，对上述多个存储单元进行上述数据的写入和/或读出，在上述信号选择电路中选择上述第1信号时，按照上述通常工作模式，利用上述所选择的第1信号，对上述多个存储单元进行上述数据的写入和/或读出，
上述信号选择电路在上述通常工作模式时选择上述第1信号；在上述低速工作模式时选择上述第2信号。
2.如权利要求1所述的半导体存储器，其特征在于：
还包括模式设定电路，用于在上述通常工作模式中对上述信号选择电路输出第1选择信号，在上述低速工作模式中对上述信号选择电路输出第2选择信号，
上述信号选择电路根据上述第1选择信号选择上述第1信号，根
据上述第2选择信号选择上述第2信号。
3.如权利要求2所述的半导体存储器，其特征在于：
上述第1和第2选择信号之中的某一种选择信号被预先设定于上述模式设定电路中。
4.如权利要求2所述的半导体存储器，其特征在于：
上述信号选择电路根据上述第1选择信号选择仅在上述通常工作模式中使用的1个上述第1信号，根据上述第2选择信号选择在上述低速工作模式和上述通常工作模式双方中使用的1个上述第2信号。
5.如权利要求4所述的半导体存储器，其特征在于：
上述信号选择电路接受将写入数据取入该半导体存储器中用的第1周期信号和生成具有与上述第1周期信号相同频率的内部周期信号用的第2周期信号，根据来自上述模式设定电路的上述第2选择信号选择上述第2周期信号以代替上述第1周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第1周期信号以代替上述第2周期信号，
上述外围电路
在上述信号选择电路中选择上述第2周期信号时，与上述第2周期信号的上升同步地将上述写入数据写入到上述多个存储单元，与上述内部周期信号的上升同步地从上述多个存储单元读出数据，
在上述信号选择电路中选择上述第1周期信号时，与上述第1周期信号的上升和下降同步地将上述写入数据写入到上述多个存储单元，与上述内部周期信号的上升和下降同步地从上述多个存储单元读出数据。
6.如权利要求4所述的半导体存储器，其特征在于：
上述信号选择电路接受外部基准电压和内部基准电压，根据来自上述模式设定电路的上述第2选择信号选择上述内部基准电压以代替上述外部基准电压，根据来自上述模式设定电路的上述第1选择信号选择上述外部基准电压以代替上述内部基准电压，
上述外围电路
在上述信号选择电路中选择上述内部基准电压时，用上述内部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号对上述数据的上述多个存储单元进行写入和读出，
在上述信号选择电路中选择上述外部基准电压时，用上述外部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号对上述数据的上述多个存储单元进行写入和读出。
7.如权利要求6所述的半导体存储器，其特征在于：
还包括基准电压发生电路，根据外部电源电压发生上述内部基准电压，并将该发生了的内部基准电压输出到上述信号选择电路中。
8.如权利要求4所述的半导体存储器，其特征在于：
上述信号选择电路接受第1周期信号和互补的第2周期信号以及由基准电压构成的基准信号，根据来自上述模式设定电路的上述第2选择信号选择上述基准信号以代替上述第2周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第2周期信号以代替上述基准信号，
上述外围电路
在上述信号选择电路中选择上述基准电压时，与上述第1周期信号的上升同步地对上述多个存储单元进行上述数据的写入和读出，
在上述信号选择电路中选择上述第2周期信号时，与上述第1和第2周期信号的上升同步地对上述多个存储单元进行上述数据的写入和读出。
9.如权利要求2所述的半导体存储器，其特征在于：
上述信号选择电路根据上述第1选择信号选择仅在上述通常工作模式中使用的多个上述第1信号，根据上述第2选择信号选择在上述低速工作模式和上述通常工作模式双方中使用的多个上述第2信号。
10.如权利要求9所述的半导体存储器，其特征在于：
上述信号选择电路包含：
第1信号选择电路，接受将写入数据取入该半导体存储器中用的第1周期信号和生成具有与上述第1周期信号相同频率的内部周期信号用的第2周期信号，根据来自上述模式设定电路的上述第2选择信号选择上述第2周期信号以代替上述第1周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第1周期信号以代替上述第2周期信号；以及
第2信号选择电路，接受外部基准电压和内部基准电压，根据来自上述模式设定电路的上述第2选择信号选择上述内部基准电压以代替上述外部基准电压，根据来自上述模式设定电路的上述第1选择信号选择上述外部基准电压以代替上述内部基准电压，
上述外围电路
在上述第1信号选择电路中选择上述第2周期信号，而且在上述第2信号选择电路中选择上述内部基准电压时，用上述内部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号进行与上述第2周期信号的上升同步的对上述写入数据的上述多个存储单元的写入，以及进行与上述内部周期信号的上升同步的从上述多个存储单元的数据的读出，
在上述第1信号选择电路中选择上述第1周期信号，而且在上述第2信号选择电路中选择上述外部基准电压时，用上述外部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号进行与上述第1周期信号的上升和下降同步的对上述写入数据的上述多个存储单元的写入，以及进行与上述内部周期信号的上升和下降同步的从上述多个存储单元的数据的读出。
11.如权利要求10所述的半导体存储器，其特征在于：
还包括基准电压发生电路，根据外部电源电压发生上述内部基准电压，并将该发生了的内部基准电压输出到上述第2信号选择电路中。
12.如权利要求9所述的半导体存储器，其特征在于：
上述信号选择电路包含：
第1信号选择电路，接受将写入数据取入该半导体存储器中用的第1周期信号和生成具有与上述第1周期信号相同频率的内部周期信号用的第2周期信号，根据来自上述模式设定电路的上述第2选择信号选择上述第2周期信号以代替上述第1周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第1周期信号以代替上述第2周期信号；以及
第2信号选择电路，接受与第2周期信号互补的第3周期信号和由基准电压构成的基准信号，根据来自上述模式设定电路的上述第2选择信号选择上述基准信号以代替上述第3周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第3周期信号以代替上述基准信号，
上述外围电路
在上述第1信号选择电路中选择上述第2周期信号，而且在上述第2信号选择电路中选择上述基准信号时，与上述第2周期信号的上升同步地将上述写入数据写入到上述多个存储单元中，与上述第2周期信号的上升同步地从上述多个存储单元读出数据，
在上述第1信号选择电路中选择上述第1周期信号，而且在上述第2信号选择电路中选择上述第3周期信号时，与上述第1周期信号的上升和下降同步地将上述写入数据写入到上述多个存储单元中，与上述第2和第3周期信号的上升同步地从上述多个存储单元读出数据。
13.如权利要求9所述的半导体存储器，其特征在于：
上述信号选择电路包含：
第1信号选择电路，接受外部基准电压和内部基准电压，根据来自上述模式设定电路的上述第2选择信号选择上述内部基准电压以代替上述外部基准电压，根据来自上述模式设定电路的上述第1选择信号选择上述外部基准电压以代替上述内部基准电压；以及
第2信号选择电路，接受与第1周期信号互补的第2周期信号和由基准电压构成的基准信号，根据来自上述模式设定电路的上述第2选择信号选择上述基准信号以代替上述第2周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第2周期信号以代替上述基准信号，
上述外围电路
在上述第1信号选择电路中选择上述内部基准电压，而且在上述第2信号选择电路中选择上述基准信号时，用上述内部基准电压取入对上述多个存储单元的上述数据的写入和读出所需要的信号，并用该取入了的信号对与上述第1周期信号的上升同步的上述多个存储单元进行数据的写入和读出，
在上述第1信号选择电路中选择上述外部基准电压，而且在上述第2信号选择电路中选择上述第2周期信号时，用上述外部基准电压取入对上述多个存储单元的上述数据的写入和读出所需要的信号，并用该取入了的信号对与上述第1和第2周期信号的上升同步的上述多个存储单元进行数据的写入和读出。
14.如权利要求13所述的半导体存储器，其特征在于：
还包括基准电压发生电路，根据外部电源电压发生上述内部基准电压，并将该发生了的内部基准电压输出到上述第1信号选择电路中。
15.如权利要求9所述的半导体存储器，其特征在于：
上述信号选择电路包含：
第1信号选择电路，接受将写入数据取入该半导体存储器中用的第1周期信号和生成具有与上述第1周期信号相同频率的内部周期信号用的第2周期信号，根据来自上述模式设定电路的上述第2选择信号选择上述第2周期信号以代替上述第1周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第1周期信号以代替上述第2周期信号；
第2信号选择电路，接受外部基准电压和内部基准电压，根据来自上述模式设定电路的上述第2选择信号选择上述内部基准电压以代替上述外部基准电压，根据来自上述模式设定电路的上述第1选择信号选择上述外部基准电压以代替上述内部基准电压；以及
第3信号选择电路，接受与第2周期信号互补的第3周期信号和由基准电压构成的基准信号，根据来自上述模式设定电路的上述第2选择信号选择上述基准信号以代替上述第3周期信号，根据来自上述模式设定电路的上述第1选择信号选择上述第3周期信号以代替上述基准信号，
上述外围电路
在上述第1信号选择电路中选择上述第2周期信号，在上述第2信号选择电路中选择上述内部基准电压，而且在上述第3信号选择电路中选择上述基准信号时，用上述内部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号对与上述第2周期信号的上升同步的上述写入数据的上述多个存储单元进行写入和读出，
在上述第1信号选择电路中选择上述第1周期信号，在上述第2信号选择电路中选择上述外部基准电压，而且在上述第3信号选择电路中选择上述第3周期信号时，用上述外部基准电压将对上述多个存储单元的上述数据的写入和读出所需要的信号取入该半导体存储器中，并用该取入了的信号对与上述第1周期信号的上升和下降同步的上述写入数据的上述多个存储单元进行写入，从与上述第2和第3周期信号的上升同步的上述多个存储单元进行数据的读出。
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