CN1925058A

CN1925058A - 半导体装置

Info

Publication number: CN1925058A
Application number: CNA2006101517010A
Authority: CN
Inventors: 吉永贤司; 森下玄
Original assignee: Renesas Technology Corp
Current assignee: Renesas Electronics Corp
Priority date: 2005-09-01
Filing date: 2006-08-31
Publication date: 2007-03-07
Anticipated expiration: 2026-08-31
Also published as: US20090003091A1; US20070047365A1; TW200717534A; JP2007066463A; US8014224B2; CN1925058B; KR20070026098A; US7430149B2

Abstract

本发明提供接受由内部电源发生电路生成的内部电源来实现稳定工作并抑制耗电的半导体装置。控制电路(12)、行列解码器(13)及读出放大器(15)用内部降压电压(VddT)驱动。另一方面，耗电大的数据总线(14)用外部电源电压(VddL)驱动。然后电平变换电路(17)接受具有外部电源电压(VddL)的电压电平的地址信号或指令信号，将该电压电平变换成内部降压电压(VddT)，输出到控制电路(12)。另外，电平变换电路(18)从控制电路(12)接受具有内部降压电压(VddT)的电压电平的控制信号，将该电压电平变换成外部电源电压(VddL)，输出到数据总线(14)。

Description

半导体装置

技术领域

本发明涉及半导体装置，尤其涉及在同一芯片上形成有逻辑电路和存储器的逻辑集成存储器(logic integrated memory)。更具体地说，本发明涉及供给逻辑混载存储器的内部电源的构成。

背景技术

随着近年半导体制造技术的进步，实现了在同一芯片上形成逻辑电路和在该逻辑电路之间可进行数据存取的存储器的逻辑混载存储器。这种逻辑混载存储器能够提高逻辑电路与存储器之间的传送速度，因此能够实现更高速的处理。另外，这种逻辑混载存储器可小型化，因此越来越广泛用于便携电话等。

如上所述，逻辑混载存储器用于便携电话等，因此需要在将电压变动较大的电池作为外部电源时也稳定工作。因此，一般的逻辑混载存储器具有接受外部电源，生成电压变动较小的稳定的内部电源用的内部电源发生电路。内部电源发生电路基于基准电压发生电路生成的基准电压生成内部电源。

因此，基准电压发生电路构成为生成相对于外部电源的电压变动、过程变动、周围温度的变化及噪声的侵入等的各种稳态扰动及动态扰动变动小的基准电压。例如，在日本特开2004-318235号公报中公开了为了抑制周围温度变化导致的内部电源的变动，可将基准电压的温度依存性从预定的正温度特性设定到预定的负温度特性的基准电压发生电路。

另一方面，将逻辑混载存储器用于便携电话等的场合，要求抑制逻辑混载存储器的耗电以减少电池消耗，使工作时间更长。于是，为了降低内部电源发生电路中的变换损耗，也可构成为直接由外部电源(电池)驱动。

但是，当采用直接由外部电源驱动的结构时，存在电压变动变大、不能确保稳定工作的问题。因此，难以实现既稳定动作又低耗电的结构。

发明内容

为此，本发明的目的是提供接受由内部电源发生电路生成的内部电源实现稳定工作的同时抑制耗电的半导体装置。

第一发明的半导体装置中设有：将从装置外部供给的第一外部电压降压后供给内部降压电压的电源模块部，基于输入的数据进行逻辑运算的逻辑电路部，以及存储器宏模块。然后，存储器宏模块包含：可保持用于逻辑电路部的数据的多个存储器单元矩阵状排列而成的存储器阵列；包含读出与存储器单元连接的位线的数据的读出放大器的、被供给内部降压电压的第一负载电路；以及包含可进行逻辑电路部与存储器单元之间的数据的输入/输出的数据输入/输出电路的、被供给低于第一外部电压的来自装置外部的第二外部电压的第二负载电路。

第二发明的半导体装置中设有：基于输入的数据进行逻辑运算的逻辑电路部、存储器宏模块和电源模块部。而且，存储器宏模块中包括：可保持用于逻辑电路部的数据的多个存储器单元矩阵状排列而成的存储器阵列；从装置外部供给外部低电压的、可进行逻辑电路部与存储器单元之间的数据的输入/输出的数据输入/输出电路；更新存储器单元的数据的更新电路；以及接受使经由输入/输出电路的与逻辑电路部的数据输入/输出停止并激活更新电路的第一待机(standby)指令信号，并向更新电路输出激活信号的控制电路。并且，电源模块部包括：将来自装置外部的比外部低电压高的电压即外部高电压降压后的内部降压电压向设于存储器宏模块的内部电源线供给的内部降压电压电路；以及待机电路，接受使经由输入/输出电路的与逻辑电路部的数据输入/输出停止，并命令去激活更新电路的第二待机指示信号，使内部降压电压电路去激活，并向内部电源线供给外部低电压。

第三发明的半导体装置中设有：生成基准电压的基准电压发生电路；根据基准电压发生电路中生成的基准电压，各自由外部电压生成内部电压的多个内部电源发生电路；分别对应于多个内部电源发生电路，并接受内部电压而驱动的多个存储器宏模块；以及按照来自外部的指令，过渡到待机状态来抑制耗电的待机电路。然后，多个存储器宏模块各自包含可保持数据的多个存储器单元矩阵状排列而成的存储器阵列和读出与存储器单元连接的位线的数据的读出放大器，从多个内部电源发生电路输出的内部电压的布线共同连接，待机电路一旦过渡到待机模式，就抑制多个内部电源发生电路中预定数量的内部电源发生电路中的驱动电流。

第四发明的半导体装置中设有：将来自装置外部的外部电压降压后供给内部降压电压的电源模块部；基于输入的数据进行逻辑运算的逻辑电路部；以及包含可保持数据的多个存储器单元矩阵状排列而成的存储器阵列和读出与存储器单元连接的位线的数据的读出放大器的存储器宏模块。然后，电源模块包含为供给内部降压电压而供给参考用的第一基准电压的基准电压发生电路；接受正电压的外部电压而生成负电压的内部电压的激励电路；以及控制激励电路的检测器电路，该检测器电路利用将内部降压电压按预定的比率分配的电压，产生成为生成负电压用的参考的第二基准电压，并根据第二基准电压、第一基准电压和由激励电路输出的负电压的关系生成控制激励电路的控制信号。

第五发明的半导体装置中设有：将来自装置外部的外部电压降压后供给多个内部电压的电源模块部；基于输入的数据进行逻辑运算的逻辑电路部；以及包含可保持数据的多个存储器单元以矩阵状排列而成的存储器阵列和读出与存储器单元连接的位线的数据的读出放大器的存储器宏模块。然后，电源模块包含将外部电压降压而生成第一和第二内部电压的内部降压电压电路；接受正电压的外部电压而生成负电压的内部电压的激励电路；以及控制激励电路的检测器电路，第二内部电压为第一内部电压与外部电压之间的电压值，检测器电路比较由第一内部电压和接地电压生成的第一中间电压和由第二内部电压与激励电路输出的负电压生成的第二中间电压，生成控制激励电路的控制信号。

依据第一发明的半导体装置，包含读出放大器的第一负载电路由电源模块供给内部降压电压，对逻辑电路部进行数据的输入/输出的数据输入/输出电路被供给第二外部电压。因而，可实现被供给内部降压电压的读出放大器的稳定工作，同时实现抑制第二负载电路的耗电。

依据第二发明的半导体装置，待机电路在接受第二待机指令时，取代内部降压电压而向内部电源线供给外部低电压。因而，存储器宏模块可实现接受外部低电压后稳定工作，同时抑制接受第二待机指令时的耗电。

依据第三发明的半导体装置，当过渡到待机模式时，在向多个存储器宏模块供给内部电压的多个内部电源发生电路中抑制预定数量的内部电源发生电路的驱动电流，由其以外的内部电源发生电路供给内部电压。因而，通过向存储器宏模块供给内部电压，能够实现稳定工作，同时抑制待机模式时的耗电。

依据第四发明的半导体装置，检测器电路生成成为用内部降压电压生成负电压用的参考的第二基准电压，并基于第二基准电压、第一基准电压、由激励电路输出的负电压的关系，控制激励电路。因而，不需要为生成负电压而生成参考用电压的专用电路，因此可实现抑制耗电。

依据第五发明的半导体装置，检测器电路比较由所述第一内部电压和接地电压生成的第一中间电压和由第二内部电压与激励电路输出的负电压生成的第二中间电压，生成控制激励电路的控制信号。因而，不需要为生成负电压而生成参考用的电压的专用电路，因此可抑制耗电。

对于本发明的上述以及其它的目的、特征、形态及优点，以下借助附图理解的本发明的详细说明将给出清晰阐述。

附图说明

图1是实施例1的半导体装置的概略配置图。

图2是表示实施例1的半导体装置的要部的概略结构图。

图3是实施例1的存储器宏模块的概略结构图。

图4是与数据总线连接的全局IO线对的说明图。

图5是实施例1的存储器宏模块的详细结构图。

图6是电平变换器的概略结构图。

图7是实施例2的存储器宏模块的概略结构图。

图8是实施例2的存储器宏模块的详细结构图。

图9是实施例3的存储器宏模块的概略结构图。

图10是实施例3的存储器宏模块的详细结构图。

图11是实施例4的存储器宏模块的概略结构图。

图12是实施例4的存储器宏模块的详细结构图。

图13是表示实施例5的半导体装置的要部的概略结构图。

图14是实施例5的半导体装置的要部示图。

图15是在深度待机模式1、2的内部电源及基准电压的过渡状态示图。

图16是VddT-VddL直接电路的概略结构图。

图17是Vpp-VddL直接电路的概略结构图。

图18是Vneg-Gnd直接电路的概略结构图。

图19是内部电源发生电路的概略结构图。

图20是内部降压电压发生电路的电路图。

图21是升压电压发生电路的电路图。

图22是负电压发生电路的电路图。

图23是中间电压发生电路的电路图。

图24是电源待机模块的要部示图。

图25是包含基准电压发生电路的基准电压VrefN发生电路的概略结构图。

图26是实施例6的电平变换电路的电路结构图。

图27是实施例7的基准电压发生电路的要部示图。

图28是实施例8的半导体装置的要部示图。

图29是电源激活模块的电路结构图。

图30是电源激活模块的电路结构图。

图31是实施例9的电源待机模块的要部示图。

图32是栅极/源极间电压Vgs与漏极电流Ids的关系的说明图。

图33是沟道电阻及阈值与温度特性的关系的说明图。

图34是基于由基准电压发生电路输出的基准电压生成的内部电源的温度特性示图。

图35A～图35C是升压电压Vpp与内部降压电压VddT的电位差ΔV的温度特性示图。

图36是实施例10的电源待机模块的要部示图。

图37是实施例11的内部电源发生电路的要部。

图38是实施例12的内部电源发生电路的要部。

图39是升压电压Vpp与内部降压电压VddT之间的电位差不依靠温度而一定时的内部电源的电压示图。

图40是当升压电压Vpp与内部降压电压VddT的电位差具有负温度特性时的内部电源的电压示图。

图41A、图41B是构成检测器电路的晶体管的剖面结构的概略图。

图42是实施形态13的内部电源发生电路的要部。

图43是电平变换电路的概略结构图。

图44是实施例14的基准电压发生电路的概略结构图。

图45是实施例15的中间电压发生电路。

具体实施方式

参考附图，就本发明的实施例进行详细说明。另外，图中相同或者相当的部分采用同一符号且不重复其说明。

实施例1

参考图1，实施例1的半导体装置1是由在同一芯片上配置的逻辑电路部5，存储器宏模块4.1、4.2，电源激活模块3.1、3.2，以及电源待机模块2构成的逻辑混载存储器。在其周围连续地配置了用以从半导体装置1的外部供给外部电源的焊盘，例如由外部电源电压VddH、VddL及接地电压Gnd给半导体装置1供电。

逻辑电路部5包含CPU(Central Processing Unit)、模数变换器及数模变换器等，基于输入的数据进行逻辑运算。然后，逻辑电路5接受外部电源电压VddL而驱动。

存储器宏模块4.1、4.2配置成与逻辑电路部5相邻，保持由逻辑电路部5等供给的数据，并将保持的数据输出到逻辑电路部5等。

电源激活模块3.1、3.2分别对应于存储器宏模块4.1、4.2而配置，向存储器宏模块4.1、4.2供给内部电源。

电源待机模块2输出电源激活模块3.1、3.2生成内部电源用的基准电压。

参照图2，电源待机模块2由恒流电路6、基准电压发生电路7、中间电压发生电路8构成。

恒流电路6接受外部电源电压VddH(例如2.5V)，生成恒流ICONST，向基准电压发生电路7及内部电源发生电路10输出，生成偏压BIASL，向基准电压发生电路7及内部电源发生电路10输出。这里，外部电源电压VddH是驱动包含于逻辑电路部5中的模数变换器或数模变换器的I/O电源。

还有，可采用驱动逻辑电路部5的逻辑晶体管的、比外部电源电压VddH低的电压即外部电源电压VddL(例如1.5V)，以取代外部电源电压VddH，另外，也可使用后述的内部电源。

基准电压发生电路7从恒流电路6接受恒流ICONST及偏压BIASL，由外部电源电压VddH生成基准电压VrefP(例如2.0V)、VrefS(例如1.5V)、VrefN(例如0.75V)，向电源激活模块3.1、3.2输出。

中间电压发生电路8接受电源激活模块3.1、3.2生成的内部降压电压VddT，这里生成相当于1/2VddT的中间电压Vb1、Vcp。

电源激活模块3.1包含内部电源发生电路10。

内部电源发生电路10根据从基准电压发生电路7接受的基准电压VrefP、VrefS、VrefN，由外部电源电压VddH生成升压电压Vpp(例如2.0V)、内部降压电压VddT(例如1.5V)及负电压Vneg(例如-0.5V)。这里，升压电压Vpp是用以驱动使后述的存储器阵列的位线对均衡的晶体管的电压，内部降压电压VddT是用以向存储器阵列中包含的存储器单元写入H(高电压)的电压，负电压Vneg是用以向存储器单元写入L(低电压)的电压。还有，如后所述，由于存储器阵列由薄膜晶体管形成，升压电压Vpp通过降压外部电源电压VddH来生成。因此，升压电压Vpp是外部电源电压VddH与内部降压电压VddT之间的电压值。另外，内部降压电压VddT通过降压外部电源电压VddH来生成。

电源激活模块3.2与电源激活模块3.1相同，不重复其详细说明。

存储器宏模块4.1和4.2接受来自外部的外部电源电压VddL和由内部电源发生电路10输出的升压电压Vpp、内部降压电压VddT、负电压Vneg、中间电压Vb1/Vcp而驱动。

参照图3，实施例1的存储器宏模块4.1由控制电路12、行列解码器13、数据总线14、读出放大器部15、存储器阵列16、电平变换电路17、18构成。

存储器阵列16由矩阵状配置的多个存储器单元构成，根据特定存储器阵列的行及列的地址的地址信号选择存储器单元，进行数据的写入及读出。

行列解码器13根据来自控制电路12的控制信号，从构成存储器阵列16的存储器单元中选择写入或者读出数据的存储器单元。然后，行列解码器13接受内部降压电压VddT而驱动。

读出放大器部15根据来自控制电路12的选择信号，选择存储器阵列16的特定存储器单元的列，并检出位线对两端上产生的微小电位差。然后，读出放大器部15接受内部降压电压VddT而驱动。

数据总线14根据来自控制电路12的控制信号，将由外部逻辑电路等接受的数据值供给位线对，或者将与读出放大器部15检出的电压对应的数据值输出到外部逻辑电路等。而且，数据总线14接受外部电源电压VddL而驱动。

控制电路12接受指示进行数据的写入或者读出的存储器单元的地址信号及指示数据的写入或读出等的存储器宏模块4.1的动作的指令信号，并向行列解码器13及数据总线14供给控制信号。控制电路12接受内部降压电压VddT而驱动。

电平变换电路17位于控制电路12接受地址信号及指令信号的输入侧。电平变换电路17接受地址信号及指令信号，将这些信号电平由外部电源电压VddL变换到内部降压电压VddT后，向控制电路12输出。

电平变换电路18插入在控制电路12的输出侧与数据总线14之间。然后，电平变换电路18接受从控制电路12输出的控制信号，将该信号电平由内部降压电压VddT变换到外部电源电压VddL后，向数据总线14输出。

如上所述，在构成存储器宏模块4.1的部位中，行列解码器13、读出放大器部15及控制电路12接受内部电源即内部降压电压VddT而驱动，但数据总线14接受外部电源即外部电源电压VddL而驱动。

参照图4，在实际电路配置中，配置了各由存储器阵列16和读出放大器部15构成的多个子阵列。数据总线14经由全局IO线对GIO及ZGIO分别与子阵列连接。另外，各子阵列中，存储器阵列16和读出放大器部15经由位线对BL、ZBL连接。

因此，与位线对BL、ZBL的布线距离相比，全局IO线对GIO及ZGIO的布线距离非常长，其布线电容变大。并且，当I/O数增加时，伴随全局IO线对GIO及ZGIO的布线电容的充放电的充放电电流变大。作为一例，当I/O数为128的场合，存储器阵列16的工作电流为2.5mA左右，与此相比，数据总线14的工作电流为30mA左右，增大10倍以上。因而，抑制电路整体耗电的有效方法是抑制数据总线14的工作电流。

因此，让数据总线14用外部电源驱动，且行列解码器13、读出放大器部15及控制电路12用稳定的内部电源驱动，可实现提高电路全体的控制稳定性及抑制耗电。

但是，由于内部降压电压VddT和外部电源电压VddL有不同的电位，向各部输入或者由各部输出的控制信号的电压电平不一致。因此，电平变换电路17和18变换控制信号的电压电平，连接在由不同电源驱动的各部之间。

参照图5，电平变换电路17由多个电平变换器20构成。还有，电平变换器20接受分别具有外部电源电压VddL的电压电平的地址信号或者指令信号，将该电压电平变换成内部降压电压VddT，并向控制电路12输出。

控制电路12由用内部降压电压VddT驱动的控制部22和多个缓冲电路23、24构成。

控制部22接受在电平变换电路17中变换了信号电平的地址信号及指令信号，生成到行列解码器13及数据总线14的控制信号。

缓冲电路23放大控制部22输出的控制信号的电流容量后，向行列解码器13输出，缓冲电路24放大从控制部22输出的控制信号的电流容量后，向电平变换电路18输出。

电平变换电路18由多个电平变换器21构成。还有，电平变换器21接受分别具有内部降压电压VddT的电压电平的控制信号，将该电压电平变换成外部电源电压VddL，并向数据总线14输出。

行列解码器13由行解码器25、电平变换器28、29、字线驱动器(WL_drv)30、位均衡器线解码器26、位均衡器线驱动器(BLEQ_drv)31、列解码器27和列驱动器(CSL_drv)32构成。

行解码器25根据从控制电路12接受的控制信号，向与指定的地址对应的字线驱动器30输出选择信号。然后，行解码器25用内部降压电压VddT驱动。

电平变换器28变换从行解码器25输出的选择信号的电压电平，向字线驱动器30输出。

字线驱动器30根据从电平变换器28接受的选择信号的电平，将升压电压Vpp(H电平)或负电压Vneg(L电平)供给字线WL。

位均衡器线解码器26根据从控制电路12接受的控制信号，向与指定的地址信号对应的位均衡器线驱动器31输出选择信号。然后，位均衡器线解码器26用内部降压电压VddT驱动。

电平变换器29变换从位均衡器线解码器26输出的选择信号的电压电平，并向位均衡器线驱动器31输出。

位均衡器线驱动器31根据从电平变换器29接受的选择信号的电平，将升压电压Vpp(H电平)或者接地电压Gnd(L电平)供给位均衡器线BLEQ。

列解码器27根据从控制电路12接受的控制信号，向与指定的地址信号对应的列线驱动器32输出选择信号。

列线驱动器32放大从列解码器27接受的选择信号，并向列选择线CSL供给。

另外，列解码器27及列线驱动器32用内部降压电压VddT驱动。

在实施例1中，作为一例，就由2个P沟道MOS晶体管及2个电容器构成的、所谓双单元构成的存储器阵列16进行说明。还有，存储器阵列16由P沟道MOS晶体管(绝缘栅型场效应晶体管)35.1、35.2、电容器34.1、34.2和写入数据线对WDL、ZWDL构成。另外，在实施例1中，存储器阵列16以高速化及低耗电化为目的，由薄膜晶体管形成。并且，由其耗电与N型晶体管相比约为1/3的P型晶体管形成。

P沟道MOS晶体管35.1和电容器34.1与写入数据线WDL串联连接。另外，P沟道MOS晶体管35.2和电容器34.2与写入数据线ZWDL串联连接。而且，电容器34.1及34.2的栅极与中间电压Vcp共同连接。另外，P沟道MOS晶体管35.1及35.2的栅极与字线WL共同连接。

写入数据线对WDL及ZWDL分别被供给H电平及L电平的电压。

读出放大器部15由N沟道MOS晶体管36.1、36.2、38.1、38.2、读出放大器37和位线对BL、ZBL构成。

N沟道MOS晶体管36.1、36.2在位线对BL、ZBL间串联连接。N沟道MOS晶体管36.1、36.2的连接点上被供给中间电压Vb1。另外，N沟道MOS晶体管36.1及36.2的栅极与位均衡器线BLEQ共同连接。

读出放大器37将在位线对BL、ZBL间产生的微小电位差放大到内部降压电压VddT。

N沟道MOS晶体管38.1及38.2插入在各读出放大器与全局IO线对GIO及ZGIO之间。然后，N沟道MOS晶体管38.1及38.2的栅极与列选择线CSL共同连接。

数据总线14与数据输入/输出电路43连接，从逻辑电路部5(图1)经由数据输入/输出电路43接受数据，将由存储器阵列16读出的数据，经由数据输入/输出电路43输出到逻辑电路部5(图1)。

数据总线14由前置放大器39、主放大器40、写入驱动器(写入Drv)41构成。

前置放大器39若经由电平变换电路18一接受激活信号，就检出全局IO线对GIO、ZGIO间产生的电压电平，并将其检出结果输出到主放大器40。

主放大器40从前置放大器39接受检出信号，对应于H电平或L电平，将“0”或“1”输出到数据输入/输出电路43。

写入驱动器41若经由电平变换电路18一接受激活信号，就根据从数据输入/输出电路43接受的数据信号，向各全局IO线对GIO、ZGIO间供给H电平或者L电平的电压。

数据输入/输出电路43由缓冲电路42构成，进行逻辑电路部5(图1)与存储器阵列16之间的数据输入/输出。

缓冲电路42根据来自外部的“0”或者“1”，将H电平或者L电平的写入数据信号输出到写入驱动器41，另外，根据从主放大器40输出的H电平或者L电平的读出数据信号，将“0”或“1”的数据输出。然后，缓冲电路42由外部电源电压VddL驱动。

存储器宏模块4.2与存储器宏模块4.1相同，不重复其详细说明。

另外，在实施例1中，读出放大器部15、行列解码器13及控制电路12相当于第一负载电路，数据总线14及数据输入/输出电路43相当于第二负载电路。另外，电平变换电路17相当于第一电平变换电路，电平变换电路18相当于第二电平变换电路。并且，外部电源电压VddH相当于第一外部电压，外部电源电压VddL相当于第二外部电压。

参照图6，电平变换器21由N沟道MOS晶体管45、46、P沟道MOS晶体管47、48和反相器(反相放大器)49、50、51构成。

N沟道MOS晶体管45和P沟道MOS晶体管47在外部电源电压VddL与接地电压Gnd之间串联连接。另外，N沟道MOS晶体管46和P沟道MOS晶体管48在外部电源电压VddL与接地电压Gnd之间串联连接。在N沟道MOS晶体管45的栅极被供给从控制电路12输出的激活信号，N沟道MOS晶体管46的栅极上被供给从反相器49输出的信号。P沟道MOS晶体管47的栅极与P沟道MOS晶体管48的漏极相连，P沟道MOS晶体管48的栅极与P沟道MOS晶体管47的漏极相连。

串联连接的反相器50、51与N沟道MOS晶体管46和P沟道MOS晶体管48的连接点连接，具有输出缓冲器的功能。而且，反相器50及51分别由外部电源电压VddL驱动。

以下，就电平变换器21的动作进行说明。若被供给H电平(内部降压电压VddT)的激活信号，则N沟道MOS晶体管45被激活而成为导通状态，N沟道MOS晶体管46不被激活而成为非导通状态。N沟道MOS晶体管45成为导通状态，因此P沟道MOS晶体管48的栅极被供给接地电压Gnd，P沟道MOS晶体管48被激活而成为导通状态。并且，P沟道MOS晶体管48成为导过状态，因此P沟道MOS晶体管47的栅极上被供给外部电源电压VddL，P沟道MOS晶体管47不被激活而成为非导通状态。

因而，P沟道MOS晶体管48的漏极上产生外部电源电压VddL，因此经由反相器50及反相器51，变换为内部降压电压VddT的H电平的激活信号输出到数据总线14。

另一方面，若被供给L电平(接地电压Gnd)的激活信号，则N沟道MOS晶体管45不被激活而成为非导通状态，N沟道MOS晶体管46被激活而成为导通状态。由于N沟道MOS晶体管46成为导通状态，P沟道MOS晶体管47的栅极上被供给接地电压Gnd，P沟道MOS晶体管47被激活而成为导通状态。并且，P沟道MOS晶体管47成为导通状态，因此P沟道MOS晶体管48的栅极上被供给外部电源电压VddL，P沟道MOS晶体管48不被激活而成为非导通状态。

因而，P沟道MOS晶体管48的漏极上产生接地电压Gnd，因此经由反相器50及反相器51，L电平的激活信号输出到数据总线14。

而且，电平变换器20相当于在图6所示的电平变换器21的概略结构图中，以外部电源电压VddL取代内部降压电压VddT，以内部降压电压VddT取代外部电源电压VddL，因此不重复详细的说明。

依据本发明的实施例1，用外部电源驱动耗电大的数据总线，从而抑制变换损耗并实现低耗电化，同时用内部电源驱动控制电路及行列解码器来实现控制稳定化。因而，能够实现稳定工作且耗电得到抑制的半导体装置。

实施例2

在上述的实施例1中，就存储器宏模块中用内部电源驱动控制电路及行列解码器的场合进行了说明。另一方面，在实施例2中，就用内部电源驱动数据总线的情况作进一步说明。

参照图7，实施例2的存储器宏模块54由控制电路12、行列解码器13、数据总线55、读出放大器部15、存储器阵列16和电平变换电路17、56构成。

数据总线55根据来自控制电路12的控制信号，经由电平变换电路56，将由外部逻辑电路部5(图1)等接受的数据供给位线对，或者经由电平变换电路56将读出放大器部15读出的数据输出到外部的逻辑电路等。数据总线14接受内部降压电压VddT而驱动。

电平变换电路56位于数据总线55进行数据的输入或输出的输入/输出侧。然后电平变换电路56从外部接受数据，将该信号电平由外部电源电压VddL变换成内部降压电压VddT后，输出到数据总线55。另外，电平变换电路56接受从数据总线55输出的数据，将信号电平从内部降压电压VddT变换到外部电源电压VddL后，输出到外部。

控制电路12、行列解码器13、读出放大器部15、存储器阵列16、电平变换电路17和数据输入/输出电路43，与实施例1相同，不重复其详细的说明。

如上所述，在构成存储器宏模块54的部位中，控制电路12、行列解码器13、读出放大器部15及数据总线55接受内部电源即内部降压电压VddT而驱动。因此，可提高控制稳定性。

另一方面，从外部供给的地址信号、指令信号及数据的电压电平为外部电源电压VddL，与输入到控制电路12及数据总线55或者从数据总线55输出的电压电平不一致。因此，电平变换电路17及56变换地址信号、指令信号及数据的电压电平后，供给用内部电源驱动的各部分。

参照图8，数据总线55由前置放大器57、主放大器58和写入驱动器59构成。

前置放大器57、主放大器58及写入驱动器59除了用内部降压电压VddT驱动以外，与图5所示的前置放大器39、主放大器40及写入驱动器41相同，因此在以下说明中不重复。

电平变换电路56配置在数据总线55进行数据的输入或输出的输入/输出侧。电平变换电路56由电平变换器20及21构成。

电平变换器20从外部接受数据，将其信号电平由外部电源电压VddL变换成内部降压电压VddT后，输出到数据总线55。

电平变换器21从数据总线55接受数据，将其信号电平由内部降压电压VddT变换成外部电源电压VddL后，输出到外部。

电平变换电路17、控制电路12、行列解码器13、读出放大器部15、存储器阵列16和数据输入/输出电路43，与图5所示的存储器宏模块4.1同样，不重复其详细的说明。

另外，在实施例2中，读出放大器部15、行列解码器13、控制电路12及数据总线14相当于第一负载电路，数据输入/输出电路43相当于第二负载电路。另外，电平变换电路56相当于第三电平变换电路。而且，外部电源电压VddH相当于第一外部电压，外部电源电压VddL相当于第二外部电压。

依据本发明的实施例2，由于用电压变动小的内部电源驱动数据总线，与实施例1相比更能提高控制稳定化。因而，可实现稳定工作进一步改善的半导体装置。

实施例3

在上述实施例1中，就存储器宏模块中控制电路及行列解码器用内部电源驱动的场合进行了说明。另一方面，在实施例3中，就只将读出放大器部及行列解码器用内部电源驱动的情况进行说明。

参照图9，实施例3的存储器宏模块64由控制电路61、行列解码器13、数据总线14、读出放大器部15、存储器阵列16和电平变换电路62构成。

控制电路61接受指示进行数据的写入或读出的存储器单元的地址信号及指示数据的写入或者读出的指令信号，并向行列解码器13及数据总线14供给控制信号。控制电路61接受外部电源电压VddL而驱动。

电平变换电路62位于控制电路61的输出侧与行列解码器13之间。电平变换电路62接受从控制电路61输出的控制信号，将其信号电平由外部电源电压VddL变换成内部降压电压VddT后，输出到行列解码器13。

行列解码器13、数据总线14、读出放大器部15和存储器阵列16，与实施例1的相同，不重复其详细的说明。

如上所述，在构成存储器宏模块64的部位中，行列解码器13及读出放大器部15接受内部电源即内部降压电压VddT而驱动，但控制电路61及数据总线14接受外部电源即外部电源电压VDDL而驱动。

参照图10，控制电路61由控制部63和缓冲电路60。

控制部63除了用外部电源电压VddL驱动这一点以外，与图5所示的控制部22相同，因此在以下的说明中不重复。

缓冲电路60用外部电源电压VddL驱动，将从外部接受的地址信号及指令信号输出到控制部63，并将从控制部63输出的控制信号输出到数据总线14。

电平变换电路62配置在控制电路61向行列解码器13输出控制信号的输出侧。还有，电平变换电路62由电平变换器20。电平变换器20与上述的相同，因此不重复其详细的说明。

行列解码器13、数据总线14、读出放大器部15、存储器阵列16和数据输入/输出电路43，与图5所示的存储器宏模块4.1相同，因此不重复其详细的说明。

还有，在实施例3中，读出放大器部15、行列解码器13相当于第一负载电路，控制电路12、数据总线14及数据输入/输出电路43相当于第二负载电路。另外，电平变换电路62相当于第一电平变换电路。外部电源电压VddH相当于第一外部电压，外部电源电压VddL相当于第二外部电压。

依据本发明的实施例3，用电压变动较少的内部电源驱动对于存储器单元的读出及写入速度影响大的行列解码器及读出放大器，且用外部电源驱动控制电路及数据总线。因而，与实施例1相比能够实现维持对存储器的存取速度的同时进一步抑制耗电的半导体装置。

实施例4

在上述实施例1中，就存储器宏模块中内部电源驱动控制电路及行列解码器的情况进行了说明。在另一方面，实施例4中，就只读出放大器部用内部电源驱动的情况进行说明。

参照图11，实施例4的存储器宏模块89由控制电路12、行列解码器44、数据总线14、读出放大器部15和存储器阵列16构成。

控制电路12接受指示作数据的写入或读出的存储器单元的地址信号及指示数据的写入或读出的指令信号，并向行列解码器44及数据总线14供给控制信号。控制电路12接受外部电源电压VddL而驱动。

行列解码器44根据来自控制电路12的控制信号，从构成存储器阵列16的存储器单元中选择将数据写入或者读出的存储器单元。行列解码器44接受外部电源电压VddL而驱动。

控制电路12、数据总线14、读出放大器部15、存储器阵列16与实施例1的相同，因此不重复其详细的说明。

如上所述，在构成存储器宏模块89的部位中，读出放大器部15接受内部电源即内部降压电压VddT而驱动，但行列解码器44、控制电路12及数据总线14接受外部电源即外部电源电压VddL而驱动。

参照图12，控制电路12由控制部22和缓冲电路23、24构成。

行列解码器44除了用外部电源电压VddL驱动这一点以外，与图5所示的行列解码器13相同，因此在以下的说明中不重复。

控制电路12、数据总线14、读出放大器部15、存储器阵列16、数据输入/输出电路43，与图5所示的存储器宏模块4.1的相同，不重复其详细说明。

还有，在实施例4中，读出放大器部15相当于第一负载电路，行列解码器44、控制电路12、数据总线14及数据输入/输出电路43相当于第二负载电路。另外，外部电源电压VddH相当于第一外部电压，外部电源电压VddL相当于第二外部电压。

依据本发明的实施例4，用电压变动较少的内部电源驱动对存储器单元的读出及写入速度影响大的读出放大器，用外部电源驱动控制电路、行列解码器及数据总线。另外，内部电源电压VddL的电压电平与内部降压电压VddT的电压电平大致一致，因此不需变换由读出放大器对数据总线输出的信号的电压电平。因而可实现维持对存储器的存取速度的同时，抑制耗电且抑制电路面积的半导体装置。

实施例5

在实施例5中，就根据来自外部的待机指令抑制供给存储器宏模块等的电流，从而实现低耗电的结构进行说明。

参照图13，实施例5的半导体装置在图2所示的半导体装置1中的电源待机模块2上追加待机电路9，且用存储器宏模块360取代存储器宏模块4.1。

待机电路9根据来自外部的深度待机指令1及2，在通常的待机模式以外，还过渡到后述的2个深度待机模式。而且，待机电路9根据过渡后的深度待机模式，向恒流电路6、基准电压发生电路7、中间电压发生电路8及内部电源发生电路10供给控制信号，执行后述的待机处理。

这里，与通常的待机模式是保证写入的数据的模式(以下，在没有特别声明的情况下记载为“待机模式”的场合，表示通常的待机模式)相比，2个深度待机模式(深度待机模式1及2)是不保证写入存储器宏模块的数据，但显著抑制耗电的模式。

存储器宏模块360在图2所示的存储器宏模块4.1中，用控制电路362取代控制电路12，并增加了更新计数器69。

控制电路362根据来自外部的待机指令，向更新计数器69供给激活信号。

更新计数器69在从控制电路362接受激活信号时，驱动行列解码器13，更新存储器阵列16保持的数据。

另外，逻辑电路部5(图1)一接受待机指令或者深度待机指令1、2，就停止对存储器宏模块360的数据的输入/输出。

行列解码器13、存储器阵列16、读出放大器部15和数据总线14，与存储器宏模块4.1的相同，不重复其详细的说明。

其它部分与图2所示的半导体装置1相同，不重复其详细说明。

另外，在实施例5中更新计数器362相当于更新电路。待机指令相当于第一待机指示信号，深度待机1指令相当于第二待机指示信号，深度待机2指令相当于第三待机指示信号。而且，外部电源电压VddH相当于外部高电压，外部电源电压VddL相当于外部低电压。

参照图14，待机电路9由电平变换器20、VddT-VddL直接电路65、Vpp-VddL直接电路66、Vneg-Gnd直接电路67、OR电路68和反相器19构成。并且，待机电路9一旦过渡到深度待机模式1，就向VddT-VddL直接电路65、Vpp-VddL直接电路66、Vneg-Gnd直接电路67、恒流电路6及基准电压发生电路7输出H电平的CONNECT信号。另外，若待机电路9过渡到深度待机模式2，则分别向中间电压发生电路8及内部电源发生电路10输出POWERCUT信号。

电平变换器20分别从外部接受电压电平为外部电源电压VddL的深度待机指令1及2，将其电压电平变换成外部电源电压VddH。

OR电路68接受从电平变换器20分别输出的深度待机指令1及2并取其逻辑和，作为POWERCUT信号输出。即，OR电路68在被输入深度待机指令1或者2中任一个时，输出POWERCUT信号。

反相器19接受OR电路68的输出，将H电平与L电平互相变换。因此，在未被输入深度待机指令1和2的状态下，反相器19输出H电平的POWERCUT信号。

参照图14及图15，深度待机模式1是中断来自内部电源发生电路10的内部电源供给而供给外部电源的模式。即，在深度待机模式1中，待机电路9输出CONNECT信号，取代内部降压电压VddT及升压电压Vpp而向负载供给外部电源电压VddL，并取代负电压Vneg而向负载例如图5所示的数据输入/输出电路43等供给接地电压Gnd。而且，待机电路9截断从中间电压发生电路8到负载的电源线，将中间电压Vb1/Vcp浮置(浮动状态)。这是由于与将中间电压Vb1/Vcp固定于外部电源电压VddL或接地电压Gnd的情况相比，设成浮置状态时具有更快地返回到规定电压(0.75V)的倾向。

另外，由于内部电源发生电路10中断内部电源供给，待机电路9为生成该内部电源而对基准电压及恒流进行处理。即，待机电路9取代基准电压VrefS及VrefP而将内部降压电压VddT供给内部电源发生电路10，且截断基准电压VrefN的电源线，将基准电压VrefN浮置。这是由于若将基准电压VrefN连接到接地电压Gnd，则从深度待机模式1或者2返回时，基准电压VrefN小于负电压分割电压VnegDiv，因此进行非有意的抽取动作，负电压Vneg的电位变得过深(例如，-1.0V左右)，可能对可靠性带来问题。另外，由于若将基准电压VrefN连接到外部电源电压VddH，则在深度待机模式1或者2的期间中，在VrefN缓冲电路上产生漏电流(例如15μA)，会增加待机电流。

并且，待机电路9供给外部电源电压VddH作为恒流ICONST，并供给接地电压Gnd作为偏压BIASL。

这里，返回到激活模式时，需要将基准电压VrefS及VrefP分别提升到1.5V及2.0V，因此在深度待机1中，通过预充电各内部降压电压VddT，缩短返回时间。

另一方面，深度待机模式2是中断从内部电源发生电路10到负载的电力供给的模式。即，深度待机模式2中，待机电路9输出POWERCUT信号，从深度待机模式1的状态再截断从内部电源发生电路10到负载的电源线，将内部降压电压VddT、升压电压Vpp、负电压Vneg浮置。因此，不会发生晶体管中的掉电泄漏(offleak)电流。

另外，待机电路9截断基准电压VrefS、VrefP的电源线，并将基准电压VrefS、VrefP浮置。

上述结果，在深度待机模式1中，约用15μsec返回到待机模式，存储器宏模块4.1、4.2中的耗电抑制到由掉电泄漏电流造成(～约180μA)。另外，在深度待机模式2中，返回到待机模式需要比深度待机模式1更长的时间约200μsec，但对于接受内部电源而驱动的部位来说，不会产生掉电泄漏电流。并且，在深度待机模式1及2中，电源模块激活3.1、3.2中的耗电抑制到由掉电泄漏电流造成。因而，与通常的待机模式相比可显著抑制耗电。

另外，在实施例5中，Vpp-VddL直接电路66相当于第一直接电路，Vneg-Gnd直接电路67相当于第二直接电路。另外，待机模式相当于第一待机模式，深度待机模式1相当于第二待机模式，深度待机模式2相当于第三待机模式。

以下，就实现深度待机模式的各部分的结构进行说明。

(VddT-VddL直接电路)

参照图16，VddT-VddL直接电路65在深度待机模式1中，从电平变换器20(图14)接受电压电平为外部电源电压VddH的CONNECT信号，向内部降压电压VddT的电源线施加外部电源电压VddL。VddT-VddL直接电路65由反相器70、71、72、73，N沟道MOS晶体管74、76、77、78，以及P沟道MOS晶体管75、79构成。

反相器70用外部电源电压VddH驱动，接受CONNECT信号，并输出其反相信号。

反相器71与反相器70串联连接，接受反相器70输出的反相信号，将该反相信号再次反相后输出。即，反相器71输出与反相器70接受的CONNECT信号相同电平的信号。

反相器72用内部降压电压VddT驱动，接受CONNECT信号，并输出其反相信号。

反相器73用外部电源电压VddL驱动，接受CONNECT信号，并输出其反相信号。

N沟道MOS晶体管74及P沟道MOS晶体管75并列地插入在外部电源电压VddL的电源线与内部降压电压VddT的电源线之间，构成传输门。而且，N沟道MOS晶体管74的栅极与反相器71的输出连接，P沟道MOS晶体管75的栅极与反相器72的输出连接。

同样地，N沟道MOS晶体管78及P沟道MOS晶体管79并列地插入在外部电源电压VddL的电源线与内部降压电压VddT的电源线之间，构成传输门。而且，N沟道MOS晶体管78的栅极与反相器71的输出连接，P沟道MOS晶体管79的栅极与反相器73的输出连接。

N沟道MOS晶体管76及77分别设于外部电源电压VddL的电源线与接地电压Gnd之间。而且，N沟道MOS晶体管76的栅极与反相器70的输出连接，N沟道MOS晶体管77的栅极与反相器73的输出连接。

以下，就VddT-VddL直接电路65的动作进行说明。若从外部被供给H电平的CONNECT信号，则经由反相器70、71，N沟道MOS晶体管74及78的栅极上被供给H电平的信号，因此N沟道MOS晶体管74及78激活，成为导通状态。另外，分别经由反相器72及73，P沟道MOS晶体管75及79的栅极上被供给L电平的信号，因此P沟道MOS晶体管75及79激活，成为导通状态。

并且，N沟道MOS晶体管76及77的栅极上分别经由反相器70及73被供给L电平的信号，因此N沟道MOS晶体管76及77不被激活而成为非导通状态。

因而，由于由N沟道MOS晶体管74及P沟道MOS晶体管75构成的传输门和由N沟道MOS晶体管78及P沟道MOS晶体管79构成的传输门均导通，内部降压电压VddT的电源线上被供给外部电源电压VddL。

另一方面，若从外部供给L电平的CONNECT信号，则经由反相器71，N沟道MOS晶体管74及78的栅极上被供给L电平的信号，因此N沟道MOS晶体管74及78不被激活而成为非导通状态。另外，经由各反相器72及73，P沟道MOS晶体管75及79的栅极上被供给H电平的信号，因此N沟道MOS晶体管75及79不被激活而成为非导通状态。

而且，N沟道MOS晶体管76及77的栅极上经由各反相器70及73，被供给H电平的反相信号，N沟道MOS晶体管76及77激活，成为导通状态。因而，N沟道MOS晶体管74、78及P沟道MOS晶体管75、79上被施加接地电压Gnd。

因而，由N沟道MOS晶体管74及P沟道MOS晶体管75构成的传输门和由N沟道MOS晶体管78及P沟道MOS晶体管79构成的传输门均不导通，因此内部降压电压VddT的电源线与外部电源电压VddL的电源线被截断。

如上所述，VddT-VddL直接电路65根据从外部接受的CONNECT信号，可将内部降压电压VddT与外部电源电压VddL直接连接。

(Vpp-VddL直接电路)

参照图17，Vpp-VddL直接电路66从电平变换器20接受电压电平为外部电源电压VddH的CONNECT信号，向升压电压Vpp的电源线施加外部电源电压VddL。然后，Vpp-VddL直接电路66在图16所示的VddT-VddL直接电路65中，用反相器80取代反相器72，有用P沟道MOS晶体管81取代P沟道MOS晶体管75。

反相器80用升压电压Vpp驱动，接受CONNECT信号，输出其反相信号。其它与反相器72的相同。

P沟道MOS晶体管81的栅极与反相器80的输出连接。其它与P沟道MOS晶体管75的相同。

由于Vpp-VddL直接电路66的动作与上述的VddT-VddL直接电路65的动作相同，不重复其详细的说明。

(Vneg-Gnd直接电路)

参照图18，Vneg-Gnd直接电路67从电平变换器20接受电压电平为外部电源电压VddH的CONNECT信号，向负电压Vneg的电源线施加接地电压Gnd。而且，Vneg-Gnd直接电路67由P沟道MOS晶体管82、83，N沟道MOS晶体管84、85、87、88，以及反相器86构成。

P沟道MOS晶体管82和N沟道MOS晶体管84在外部电源电压VddH与负电压Vneg的电源线之间串联连接。另外，P沟道MOS晶体管83和N沟道MOS晶体管85在外部电源电压VddH与负电压Vneg的电源线之间串联连接。

反相器86由外部电源电压VddH驱动，接受CONNECT信号并输出其反相信号。

P沟道MOS晶体管82的栅极上被供给CONNECT信号，P沟道MOS晶体管83的栅极上经由反相器86被供给CONNECT信号的反相信号。

N沟道MOS晶体管84的栅极与P沟道MOS晶体管83的漏极连接，N沟道MOS晶体管85的栅极与P沟道MOS晶体管82的漏极连接。

N沟道MOS晶体管87连接在负电压Vneg电源线与接地电压Gnd之间，其栅极与P沟道MOS晶体管83的漏极连接。另外，N沟道MOS晶体管88连接在负电压Vneg的电源线与接地电压Gnd之间，其栅极与自己的漏极连接。

以下，就Vneg-Gnd直接电路67的动作进行说明。若从外部供给H电平的CONNECT信号，则P沟道MOS晶体管82不被激活而成为非导通状态。另外，P沟道MOS晶体管83经由反相器86被供给L电平的反相信号，因此被激活而成为导通状态。由于P沟道MOS晶体管83成为导通状态，N沟道MOS晶体管84的栅极上被供给外部电源电压VddH。这样，N沟道MOS晶体管84激活而成为导通状态。并且，由于N沟道MOS晶体管84成为导通状态，N沟道MOS晶体管85的栅极上被供给负电压Vneg。这样，N沟道MOS晶体管85不被激活而成为非导通状态。

由于P沟道MOS晶体管83处于导通状态，且N沟道MOS晶体管85处于非导通状态，P沟道MOS晶体管83的漏极上产生外部电源电压VddH，N沟道MOS晶体管87激活。因而，N沟道MOS晶体管87导通，负电压Vneg的电源线上被供给接地电压Gnd。另外，N沟道MOS晶体管88中栅极和源极的电压一致，因此不被激活而成为非导通状态。

另一方面，若从外部供给L电平的CONNECT信号，则P沟道MOS晶体管82被激活而成为导通状态。另外，P沟道MOS晶体管83经由反相器86被供给H电平的反相信号，因此不被激活而成为非导通状态。由于P沟道MOS晶体管82成为导通状态，N沟道MOS晶体管85的栅极上被供给外部电源电压VddH。这样，N沟道MOS晶体管85被激活而成为导通状态。并且，由于N沟道MOS晶体管85成为导通状态，N沟道MOS晶体管84的栅极上被供给负电压Vneg。这样，N沟道MOS晶体管84不被激活而成为非导通状态。

由于P沟道MOS晶体管83处于非导通状态，且N沟道MOS晶体管85处于导通状态，P沟道MOS晶体管83的漏极上产生负电压Vneg，N沟道MOS晶体管87不被激活。因而，N沟道MOS晶体管87成为非导通状态，负电压Vneg的电源线上不被供给接地电压Gnd。

如上所述，Vneg-Gnd直接电路67可响应从外部接受的CONNECT信号，将负电压Vneg与接地电压Gnd直接连接。

(内部电源发生电路)

如图15所示，作为用作内部电源的内部降压电压VddT、升压电压Vpp及负电压Vneg，分别供给外部电源电压VddL或者接地电压Gnd，需要截断内部电源发生电路10的输出线，即需要浮置。

参照图19，内部电源发生电路10由内部降压电压发生电路90、升压电压发生电路98、检测器电路99和Vneg激励电路100构成。内部降压电压发生电路90、升压电压发生电路98及Vneg激励电路100从待机电路9分别接受POWERCUT信号，并将输出电路浮置。

参照图20，内部降压电压发生电路90根据从基准电压发生电路7接受的基准电压VrefS，生成内部降压电压VddT。内部降压电压发生电路90由N沟道MOS晶体管91、92、95和P沟道MOS晶体管93、94、96、97构成。

N沟道MOS晶体管91与P沟道MOS晶体管93串联连接，其一端与外部电源电压VddH连接。另外，N沟道MOS晶体管92与P沟道MOS晶体管94串联连接，其一端与外部电源电压VddH连接。N沟道MOS晶体管95连接在接地电压Gnd与N沟道MOS晶体管91及92之间。

N沟道MOS晶体管91的栅极上被供给内部降压电压VddT，N沟道MOS晶体管92的栅极上被供给基准电压VrefS。另外，N沟道MOS晶体管95的栅极上被供给从基准电压发生电路7(图13)输出的偏压BIASL。

P沟道MOS晶体管93及94的栅极共同与P沟道MOS晶体管93的漏极连接。

P沟道MOS晶体管96与外部电源电压VddH连接。

P沟道MOS晶体管97与P沟道MOS晶体管96的源极和栅极连接，其栅极上被供给POWERCUT信号。

以下，就内部降压电压发生电路90的动作进行说明。N沟道MOS晶体管91、92及P沟道MOS晶体管93、94构成差动电路，将供给N沟道MOS晶体管91的栅极的内部降压电压VddT与供给N沟道MOS晶体管92的栅极的基准电压VrefS相比较，将与其电位差对应的电流供给P沟道MOS晶体管96的栅极。这样，P沟道MOS晶体管96按照供给栅极的电压改变漏极电阻，在内部降压电压VddT与基准电压Vref一致处达到平衡。即，内部降压电压发生电路90将从P沟道MOS晶体管96输出的内部降压电压VddT反馈，通过与基准电压VrefS进行比较，生成与基准电压Vref相等的内部降压电压VddT。

若内部电源发生电路90从待机电路9接受POWERCUT信号，则截断内部降压电压VddT输出而设为浮置。若P沟道MOS晶体管97接受L电平的POWERCUT信号，则被激活而成为导通状态。因而，P沟道MOS晶体管96的源极-栅极间电压Vgs大致成为零，因此P沟道MOS晶体管96不被激活而成为非导通状态。因此，若被供给L电平的POWEPCUT信号，则内部降压电压VddT被截断而成为浮置状态。

另一方面，若被供给H电平的POWERCUT信号，则P沟道MOS晶体管97不被激活，因此P沟道MOS晶体管96从外部电源电压VddH生成内部降压电压VddT并输出。

如上所述，内部降压电压发生电路90按照从外部接受的POWERCUT信号，输出内部降压电压VddT或者将内部降压电压VddT浮置。

参照图21，升压电压发生电路98根据从基准电压发生电路7(图13)接受的基准电压VrefP，生成升压电压Vpp。升压电压发生电路98在图20所示的内部降压电压发生电路90中，用N沟道MOS晶体管98取代了N沟道MOS晶体管92。

N沟道MOS晶体管98的栅极上被供给来自基准电压发生电路7的基准电压VrefP。

与内部降压电压发生电路90相同，升压电压发生电路98根据从外部接受的POWERCUT信号，输出升压电压Vpp或者将升压电压Vpp浮置。

其它方面与内部降压电压发生电路90相同，不重复其详细说明。

参照图22，负电压发生电路112接受从检测器电路99(图19)输出的H电平或者L电平的负电压检出信号VnegDet，仅在负电压检出信号VnegDet为H电平的期间不作激励动作，生成负电压。负电压发生电路112由时钟发生电路101、反相器102、103、105、电容元件104、106、P沟道MOS晶体管107、108、109、110和N沟道MOS晶体管111构成。

时钟发生电路101一接受H电平的负电压检出信号VnegDet，就生成具有预定周期的时钟信号CLK并加以输出。

反相器102及103串联连接，将从时钟发生电路101输出的时钟信号CLK放大后，供给电容元件104。

反相器105将从时钟发生电路101输出的时钟信号CLK反相并放大，然后供给电容元件106。

电容元件104连接在反相器103与P沟道MOS晶体管110之间。

电容元件106连接在反相器105与P沟道MOS晶体管109的栅极之间。

P沟道MOS晶体管107及108均在电容元件106的栅极与接地电压Gnd之间连接。P沟道MOS晶体管107的栅极与自己的漏极连接，P沟道MOS晶体管108的栅极与自己的漏极连接。

P沟道MOS晶体管110连接在电容元件104与负电压Vneg的输出节点之间。P沟道MOS晶体管110的栅极与P沟道MOS晶体管109的源极连接。

N沟道MOS晶体管111连接在时钟发生电路的输入节点与接地电压Gnd之间，其栅极上被供给POWERCUT信号。

在负电压发生电路112中，电容元件104及106根据时钟信号CLK，交互地重复导通或者截止，向接地电压Gnd抽出电荷。结果，从P沟道MOS晶体管110输出的电压成为负电压。检测器电路99控制输出H电平的负电压检出信号VnegDet的期间，使从P沟道MOS晶体管输出的负电压Vneg成为预定值。

而且，若负电压发生电路112从待机电路9(图13)接受POWERCUT信号，则将负电压检出信号VnegDet强制地设为L电平并浮置。若N沟道MOS晶体管111接受L电平的POWERCUT信号，则被激活而成为导通状态。因而，时钟发生电路101上被供给L电平，不生成时钟信号CLK。因而，若被供给L电平的POWERCUT信号，则负电压Vneg被截断而成为浮置状态。

另一方面，若被供给H电平的POWERCUT信号，则N沟道MOS晶体管111不被激活，因此时钟发生电路101生成时钟信号CLK，负电压Vneg被输出。

如上所述，负电压发生电路112按照从外部接受的POWERCUT信号输出负电压Vneg或者将负电压Vneg浮置。

(中间电压发生电路)

参照图23，中间电压发生电路8是源极跟随型的推挽电路，由P沟道MOS晶体管115、117、120、122、321、323、N沟道MOS晶体管116、118、119、121、320、322以及反相器123、124构成。

P沟道MOS晶体管115、N沟道MOS晶体管116、P沟道MOS晶体管117和N沟道MOS晶体管118在反相器124的输出与接地电压Gnd之间串联连接。这里，P沟道MOS晶体管115和N沟道MOS晶体管118起反馈电阻元件的作用，N沟道MOS晶体管116和P沟道MOS晶体管117起阈值晶体管的作用。这里，在P沟道MOS晶体管的场合，阈值晶体管的栅极与漏极为同电位。

反相器123、124连接成二级，将从待机电路9接受的POWERCUT信号放大到内部降压电压VddT的电平并输出。

N沟道MOS晶体管119和P沟道MOS晶体管120在内部降压电压VddT和接地电压Gnd之间串联连接，从连接点输出中间电压Vb1/Vcp。

P沟道MOS晶体管115和N沟道MOS晶体管118的栅极上被供给中间电压Vb1/Vcp。

N沟道MOS晶体管116的栅极与P沟道MOS晶体管115的漏极连接，且与N沟道MOS晶体管119的栅极连接。P沟道MOS晶体管117的栅极与N沟道MOS晶体管118的源极连接，且与P沟道MOS晶体管120的栅极连接。

N沟道MOS晶体管320和P沟道MOS晶体管321在P沟道MOS晶体管115与N沟道MOS晶体管116的连接点和N沟道MOS晶体管119的栅极之间并列地插入，构成传输门。

N沟道MOS晶体管322和P沟道MOS晶体管323在P沟道MOS晶体管117与N沟道MOS晶体管118的连接点和P沟道MOS晶体管120的栅极之间并列地插入，构成传输门。

N沟道MOS晶体管121连接在N沟道MOS晶体管119的栅极与接地电压Gnd之间，P沟道MOS晶体管122连接在P沟道MOS晶体管120与内部降压电压VddT之间。

P沟道MOS晶体管122和N沟道MOS晶体管320、322，经由反相器123、124被供给从待机电路9输出的POWERCUT信号，N沟道MOS晶体管121和P沟道MOS晶体管321、323的栅极上经由反相器123被供给POWERCUT信号的反相信号。

在中间电压发生电路8中从连接在内部降压电压VddT与接地电压Gnd之间的、N沟道MOS晶体管119和P沟道MOS晶体管120的连接节点，输出相当于内部降压电压VddT的1/2的中间电压Vb1/Vcp。P沟道MOS晶体管115和N沟道MOS晶体管118在栅极接受输出的中间电压Vb1/Vcp，产生从内部降压电压VddT流向接地电压Gnd的直通电流。

而且，若中间电压发生电路8从待机电路9接受POWERCUT信号，则截断中间电压Vb1/Vcp并加以浮置。反相器124一接受L电平的POWERCUT信号，就输出L电平(接地电压Gnd)，因此不会有直通电流流过。

N沟道MOS晶体管320、322经由反相器123、124接受H电平的信号而成为非导通状态。另外，P沟道MOS晶体管321、323经由反相器123接受H电平的信号而成为非导通状态。因而，若被供给L电平的POWERCUT信号，则中间电压Vb1/Vcp被截断并成为浮置状态。

而且，N沟道MOS晶体管121和P沟道MOS晶体管122激活，且P沟道MOS晶体管119的栅极上被供给接地电压Gnd，向N沟道MOS晶体管120的栅极供给内部降压电压VddT。

另一方面，若被供给H电平的POWERCUT信号，则N沟道MOS晶体管320、322和P沟道MOS晶体管321、323被激活而成为导通状态，因此中间电压发生电路8输出中间电压Vb1/Vcp。

如上所述，中间电压发生电路8根据从外部接受的POWERCUT信号，输出中间电压Vb1/Vcp或者将中间电压Vb1/Vcp浮置。

(基准电压发生电路)

如图15所示，在深度待机模式1中，基准电压发生电路7输出内部降压电压VddT作为基准电压VrefP及VrefS，并将基准电压VrefN浮置。另外，在深度待机模式2中，基准电压发生电路7将基准电压VrefP、VrefS及VrefN均浮置。

参照图24，基准电压发生电路7从恒流电路6接受恒流，并基于该恒流生成基准电压VrefP及VrefS。

恒流电路6由P沟道MOS晶体管133、125、126，N沟道MOS晶体管143、127、128，电阻129，以及反相器135构成。

P沟道MOS晶体管125和N沟道MOS晶体管127在外部电源电压VddH与接地电压Gnd之间串联连接。另外，电阻129、P沟道MOS晶体管126和N沟道MOS晶体管128在外部电源电压VddH和接地电压Gnd之间串联连接。

P沟道MOS晶体管125及126的栅极共同与P沟道MOS晶体管125的漏极连接，并且，从其连接点输出恒流ICONST。

N沟道MOS晶体管127及128的栅极互相连接，且共同与N沟道MOS晶体管128的漏极连接。而且从该连接点输出偏压BIASL。

恒流电路6形成电流镜电路，输出根据外部电源电压VddH和电阻129产生的恒流ICONST。

反相器135接受POWERCUT信号，并将其电平反相后输出ZPOWRERCUT信号。

P沟道MOS晶体管133中漏极与恒流ICONST连接，其栅极上被供给POWERCUT信号。另外，N沟道MOS晶体管143中漏极与偏压BIASL连接，其栅极上被供给ZPOWERCUT信号。

若POWERCUT信号为L电平，则P沟道MOS晶体管133的栅极上被供给L电平，N沟道MOS晶体管143的栅极上被供给H电平。因此，P沟道MOS晶体管133及N沟道MOS晶体管143分别被激活而成为导通状态。因而，P沟道MOS晶体管132及142的源极-栅极间的电压分别约为零，因此P沟道MOS晶体管132及142不被激活而成为非导通状态。因而，若被供给L电平的POWERCUT信号，基准电压VrefS及VrefP被截断并成为浮置状态。

另一方面，若POWERCUT信号为H电平，则P沟道MOS晶体管133的栅极上被供给H电平，N沟道MOS晶体管143的栅极上被供给L电平。因此，P沟道MOS晶体管133及N沟道MOS晶体管143均不被激活，因此P沟道MOS晶体管132及142分别输出基准电压VrefS及VrefP。

基准电压发生电路7从恒流电路6接受恒流ICONST，生成基准电压VrefS及VrefP。基准电压发生电路7由P沟道MOS晶体管130、131、132、134、140、141、142、144构成。

P沟道MOS晶体管130、131、132在外部电源电压VddH与接地电压Gnd之间串联连接。P沟道MOS晶体管130及131的栅极与接地电压Gnd连接，在P沟道MOS晶体管132的栅极上被供给从恒流电路6输出的恒流ICONST。P沟道MOS晶体管132生成对应于恒流ICONST的直通电流，从P沟道MOS晶体管132与P沟道MOS晶体管130的连接点，作为基准电压VrefS输出由P沟道MOS晶体管130及131产生的电压。

同样地，P沟道MOS晶体管140、141、142在外部电源电压VddH与接地电压Gnd之间串联连接。然后，P沟道MOS晶体管140及141的栅极与接地电压Gnd连接，P沟道MOS晶体管142的栅极上被供给从恒流电路6输出的恒流ICONST。P沟道MOS晶体管142生成对应于恒流ICONST的直通电流，从P沟道MOS晶体管142与P沟道MOS晶体管140的连接点，作为基准电压VrefP输出由P沟道MOS晶体管140及141产生的电压。

而且，基准电压发生电路7一旦从待机电路9(图13)接受POWERCUT信号，就截断基准电压VrefS及VrefP而将其浮置，而且，一旦从待机电路9接受CONNECT信号，就取代基准电压VrefS及VrefP而输出内部降压电压VddT。

另外，P沟道MOS晶体管134及144连接在内部降压电压VddT与各基准电压VrefS及VrefP的输出节点之间，其栅极上被供给CONNECT信号。

P沟道MOS晶体管134及144一旦接受L电平的CONNECT信号，就分别被激活而成为导通状态。因而，基准电压VrefS及VrefP的输出节点上被供给内部降压电压VddT。

另一方面，若被供给H电平的CONNECT信号，则P沟道MOS晶体管134及144不被激活，因此基准电压VrefS及VrefP的输出节点上不被供给内部降压电压VddT。

参照图25，基准电压VrefN发生电路由P沟道MOS晶体管146、147、148，N沟道MOS晶体管149，以及反相器145构成。

P沟道MOS晶体管148、146、147和N沟道MOS晶体管149在内部降压电压VddT与接地电压Gnd之间串联连接。P沟道MOS晶体管146及147的栅极与各漏极连接。而且，从P沟道MOS晶体管146与P沟道MOS晶体管147的连接点输出基准电压VrefN。

P沟道MOS晶体管148的栅极上经由反相器145被供给POWERCUT信号的反相信号，N沟道MOS晶体管149的栅极上经由2个反相器145被供给POWERCUT信号。

若从待机电路9接受L电平的POWERCUT信号，则P沟道MOS晶体管148不被激活而成为非导通状态。另外，N沟道MOS晶体管149经由2个反相器145接受H电平的信号，因此不被激活而成为非导通状态。因而，输出的基准电压VrefN被截断并成为浮置状态。

另一方面，若被供给H电平的POWERCUT信号，则P沟道MOS晶体管148和N沟道MOS晶体管149被激活而成为导通状态。因而作为基准电压VrefN输出内部降压电压VddT与接地电压Gnd的中间电压。

如上所述，基准电压VrefN发生电路根据从外部接受的POWERCUT信号，输出基准电压VrefN或者将基准电压VrefN浮置。

如上所述，待机电路9提供CONNECT信号及POWERCUT信号来实现深度待机模式1及2。

依据本发明的实施例5，通过停止从内部电源发生电路到负载的内部电源的供给，抑制内部电源发生电路中的耗电，且取代内部电源而预充电外部电源，从而具有缩短返回时间的深度待机模式1。因而，即使频繁地过渡到深度待机模式1，也能使对全体的处理速度的影响成为最小限，因此可同时实现低耗电化及处理速度的维持。

另外，依据本发明的实施例5，由于具有停止对负载的内部电源供给的深度待机模式2，可将电路全体的耗电局限在内部电源发生电路的掉电泄漏电流，可实现显著的低耗电化。

实施例6

实施例1～3中，就存储器宏模块中包含以外部电源电压驱动的部位和以内部电源驱动的部位的结构进行了说明，且实施例5中，对具有深度待机功能的结构进行说明。这些结构各自独立地发挥其效果，但也可同时实现。于是，在实施例6中，就在实施例1～3的任一种结构上附加实施例5中的深度待机功能的场合进行说明。

实施例1～3中，配置如图6所示的电平变换器21，实现电源电压不同的部位间的控制信号的交换。这里，若附加实施例5中的深度待机功能，则内部降压电压VddT在深度待机模式2中被浮置。这里，从深度待机模式2返回到待机模式时，内部降压电压VddT上升到规定的电压值的过程中，电平变换器21有误将H电平作为电平变换器21的输出而输出的危险。因此，最好设有抑制电平变换器21的误输出的电平变换电路。

参照图26，实施例6的电平变换电路150在图6所示的电平变换器21中，追加了N沟道MOS晶体管151。

N沟道MOS晶体管151与N沟道MOS晶体管46并联连接，其栅极上由待机电路9(图13)供给RESET信号。待机电路9从深度待机模式2返回到待机模式时，供给H电平的RESET信号。这样，N沟道MOS晶体管151在栅极上接受H电平的RESET信号而激活，成为导通状态。

由于N沟道MOS晶体管151成为导通状态，反相器50上被供给接地电压Gnd(L电平)，L电平的激活信号被强制地输出到数据总线14。

其它方面与图6所示的电平变换器21相同，不重复其详细说明。

如上所述，从深度待机模式2返回到待机模式时，可避免电平变换电路150导致的H电平的激活信号的误输出。

依据本发明的实施例6，除了实现实施例1～3中的存储器宏模块的稳定工作及耗电的抑制，还可实现实施例5的深度待机模式的低耗电化。因而，可实现更低耗电的半导体装置。

实施例7

在实施例5中就过渡到2个深度待机模式的结构作了说明。另一方面，在实施例7中就从深度待机模式更加高速返回的结构作说明。

参照图27，实施例7的基准电压发生电路330包含VrefS缓冲电路340和VrefP缓冲电路350。

VrefS缓冲电路340和VrefP缓冲电路350使驱动能力增大，分别将生成的基准电压VrefS及VrefP输出到电源激活模块。VrefS缓冲电路340和VrefP缓冲电路350分别从待机电路9(图13)接受返回信号Recover而提高放大增益，缩短从深度待机模式1及2到待机模式或者激活模式的返回时间。

还有，待机电路9仅在从深度待机模式返回到待机模式或者激活模式的预定期间，将返回信号Recover设为H电平。

VrefS缓冲电路340由缓冲电路346、N沟道MOS晶体管341、342、343、344和反相器345构成。

N沟道MOS晶体管341、342在接地电压Gnd与缓冲电路346之间串联连接。同样地，N沟道MOS晶体管343、344在接地电压Gnd与缓冲电路346之间串联连接。N沟道MOS晶体管341及343的栅极上被供给偏压BIASL。另外，N沟道MOS晶体管342的栅极上被供给经反相器345反相的返回信号Recover，N沟道MOS晶体管344的栅极上被供给返回信号Recover。

通过适当选定N沟道MOS晶体管341及343的尺寸(沟道宽度W与沟道长度L之比：W/L)，调整栅极上被供给同一偏压BIASL时产生的直通电流。在实施例7中，使N沟道MOS晶体管343的尺寸比N沟道MOS晶体管341大。因此，从N沟道MOS晶体管343供给的直通电流比从N沟道MOS晶体管341供给的直通电流大。

缓冲电路346经由N沟道MOS晶体管341、342或者N沟道MOS晶体管343、344，由外部电源电压VddH供给直通电流。缓冲电路346用根据该供给的直通电流的驱动能力来放大基准电压VrefS并输出。

以下，就VrefS缓冲电路340的动作进行说明。在深度待机模式、待机模式及激活模式中的任一模式中，待机电路将返回信号Recover维持在L电平。这样，N沟道MOS晶体管342的栅极上经由反相器345供给H电平的信号，因此激活而成为导通状态。因此，缓冲电路346通过从N沟道MOS晶体管341供给的直通电流来驱动。

另一方面，在从深度待机模式返回到待机模式或者激活模式的预定期间，待机电路9将返回信号Recover设为L电平。这样，P沟道MOS晶体管344的栅极上被供给H电平的信号而成为导通状态。因此，直通电流从N沟道MOS晶体管343供给到缓冲电路346。

如上所述，从N沟道MOS晶体管343供给的直通电流大于从N沟道MOS晶体管341供给的直通电流，因此缓冲电路346获得更多的驱动电流，使驱动能力增大。

因此，基准电压发生电路330能够在更短时间内使基准电压VrefS上升。另外，在深度待机模式1中，基准电压VrefS被预充电至内部降压电压VddT(1.5V)，但内部降压电压VddT随着温度变化很大(1.4～1.7V)，因此需要增大缓冲电路346的驱动能力。

另一方面，VrefP缓冲电路350由缓冲电路356、N沟道MOS晶体管351、352、353、354和反相器355构成。另外，VrefP缓冲电路350的动作与VrefS缓冲电路340相同，因此不重复其详细的说明。

依据本发明的实施例7，可在具有实施例5或者6中的深度待机功能的结构中，实现可在更短时间返回到待机模式或者激活模式的半导体装置。

实施例8

在实施例5中就具有通常的待机模式以外还具有深度待机模式1及2的情况进行了说明。另一方面，在实施例8中，就图15所示的待机模式中进一步抑制耗电的结构进行说明。

参照图28，实施例8的半导体装置包含电源待机模块155、电源激活模块158.1、158.2、158.3、...、158.N和存储器宏模块4.1、4.2、4.3、...、4.N。

一直以来，为兼得减少待机电流与激活时的检测器的高速应答效果，采用激活/待机切换型检测器，改变直通电流，但电源激活模块158.1、158.2、158.3、...、158.N在各待机模式中消耗同量的直通电流。因此，如图28所示，在包含许多存储器宏模块4.1、4.2、4.3、...、4.N的场合，待机模式中的耗费电流与电源激活模块的数量成比例地增加。因此，在实施例8中，尤其在变换效率低的负电压Vneg的发生电路上实现低耗电化。

因此，检测器控制电路156令电源激活模块158.1上流过通常的待机电流，供给稳定的负电压Vneg，同时对其它电源激活模块抑制待机电流，并中断负电压Vneg的供给，从而实现对全体耗电的抑制。

从电源激活模块158.1、158.2、158.3、...、158.N供给的负电压Vneg的电源线被共同连接，电源激活模块158.1向全部存储器宏模块4.1、4.2、4.3、...、4.N供给负电压Vneg。

电源待机模块155向各电源激活模块158.1、158.2、158.3、...、158.N输出基准电压VrefN及检测器控制信号DetCnt1或DetCnt1的反相信号即DetCnt2。然后，电源待机模块155包含基准电压发生电路7、检测器控制电路156和反相器157。

基准电压发生电路7生成基准电压VrefN，向各电源激活模块158.1、158.2、158.3、...、158.N输出。除此以外的方面与上述相同，因此不重复其详细的说明。

检测器控制电路156与激活及待机无关地、稳态地将L电平的检测器控制信号DetCnt1输出到电源激活模块158.1。

反相器157接受从检测器控制电路156输出的检测器控制信号DetCnt1，向电源激活模块158.2、158.3、...、158.N分别输出其电平反相的H电平的检测器控制信号DetCnt2。

电源激活模块158.1、158.2、158.3、...、158.N分别对应于各存储器宏模块4.1、4.2、4.3、...、4.N而配置，根据基准电压VrefN生成负电压Vneg并加以输出。

存储器宏模块4.1、4.2、4.3、...、4.N包含3个OR电路和触发电路(FF)。若存储器宏模块4.1、4.2、4.3、...、4.N成为激活状态，则将取分别输入各存储器宏模块4.1、4.2、4.3、...、4.N的指令(读(READ)、写(WRITE)、更新(REFRESH))之逻辑和的信号按时钟信号(CLK)的定时输入触发电路(FF)，将H电平的ACT输出到各电源模块158.1、158.2、...、158.N。另一方面，若存储器宏模块4.1、4.2、4.3、...、4.N成为待机状态，则将L电平的ACT信号输出到各电源模块158.1、158.2、...、158.N。

参照图29，电源激活模块158.1由检测器电路159.1和Vneg激励电路100构成。

检测器电路159.1基于基准电压VrefN，检出从Vneg激励电路100输出的负电压Vneg，并将检出结果作为负电压检出信号VnegDet输出到Vneg激励电路100。检测器电路159.1由P沟道MOS晶体管160、163、164、165、166、171、172、179，N沟道MOS晶体管161、162、176、177、370、371，反相器168、173、174、175、178、373、376，检测器167，OR电路170、372、375，以及AND电路374构成。

P沟道MOS晶体管160、N沟道MOS晶体管161、N沟道MOS晶体管162在升压电压Vpp与负电压Vneg之间串联连接。P沟道MOS晶体管160的栅极上被供给接受来自检测器控制电路156的检测器控制信号DetCnt1的OR电路170的输出。另外，N沟道MOS晶体管161及162的栅极分别与自己的漏极连接。而且，从N沟道MOS晶体管161与N沟道MOS晶体管162的连接点，输出升压电压Vpp与负电压Vneg的中间电压即负电压分割信号VnegDiv1。

P沟道MOS晶体管163、164在外部电源电压VddH与检测器167之间串联连接。同样地，P沟道MOS晶体管165、166在外部电源电压VddH与检测器167之间串联连接。同样地，P沟道MOS晶体管171、172在外部电源电压VddH与检测器电路167之间串联连接。P沟道MOS晶体管163及165的栅极上被供给恒流ICONST。另外，P沟道MOS晶体管164的栅极上被供给经反相器168反相的检测器控制信号DetCnt1，P沟道MOS晶体管166的栅极上被供给检测器控制信号DetCnt1。另外，P沟道MOS晶体管171的栅极上被供给基准电压VrefN，P沟道MOS晶体管172的栅极上被供给由反相器173反相的信ACTH。

通过适当选定P沟道MOS晶体管163及165的尺寸(沟道宽度W与沟道长度L之比：W/L)，调整栅极上被供给相同的恒流ICONST时产生的直通电流。作为实施例8中的一例，设P沟道MOS晶体管163的尺寸为P沟道MOS晶体管165的尺寸的1/8。通过设P沟道MOS晶体管171尺寸充分大于P沟道MOS晶体管165尺寸，可提高激活时响应性。

检测器167经由P沟道MOS晶体管163、164或者P沟道MOS晶体管165、166或者P沟道MOS晶体管171、172，从外部电源电压VddH被供给直通电流。然后，检测器167比较基准电压VrefN与负电压分割信号VnegDiv1或者VnegDiv2，根据其比较结果，将负电压检出信号VnegDet1切换到H电平或者L电平。

Vneg激励电路100根据从检测器电路159.1输出的负电压检出信号VnegDet进行激励动作，生成负电压Vneg。关于其它方面，已在上面描述而不重复其详细说明。

以下，就检测器电路159.1的动作进行说明。检测器控制电路156(图28)将检测器控制信号DetCnt1固定于L电平，因此在激活及待机的任一情况下，P沟道MOS晶体管160的栅极上被持续供给L电平的信号，因此P沟道MOS晶体管160维持导通状态。待机时N沟道MOS晶体管176导通，因此负电压分割信号VnegDiv1输出到检测器167。另外，P沟道MOS晶体管164上经由反相器168被供给H电平的信号，P沟道MOS晶体管166上被供给L电平的信号，因此P沟道MOS晶体管166激活而维持导通状态。因而，待机时的检测器167上从P沟道MOS晶体管165被供给直通电流i2。另外，在激活时，P沟道MOS晶体管179的栅极上被持续供给L电平的信号，因此维持导通状态。而且，由于N沟道MOS晶体管177导通，因此负电压分割信号VnegDiv2输出到检测167。P沟道MOS晶体管172的栅极成为L电平，因此P沟道MOS晶体管172激活而维持导通状态。因而，检测器167上被同时供给直通电流i2及i4这两个电流。

参照图30，电源激活模块158.2除输入的信号外等效于图29所示的电源激活模块150.1。

以下，就检测器电路159.2的动作进行说明。检测器控制电路156(图28)将检测器控制信号DetCnt2固定于H电平，因此在待机时，P沟道MOS晶体管160的栅极上被供给H电平的信号，P沟道MOS晶体管160成为非导通状态。因此，贯通P沟道MOS晶体管160的电流被截断，不输出负电压分割信号VnegDiv1。另外，P沟道MOS晶体管164上经由反相器168被供给L电平的信号，P沟道MOS晶体管166上被供给H电平的信号，因此P沟道MOS晶体管164激活而成为导通状态。因而，检测器167上从P沟道MOS晶体管163被供给直通电流i1。

一旦从待机模式返回到激活模式，ACTH成为H电平。这样，P沟道MOS晶体管179的栅极上被供给L电平的信号，P沟道MOS晶体管179激活而成为导通状态。因此，负电压分割信号VnegDiv2被输出到检测器167。另外，P沟道MOS晶体管164上经由反相器168被供给L电平的信号，P沟道MOS晶体管172上被供给L电平的信号，因此P沟道MOS晶体管164及172激活而成为导通状态。因而，检测器167上由P沟道MOS晶体管163及171供给直通电流i1及i4。

关于电源激活模块158.3、...、158.N，由于与电源激活模块158.2相同，不重复其详细说明。

这里，P沟道MOS晶体管163与P沟道MOS晶体管165的尺寸比为1/8，因此直通电流i1成为直通电流i2的1/8。

在各模式下的直通电流的发生及截断的状态如表1所示。

(表1)

	状态	直通电流i1	直通电流i2	直通电流i3	直通电流i4	直通电流i5
	状态	直通电流i1	直通电流i2	直通电流i3	直通电流i4	直通电流i5	检测器电路159.1	待机	×	○	○	×	×
激活	×	○	○	○	○			待机	×	○	○	×	×
激活	×	○	○	○	○	检测器电路159.2...、159.N		待机	○	×	×	×	×
激活	○	×	○	○	○			待机	○	×	×	×	×

○：电流发生 ×：电流截断

如上所述，在电源激活模块158.2、158.3、...、158.N中，通过抑制供给检测器167的电流来抑制耗电，另一方面，由于不完全截断直通电流，可高速进行从待机模式返回到激活模式时的上升。即，在完全截断直通电流时，检测器167的上升时间约为15nsec，不能实现高速上升，但通过向检测器167供给微小的直通电流，可实现充分高速的上升。

在待机模式中，检测器167不能接受负电压分割信号VnegDiv1及VnegDiv2，因此不能输出正常的负电压检出信号VnegDet1。因此，Vneg激励电路100的激励动作不能正常进行，与规定值相比，输出的负电压Vneg可能变动很大。因此在待机模式中，通过追加AND电路374、OR电路375及反相器376，将从检测器167输出的负电压检出信号VnegDet2强制地设成L电平，并停止Vneg激励电路100的激励动作。

反相器376的栅极上被供给检测器控制信号DetCnt2。若过渡到待机模式，则将ACTH设为L电平。这样，OR电路375的输出成为L电平，不管负电压检出信号VnegDet1的输出如何，AND电路374的输出即负电压检出信号VnegDet2成为L电平，Vneg激励电路100停止激励动作。

在实施例8中，待机模式下的电源激活模块158.1的耗电，如图29所示的一例，是为生成负电压分割信号VnegDiv而耗费的0.6μA和供给检测器167的0.8μA的合计即1.4μA。另一方面，在待机模式下电源激活模块158.2的耗电，如图30所示的一例，成为供给检测器167的0.1μA。

例如，在包含5个电源激活模块的半导体装置中，与传统的1.4μA×5＝7.0μA相比，本发明为1.4μA+0.1μA×4＝18μA，可显著抑制消耗电流。

还有，在上述说明中，例示了对于1个检测器电路供给与通常的待机状态相同的电流，对于其他的检测器电路抑制供给电流的结构，但也可采用对于2个以上的检测器电路供给与通常的待机状态相同的电流的结构。即，可根据检测器电路的负电压供给能力及存储器宏模块的耗电等，确定抑制供给电流的检测器电路的数量。

依据本发明的实施例8，在待机模式中，仅对将共同连接输出侧的多个检测器电路中预定数量的检测器电路供给与待机状态相同的电流，对于其它检测器电路抑制供给电流。因此，能够实现在待机模式下抑制耗电的半导体装置。

实施例9

实施例9中，就改善内部电源的温度依存性的结构进行说明。

图2所示内部电源发生电路10为生成对于称为过程变动、温度变化、外部电源电压变动及噪声的混入等扰动稳定的内部电源而构成。

但是，由于随着过程的微细化，供给电源电压低电压化，因此晶体管的阈值变动造成的影响变大。而且，随着温度保证范围变宽(-40～125℃)，晶体管阈值变动的影响越来越显著。

因此，通过使内部电源具有随着温度下降而内部电源电压上升的、所谓负温度特性，在晶体管的阈值增加的低温状态下，实现更加稳定的动作。

另外，如图5所示，构成读出放大器部15的N沟道MOS晶体管36.1及36.2向位线对BL、ZBL供给中间电压Vb1来均衡。N沟道MOS晶体管36.1的源极与被供给内部降压电压VddT的位线对BL连接，被供给升压电压Vpp的位均衡器线BLEQ与N沟道MOS晶体管36.1的栅极连接。因此，N沟道MOS晶体管36.1的栅极-源极间电压Vgs成为升压电压Vpp与内部降压电压VddT的电位差ΔV。

这里，若电位差ΔV因过程变动或温度变化等而变小，则N沟道MOS晶体管36.1不能充分地导通，产生位线对BL、ZBL的均衡不足。另一方面，若电位差ΔV变大，则起因于P沟道MOS晶体管35.2中的栅极-漏极间的电压的漏电流(GIDL：Gate Induced Drain Leakage)增加，存储器阵列16的更新特性恶化。

即，若升压电压Vpp与内部降压电压VddT的电位差ΔV变动，则动作变得不稳定、耗电也增大。因此，通过使升压电压Vpp与内部降压电压VddT的电位差ΔV一定，实现稳定工作化及低耗电化。

参照图31，实施例9的电源待机模块由恒流电路6和基准电压发生电路180构成。

由于恒流电路6与图24所示的恒流电路6相同，因此不重复其详细的说明。

基准电压发生电路180从恒流电路6接受恒流ICONST，生成基准电压VrefS及VrefP。基准电压发生电路180由P沟道MOS晶体管181、182、183、184、186、187、188、189、190、191构成。

还有，基准电压发生电路180各自独立地生成基准电压VrefS及VrefP。这是由于能够独立地调整各电路，从而提高电压调整的自由度，且提高电路全体的稳定性。

P沟道MOS晶体管181、182、183、184在外部电源电压VddH与接地电压Gnd之间串联连接。P沟道MOS晶体管181的栅极上被供给从恒流电路6输出的恒流ICONST，P沟道MOS晶体管182的栅极G1与接地电压Gnd连接，P沟道MOS晶体管183的栅极G2与自己的漏极D2连接，P沟道MOS晶体管184的栅极G3与接地电压Gnd即自己的漏极D3连接。

然后，产生对应于P沟道MOS晶体管181的尺寸(沟道宽度W与沟道长度L之比：W/L)的直通电流i，从P沟道MOS晶体管181与P沟道MOS晶体管182的连接点，作为基准电压VrefS输出在P沟道MOS晶体管182、183及184上产生的电压。

P沟道MOS晶体管182在源极S1与漏极D1之间产生一定的电阻值，起沟道电阻的功能。另一方面，P沟道MOS晶体管183及184在各源极S2与漏极D2之间及源极S3与漏极D3之间产生一定的电压降，起阈值晶体管的功能。另外，作为一例，P沟道MOS晶体管182由具有沟道宽度W＝6μm、沟道长度L＝4μm的多个(例如16个)晶体管串联连接而构成，P沟道MOS晶体管183、184分别具有沟道宽度W＝10μm、沟道长度L＝0.4μm。

还有，P沟道MOS晶体管的场合，沟道电阻晶体管的栅极为接地电压Gnd，源极及漏极的电压为电源电压与接地电压Gnd之间的电压。另外，阈值晶体管的栅极与漏极为同电位。

设P沟道MOS晶体管182的沟道电阻为Rc、P沟道MOS晶体管183及184的阈值为Vth，则有基准电压VrefS＝Rc×i+Vth。

还有，在实施例9中，P沟道MOS晶体管182相当于第一晶体管，P沟道MOS晶体管183及184相当于第二晶体管。

参照图32，虚线表示在低温下的特性，实线表示在高温下的特性。观察沟道电阻的区域可知，随着温度的上升漏极电流Ids减少。因此，P沟道MOS晶体管182的沟道电阻值随着温度上升而增加，在P沟道MOS晶体管182产生的电位差随着温度上升而增加。另一方面，观察阈值的区域可知，随着温度的上升漏极电流Ids增加。因此，P沟道MOS晶体管183及184的阈值随着温度下降而增加，在P沟道MOS晶体管183及184产生的电位差随着温度下降而增加。

因而，在P沟道MOS晶体管182的正温度特性与P沟道MOS晶体管183及184的负温度特性互相抵消的点上，基准电压VrefS不依赖温度变化而成为恒定。

参照图33，若沟道电阻分量占优势，则产生正温度特性，若阈值分量占优势，则产生负温度特性。因此，在传统的基准电压发生电路中，设计P沟道MOS晶体管182及184的尺寸等，使P沟道MOS晶体管182中沟道电阻值的增加导致的正温度特性与P沟道MOS晶体管184的阈值的增加导致的负温度特性互相抵消。

再参照图31，在实施例9中作为阈值晶体管配置P沟道MOS晶体管183，从而使阈值的增加导致的负温度特性占优势。即，基准电压发生电路7生成具有负温度特性的基准电压VrefS。

同样地，P沟道MOS晶体管186、187、188、189、190、191在外部电源电压VddH与接地电压Gnd之间串联连接。P沟道MOS晶体管186的栅极上被供给从恒流电路6输出的恒流ICONST，P沟道MOS晶体管187、188、190及191的栅极与接地电压Gnd连接，P沟道MOS晶体管189的栅极与自己的漏极连接。

P沟道MOS晶体管186产生对应于自己尺寸的直通电流，从P沟道MOS晶体管186与P沟道MOS晶体管187的连接点，输出在P沟道MOS晶体管187、188、189、190及191产生的电压作为基准电压VrefP。

P沟道MOS晶体管187及188起沟道电阻的作用，P沟道MOS晶体管189、190及191起阈值晶体管的作用。

P沟道MOS晶体管187、189及191分别与P沟道MOS晶体管182、183及184为同一尺寸。因而P沟道MOS晶体管187中的沟道电阻值的增加而导致的正温度特性与P沟道MOS晶体管182的相同，P沟道MOS晶体管189及191的阈值的增加而导致的负温度特性与P沟道MOS晶体管183及184的相同。即，生成基准电压VrefP的电路等效于在生成基准电压VrefS的电路上追加了P沟道MOS晶体管188及190的电路。

因而，与基准电压VrefS相比，基准电压VrefP上升了由P沟道MOS晶体管188及190产生的电位差。基准电压VrefP是用以生成升压电压Vpp的基准电压，基准电压VrefS是用以生成内部降压电压VddT的基准电压，因此基准电压VrefP与基准电压VrefS的电位差相当于升压电压Vpp与内部降压电压VddT的电位差ΔV。

因而，通过适当选定P沟道MOS晶体管188及190不管温度怎样变化，都能使升压电压Vpp与内部降压电压VddT的电位差ΔV一定。即，能够通过选定P沟道MOS晶体管188及190，来使P沟道MOS晶体管188的沟道电阻值的增加导致的正温度特性与P沟道MOS晶体管190的阈值的增加导致的负温度特性相抵消，使得电位差ΔV保持一定。

作为一例，若基准电压VrefP＝1.9V、VrefS＝1.5V，则只需电位差ΔV＝0.4。因此，选定P沟道MOS晶体管189及191各自分担电位差ΔV的1/2。P沟道MOS晶体管的阈值在沟道长度L成为100倍时，阈值上升约0.2V，因此选择P沟道MOS晶体管190使其沟道长度L成为P沟道MOS晶体管183及184的沟道长度L的约100倍。还有，设沟道宽度W相同。根据直通电流(例如，0.4μA)及分担的电位差0.2V，选择P沟道MOS晶体管188，使沟道电阻成为0.2V/0.4μA＝500kΩ。

而且，基准电压VrefP在具有负温度特性的基准电压VrefS上重叠了不具有温度特性的一定的电位差ΔV，因此基准电压VrefP与基准电压VrefS同样地具有负温度特性。

参照图34，由于各内部电源是根据具有负温度特性的基准电压而生成，同样地具有负温度特性，随着温度上升而其电压值下降。还有，负电压Vneg随着温度上升而其电压值的绝对值下降。

另外，通过适当选定P沟道MOS晶体管188及190，能够使升压电压VPP与内部降压电压VddT的电位差ΔV具有正温度特性或者负温度特性。

图35A表示电位差ΔV不具有温度特性的情况。

图35B表示电位差ΔV具有负温度特性的情况。

图35C表示电位差ΔV具有正温度特性的情况。

参照图35A，若选定P沟道MOS晶体管188及190，使得彼此的温度特性抵消，则电位差ΔV不具有温度特性，因此在内部降压电压VddT及升压电压Vpp上产生同一的负温度特性。

参照图35B，若使P沟道MOS晶体管190的尺寸大于P沟道MOS晶体管188，则阈值的变动导致的效果占优势，电位差ΔV具有负温度特性，因此与内部降压电压VddT相比，升压电压Vpp具有更大的负温度特性。

参照图35C，若使P沟道MOS晶体管188的尺寸大于P沟道MOS晶体管190，则沟道电阻导致的效果占优势，电位差ΔV具有正温度特性，因此与内部降压电压VddT相比，升压电压Vpp具有较小的负温度特性。

依据本发明的实施例9，内部电源发生电路生成具有负温度特性的内部电源，因此能够提供可补偿与电源电压相比影响更大的晶体管的阈值变动的内部电源。因而，尤其在晶体管的阈值增加的低温状态等中，能够实现稳定工作的半导体装置。

另外，依据本发明的实施例9，不管温度如何，内部电源发生电路都生成使电位差一定的升压电压及内部降压电压。因此，能够将连接在存储器单元的位线对之间的均衡晶体管稳定地驱动，且可抑制漏电流的增加。因而，能够实现达成稳定工作化及低耗电化的半导体装置。

实施例10

在实施例9中，就各自独立地生成2个基准电压的基准电压发生电路作了说明。另一方面，实施例10中，就用同一沟道电阻及阈值晶体管生成2个基准电压的情况进行说明。

参照图36，实施例10的电源待机模块由恒流电路6和基准电压发生电路196构成。

恒流电路6与图24所示的恒流电路6相同，不重复其详细说明。

基准电压发生电路196从恒流电路6接受恒流ICONST，生成基准电压VrefS及VrefP。基准电压发生电路196在图31所示的生成基准电压VrefS的电路中插入多晶硅电阻197。其它方面相同，不重复其详细说明。

多晶硅电阻197接受从P沟道MOS晶体管181供给的直通电流i，在基准电压VrefS上叠加按照其电阻值产生的电位差，并作为基准电压VrefP输出。即，多晶硅电阻197生成基准电压VrefP与基准电压VrefS的电位差ΔV。

这里，多晶硅电阻197随温度变化的电阻值的变动小。作为一例，不具有130nm代的钴硅化物层的N型多晶硅电阻在0℃约为61欧姆(每单位面积)，与此相比，在100℃约为63欧姆(每单位面积)。因而，可产生温度变化极小的电位差ΔV。

并且，与图31所示的实施例9的基准电压发生电路180中的基准电压VrefP的生成电路相比，采用多晶硅电阻197可减少占有面积，因此可使电路结构更加简化。另外，由于可将流过电路的直通电流i成为一半，可进一步抑制耗电。

依据本发明的实施例10，基准电压发生电路通过使共同的直通电流流过电阻元件及阈值晶体管，生成2个基准电压。因此，与分别独立地生成基准电压的场合相比，可进一步简化电路结构，并可减少其占有面积。另外，与直通电流分别流过独立的电路的场合相比，可减少直通电流。因此，可实现占有面积少且低耗电的半导体装置。

实施例11

在上述实施例9及实施例10中，就给予基准电压以温度特性使内部降压电压VddT及升压电压Vpp具有负温度特性的结构进行了说明。另一方面，实施例11中，就用生成的内部降压电压VddT生成负电压Vneg的结构进行说明。

参照图37，实施例11的内部电源发生电路包含检测器电路220和Vneg激励电路100。

由于Vneg激励电路100与实施例5相同，不重复其详细说明。

检测器电路220由P沟道MOS晶体管221、222、226、N沟道MOS晶体管223、224、225、228、229、230和缓冲电路227构成。

P沟道MOS晶体管228、229、230在内部降压电压VddT与基准电压之间串联连接，各栅极与自己的漏极连接。然后，P沟道MOS晶体管229与P沟道MOS晶体管230的连接点与缓冲电路227连接。即，P沟道MOS晶体管228、229、230向缓冲电路227提供内部降压电压VddT的1/3电压。

P沟道MOS晶体管226与外部电源电压VddH连接，其栅极上被供给恒流ICONST，将对应于恒流ICONST的电流供给缓冲电路227。

缓冲电路227接受将内部降压电压VddT分压到1/3后的电压，增大其电流容量并作为基准电压VrefN输出。

P沟道MOS晶体管221与N沟道MOS晶体管223、225在外部电源电压VddH与负电压Vneg之间串联连接。P沟道MOS晶体管222与N沟道MOS晶体管224在外部电源电压VddH与缓冲电路227之间串联连接。

P沟道MOS晶体管221及222的栅极与P沟道MOS晶体管221的漏极共同连接，N沟道MOS晶体管223及224的栅极与基准电压VrefS共同连接。N沟道MOS晶体管225的栅极与缓冲电路227的输出连接。

从P沟道MOS晶体管222与N沟道MOS晶体管224的连接点输出负电压检出信号VnegDet。

P沟道MOS晶体管221、222和N沟道MOS晶体管223、224、225构成电流镜电路，将与N沟道MOS晶体管225连接的负电压Vneg同供给N沟道MOS晶体管223及224的栅极的基准电压VrefS及从缓冲电路227供给的基准电压VrefN进行比较，并输出H电平或者L电平的负电压检出信号VnegDet。

即，检测器电路220输出负电压检出信号VnegDet，并控制激励电路100的激励动作，使得Vneg＝2×VrefN-VrefS。

这里，基准电压VrefN是将内部降压电压VddT分压到1/3而生成的，因此如实施例9及8中说明的那样，若令内部降压电压VddT具有负温度特性，则基准电压VrefN也具有负温度特性。另外，内部降压电压VddT根据具有负温度特性的基准电压VrefS而生成，因此同样地具有负温度特性。因而，检测器电路220中生成的基准电压VrefN具有负温度特性，而按照该基准电压VrefN生成的负电压Vneg也具有负温度特性。

而且，N沟道MOS晶体管223、224、225中的栅极-源极间电压Vgs可确保1V，因此能提高增益及响应性。

还有，在实施例11中，基准电压发生电路中无需生成基准电压VrefN。

依据本发明的实施例11，检测器电路从内部降压电压及升压电压生成用以控制负电压的基准电压，因此无需在基准电压生成电路上生成用以控制负电压的基准电压。因而，可简化基准电压生成电路的结构。

另外，依据本发明的实施例11，由于能够在各晶体管中确保1V的栅极-源极间电压，可提高各晶体管的增益及应答性，并可实现高速动作。

实施例12

在实施例11中就利用生成的内部降压电压VddT来生成负电压Vneg的结构作了说明。另一方面，实施例12中就利用生成的内部降压电压VddT及升压电压Vpp来生成负电压Vneg的另一结构作说明。

参照图38，实施例12的内部电源发生电路包含检测器电路240和Vneg激励电路100。

由于Vneg激励电路100与实施例5同样，不重复其详细说明。

检测器电路220由P沟道MOS晶体管241、242、N沟道MOS晶体管243、244和差动放大器245构成。

P沟道MOS晶体管241、242在内部降压电压VddT与接地电压Gnd之间串联连接，各自的栅极与自己的漏极连接。从P沟道MOS晶体管241与P沟道MOS晶体管242的连接点输出基准电压VrefN。即，P沟道MOS晶体管241及242将内部降压电压VddT与接地电压Gnd的中间电压作为基准电压VrefN加以输出。

N沟道MOS晶体管243、244在升压电压Vpp与接地电压Gnd之间串联连接，各自的栅极与自己的漏极连接。从N沟道MOS晶体管243与N沟道MOS晶体管244的连接点输出负电压分割信号VnegDiv。即，N沟道MOS晶体管243及244将升压电压Vpp与负电压Vneg的中间电压作为负电压分割信号VnegDiv加以输出。

差动放大器245放大负电压分割信号VnegDiv与基准电压VrefN的差，并将H电平或L电平的负电压检出信号VnegDet输出到激励电路100。

如上所述，检测器电路240以使升压电压Vpp与负电压Vneg的中间电压即负电压分割信号VnegDiv与从内部降压电压VddT生成的基准电压VrefN一致方式输出负电压检出信号VnegDet，因此负电压Vneg具有与升压电压Vpp和内部降压电压VddT的电位差的温度特性相等的温度特性。

参照图39，负电压Vneg的绝对值与升压电压Vpp和内部降压电压VddT的电位差一致。因此，即使在升压电压Vpp及内部降压电压VddT具有负温度特性，只要其电位差不依赖于温度而为ΔV1，负电压Vneg的绝对值也就不依赖于温度而成为ΔV1。

参照图40，如上所述，负电压Vneg的绝对值与升压电压Vpp和内部降压电压VddT的电位差一致。因此，例如若低温侧的升压电压Vpp和内部降压电压VddT的电位差为ΔV2、高温侧的升压电压Vpp和内部降压电压VddT的电位差为ΔV3(ΔV2＞ΔV3)，则负电压Vneg在低温侧其绝对值增加而具有负温度特性。

由于负电压Vneg具有负的特性，在如图5所示的存储器阵列中，可根据低温时的存储器单元的阈值的上升而增大供给写入数据线ZWDL的负电压的绝对值，具有能可靠进行L电平写入的优点。

由图31所示阈值晶体管和沟道电阻构成的基准电压电路一般的占有面积较大，且需要较多的时间调整温度特性。因此，检测器电路240采用可抑制占有面积、改善设计效率及实现高精度化的结构。

图41A表示P沟道MOS晶体管241、242的剖面结构。

图41B表示N沟道MOS晶体管243、244的剖面结构。

参照图41A，P沟道MOS晶体管241形成于在P型半导体衬底250上形成的N型阱区252内。另一方面，P沟道MOS晶体管242形成于在P型半导体衬底250上形成的N型阱区251内。

P沟道MOS晶体管241包含N型阱区252内形成的P型杂质区258、P型杂质区257和N型杂质区260，它们彼此隔着间隔而形成。P沟道MOS晶体管241包含在P型杂质区258与P型杂质区257之间的N型阱区252表面隔着栅绝缘膜(未图示)配置的栅电极259。

另外，P沟道MOS晶体管242包含N型阱区251内形成的P型杂质区253、P型杂质区254和N型杂质区256，它们彼此隔着间隔而形成。P沟道MOS晶体管242包含在P型杂质区253与P型杂质区254之间的N型阱区251表面隔着栅绝缘膜(未图示)配置的栅电极255。

N型阱区252经由N型杂质区260偏置到内部降压电压VddT。而P型杂质区258与内部降压电压VddT连接。

N型阱区251经由N型杂质区256偏置到基准电压VrefN。而P型杂质区253、254及栅电极259与基准电压VrefN连接。另外，P型杂质区253及栅电极255与接地电压Gnd连接。

参照图41B，N沟道MOS晶体管243形成于在P型半导体衬底262上隔着N型阱区263而形成的N型阱区275内。另一方面，N沟道MOS晶体管244形成于在P型半导体衬底262上隔着N型阱区263而形成的P型阱区276内。然后，P型阱区275与P型阱区276隔着形成于N型阱区263上的N型阱区265而配置，它们的两端分别配置形成于N型阱区263上的N型阱区266及264。

N沟道MOS晶体管243包含形成于P型阱区275内的N型杂质区273、N型杂质区272和P型杂质区271，它们彼此隔着间隔而形成。然后，N沟道MOS晶体管243包含在N型杂质区273与N型杂质区272之间的P型阱区275表面，隔着栅绝缘膜(未图示)而配置的栅电极274。

另外，N沟道MOS晶体管244包含形成于P型阱区276内的N型杂质区269、N型杂质区268和P型杂质区267，它们彼此隔着间隔而形成。N沟道MOS晶体管244包含在N型杂质区269与N型杂质区268之间的P型阱区276表面隔着栅绝缘膜(未图示)而配置的栅电极270。

P型阱区275经由P型杂质区271偏置到负电压分割信号VnegDiv。N型杂质区269、272、P型杂质区271及栅电极270与负电压分割信号VnegDiv连接。

P型阱区276经由P型杂质区267偏置到负电压Vneg。而N型杂质区268与负电压Vneg连接。

N型杂质区273及栅电极274与升压电压Vpp连接。

还有，参照图38，在接通电源后，内部降压电压VddT及升压电压Vpp就立即从接地电压Gnd按照预定的时间常数上升，但由于内部降压电压VddT与升压电压Vpp的电位差而检测器电路280可能会误动作。因此，Vneg激励电路100的激励动作过剩并产生存在负值更大的负电压Vneg的可能。即，由于负电压Vneg＝内部降压电压VddT-升压电压Vpp，因此若升压电压Vpp≥内部降压电压VddT+0.5V成立，则负电压Vneg会成为-0.5V以下，可能会产生误动作。因此，为了在任何情况下都能避免误动作，最好由内部电源发生电路控制内部电源的生成，使升压电压Vpp＜内部降压电压VddT+0.5V。

另外，在实施例12中，基准电压发生电路中无需生成基准电压VrefN。

依据本发明的实施例12，在生成基准电压的电路中，由于不需要占有面积大且温度特性的调整需要许多时间的沟道电阻和阈值晶体管，可抑制占有面积且改善设计效率及实现高精度化。

实施例13

在实施例12中说明的检测器电路中，基准电压VrefN根据内部降压电压VddT与升压电压Vpp之差而唯一地被确定。另一方面，在实施例13中，就将基准电压VrefN的电压电平设为可变、且自由度进一步提高的检测器电路进行说明。

参照图42，实施例13的内部电源发生电路包含检测器电路280和Vneg激励电路100。

Vneg激励电路100与实施例5相同，因此不重复其详细说明。

检测器电路240在图38所示的检测器电路240中，在基准电压VrefN的输出节点处插入电平变换电路281。

电平变换电路281接受P沟道MOS晶体管241及242中生成的基准电压VrefN，对其电压电平加上或减去预定的电位差后输出。

其它方面与检测器电路240相同，不重复其详细说明。

参照图43，电平变换电路281由P沟道MOS晶体管290、291、293、295、296、298和N沟道MOS晶体管292、294、297、299构成。

P沟道MOS晶体管290及295的尺寸彼此相同，各自与外部电源电压VddH连接。P沟道MOS晶体管290及295的栅极接受共同的恒流ICONST，并由外部电源电压VddH供给相同的电流。

P沟道MOS晶体管291和N沟道MOS晶体管292在P沟道MOS晶体管290和接地电压Gnd之间串联连接。另外，P沟道MOS晶体管293与N沟道MOS晶体管294在P沟道MOS晶体管290与接地电压Gnd之间串联连接。

P沟道MOS晶体管291的栅极上被供给基准电压VrefN，N沟道MOS晶体管292及294的栅极共同与N沟道MOS晶体管292的漏极连接。

P沟道MOS晶体管296和N沟道MOS晶体管297在P沟道MOS晶体管295与接地电压Gnd之间串联连接。另外，P沟道MOS晶体管298和N沟道MOS晶体管299在P沟道MOS晶体管295与接地电压Gnd之间串联连接。

P沟道MOS晶体管296的栅极与P沟道MOS晶体管293的栅极连接，且与P沟道MOS晶体管293的漏极连接。N沟道MOS晶体管297及299的栅极共同与N沟道MOS晶体管297的漏极连接。

P沟道MOS晶体管298的栅极与输出节点连接，且与P沟道MOS晶体管298的漏极连接。

P沟道MOS晶体管192、293、296、298均为同一尺寸。然后，P沟道MOS晶体管291、293和N沟道MOS晶体管292、294构成电流镜电路，P沟道MOS晶体管296、298和N沟道MOS晶体管297、299构成电流镜电路。

N沟道MOS晶体管292及299的沟道宽度W可变，可根据所要求的特性变更沟道宽度W。作为在实施例13中的一例，与N沟道MOS晶体管294的沟道宽度W相比，N沟道MOS晶体管292的沟道宽度W可在1～10倍的范围内变更。同样地，与N沟道MOS晶体管297的沟道宽度W相比，N沟道MOS晶体管299的沟道宽度W可在1～10倍范围内变更。

一般，若设晶体管的沟道宽度W比约为10倍，则输出电位约变化±0.1V。因此，通过变更N沟道MOS晶体管292及299的沟道宽度W，改变各电流镜电路的镜比。例如，若将N沟道MOS晶体管292的沟道宽度W设为N沟道MOS晶体管294的沟道宽度W的10倍，则对供给P沟道MOS晶体管291的栅极的电压上加0.1V后的电压施加到P沟道MOS晶体管296的栅极。另外，若将N沟道MOS晶体管299的沟道宽度W设为N沟道MOS晶体管297的沟道宽度W的10倍，则输出从供给P沟道MOS晶体管291的栅极的电压减去0.1V后的电压。

即，N沟道MOS晶体管292使输入的基准电压VrefN在0～0.1V的范围内增加，N沟道MOS晶体管299使输入的基准电压VrefN在0～0.1V的范围内减少。因而，电平变换电路281能够使输入的基准电压VrefN在±0.1V的范围内变化。

再参照图42，差动放大器245比较基准电压VrefN与负电压分割信号VnegDiv，但由于负电压分割信号VnegDiv＝(升压电压Vpp+负电压Vneg)/2，使基准电压VrefN在±0.1的范围内变化，就意味着使输出的负电压Vneg在±0.2V的范围内变化。

因而，在实施例13的内部电源发生电路中，能够在-0.5±0.2V的范围内输出负电压Vneg的最佳值。

依据本发明的实施例13，除了实施例12的效果以外，通过调整基准电压，能够生成期望的负电压。因而，可进一步提高自由度，并可实现对各式各样的电路的应用。

实施例14

在实施例9～13中，就使基准电压具有预定的1种温度特性地构成的情况作了说明。另一方面，在实施例14中，就使基准电压具有多个温度特性地构成的情况进行说明。

一般，通过生成具有负温度特性的内部电源，可改善电路的稳定工作及电压下限特性，但有时根据存储器的规格条件(工作速度、工作电压、耗电等)，要求不同的温度特性。另外，电源电路的设计中，需要高度的设计及模拟专业技术的累积。因此，确定最佳温度特性需要进行大规模SPICE模拟，会使设计期间加长。

因此，能够通过将电源构成为具有可切换的多个温度特性来应对各式各样的要求。

参照图44，实施例14的基准电压发生电路200由P沟道MOS晶体管201、202、203、204、205、206、207、208、209构成。

P沟道MOS晶体管201与外部电源电压VddH连接，供给与从恒流发生电路(图2，图13)供给栅极的恒流ICONST对应的直通电流。

P沟道MOS晶体管202与P沟道MOS晶体管201连接，其栅极与接地电压Gnd连接。P沟道MOS晶体管202起沟道电阻的作用，生成与其电阻值和直通电流对应的电位差。另外，从P沟道MOS晶体管202与P沟道MOS晶体管201的连接点输出基准电压VrefS或者VrefP(以下，将VrefP或者VrefS统称为Vref)。而且，P沟道MOS晶体管202的沟道长度L为可变，可根据所要求的特性变更沟道电阻。

P沟道MOS晶体管203、207、209共同与P沟道MOS晶体管202的漏极连接。而P沟道MOS晶体管203、207、209根据所要求的特性在栅极接受L电平的信号。

P沟道MOS晶体管204、206在P沟道MOS晶体管203与接地电压Gnd之间串联连接，P沟道MOS晶体管208在P沟道MOS晶体管207与接地电压Gnd之间串联连接。P沟道MOS晶体管204、206、208的源极分别与自己的漏极连接，起阈值晶体管的作用。

以下，就基准电压发生电路200的动作进行说明。P沟道MOS晶体管202具有沟道电阻的功能，因此具有正温度特性。另一方面，P沟道MOS晶体管204、206、208分别起阈值晶体管的作用，因此具有负温度特性。因而，可通过切换直通电流流过的通路来变更整体温度特性。

例如，当需要不具有温度特性的基准电压时，用户向P沟道MOS晶体管207的栅极供给L电平的信号。这样，从P沟道MOS晶体管201供给的直通电流通过P沟道MOS晶体管202、207及208。因此，基准电压发生电路200输出与P沟道MOS晶体管202及208对应的基准电压Vref。因而，若设直通电流为i、P沟道MOS晶体管202的沟道电阻为Rc、P沟道MOS晶体管204、206、208的阈值均为Vth，则基准电压Vref＝Rc×i+Vth。

这里，选定P沟道MOS晶体管202及208，使P沟道MOS晶体管202的正温度特性与P沟道MOS晶体管208的负温度特性互相抵消。这样，基准电压发生电路200输出不具有温度特性的基准电压Vref。

接着，当需要具有负温度特性的基准电压时，用户向P沟道MOS晶体管203的栅极供给L电平的信号。这样，从P沟道MOS晶体管201供给的直通电流通过P沟道MOS晶体管202、203、204及206。因此，基准电压发生电路200输出对应于P沟道MOS晶体管202、204、206的基准电压Vref。因而有：基准电压Vref＝Rc×i+2Vth。

这里，选定与P沟道MOS晶体管208相同的P沟道MOS晶体管204及206。这样，P沟道MOS晶体管204及206的正温度特性占优势，因此基准电压发生电路200输出具有正温度特性的基准电压Vref。

同样地，当需要具有正温度特性的基准电压时，用户向P沟道MOS晶体管209的栅极供给L电平的信号。这样，从P沟道MOS晶体管201供给的直通电流通过P沟道MOS晶体管202及209。因此，基准电压发生电路200输出对应于P沟道MOS晶体管202的基准电压Vref。因而有：基准电压Vref＝Rc×i。

这里，由于不存在具有正温度特性的阈值晶体管，基准电压发生电路200输出具有负温度特性的基准电压Vref。

例如，若选择具有负温度特性的基准电压，则在如图5所示的读出放大器中，根据配置在位线对BL、ZBL之间的晶体管在低温时的阈值上升，可提升供给栅极的升压电压Vpp，因此具有可确保容限的优点。

另外，若选择具有负温度特性的基准电压，则根据高温时的存储器单元的掉电泄漏电流的增加，可提升供给存储器单元的升压电压Vpp，因此具有可抑制更新循环的增加而导致过耗电发生的优点。

依据本发明的实施例14，能够选择各式各样的内部电源的温度特性，因此可根据所应用的电路的特性来获得需要的温度特性。因而，也可用于需要内部电源的任何电路。

实施例15

在实施例15中，就抑制了耗电的中间电压发生电路进行说明。

再次，参照图23，中间电压发生电路8产生流过反馈电阻元件即P沟道MOS晶体管115及N沟道MOS晶体管118和阈值晶体管即N沟道MOS晶体管116及P沟道MOS晶体管117的直通电流。P沟道MOS晶体管115及N沟道MOS晶体管118的栅极上被供给中间电压Vb1/Vcp而控制直通电流，但由于工艺变动、温度变化及电压变动，直通电流的变动较大。例如，在130nm代产品中，直通电流在0.1μA～10μA的范围内变动，其变动幅度约100倍。因此，产生过剩的直通电流，且有时不能抑制耗电。

参照图45，中间电压发生电路310由P沟道MOS晶体管311、312、314、318和N沟道MOS晶体管313、315、316、317构成。中间电压发生电路310的反馈电阻元件即P沟道MOS晶体管311和阈值晶体管即N沟道MOS晶体管313之间插入恒电阻元件即P沟道MOS晶体管312，且在反馈电阻元件即N沟道MOS晶体管316和阈值晶体管即P沟道MOS晶体管314之间插入恒电阻元件即N沟道MOS晶体管315。

P沟道MOS晶体管312的栅极与接地电压Gnd连接，N沟道MOS晶体管315的栅极与内部降压电压VddT连接。因此P沟道MOS晶体管312和N沟道MOS晶体管315形成恒定的沟道电阻，用作为恒电阻元件。

而且，在P沟道MOS晶体管312上，内部降压电压VddT与中间电压Vb1/Vcp的电位差，即中间电压Vb1/Vcp成为最大的施加电压，在N沟道MOS晶体管315上，中间电压Vb1/Vcp与接地电压Gnd的电位差，即中间电压Vb1/Vcp成为最大的施加电压。因此，直通电流被限制在根据P沟道MOS晶体管312和N沟道MOS晶体管315的恒电阻分量以及中间电压Vb1/Vcp确定的最大电流值。

因而，抑制过剩的直通电流的发生，并可实现低耗电。

依据本发明的实施例15，中间电压发生电路可将随工艺变动、温度变化及电压变动而变化的直通电流限制在预定的值。因而，可对于工艺变动、温度变化及电压变动等的扰动，抑制耗电的增加，并可实现低耗电化。

还有，在上述说明中，就设有恒流电路的半导体装置进行了说明，但并不特别限定于该结构。例如，也可为通过SIP(System In Package)接受其它芯片中生成的恒流等从外部供给恒流的结构。

还有，上述各实施例也可以适当组合的方式实现。

另外，在上述实施例中所示的外部电源电压VddH、VddL，内部降压电压VddT，升压电压Vpp，负电压Vneg，以及中间电压Vb1、Vcp的各电压值仅为例示。因此，只要外部电源电压VddH与外部电源电压VddL的电压值的大小关系、内部降压电压VddT与升压电压Vpp的电压值的大小关系、接地电压Gnd与负电源Vnpg的电压值的大小关系及各基准电压Vref、VrefP、VrefS、VrefN的电压值的大小关系相同，显然也可为其它电压值。

以上详细地说明了本发明，但这仅为例示，本发明并不限定于此，应当理解本发明的精神与范围由所附的权利要求书来规定。

Claims

1.一种半导体装置，其中设有：

将从装置外部供给的第一外部电压降压后提供内部降压电压的电源模块部；

基于输入的数据进行逻辑运算的逻辑电路部；以及

存储器宏模块，

所述存储器宏模块包含：

可保持用于所述逻辑电路部的数据的多个存储器单元矩阵状排列而成的存储器阵列；

包含读出与存储器单元连接的位线的数据的读出放大器的、被供给所述内部降压电压的第一负载电路；以及

包含可进行所述逻辑电路部与存储器单元之间的数据的输入/输出的数据输入/输出电路的、被供给低于所述第一外部电压的来自装置外部的第二外部电压的第二负载电路。

2.如权利要求1所述的半导体装置，其特征在于：

所述存储器宏模块还设有将所述第二外部电压电平的输入信号变换成所述内部降压电压电平的第一信号后输出的第一电平变换电路，

所述第一负载电路包含进行所述器阵列的任一行和列的选择的行列解码器。

3.如权利要求2所述的半导体装置，其特征在于：

所述存储器宏模块还设有将所述内部降压电压电平的输入信号变换成所述第二外部电压电平的第二信号后输出的第二电平变换电路，

所述第一电平变换电路作为所述输入信号接受供给所述存储器宏模块的、表示存储器阵列的行及列的地址的地址信号和指示所述存储器宏模块的动作的指令信号，并输出所述第一信号，

所述第一负载电路还包括接受所述第一信号，并向所述行列解码器和所述第二电平变换电路分别输出信号的控制电路，

所述第二负载电路包括在所述读出放大器与所述数据输入/输出电路之间连接的数据总线，

所述第二电平变换电路作为所述输入信号接受所述控制电路的输出信号，并将所述第二信号输出到所述数据总线。

4.如权利要求2所述的半导体装置，其特征在于：

所述存储器宏模块还设有将所述内部降压电压电平的输入信号变换成所述第二外部电压电平的第三信号后输出，并将所述第二外部电压电平的输入信号变换成所述内部降压电平的第四信号后输出的第三电平变换电路，

所述第一电平变换电路作为所述输入信号，接受供给所述存储器宏模块的、表示存储器阵列的行及列的地址的地址信号以及指示所述存储器宏模块的动作的指令信号，并输出所述第一信号，

所述第一负载电路还包括：

接受所述第一信号，并向所述行列解码器输出信号的控制电路，

在所述读出放大器与所述第三电平变换电路之间连接的数据总线，

所述第三电平变换电路将所述第三信号输出到所述数据输入/输出电路，并将所述第四信号输出到所述数据总线。

5.如权利要求2所述的半导体装置，其特征在于：

所述第一电平变换电路接受从所述电源模块部供给的所述内部降压电压而驱动，

所述电源模块部中设有待机电路，接受用以停止经由所述数据输入/输出电路的、与所述逻辑电路部之间的数据输入/输出并截断所述内部降压电压的供给的待机指示信号，并将所述内部降压电压的供给截断，

所述待机电路在截断所述内部降压电压的供给后再开始所述内部降压电压的供给时，抑制从所述第一电平变换电路的所述第一信号的输出，直到供给所述第五电平变换电路的所述内部降压电压返回到预定的电压值。

6.如权利要求2所述的半导体装置，其特征在于：

所述第二负载电路包括：

接受供给所述存储器宏模块的、表示存储器阵列的行及列的地址的地址信号与指示所述存储器宏模块的动作的指令信号作为输入信号，并向所述第一电平变换电路输出的控制电路；以及

在所述读出放大器与所述数据输入/输出电路之间连接的数据总线，

所述第一电平变换电路作为所述输入信号接受所述控制电路的输出信号，并将所述第一信号输出到所述行列解码器。

7.一种半导体装置，其中设有：

基于输入的数据进行逻辑运算的逻辑电路部；

存储器宏模块；以及

电源模块部，

所述存储器宏模块中包括：

从装置外部供给外部低电压的、可进行所述逻辑电路部与存储器单元之间的数据的输入/输出的数据输入/输出电路；

更新所述存储器单元的数据的更新电路；以及

接受使经由所述输入/输出电路的与所述逻辑电路部的数据输入/输出停止、并指示激活所述更新电路的第一待机指令信号，向所述更新电路输出激活信号的控制电路，

所述电源模块部包括：

将来自装置外部的比所述外部低电压高的电压即外部高电压降压后的内部降压电压向设于所述存储器宏模块的内部电源线供给的内部降压电压电路；以及

接受用以使经由所述输入/输出电路的与所述逻辑电路部的数据输入/输出停止并指示去激活所述更新电路的第二待机指示信号，使所述内部降压电压电路去激活，并向所述内部电源线供给所述外部低电压的待机电路。

8.如权利要求7所述的半导体装置，其特征在于：

所述待机电路接受用以使经由所述输入/输出电路的与所述逻辑电路部的数据输入/输出停止、指示去激活所述更新电路并截断对所述内部电源线的电压供给的第三待机指示信号，使所述内部降压电压电路被去激活，并截断对所述内部电源线的所述外部低电压和所述外部高电压的供给。

9.如权利要求7所述的半导体装置，其特征在于：

所述存储器宏模块还包括：

设于所述存储器阵列的各行的字线；

选择所述字线的字线驱动器；以及

构成所述存储器单元的、且其栅电极与所述字线连接的P沟道MOS晶体管，

所述电源模块部中设有：

发生比所述内部降压电压高的升压电压的升压电压发生电路，

发生比从装置外部供给的接地电压低的负电压的负电压发生电路，

所述待机电路中设有：

在被供给所述第一待机指令信号的第一待机模式时将所述升压电压供给所述字线驱动器，而在被供给所述第二待机指示信号的第二待机模式时将所述外部低电压供给所述字线驱动器的第一直接电路，

在所述第一待机模式时将所述负电压供给所述字线驱动器，而在所述第二待机模式时将接地电压供给所述字线驱动器的第二直接电路。

10.如权利要求9所述的半导体装置，其特征在于：

所述电源模块部还设有在所述第一待机模式时向所述负电源发生电路供给参考用的基准电压，且在所述第二待机模式时停止所述基准电压的供给的基准电压发生电路。

11.如权利要求10所述的半导体装置，其特征在于：

所述基准电压发生电路减少伴随温度上升而生成的所述基准电压的电压电平绝对值。

12.如权利要求7所述的半导体装置，其特征在于：

所述电源模块部还设有在被供给所述第二待机指令信号的第一待机模式时向所述负电源发生电路供给参考用的基准电压，且在被供给所述第三待机指示信号的第二待机模式时停止所述基准电压的供给的基准电压发生电路，

所述基准电压发生电路包含放大所述基准电压的缓冲电路，

所述待机电路在从所述第一和第二待机模式返回时，使所述缓冲电路的驱动能力增大。

13.如权利要求12所述的半导体装置，其特征在于：

14.一种半导体装置，其中设有：

生成基准电压的基准电压发生电路；

根据所述基准电压发生电路中生成的所述基准电压，各自从外部电压生成内部电压的多个内部电源发生电路；

分别对应于所述多个内部电源发生电路，并接受所述内部电压而驱动的多个存储器宏模块；以及

按照来自外部的指令，过渡到待机状态来抑制耗电的待机电路，

所述多个存储器宏模块各自包含：

可保持数据的多个存储器单元矩阵状排列而成的存储器阵列；以及

读出与存储器单元连接的位线的数据的读出放大器，

从所述多个内部电源发生电路输出的所述内部电压的布线被共同连接，

所述待机电路一旦过渡到所述待机模式，就抑制所述多个内部电源发生电路中预定数量的所述内部电源发生电路中的驱动电流。

15.如权利要求14所述的半导体装置，其特征在于：

所述待机电路抑制所述多个内部电源发生电路中的一个内部电源发生电路以外的其它内部电源发生电路中的驱动电流。

16.如权利要求14所述的半导体装置，其特征在于：

所述多个内部电源发生电路各自生成负电压的所述内部电压。

17.如权利要求14所述的半导体装置，其特征在于：

18.如权利要求17所述的半导体装置，其特征在于：

还设有生成恒流的恒流电路，

所述基准电压发生电路包含：

其栅极上被供给接地电压的、在源极与漏极之间产生预定电阻值的第一晶体管；以及

其栅极及漏极上被供给共同电压的、在源极与漏极之间产生预定电压降的第二晶体管，

所述基准电压发生电路通过使所述恒流流过串联连接的所述第一和第二晶体管，生成所述基准电压。

19.一种半导体装置，其中设有：

将来自装置外部的外部电压降压后供给内部降压电压的电源模块部；

基于输入的数据进行逻辑运算的逻辑电路部；以及

包含可保持数据的多个存储器单元矩阵状排列而成的存储器阵列和读出与存储器单元连接的位线的数据的读出放大器的存储器宏模块，

所述电源模块包含：

为供给所述内部降压电压而供给参考用的第一基准电压的基准电压发生电路；

接受正电压的所述外部电压来生成负电压的内部电压的激励电路；以及

控制所述激励电路的检测器电路，

所述检测器电路利用将所述内部降压电压按预定的比率分配的电压及所述第一基准电压，生成所述负电压生成用的参考的第二基准电压，并比较所述第二基准电压与由所述激励电路输出的所述负电压，生成控制所述激励电路的控制信号。

20.一种半导体装置，其中设有：

将来自装置外部的外部电压降压后供给多个内部电压的电源模块部；

基于输入的数据进行逻辑运算的逻辑电路部；以及

包含可保持数据的多个存储器单元以矩阵状排列而成的存储器阵列和读出与存储器单元连接的位线的数据的读出放大器的存储器宏模块，

所述电源模块包含：

将所述外部电压降压而生成第一和第二内部电压的内部降压电压电路；

接受正电压的所述外部电压而生成负电压的内部电压的激励电路；以及

控制所述激励电路的检测器电路，

所述第二内部电压具有所述第一内部电压与所述外部电压之间的电压值，

所述检测器电路比较由所述第一内部电压和接地电压生成的第一中间电压和由所述第二内部电压与所述激励电路输出的负电压生成的第二中间电压，生成控制所述激励电路的控制信号。

21.如权利要求20所述的半导体装置，其特征在于：

所述检测器电路包含调整所述第一中间电压的电压值的电平变换电路。