CN1574090A - 可控制电源线与/或接地线的电位电平的半导体存储装置 - Google Patents

可控制电源线与/或接地线的电位电平的半导体存储装置 Download PDF

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Abstract

通过将电平控制信号(/CS[0]、/CS[1])共同设于H电平并将电源线(VM[0]、VM[1])的电位共同设为低于电源电位(VDD)，能够大幅度减少存储单元阵列(110A)的等待时和写入动作时的栅漏电流。并且，通过将电平控制信号(/CS[0]、/CS[1])分别设定于L电平、H电平并只将电源线(VM[1])的电位设为低于电源电位(VDD)，能够减少存储单元阵列(110A)读出动作时的电力消耗。

Description

可控制电源线与/或接地线的电位电平的半导体存储装置
技术领域
本发明涉及半导体存储装置，具体涉及能够不执行刷新动作的保持存储数据的半导体存储装置。
背景技术
半导体存储装置，特别是SRAM(StaticRandomAccessMemory：静态随机存取存储器)，例如通过控制构成存储单元的晶体管的源极电位，抑制流过源漏间的漏电流，可以实现电力消耗的降低。
特开平9-73784号公报所记载的传统的半导体存储装置(半导体装置)，在工作时将源极电位设定得和衬底电位相等来维持读出速度，等待时将源极的绝对电位设定得高于衬底电位来减少漏电流。然而，特开平9-73784号公报所记载传统的半导体存储装置，具有降低等待时的漏电流的效果，但是为了减少工作时的漏电流，不能期待降低工作时的电力消耗。
半导体存储装置工作时的电力消耗，一般是位线等的充放电电流导致的电力消耗与漏电流导致的电力消耗之和。迄今为止，位线等的充放电电流导致的电力消耗占大半，不过随着半导体存储装置的高速化而阈值设定得很低时，工作时的漏电流导致的电力消耗也成了不可忽视的部分。
特开2002-288984号公报所记载的传统的半导体存储装置(半导体集成电路)，在读出动作中将选中的存储单元行的源极电位设定得等于衬底电位，而将非选中存储单元行的源极绝对电位设定得高于衬底电位，从而降低漏电流。特开2002-288984号公报所记载的传统的半导体存储装置，即使在工作时也能抑制选中的存储单元以外的存储单元的漏电流。例如，构成512行、512列的存储单元阵列的半导体存储装置中，一行中有512个选中的存储单元，因此总体的漏电流的增加部分的1/512被抑制。
在上述技术文献所记载的传统的半导体存储装置中，通过控制源极电位来抑制流过源漏间的漏电流，可以实现降低电力消耗的目的。但是，在这些半导体存储装置中，不能使作为工作时电力消耗的主要因素之一的位线等的充放电电流导致的电力消耗降低。
并且，上述技术文献所记载的传统的半导体存储装置中，只公开了由6个晶体管构成的单端口存储单元，没有涉及设有读出专用位线的多端口存储单元示例中的电力消耗降低的问题。
另外，上述技术文献所记载的传统的半导体存储装置中，只考虑的了截止的晶体管中的源漏间漏电流，没有对伴随栅绝缘膜的薄膜化而变得显著的栅漏电流的影响采取对策。
发明内容
本发明的目的在于提供这样的半导体存储装置，该装置能够使因位线等的充放电电流导致的电力消耗降低，并使非选中列上的存储单元的栅漏电流导致的电力消耗降低。
本发明一个方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含：保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有：共同与对应于所述多个存储单元的各列配置的电源线连接的第一与第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上。
本发明另一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含：保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有：连接于对应于多个存储单元各自的列配置的第一电源线的第一倒相器电路，以及连接于对应于多个存储单元各自的列配置的第二电源线的第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将第二电源线的电位电平每列控制在电源电位或低于电源电位的预定的电位电平上。
本发明又一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含：保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有：按照每列设定的电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在预定的电位电平上工作的第二倒相器电路。
本发明又一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含：保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有：按照每列设定的电平控制信号和每行设定的第二电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及在预定的电位电平上工作的第二倒相器电路。
本发明又一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元分别设置的多条写入字线。多个存储单元中的各存储单元包含：保持数据的数据存储部，向数据存储部写入数据的数据写入部，以及设有从数据存储部读出数据的读出位线的数据读出部。数据存储部中有：共同与对应于多个存储单元的各列配置的接地线连接的第一与第二倒相器电路。并且，还设有接地线电平控制电路，该电路按照每列设定的电平控制信号，将接地线的电位电平控制在接地电位或高于接地电位的预定的电位电平上。
本发明又一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各存储单元配置的多条字线，以及对应于多个存储单元中的各存储单元配置的多对位线。多个存储单元中的各存储单元包含：保持数据的数据存储部，以及向数据存储部写入/读出数据的数据写入/读出部。数据存储部中有：共同与对应于所述多个存储单元的各列配置的电源线连接的第一与第二倒相器电路。并且，还设有电源线电平控制电路，该电路按照每列设定的电平控制信号，将电源线的电位电平每列地控制在电源电位或低于电源电位的预定的电位电平上。
本发明又一方面的半导体存储装置中设有：行列状配置的多个存储单元，对应于多个存储单元中的各行配置的多条字线，以及对应于多个存储单元中的各列配置的多对位线。多个存储单元中的各存储单元包含：保持数据的数据存储部，以及向数据存储部写入/读出数据的数据写入/读出部。数据存储部中有：共同与对应于所述多个存储单元的各列配置的接地线连接的第一与第二倒相器电路。并且，还设有接地线电平控制电路，该电路按照每列设定的电平控制信号，将接地线的电位电平每列地控制在接地电位或高于接地电位的预定的电位电平上。
依据本发明，能够降低位线等的充放电电流导致的电力消耗，同时能减少非选中列上的存储单元的栅漏电流导致的电力消耗。
本发明上述的和其他的目的、特征、形态与优点，通过以下结合附图对本发明的作的详细说明当能得以清晰了解。
附图说明
图1是表示本发明实施例的半导体存储装置100的概略结构的框图。
图2是表示本发明实施例1的存储单元阵列110A及其周边电路结构的电路图。
图3是表示本发明实施例1的存储单元1A的具体电路结构的电路图。
图4是说明本发明实施例1的存储单元1A的写入端口2000A中的写入动作的时间图。
图5是说明本发明实施例1的存储单元1A的读出端口3000A中的读出动作的时间图。
图6是表示MOS晶体管中的栅漏电流和栅电压之间的关系之一例的曲线图。
图7是表示实施例1的存储单元阵列110A中的读出字线RWL[0]和读出位线RBL[0]、RBL[1]的电位变化的示图。
图8是表示实施例1的存储单元阵列110A中的电源线VM[0]、VM[1]的电位变化的示图。
图9是表示本发明实施例2的存储单元阵列110B及其周边电路结构的电路图。
图10是表示本发明实施例2的存储单元1B的具体电路结构的电路图。
图11是表示本发明实施例3的存储单元阵列110C的电路结构的电路图。
图12是表示本发明实施例3的存储单元1C的具体电路结构的电路图。
图13是表示本发明实施例4的存储单元阵列110D的电路结构的电路图。
图14是表示本发明实施例4的存储单元1D的具体电路结构的电路图。
图15是表示本发明实施例5的存储单元阵列110E及其周边电路结构的电路图。
图16是表示作为接地线电平控制电路30E之一例的接地线电平控制电路30E-1的电路结构的电路图。
图17是表示作为接地线电平控制电路30E之另一例的接地线电平控制电路30E-2的电路结构的电路图。
图18是表示本发明实施例5的存储单元1E的具体电路结构的电路图。
图19是表示实施例5的存储单元阵列110E中的读出字线RWL[0]和读出位线RBL[0]、RBL[1]的电位变化的示图。
图20是表示实施例5的存储单元阵列110E中的接地线GM[0]、GM[1]的电位变化的示图。
图21是表示本发明实施例6的存储单元阵列110F及其周边电路结构的电路图。
图22是表示本发明实施例6的存储单元1F的具体电路结构的电路图。
图23是表示实施例6的存储单元阵列110F中的接地线GG[0]、GG[1]的电位变化的示图。
图24是表示本发明实施例7的存储单元阵列110G及其周边电路结构的电路图。
图25是表示本发明实施例7的存储单元1G的具体电路结构的电路图。
图26是表示实施例7的存储单元阵列110G中的字线WL[0]、位线对BL[0]、/BL[0]和位线对BL[1]、/BL[1]的电位变化的示图。
图27是表示实施例7的存储单元阵列110G中的电源线VM[0]、VM[1]和接地线GG[0]、GG[1]的电位变化的示图。
图28是表示本发明实施例8的电源线电平控制电路20的电路结构的电路图。
图29是表示本发明实施例8的电源线电平切换电路200的具体电路结构的电路图。
图30是说明本发明实施例8的电源线电平切换电路200的动作的示图。
图31是表示本发明实施例9的接地线电平控制电路30的电路结构的电路图。
图32是表示本发明实施例9的接地线电平切换电路300的具体电路结构的电路图。
图33是说明本发明实施例9的接地线电平切换电路300的动作的示图。
图34是表示本发明实施例10的设定信号控制电路500的电路结构的电路图。
图35A、35B、35C、35D分别是说明本发明实施例10的设定信号控制电路500的动作的动作波形图。
具体实施方式
以下，参照附图就本发明的实施方式进行详细说明。图中相同或相当的部分用同一符号表示，其说明不再重复。
图1是表示本发明实施例的半导体存储装置100的概略结构的框图。
半导体存储装置100是能够不执行刷新动作而保持存储数据的静态型的存储器件(例如SRAM)。
如图1所示，半导体存储装置100设有：接受行地址信号RAO～RAi(i：自然数)的行地址端子102；接受列地址信号CAO～CAj(j：自然数)的列地址端子103；接受读出/写入控制信号/W、片选信号/CS、输出使能信号/OE等控制信号的控制信号端子104；接受输入数据D的数据输入端子105；以及输出数据Q的数据输出端子106。再有，信号前的「/」表示该信号的反相信号。
半导体存储装置100还设有：包含行列状配置的多个存储单元的存储单元阵列110；将行地址信号RAO～RAi解码并执行存储单元行选择的行解码器120；将列地址信号CAO～CAj解码并执行存储单元列选择的列解码器130；响应控制信号并控制半导体存储装置100的内部动作的控制电路140；以及在数据I/O线160和数据输入端子105和数据输出端子106之间进行数据的输入输出的数据输入输出电路150。
列解码器130包含：将分别对应于存储单元列设置的位线群BLs中的1条和数据I/O线160相连接的列选择电路等。数据输入输出电路150包含经由数据I/O线160将输入数据D写入存储单元阵列110的写入驱动器、将传送到数据I/O线160的读出数据放大的放大器电路等。以下，就实施例1～7中的存储单元阵列110及其周边电路或存储单元阵列110按每个实施例进行详细说明。
[实施例1]
图2是表示本发明实施例1的存储单元阵列110A及其周边电路结构的电路图。作为一个示例，图2所示的实施例1的存储单元阵列110A具有2行2列的存储单元阵列结构。
如图2所示，实施例1的存储单元阵列110A包含：行列状配置的存储单元1A-0，1A-1、1A-2、1A-3；行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线WWLA[0]、WWLB[0]分别连接于存储单元1A-0、1A-1，写入字线WWLA[1]、WWLB[1]分别连接于存储单元1A-2、1A-3。如此，实施例1的存储单元阵列110A中，尽管是同一行的存储单元，对于各存储单元也被一条一条地分配写入字线。由此，能够只将数据写入由多个列构成的存储单元的某个特定列的存储单元。
读出字线RWL[0]共同连接于存储单元1A-0、1A-1，读出字线RWL[1]共同连接于存储单元1A-2、1A-3。写入位线WBL[0]共同连接于存储单元1A-0、1A-2，写入位线WBL[1]共同连接于存储单元1A-1、1A-3。读出位线RBL[0]共同连接于存储单元1A-0、1A-2，读出位线RBL[1]共同连接于存储单元1A-1、1A-3。
实施例1的存储单元阵列110A经由电源线VM[0]、VM[1]连接于电源线电平控制电路20A。电源线VM[0]共同连接于存储单元1A-0、1A-2。电源线VM[1]共同连接于存储单元1A-1、1A-3。
电源线电平控制电路20A包含：连接于电源线VM[0]的P沟道MOS晶体管21A、22A；以及连接于电源线VM[1]的P沟道MOS晶体管23A、24A。P沟道MOS晶体管21A二极管连接于电源线VM[0]。P沟道MOS晶体管23A二极管连接于电源线VM[1]。
P沟道MOS晶体管21A～24A的源极均被供给电源电位VDD。P沟道MOS晶体管22A、24A的各栅极分别接受电平控制信号/CS[0]、/CS[1]。
电源线电平控制电路20A在电平控制信号/CS[0]为L电平时将电源线VM[0]的电位电平设于电源电位VDD，在电平控制信号/CS[0]为H电平时将电源线VM[0]的电位电平设于VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。同样地，电平控制信号/CS[1]为L电平时将电源线VM[1]的电位电平设于电源电位VDD，电平控制信号/CS[1]为H电平时将电源线VM[1]的电位电平设于VDD-Vtp。
接着，就代表存储单元1A-0、1A-1、1A-2、1A-3的存储单元1A的具体电路结构进行说明。但是，存储单元1A被认为包含写入字线、读出位线等控制线。
图3是表示本发明实施例1的存储单元1A的具体电路结构的电路图。
图3所示的实施例1的存储单元1A具有双端口存储单元结构，作为多端口的一个示例。存储单元1A中设有数据存储部1000A、写入端口2000A和读出端口3000A。
数据存储部1000A包含倒相器2A、3A。倒相器2A中有：在电源线VM和存储节点N1之间连接的P沟道MOS晶体管11；以及在存储节点N1和接地线GND之间连接的N沟道MOS晶体管12。倒相器3A中有：在电源线VM和存储节点N2之间连接的P沟道MOS晶体管13；以及在存储节点N2和接地线GND之间连接的N沟道MOS晶体管14。
P沟道MOS晶体管11和N沟道MOS晶体管12的栅极共同连接于存储节点N2。P沟道MOS晶体管13和N沟道MOS晶体管14的栅极共同连接于存储节点N1。
写入端口2000A包含N沟道MOS晶体管4、写入字线WWL和写入位线WBL。N沟道MOS晶体管4的源极连接于存储节点N1，栅极连接于写入字线WWL，漏极连接于写入位线WBL。
读出端口3000A包含N沟道MOS晶体管5、6、读出字线RWL和读出位线RBL。N沟道MOS晶体管5的源极连接于接地线GND，栅极连接于存储节点N2，漏极连接于N沟道MOS晶体管6的源极。N沟道MOS晶体管6的源极连接于N沟道MOS晶体管5的漏极，栅极连接于读出字线RWL，漏极连接于读出位线RBL。
如上所述，实施例1的存储单元1A中，由于具有包括写入端口2000A和读出端口3000A的双端口存储单元结构，读出位线RBL和存储节点N1、N2之间没有电气连接。因此，能够防止读出动作时的存储数据的破坏，进行稳定的读出动作。
以下，参照图4、5就存储单元1A的具体电路动作进行详细说明。
图4是说明本发明实施例1的存储单元1A的写入端口2000A中的写入动作的时间图。
首先，写入动作前，在给存储节点N1写入H电平(逻辑高电平)时驱动电路(未作图示)将写入位线WBL驱动到H电平上，在写入L电平(逻辑低电平)时将写入位线WBL驱动到L电平。
在时刻t1写入字线WWL从L电平上升至H电平写入动作开始；图3的N沟道MOS晶体管4(存取晶体管)导通，写入位线WBL和存储节点N1电气连接。
此时，由于写入位线WBL被强力驱动，存储节点N1与保持数据的状态无关地变化到写入位线WBL的电平。存储节点N2变化到与存储节点N1相反的电平。如图4所示，由于写入位线WBL被暂时驱动至L电平，存储节点N1、N2在时刻t1分别成为L电平、H电平。
在时刻t2写入字线WWL从H电平下降到L电平时，图3的N沟道MOS晶体管4(存取晶体管)截止，写入位线WBL和存储节点N1电气上分离。
写入位线WBL和存储节点N1电气上分离后，存储节点N1、N2分别稳定于引入的电平上。结果，存储节点N1、N2保持各自的数据，写入动作结束。
图5是说明本发明实施例1的存储单元1A的读出端口3000A中读出动作的时间图。
首先，在读出动作前，由预充电电路(未作图示)预先将读出位线RBL预充电至H电平。以下，就存储节点N1、N2分别为L电平、H电平的情况进行说明。
在时刻t1读出字线RWL从L电平上升至H电平读出动作开始时，图3的N沟道MOS晶体管6导通，存储节点N2也为H电平，因此，读出位线RBL和接地线GND电气连接。其结果，读出位线RBL成为L电平，存储节点N2的反相电平即L电平被读出。
在时刻t2读出字线RWL从H电平下降至L电平时，图3的N沟道MOS晶体管6截止，读出位线RBL和接地线GND电气上分离。
在时刻t3，为了进行下一读出动作，读出位线RBL再次被预充电至H电平，结束读出动作。
再有，存储节点N1、N2分别为H电平、L电平时，即使读出字线RWL从L电平上升至H电平，由于存储节点N2为L电平，读出位线RBL和接地线GND不电气连接。因此，读出位线RBL仍为H电平，存储节点N2的反相电平即H电平被读出。
接着，就图2中说明电路结构的存储单元阵列110A的动作进行详细说明。
首先，就写入与读出均不进行的等待时的存储单元阵列110A的动作进行说明。
参照图2，等待时的存储单元阵列110A中，写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]全部成为L电平。也就是，存储单元1A-0、1A-1、1A-2、1A-3在等待时均成为未被选择的状态。
在这样等待时，电平控制信号/CS[0]、/CS[1]同设于H电平。
通过将电平控制信号/CS[0]、/CS[1]共同设于H电平，P沟道MOS晶体管22A、24A均成为截止状态。受此影响，栅漏电流流入存储单元1A-0、1A-1，1A-2、1A-3内的MOS晶体管，电源线VM[0]、VM[1]均降至VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)电平而稳定在该电位上。
以下，就上述栅漏电流和栅电压(栅源间电压和栅漏间电压的总称)之间的关系参照下面的图6进行说明。
图6是表示一例MOS晶体管中的栅漏电流和栅电压之间的关系的曲线图。
图6的曲线表示MOS晶体管的栅氧化膜厚为20的情况，横轴表示栅电压(单位为V)，纵轴表示每单位栅面积流过的栅漏电流(单位为A/μm2)。再有，纵轴是对数标度。
如图6所示，栅电压为1.0V时栅漏电流为10-11A/μm2，但是栅电压降低至0.5V时，栅漏电流降低一个数量级而成为10-12A/μm2。如此，由于栅漏电流相对于栅电压成指数变化，栅电压只要稍有下降，栅漏电流就大幅减少。
参照图3，存储单元1A的存储节点N2例如为H电平时，栅漏电流从N沟道MOS晶体管5、12的各栅极端子流入接地线GND。这里，假设电源线VM的电位暂时从1.0V下降至0.5V，N沟道MOS晶体管5、12中的栅漏电流减少一个数量级。
因此，参照图2，通过将电平控制信号/CS[0]、/CS[1]同设于H电平而使电源线VM[0]、VM[1]的电位下降至VDD-Vtp，能够使存储单元阵列110A等待时的栅漏电流大幅减少。由此，能够大幅减少存储单元阵列110A在等待时的电力消耗。
接着，参照图2就存储单元阵列110A的写入动作进行说明。
例如，将数据写入存储单元1A-0时，根据列地址信号选择写入位线WBL[0]，并将所要的值驱动到写入位线WBL[0]上。接着，根据列地址信号与行地址信号选择写入字线WWLA[0]，并通过将写入字线WWLA[0]设于H电平将所要的数据写入存储单元1A-0。
并且，将数据写入存储单元1A-1时，根据列地址信号选择写入字线WBL[1]，并将所要的值驱动到写入位线WBL[1]上。接着，根据列地址信号与行地址信号选择写入字线WWLB[0]，并通过将写入字线WWLB[0]设于H电平将所要的数据写入存储单元1A-1。
在该写入动作中，将电平控制信号/CS[0]、/CS[1]同设于H电平。
通过将电平控制信号/CS[0]、/CS[1]同设于H电平，存储单元1A-0、1A-1、1A-2、1A-3内的MOS晶体管上流入栅漏电流，电源线VM[0]、VM[1]均在下降至VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)的电平的电位上稳定下来。
因此，通过将电平控制信号/CS[0]、/CS[1]同设于H电平、使电源线VM[0]、VM[1]的电位均下降至VDD-Vtp，能够将存储单元阵列110A在写入动作时的栅漏电流大幅降低。由此，能够大幅减少存储单元阵列110A的写入动作时的电力消耗。
接着，就存储单元阵列110A的读出动作进行说明。以下，参照图7、8就读出存储单元1A-0的数据的情况进行说明。
图7是表示实施例1的存储单元阵列110A中的读出字线RWL[0]和读出位线RBL[0]、RBL[1]的电位变化的示图。
将存储单元1A-0的数据读出时，根据行地址信号选择读出字线RWL[0]，如图7所示，通过将读出字线RWL[0]设于H电平(电源电位VDD)，将所要的数据读出到读出位线RBL[0]。电源电位VDD例如设定于1.0V。
但是，如图2所示，读出字线RWL[0]在同一行也连接于非读出列的存储单元即存储单元1A-1。因此，在存储单元1A-0的数据被读出到读出位线RBL[0]的同时，存储单元1A-1的数据也被读出到读出位线RBL[1]。
在实施例1的存储单元阵列110A中，同时读出的存储单元1A-0、1A-1的各数据被输入选择器电路(未作图示)，根据列地址信号选择指定的一方的读出位线的数据，从而将所要的数据读出。
如图5中说明的那样，存储单元1A的读出动作在将读出位线预充电至H电平后进行。
因此，将H电平的数据读出到读出位线RBL[0]时(图3的存储节点N2为L电平时)，读出位线RBL[0]的电平不根据读出动作而变化。另一方面，将L电平的数据读出到读出位线RBL[0]时(图3的存储节点N2为H电平时)，读出位线RBL[0]的电平根据读出动作从H电平变化到L电平。
这时，为了读出动作的高速化，数据读出列的读出位线RBL[0]的电位电平最好快速变动。而为了抑制充放电电流以降低电力消耗，数据非读出列的读出位线RBL[1]的电位电平最好不发生变化。
因此，在实施例1的存储单元阵列110A中，读出动作时将控制数据读出列的电源线VM[0]的电位电平的电平控制信号/CS[0]设定于L电平，将控制数据非读出列的电源线VM[1]的电位电平的电平控制信号/CS[1]设定于H电平。
图8是表示实施例1的存储单元阵列110A中的电源线VM[0]、VM[1]的电位变化的示图。
通过分别将电平控制信号/CS[0]、/CS[1]设定于L电平、H电平，如图8所示，读出动作时数据读出列(选择列)的电源线VM[0]中的电位电平成为电源电位VDD，数据非读出列(非选择列)的电源线VM[1]中的电位电平成为VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。
因此，选择存储单元1A-0中的图3的存储节点N2的电位电平成为电源电位VDD，图3的读出用N沟道MOS晶体管5的栅源间被加上电源电位VDD的电压。一般，栅源间电压越高，MOS晶体管的驱动能力就越高，因此数据读出列的读出位线RBL[0]的数据被快速抽出。
其结果，读出动作时，如图7所示，数据读出列(选择列)的读出位线RBL[0]的电位电平的降低幅度变大。
另一方面，非选择存储单元1A-1中的图3的存储节点N2的电位电平成为VDD-Vtp，图3的读出用N沟道MOS晶体管5的栅源间被加上VDD-Vtp的电压。非选择存储单元1A-1中，由于读出用N沟道MOS晶体管5的栅源间电压比选择存储单元1A-0低，数据非读出列的读出位线RBL[1]的数据被缓慢抽出。
其结果，如图7所示，读出动作时数据非读出列(非选择列)的读出位线RBL[1]的电位电平的降低幅度变小。
读出位线RBL[0]的电位变化传送到数据输出端、读出动作结束时，如图7所示，读出位线RBL[0]、RBL[1]的电位电平被预充电而再次返回到H电平。
这时，读出动作时的电位电平的降低幅度小的数据非读出列的读出位线RBL[1]，在预充电动作时，能够以小的充电电流恢复到H电平。
如此，通过将电平控制信号/CS[0]、/CS[1]分别设定于L电平、H电平，将电源线VM[0]、VM[1]的电位分别设定于VDD、VDD-Vtp，能够降低存储单元阵列110A的读出动作时的电力消耗。
读出动作结束时，为了降低栅漏电流导致的电力消耗，将图2中的P沟道MOS晶体管22截止，该晶体管已将电平控制信号/CS[0]返回到H电平，并且已将电源线VM[0]的电位电平驱动到电源电位VDD。由此，如图8所示，电源线VM[0]的电位电平是缓慢地降低到VDD-Vtp的电平，不久就稳定下来。
总之，依据实施例1，即使是同一行的存储单元，也作为将一条一条的写入字线分配给各存储单元，根据电平控制信号控制电源线的电位，从而能够使位线等充放电电流导致的电力消耗降低，并能够使非选择列中的存储单元的栅漏电流导致的电力消耗降低。
[实施例2]
图9是表示本发明实施例2的存储单元阵列110B及其周边电路结构的电路图。
如图9所示，实施例2的存储单元阵列110B中包含：行列状配置的存储单元1B-0、1B-1、1B-2、1B-3；在行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；以及在列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线、读出字线、写入位线和读出位线对各存储单元的连接关系，和实施例1的存储单元阵列110A相同，这里不再重复说明。
实施例2的存储单元阵列110B经由电源线VM1[0]、VM2[0]、VM1[1]、VM2[1]连接于电源线电平控制电路20B。电源线VM1[0]、VM2[0]各自共同连接于存储单元1B-0、1B-2。电源线VM1[1]、VM2[1]各自共同连接于存储单元1B-1、1B-3。
电源线电平控制电路20B中包含：连接于电源线VM1[0]的P沟道MOS晶体管21B；连接于电源线VM2[0]的P沟道MOS晶体管22B、23B；连接于电源线VM1[1]的P沟道MOS晶体管24B；以及连接于电源线VM2[1]的P沟道MOS晶体管25B、26B。
P沟道MOS晶体管21B二极管连接于电源线VM1[0]。P沟道MOS晶体管22B二极管连接于电源线VM2[0]。P沟道MOS晶体管24B二极管连接于电源线VM1[1]。P沟道MOS晶体管25B二极管连接于电源线VM2[1]。
P沟道MOS晶体管21B～26B的源极均被供给电源电位VDD。P沟道MOS晶体管23B、26B的各栅极分别接受电平控制信号/CS[0]、/CS[1]。
在电平控制信号/CS[0]为L电平时，电源线电平控制电路20B将电源线VM2[0]的电位电平设于电源电位VDD，在电平控制信号/CS[0]为H电平时，该电路将电源线VM2[0]的电位电平设于VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。同样地，电平控制信号/CS[1]为L电平时电源线VM2[1]的电位电平被设于电源电位VDD，电平控制信号/CS[1]为H电平时电源线VM2[1]的电位电平被设于VDD-Vtp。另一方面，电源线VM1[0]、VM1[1]的各电位被固定于VDD-Vtp。
接着，就代表存储单元1B-0、1B-1、1B-2、1B-3的存储单元1B的具体电路结构进行说明。但是，存储单元1B作为包含写入字线、读出位线等控制线的单元考虑的。再有，关于实施例2的存储单元1B和存储单元阵列110B的电路动作，与实施例1重复的部分不再说明。
图10是表示本发明实施例2的存储单元1B的具体电路结构的电路图。
如图10所示，实施例2的存储单元1B中设有数据存储部1000B、写入端口2000B与读出端口3000B。数据存储部1000B包含倒相器2B、3B。再有，写入端口2000B、读出端口3000B分别与实施例1的写入端口2000A、读出端口3000A相同，这里不再重复说明。
实施例2的数据存储部1000B与实施例1的数据存储部1000A的不同之处仅在于：电位电平被固定的电源线VM1连接于倒相器2B，可控制电位电平的电源线VM2连接于倒相器3B。再有，即使电源线VM1电位被固定，也只是存储节点N1的电位被固定，而与读出速度有关的存储节点N2的电位可与实施例1同样地加以控制。
如此，实施例1的电源线VM共同连接于倒相器2B、3B，而实施例2的电源线VM1、VM2分别各自连接于倒相器2B、3B。因此，与实施例2的电源线VM1、VM2对应的负载容量，小于与实施例1的电源线VM对应的负载容量。
因此，实施例2的存储单元阵列110B在读出动作时，只需少量的电力消耗就可将数据读出列(选择列)的电源线的电位电平如用图8说明的那样从VDD-Vtp上升到VDD时，而且还可进一步提高电位电平的上升速度。
并且，实施例1的存储节点N1中的H电平为电源电位VDD，与此对照，即使在读出动作时实施例2的存储节点N1中的H电平也为电位电平VDD-Vtp。
因此，实施例2的存储单元阵列110B中，即使在读出动作时起因于存储节点N1为H电平的栅漏电流也能降低。
总之，依据实施例2，通过将电源线分为两条并使得能够只控制其中一条的电位电平，能够减少位线等充放电电流导致的电力消耗，同时减少非选择列中的存储单元的栅漏电流导致的电力消耗。
[实施例3]
图11是表示本发明实施例3的存储单元阵列110C的电路结构的电路图。
如图11所示，实施例3的存储单元阵列110C包含：行列状配置的存储单元1C-0、1C-1、1C-2、1C-3；在行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；在列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线、读出字线、写入位线和读出位线对各存储单元的连接关系，与实施例1的存储单元阵列110A相同，这里不再重复说明。实施例3的存储单元阵列110C中，电平控制信号/CS[0]、/CS[1]被直接输入存储单元1C-0、1C-1、1C-2、1C-3。电平控制信号/CS[0]共同被输入存储单元1C-0、1C-2。电平控制信号/CS[1]共同被输入存储单元1C-1、1C-3。
接着，就代表存储单元1C-0、1C-1、1C-2、1C-3的存储单元1C的具体电路结构进行说明。但是，这里考虑的存储单元1C包含写入字线、读出位线等控制线。再有，在对实施例3的存储单元1C和存储单元阵列110C的电路动作的说明中，不再重复与实施例1重复的部分。
图12是表示本发明实施例3的存储单元1C的具体电路结构的电路图。
如图12所示，实施例3的存储单元1C设有数据存储部1000C、写入端口2000C与读出端口3000C。再有，写入端口2000C、读出端口3000C分别与实施例1的写入端口2000A、读出端口3000A相同，这里不再重复说明。
数据存储部1000C包含倒相器2C、3C。倒相器2C中有：连接于节点N3和存储节点N1之间的P沟道MOS晶体管11；连接于存储节点N1和接地节点GND之间的N沟道MOS晶体管12；连接于被加上电源电位VDD的电源节点VDD和节点N3之间的P沟道MOS晶体管15。
倒相器3C中有：连接于节点N3和存储节点N2之间的P沟道MOS晶体管13；连接于存储节点N2和接地节点GND之间的N沟道MOS晶体管14；二极管连接于被加上电源电位VDD的电源节点VDD和节点N3之间的P沟道MOS晶体管16。
P沟道MOS晶体管11和N沟道MOS晶体管12的栅极共同连接于存储节点N2。P沟道MOS晶体管13和N沟道MOS晶体管14的栅极共同连接于存储节点N1。并且，P沟道MOS晶体管15的栅极被输入与列地址信号、写入控制信号和读出控制信号联动的电平控制信号/CS。
如图12所示，因为电平控制信号/CS为L电平时P沟道MOS晶体管15成为导通，所以节点N3的电位成为电源电位VDD。由此，存储节点N1、N2中H电平侧的电位成为电源电位VDD。
另一方面，因为电平控制信号/CS为H电平时P沟道MOS晶体管15成为截止，所以节点N3的电位缓慢地下降，降低P沟道MOS晶体管16的栅源间电压Vtp后稳定下来。也就是，由于节点N3的电位成为VDD-Vtp，因此存储节点N1、N2中H电平侧的电位成为VDD-Vtp。
实施例3的存储单元阵列110C中，存储单元1C-0的读出动作时，与实施例1的情况相同，电平控制信号/CS[0]、/CS[1]分别设定于L电平、H电平。
由此，由于数据读出列的存储单元1C-0、1C-2中的节点N3和存储节点N2的电位电平成为电源电位VDD，因此能够实现高速的读出动作。
另一方面，由于数据非读出列的存储单元1C-1、1C-3中的节点N3和存储节点N2的电位电平成为VDD-Vtp，因此能够减少栅漏电流导致的电力消耗。
存储单元1C-1中的存储节点N2为H电平时，如实施例1中图7所说明，读出位线RBL[1]的数据被慢慢地抽出。因此，读出动作时电位电平的降低幅度变小，能够降低充放电电流。
并且，写入动作时和等待时，在存储单元1C-0、1C-1，1C-2、1C-3中节点N3的电位电平均下降至VCC-Vtp，因此能够减少栅漏电流。
总之，依据实施例3，通过将电平控制信号直接输入存储单元并控制存储节点的电位电平，位线等充放电电流导致的电力和非选择列中的存储单元的栅漏电流导致的电力消耗均可下降。
[实施例4]
图13是表示本发明实施例4的存储单元阵列110D的电路结构的电路图。
如图13所示，实施例4的存储单元阵列110D包含：行列状配置的存储单元1D-0、1D-1、1D-2、1D-3；行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；在列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线、读出字线、写入位线与读出位线对各存储单元的连接关系，和实施例1的存储单元阵列110A相同，这里不再重复说明。
实施例4的存储单元阵列110D中，除了电平控制信号/CS[0]、/CS[1]以外，第二电平控制信号/CR[0]、/CR[1]也被输入存储单元1D-0、1D-1、1D-2、1D-3。
存储单元1D-0、1D-2共同被输入电平控制信号/CS[0]。电平控制信号/CS[1]被共同输入存储单元1D-1、1D-3。存储单元1D-0、1D-1共同被输入第二电平控制信号/CR[0]。存储单元1D-2、1D-3共同被输入第二电平控制信号/CR[1]。
接着，就代表存储单元1D-0、1D-1、1D-2、1D-3的存储单元1D的具体电路结构进行说明。但是，这里考虑的存储单元1D包含写入字线、读出位线等控制线。再有，在实施例4的存储单元1D和存储单元阵列110D的电路动作的说明中，不再涉及与实施例1重复的部分。
图14是表示本发明实施例4的存储单元1D的具体电路结构的电路图。
如图14所示，实施例4的存储单元1D设有数据存储部1000D、写入端口2000D与读出端口3000D。再有，写入端口2000D、读出端口3000D分别与实施例1的写入端口2000A、读出端口3000A相同，这里不再重复说明。
数据存储部1000D包含倒相器2D、3D。倒相器2D中有：连接于节点N3和存储节点N1之间的P沟道MOS晶体管11；连接于存储节点N1和接地节点GND之间的N沟道MOS晶体管12；串联连接于被加上电源电位VDD的电源节点VDD和节点N3之间的P沟道MOS晶体管15、17。
P沟道MOS晶体管15的栅极上，被输入列地址信号、写入控制信号与读出控制信号联动的电平控制信号/CS。P沟道MOS晶体管17的栅极上，被输入行地址信号、写入控制信号与读出控制信号联动的电平控制信号/CS。
倒相器3D中有：连接于节点N3和存储节点N2之间的P沟道MOS晶体管13；连接于存储节点N2和接地节点GND之间的N沟道MOS晶体管14；二极管连接于被加上电源电位VDD的电源节点VDD和节点N3之间的P沟道MOS晶体管16。
P沟道MOS晶体管11和N沟道MOS晶体管12的栅极共同连接于存储节点N2。P沟道MOS晶体管13和N沟道MOS晶体管14的栅极共同连接于存储节点N1。
如图14所示，由于电平控制信号/CS和第二电平控制信号/CR同为L电平时，P沟道MOS晶体管15、17均导通，节点N3成为电源电位VDD。由此，存储节点N1、N2中H电平侧的电位成为电源电位VDD。
另一方面，电平控制信号/CS或第二电平控制信号/CR为H电平时，若电平控制信号/CS为H电平则P沟道MOS晶体管15截止，若第二电平控制信号/CR为H电平则P沟道MOS晶体管17截止。
因此，节点N3的电位缓慢地下降P沟道MOS晶体管16的栅源间电压Vtp后稳定下来。也就是，由于节点N3的电位成为VDD-Vtp，存储节点N1、N2中H电平侧的电位成为VDD-Vtp。
实施例4的存储单元阵列110D中，存储单元1D-0的读出动作时，通过将电平控制信号/CS[0]和第二电平控制信号/CR[0]设定于L电平，选择读出数据的存储单元1D-0的行和列。另一方面，对应于不读出数据的行和列，电平控制信号/CS[1]和第二电平控制信号/CR[1]设定于H电平。
由此，读出数据的存储单元1D-0中的节点N3和存储节点N2的电位电平成为电源电位VDD，因此能够进行高速的读出动作。
另一方面，由于不读出数据的存储单元1D-1、1D-2、1D-3中的节点N3和存储节点N2的电位电平成为VDD-Vtp，能够减少栅漏电流导致的电力消耗。
如此，实施例3的存储单元阵列110C中，数据读出列的存储单元中的节点N3和存储节点N2的电位电平全部为电源电位VDD；与此相对照，实施例4的存储单元阵列110D中，即使是数据读出列，非数据读出行的存储单元中的节点N3与存储节点N2的电位电平也成为VDD-Vtp。因此，与实施例3相比，实施例4中可以进一步降低栅漏电流导致的电力消耗。
存储单元1D-1中的存储节点N2为H电平时，如实施例1的图7中说明的那样，读出位线RBL[1]的数据被慢慢抽出。因此，读出动作时电位电平的降低幅度变小，充放电电流可得到抑制。
并且，写入动作时和等待时，在存储单元1D-0、1D-1、1D-2、1D-3中，节点N3的电位电平均下降至VCC-Vtp，因此能够降低栅漏电流。
总之，依据实施例4，通过将分别对应于行和列的电平控制信号直接输入存储单元来控制存储节点的电位电平，能够降低位线等充放电电流导致的电力消耗，同时能够降低非选择列中的存储单元的栅漏电流导致的电力消耗。
[实施例5]
图15是表示本发明实施例5的存储单元阵列110E及其周边电路结构的电路图。
如图15所示，实施例5的存储单元阵列110E包含：行列状配置的存储单元1E-0、1E-1、1E-2、1E-3；在行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；在列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线、读出字线、写入位线与读出位线对各存储单元的连接关系，与实施例1的存储单元阵列110A相同，这里不再重复说明。
实施例5的存储单元阵列110E经由电源线VM[0]、VM[1]连接于电源线电平控制电路20A，经由接地线GM[0]、GM[1]连接于接地线电平控制电路30E。电源线VM[0]和接地线GM[0]共同连接于存储单元1E-0、1E-2。电源线VM[1]和接地线GM[1]共同连接于存储单元1E-1、1E-3。
电源线电平控制电路20A的电路结构和动作已在实施例1中用图2作了说明，这里不再重复说明。接地线电平控制电路30E的电路结构和动作，参照下面的图16、17进行说明。
图16是表示作为接地线电平控制电路30E之一例的接地线电平控制电路30E-1的电路结构的电路图。
如图16所示，接地线电平控制电路30E-1包含连接于接地线GM[0]的N沟道MOS晶体管31E和连接于接地线GM[1]的N沟道MOS晶体管32E。
N沟道MOS晶体管31E、32E的源极均被供给接地电位GND。N沟道MOS晶体管31E、32E的各栅极分别接受电平控制信号CS[0]、CS[1]。电平控制信号CS[0]、CS[1]与列地址信号和读出控制信号联动。
接地线电平控制电路30E-1在电平控制信号CS[0]为H电平时将接地线GM[0]的电位电平设于接地电位GND，在电平控制信号CS[0]为L电平时将接地线GM[0]的电位电平浮置。同样地，在电平控制信号CS[1]为H电平时将接地线GM[1]的电位电平设于接地电位GND，在电平控制信号CS[1]为L电平时将接地线GM[1]的电位电平浮置。
图17是表示作为接地线电平控制电路30E之另一例的接地线电平控制电路30E-2的电路结构的电路图。
如图17所示，接地线电平控制电路30E-2包含：连接于接地线GM[0]的P沟道MOS晶体管33E和N沟道MOS晶体管34E；以及连接于接地线GM[1]的P沟道MOS晶体管35E和N沟道MOS晶体管36E。
P沟道MOS晶体管33E和N沟道MOS晶体管34E，串联连接于电源节点VDD和接地节点GND之间，各栅极同时接受电平控制信号CS[0]。P沟道MOS晶体管35E和N沟道MOS晶体管36E，串联连接于电源节点VDD和接地节点GND之间，各栅极同时接受电平控制信号CS[1]。电平控制信号CS[0]、CS[1]与列地址信号和读出控制信号联动。
接地线电平控制电路30E-2在电平控制信号CS[0]为H电平时将接地线GM[0]的电位电平设于接地电位GND，在电平控制信号CS[0]为L电平时将接地线GM[0]的电位电平设于电源电位VDD。同样地，在电平控制信号CS[1]为H电平时将接地线GM[1]的电位电平设于接地电位GND，在电平控制信号CS[1]为L电平时将接地线GM[1]的电位电平设于电源电位VDD。
如此，接地线电平控制电路30E可以采用接地线电平控制电路30E-1的电路结构，也可以采用接地线电平控制电路30E-2的电路结构。
也就是，接地线电平控制电路30E在电平控制信号CS[0]为H电平时将接地线GM[0]的电位电平设于接地电位GND，在电平控制信号CS[0]为L电平时将接地线GM[0]的电位电平设于电源电位VDD或将其浮置。同样地，在电平控制信号CS[1]为H电平时将接地线GM[1]的电位电平设于接地电位GND，在电平控制信号CS[1]为L电平时将接地线GM[1]的电位电平设于电源电位VDD或将其浮置。
接着，就代表存储单元1E-0、1E-1、1E-2、1E-3的存储单元1E的具体电路结构进行说明。但是，这里考虑的存储单元1E是包含写入字线、读出位线等控制线的存储单元。
图18是表示本发明实施例5的存储单元1E的具体电路结构的电路图。
如图18所示，实施例5的存储单元1E设有数据存储部1000E、写入端口2000E和读出端口3000E。数据存储部1000E、写入端口2000E，分别与实施例1的数据存储部1000A、写入端口2000A相同，这里不再重复说明。
实施例5的读出端口3000E与实施例1的读出端口3000A的不同之处只在于：N沟道MOS晶体管5的源极上连接有电位电平可控制的接地线GM。
接着，就包含具有上述存储单元结构的存储单元1E-0、1E-1、1E-2、1E-3的存储单元阵列110E的动作进行说明。再有，不再重复说明与实施例1重复的部分。
如图16、17所示，实施例5的存储单元阵列110E中，在非读出动作时即等待时或写入动作时，控制接地线GM[0]、GM[1]的电位电平的电平控制信号CS[0]、CS[1]同设于L电平。
由此，接地线GM[0]、GM[1]的电位电平同时成为电源电位VDD或浮置状态。因此，如图18所示，接地线GM[0]、GM[1]的电位电平，如果考虑N沟道MOS晶体管5的栅漏间电压，在读出动作前成为与被预先预充电至电源电位VDD的读出位线RBL[0]、RBL[1]相同的电位电平。
接着，就存储单元阵列110E的读出动作进行说明。以下，参照图19、20就读出存储单元1E-0的数据的情况进行说明。
图19是表示实施例5的存储单元阵列110E中的读出字线RWL[0]和读出位线RBL[0]、RBL[1]的电位变化的示图。
存储单元1E-0的数据读出时，根据行地址信号选择读出字线RWL[0]，如图19所示，通过将读出字线RWL[0]设于H电平(电源电位VDD)，将所要的数据读出到读出位线RBL[0]。电源电位VDD例如设定于1.0V。
实施例5的存储单元阵列110E中，在读出动作时将控制数据读出列的接地线GM[0]的电位电平的电平控制信号CS[0]设定于H电平，将控制数据非读出列的接地线GM[1]的电位电平的电平控制信号CS[1]设定于L电平。由此，接地线GM[0]的电位电平成为接地电位GND，接地线GM[1]的电位电平成为电源电位VDD或浮置状态。
图20是表示实施例5的存储单元阵列110E中的接地线GM[0]、GM[1]的电位变化的示图。
读出动作时将电平控制信号CS[0]、CS[1]分别设定于H电平、L电平，如图20所示，数据读出列(选择列)的接地线GM[0]中的电位电平成为接地电位GND，数据非读出列(非选择列)的接地线GM[1]中的电位电平成为电源电位VDD或浮置状态。
数据读出列(选择列)的读出位线RBL[0]，在选择存储单元1E-0中的图18的存储节点N2的电位电平为H电平时，电气连接于接地线GM。其结果，如图19所示，读出位线RBL[0]的电位电平向接地电位GND下降。因此，L电平的数据被读出到读出位线RBL[0]。
另一方面，数据非读出列(非选择列)的读出位线RBL[1]是、由于读出位线RBL[1]和接地线GM[1]同时为H电平，如图19所示，不论非选择存储单元(例如存储单元1E-1)中的图18的存储节点N2的电位电平如何，一直维持电源电位VDD的电位电平。
如此，实施例5的存储单元阵列110E中，由于读出动作时数据非读出列(非选择列)的读出位线RBL[1]的电位电平不变化，数据非读出列中的充放电电流完全消失，因此能够降低电力消耗。
总之，依据实施例5，通过根据电平控制信号控制接地线的电位，能够使位线等充放电电流导致的电力消耗降低，同时能够使非选择列中的存储单元的栅漏电流导致的电力消耗降低。
再有，如实施例5那样根据电平控制信号控制接地线的电位，对于实施例1～4也能适用。
[实施例6]
图21是表示本发明实施例6的存储单元阵列110F及其周边电路结构的电路图。
如图21所示，实施例6的存储单元阵列110F包含：行列状配置的存储单元1F-0、1F-1、1F-2、1F-3；在行方向配置的写入字线WWLA[0]、WWLA[1]、WWLB[0]、WWLB[1]和读出字线RWL[0]、RWL[1]；以及在列方向配置的写入位线WBL[0]、WBL[1]和读出位线RBL[0]、RBL[1]。
写入字线、读出字线、写入位线与读出位线对各存储单元的连接关系，与实施例1的存储单元阵列110A相同，这里不再重复说明。
实施例6的存储单元阵列110F，经由接地线GM[0]、GM[1]连接于接地线电平控制电路30E，经由接地线GG[0]、GG[1]连接于接地线电平控制电路30F。接地线GM[0]、GG[0]共同连接于存储单元1F-0、1F-2。接地线GM[1]、GG[1]共同连接于存储单元1F-1、1F-3。
接地线电平控制电路30E的电路结构与动作已在实施例5中用图16、17作了说明，这里不再重复说明。
接地线电平控制电路30F包含连接于GG[0]的N沟道MOS晶体管31F、32F和连接于GG[1]的N沟道MOS晶体管33F、34F。N沟道MOS晶体管32F二极管连接于接地线GG[0]。N沟道MOS晶体管34F二极管连接于接地线GG[1]。
N沟道MOS晶体管31F～34F的源极均被供给接地电位GND。N沟道MOS晶体管31F、33F的各栅极分别接受电平控制信号CS[0]、CS[1]。电平控制信号CS[0]、CS[1]与列地址信号和读出控制信号联动。
接地线电平控制电路30F，在电平控制信号CS[0]为H电平时将接地线GG[0]的电位电平设于接地电位GND，在电平控制信号CS[0]为L电平时将接地线GM[0]的电位电平设于Vtn(Vtn为N沟道MOS晶体管的栅源间电压)。同样地，在电平控制信号CS[1]为H电平时将接地线GG[1]的电位电平设于接地电位GND，在电平控制信号CS[1]为L电平时将接地线GM[1]的电位电平设于Vtn。
接着，就代表存储单元1F-0、1F-1、1F-2、1F-3的存储单元1F的具体电路结构进行说明。但是，这里考虑的存储单元1F是包含写入字线、读出位线等控制线的存储单元。
图22是表示本发明实施例6的存储单元1F的具体电路结构的电路图。
如图22所示，实施例6的存储单元1F设有数据存储部1000F、写入端口2000F和读出端口3000F。数据存储部1000F包含倒相器2F、3F。再有，写入端口2000F与实施例1的写入端口2000A相同，这里不再重复说明。并且，读出端口3000F与实施例5的读出端口3000E相同，这里不再重复说明。
实施例6的数据存储部1000F与实施例1的数据存储部1000A不同之处仅在于：电源线的电位电平固定于电源电位VDD，电位电平可控制的接地线GG连接于倒相器2F、3F。
接着，就包含具有上述存储单元结构的存储单元1F-0、1F-1、1F-2、1F-3的存储单元阵列110F的动作进行说明。再有，与实施例1重复的部分的说明从略。并且，接地线电平控制电路30E的接地线GM[0]、GM[1]的电位电平控制已在实施例5中说明，这里不再重复。
如图21所示，实施例6的存储单元阵列110F中，非读出动作时即等待时或写入动作时，控制接地线GG[0]、GG[1]的电位电平的电平控制信号CS[0]、CS[1]同设于L电平。现在，由于图22的N沟道MOS晶体管12、14中有一个始终设为导通，接地线GG[0]、GG[1]上有稳定不变的电流流入。因此，接地线GG[0]、GG[1]的电位电平同时成为Vtn。
如实施例1中用图5所说明，由于MOS晶体管的栅漏电流相对于栅电压(栅源间电压和栅漏间电压的总称)成指数变化，栅电压稍有降低，栅漏电流就大幅减少。另一方面，将接地线GG[0]、GG[1]的电位电平从接地电位GND上升一定电位，等效于考虑以该被升高的电位电平为基准，将电源电位VDD的电位电平降低一定电位。
因此，如图21所示，通过将电平控制信号CS[0]、CS[1]共同设于L电平并将接地线GG[0]、GG[1]的电位电平设于Vtn，能够大幅减少存储单元阵列110F在非读出动作时的栅漏电流。由此，能够大幅减少存储单元阵列110F在非读出动作时的电力消耗。
接着，就存储单元阵列110F的读出动作进行说明。以下，参照图23就存储单元1F-0的数据读出进行说明。
图23是表示实施例6的存储单元阵列110F中的接地线GG[0]、GG[1]的电位变化的示图。
通过将电平控制信号CS[0]、CS[1]分别设定于H电平、L电平，如图23所示，读出动作时数据读出列(选择列)的接地线GG[0]中的电位电平成为接地电位GND，数据非读出列(非选择列)的接地线GG[1]中的电位电平成为Vtn。
如上所述，将接地线GG[0]、GG[1]的电位电平从接地电位GND上升一定电位，等效于以该升高的电位电平为基准将电源电位VDD的电位电平降低一定电位。
因此，基于与实施例1的图8中说明的相同理由，在读出动作时数据读出列(选择列)的读出位线RBL[0]的电位电平的降低幅度变大。另一方面，在读出动作时数据非读出列(非选择列)的读出位线RBL[1]的电位电平的降低幅度变小。
因此，读出动作时的电位电平的降低幅度小的数据非读出列的读出位线RBL[1]，在预充电动作时能够以小的充电电流恢复到H电平。
如此，通过将电平控制信号CS[0]、CS[1]分别设定于H电平、L电平，并将接地线GG[0]、GG[1]的电位分别设定于GND、Vtn，能够降低存储单元阵列110F在读出动作时的电力消耗。
读出动作结束时，为了减少栅漏电流导致的电力消耗，将电平控制信号CS[0]返回L电平，并将接地线GG[0]的电位电平驱动到接地电位GND的图21中的N沟道MOS晶体管31F截止。由此，如图23所示，接地线GG[0]的电位电平缓慢地上升至Vtn的电平，不久就稳定下来。
总之，依据实施例6，通过根据电平控制信号控制接地线的电位，能够减少位线等充放电电流导致的电力消耗，同时能够减少非选择列中的存储单元的栅漏电流导致的电力消耗。
再有，如实施例6那样根据电平控制信号控制接地线的电位，对于实施例1～4也能适用。
[实施例7]
实施例1～6中，就由多端口(以双端口为例)的存储单元构成的存储单元阵列作了说明，在实施例7中，就单端口的存储单元构成的存储单元阵列进行说明。
图24是表示本发明实施例7的存储单元阵列110G及其周边电路结构的电路图。
如图24所示，实施例7的存储单元阵列110G包含：行列状配置的存储单元1G-0、1G-1、1G-2、1G-3；在行方向配置的字线WL[0]、WL[1]；以及在列方向配置的位线对BL[0]、/BL[0]和BL[1]、/BL[1]。
存储单元1G-0、1G-1共同连接于字线WL[0]，存储单元1G-2，1G-3共同连接于字线WL[1]。存储单元1G-0、1G-2共同连接于位线对BL[0]、/BL[0]，存储单元1G-1、1G-3共同连接于位线对BL[1]、/BL[1]。
实施例7的存储单元阵列110G经由电源线VM[0]、VM[1]连接于电源线电平控制电路20A，经由接地线GG[0]、GG[1]连接于接地线电平控制电路30F。存储单元1G-0，1G-2共同连接于电源线VM[0]和接地线GG[0]。存储单元1G-1、1G-3共同连接于电源线VM[1]和接地线GG[1]。
电源线电平控制电路20A的电路结构和动作在实施例1的图2中已作了说明，这里不再重复说明。并且，接地线电平控制电路30F的电路结构和动作在实施例6的图21中已作了说明，这里也不再重复说明。
接着，就代表存储单元1G-0、1G-1、1G-2、1G-3的存储单元1G的具体电路结构进行说明。但是，这里考虑的存储单元1G是包含字线、位线等控制线的存储单元。
图25是表示本发明实施例7的存储单元1G的具体电路结构的电路图。
图25所示的实施例7的存储单元1G具有单端口的存储单元结构。存储单元1G设有数据存储部1000G和写入/读出端口2000G。数据存储部1000G包含倒相器2G、3G。
实施例7的数据存储部1000G与实施例1的数据存储部1000A的不同之处仅在于：电位电平可控制的接地线GG连接于倒相器2G、3G。也就是，实施例7的数据存储部1000G能够控制电源线VM和接地线GG双方的电位电平。
写入/读出端口2000G中包含：N沟道MOS晶体管7、8，字线WL，以及位线对BL、/BL。N沟道MOS晶体管7的源极连接于存储节点N1，其栅极连接于字线WL，其漏极连接于位线/BL。N沟道MOS晶体管8的源极连接于存储节点N2，其栅极连接于字线WL，其漏极连接于位线BL。
接着，就包含具有上述存储单元结构的存储单元1G-0、1G-1、1G-2、1G-3的存储单元阵列110G的动作进行说明。再有，与实施例1重复部分的说明从略。
如图24所示，实施例7的存储单元阵列110G中，非读出动作时即等待时或写入动作时，电平控制信号/CS[0]、/CS[1]同设于H电平(电平控制信号CS[0]、CS[1]同设于L电平)。由此，电源线VM[0]、VM[1]的电位电平成为VDD-Vtp，接地线GG[0]、GG[1]的电位电平成为Vtn。
其结果，能够大幅减少存储单元阵列110G的非读出动作时的栅漏电流。由此，能够大幅减少存储单元阵列110G的非读出动作时的电力消耗。
接着，就存储单元阵列110G的读出动作进行说明。以下，就参照图26、27存储单元1G-0的数据读出进行说明。
图26是表示实施例7的存储单元阵列110G中的字线WL[0]、位线对BL[0]、/BL[0]和位线对BL[1]、/BL[1]的电位变化的示图。
如实施例7的存储单元阵列110G那样由单端口的存储单元构成存储单元阵列中，位线对BL、/BL配置于各列，探知位线对BL、/BL中的一方的电位下降，然后将H电平或L电平的数据读出，差动型存储单元阵列的动作一般均如此。
实施例7的存储单元阵列110G中，存储单元1G-0的数据读出时，根据行地址信号选择字线WL[0]，如图26所示，将字线WL[0]设于H电平(电源电位VDD)。由此，如图26所示，位线对BL[0]、/BL[0]中位线BL[0]的电位下降，所要的数据被读出。电源电位VDD例如设定于1.0V。
但是，如图24所示，字线WL[0]也在同一行与非读出列的存储单元即存储单元1G-1连接。因此，在存储单元1G-0的数据被读出到位线对BL[0]、/BL[0]的同时，存储单元1G-1的数据被读出到位线对BL[1]、/BL[1]。
实施例7的存储单元阵列110G中，被同时读出的存储单元1G-0、1G-1的各数据被输入选择器电路(未作图示)，通过选择由列地址信号指定的一方的位线对的数据将所要的数据读出。
如实施例1中所说明，最好数据读出列的位线BL[0]的电位电平快速变动，以实现读出动作的高速化。另一方面，最好数据非读出列的位线BL[1]的电位电平不发生变化，以降低充放电电流的电力消耗。
因此，实施例7的存储单元阵列110G中，读出动作时将控制数据读出列的电源线VM[0]的电位电平的电平控制信号/CS[0]设于L电平，将控制数据非读出列的电源线VM[1]的电位电平的电平控制信号/CS[1]设于H电平。由此，控制数据读出列的接地线GG[0]的电位电平的电平控制信号CS[0]成为H电平，控制数据非读出列的接地线GG[1]的电位电平的电平控制信号CS[1]成为L电平。
图27是表示实施例7的存储单元阵列110G中的电源线VM[0]、VM[1]和接地线GG[0]、GG[1]的电位变化的示图。
通过将电平控制信号/CS[0]、/CS[1]分别设定于L电平、H电平，如图27所示，读出动作时数据读出列(选择列)的电源线VM[0]中的电位电平成为电源电位VDD，数据非读出列(非选择列)的电源线VM[1]中的电位电平成为VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。
并且，由于电平控制信号CS[0]、CS[1]分别成为于H电平、L电平，如图27所示，读出动作时数据读出列(选择列)的接地线GG[0]中的电位电平成为接地电位GND，数据非读出列(非选择列)的接地线GG[1]中的电位电平成为Vtn(Vtn是N沟道MOS晶体管的栅源间电压)。
如上所述，将接地线GG[0]、GG[1]的电位电平从接地电位GND上升一定电位，等效于将电源电位VDD的电位电平降低一定电位。这里，特别就接地线GG[0]、GG[1]的电位电平控制进行详细说明。读出动作时，选择存储单元1G-0中的图25的接地线GG的电位电平成为接地电位GND，图25的N沟道MOS晶体管12、14中一方的栅源间加上电源电位VDD的电压。一般，栅源间电压越高，MOS晶体管的驱动能力就越高，因此，数据读出列的位线BL[0]的数据被快速抽出。
其结果，如图26所示，读出动作时数据读出列(选择列)的位线BL[0]的电位电平的降低幅度变大。
另一方面，非选择存储单元1G-1中的图25中的接地线GG的电位电平成为Vtn，图25中的N沟道MOS晶体管12、14中的一方的栅源间加上电源电位VDD-Vtn的电压。非选择存储单元1G-1中，N沟道MOS晶体管12、14中的一方的栅源极电压低于选择存储单元1G-0，因此，数据非读出列的位线BL[1]的数据被慢慢抽出。
其结果，如图26所示，在读出动作时数据非读出列(非选择列)的位线BL[1]的电位电平的降低幅度变小。
位线BL[0]的电位变化传送到数据输出端、读出动作结束时，如图26所示，位线BL[0]、BL[1]的电位电平被预充电而再次返回到H电平。
这时，读出动作时的电位电平的降低幅度小的数据非读出列的位线BL[1]，在预充电动作时能够以小的充电电流恢复到H电平。
并且，非选择存储单元1G-1中，由于导通的MOS晶体管的栅源间电压低于电源电位VDD，能够减少该MOS晶体管中的漏电流。
非选择存储单元1G-1中的图25的接地线GG的电位电平为Vtn，从接地电位GND浮置。因此，非选择存储单元1G-1中的N沟道MOS晶体管的衬底电位为接地电位GND时，该N沟道MOS晶体管的衬底-源极间加上Vtn电位的反向偏置。
其结果，非选择存储单元1G-1中的N沟道MOS晶体管的阈值电压变高，从而能够降低该N沟道MOS晶体管的源极-漏极间的漏电流。
同样地，非选择存储单元1G-1中，由于图25中的电源线VM的电位电平为VDD-Vtp，选择存储单元1G-1中的P沟道MOS晶体管的衬底-源极间加上Vtp电位的反向偏置。
其结果，非选择存储单元1G-1中的P沟道MOS晶体管的阈值电压变高，从而能够降低该P沟道MOS晶体管的源极-漏极间中的漏电流。
总之，依据实施例7，通过根据电平控制信号控制电源线和接地线的电位，能够降低位线等充放电电流导致的电力消耗，同时能够降低非选择列中的存储单元的栅漏电流导致的电力消耗。
再有，实施例7中，对于具有单端口的存储单元结构的存储单元阵列，就以列单位对电源线VM和接地线GG双方进行控制作了说明，但是也可以只控制电源线VM或接地线GG一方。
[实施例8]
实施例1～7中，就存储单元阵列及其周边电路、或存储单元阵列作了说明，以下用实施例8就实施例1、2、5、7中的电源线电平控制电路之一例进行说明。
图28是表示本发明实施例8的电源线电平控制电路20的电路结构的电路图。
如图28所示，实施例8的电源线电平控制电路20包含每列设置的电源线电平切换电路200-0、200-1。电源线电平切换电路200-0接受保持测试控制信号RT、冗余置换控制信号KILL[0]、保持电位设定信号DCL0、DCL1、DCL2与电平控制信号CS[0]，控制电源线VM[0]的电位电平。电源线电平切换电路200-1接受保持测试控制信号RT、冗余置换控制信号KILL[1]、保持电位设定信号DCL0、DCL1、DCL2与电平控制信号CS[1]，控制电源线VM[1]的电位电平。接着，就代表电源线电平切换电路200-0、200-1的电源线电平切换电路200的具体电路结构进行说明。
图29是表示本发明实施例8的电源线电平切换电路200的具体电路结构的电路图。
如图29所示，实施例8的电源线电平切换电路200设有：接受电平控制信号CS和冗余置换控制信号KILL的NAND电路201；漏极连接于电源线VM的P沟道MOS晶体管202～204、206、209；二极管连接的P沟道MOS晶体管205、207、208。
P沟道MOS晶体管202、203、209的源极连接于电源节点VDD。P沟道MOS晶体管202的栅极接受NAND电路201的输出。P沟道MOS晶体管203的栅极接受保持电位设定信号DCL0。P沟道MOS晶体管209的栅极接受保持测试控制信号RT。
P沟道MOS晶体管204、205串联连接在电源节点VDD和电源线VM之间。P沟道MOS晶体管204的栅极接受保持电位设定信号DCL1。P沟道MOS晶体管206、207、208串联连接在电源节点VDD和电源线VM之间。P沟道MOS晶体管206的栅极接受保持电位设定信号DCL2。
图30是说明本发明实施例8的电源线电平切换电路200的动作的表。
首先，就列选择信号即电平控制信号CS为H电平时，也就是列被选择、存取的存取时的情况进行说明。这时，冗余置换控制信号KILL成为H电平。这意味着选择的列不含有不良单元而正常动作。因此，该列不与备用列置换而成为实际存取的列。再有，保持测试控制信号RT和保持电位设定信号DCL0、DCL1、DCL2，在存取时可以为H电平也可以为L电平。图30中，以「X」表示这种H电平、L电平均可的状态。
如图29所示，电平控制信号CS和冗余置换控制信号KILL同为H电平时，NAND电路201输出L电平的信号。被输入该信号后P沟道MOS晶体管202导通，如图30所示，电源线VM的电位电平成为电源电位VDD。
接着回到图30，说明列选择信号也就是电平控制信号CS为L电平时，即列不被选择、不进行存取的非存取时的情况。这时，保持测试控制信号RT成为H电平。并且，保持电位设定信号DCL0、DCL1、DCL2中的一个信号被设定于L电平，其他的两个信号被设定于H电平。再有，冗余置换控制信号KILL可以为H电平，也可以为L电平。
如图29所示，电平控制信号CS为L电平时NAND电路201与冗余置换控制信号KILL的H电平/L电平无关地输出L电平的信号。被输入该信号后，P沟道MOS晶体管202截止。并且，由于保持测试控制信号RT为H电平，P沟道MOS晶体管209也成为截止。
非存取时，保持电位设定信号DCL2为L电平、保持电位设定信号DCL0、DCL1为H电平时，P沟道MOS晶体管203、204、206中只是P沟道MOS晶体管206导通，P沟道MOS晶体管203、204截止。由此，如图30所示，电源线VM的电位电平成为VDD-2Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。
非存取时，保持电位设定信号DCL1为L电平、保持电位设定信号DCL0、DCL2为H电平时，P沟道MOS晶体管203、204、206中只是P沟道MOS晶体管204导通，P沟道MOS晶体管203、206截止。由此，又如图30所示，电源线VM的电位电平成为VDD-Vtp。
非存取时，保持电位设定信号DCL0为L电平、保持电位设定信号DCL1、DCL2为H电平时，P沟道MOS晶体管203、204、206中只是P沟道MOS晶体管203导通，P沟道MOS晶体管204、206均截止。由此，如图30所示，电源线VM的电位电平成为电源电位VDD。
如此，电源线电平切换电路200是、通过改变保持电位设定信号DCL0、DCL1、DCL2的H电平/L电平的组合，在非存取时能够切换电源线VM的电位电平。由于能够切换电源线VM的电位电平，在电源电位VDD的值变动时，也能灵活地加以应付。
例如，在电源电位VDD成为低于预定值的场合，将非存取时电源线VM的电位电平降低到VDD-2Vtp时，有可能电源线VM的电位电平变得过低、连接于电源线VM的存储单元的数据不能正确保持。这种场合，通过将电源线VM的电位电平切换到例如VDD-Vtp，就能够正确保持存储单元的数据。并且，在将电源线VM的电位电平切换到了VDD-Vtp后电源线VM的电位电平仍然过低的场合，将电源线VM的电位电平切换到电源电位VDD即可。
回到图30，就冗余置换时的情况进行说明。这时，冗余置换控制信号KILL成为L电平。这意味着选择的列包含不良单元而不正常动作。因此，该列被置换成备用列，实际不被存取。这时，保持测试控制信号RT和保持电位设定信号DCL0、DCL1、DCL2，均成为H电平。再有，在冗余选择时，电平控制信号CS可以为H电平也可以为L电平。
如图29所示，冗余置换控制信号KILL为L电平时，与电平控制信号CS的H电平/L电平无关，NAND电路201输出L电平的信号。被输入该信号后，P沟道MOS晶体管202截止。并且，由于保持测试控制信号RT和保持电位设定信号DCL0、DCL1、DCL2均为H电平，P沟道MOS晶体管203、204、206、209全部成为截止。结果，如图30所示，电源线VM成为高阻抗(Hi-Z)浮置状态。
冗余选择时，选择的列不是实际被存取的列，该列有例如短路那样的缺陷时，该列上的漏电流可能会变得异常大。冗余选择时，通过将电源线VM浮置，能够抑制这种异常漏电流。
回到图30，就保持测试时的情况进行说明。保持测试(retentiontest)是对存储单元的数据保持特性进行测试的模式，是通常的动作状态时不使用的模式。这时，保持测试控制信号RT和电平控制信号CS同时成为L电平。并且，保持电位设定信号DCL0、DCL1、DCL2均成为H电平。再有，在保持测试时冗余置换控制信号KILL可以为H电平也可以为L电平。
如图29所示，电平控制信号CS为L电平时，与冗余置换控制信号KILL的H电平/L电平无关，NAND电路201输出L电平的信号。被输入该信号后，P沟道MOS晶体管202截止。并且，由于保持电位设定信号DCL0、DCL1、DCL2均为H电平，P沟道MOS晶体管203、204、206均成为截止。
另一方面，由于保持测试控制信号RT为L电平，P沟道MOS晶体管209导通。P沟道MOS晶体管209预先使驱动能力充分小。但是，在连接于电源线VM的存储单元中不包含不良存储单元时，存储单元正确保持存储数据所需的驱动能力得到维持。
现在，考虑连接于电源线VM的存储单元的中存在漏电流大的存储单元的情况。通常的动作测试中，进行对存储单元的存取时，P沟道MOS晶体管202导通。由此，即使漏电流大的存储单元存在，由于P沟道MOS晶体管202的驱动能力，也有该存储单元的读出/写入仍按正常被执行的情况。因此，在迄今为止的通常的动作测试中，有过不能判定漏电流大的存储单元并通过冗余置换来补救的情况。
本发明的保持测试中，将P沟道MOS晶体管202截止、使成为导通的P沟道MOS晶体管209的驱动能力充分小。因此，漏电流大的存储单元存在时，由于该存储单元的影响电源线VM的电位电平降低。由此，连接于电源线VM的存储单元就不能正确保持数据，保持测试的结果成为不良(fail)。基于该不良结果将不良存储单元置换成备用列，从而能够消除异常漏电流。
总之，依据实施例8，根据存储单元阵列的动作模式改变输入电源线电平控制电路的各种控制信号的设定，从而能够将电源线的电位电平最佳地设定于存储单元阵列的每个动作模式。
[实施例9]
实施例9中，就实施例5、6、7中的接地线电平控制电路之一例进行说明。
图31是表示本发明实施例9的接地线电平控制电路30的电路结构的电路图。
如图31所示，实施例9的接地线电平控制电路30包含每列设置的接地线电平切换电路300-0、300-1。接地线电平切换电路300-0被输入保持测试控制信号/RT、冗余置换控制信号/KILL[0]、保持电位设定信号/DCL0、/DCL1、/DCL2与电平控制信号/CS[0]，对接地线GG[0]的电位电平加以控制。接地线电平切换电路300-1被输入保持测试控制信号/RT、冗余置换控制信号/KILL[1]、保持电位设定信号/DCL0、/DCL1、/DCL2与电平控制信号/CS[1]，对接地线GG[1]的电位电平加以控制。接着，就代表接地线电平切换电路300-0、300-1的接地线电平切换电路300的具体电路结构进行说明。
图32是表示本发明实施例9的接地线电平切换电路300的具体电路结构的电路图。
如图32所示，实施例9的接地线电平切换电路300设有：接受电平控制信号/CS和冗余置换控制信号/KILL的NOR电路301；漏极连接于接地线GG的N沟道MOS晶体管302～304、306、309；二极管连接的N沟道MOS晶体管305、307、308。
N沟道MOS晶体管302、303、309的源极连接于接地节点GND。N沟道MOS晶体管302的栅极接受NOR电路301的输出。N沟道MOS晶体管303的栅极接受保持电位设定信号/DCL0。N沟道MOS晶体管309的栅极接受保持测试控制信号/RT。
N沟道MOS晶体管304、305串联连接在接地节点GND和接地线GG之间。N沟道MOS晶体管304的栅极接受保持电位设定信号/DCL1。N沟道MOS晶体管306、307、308串联连接在接地节点GND和接地线GG之间。N沟道MOS晶体管306的栅极接受保持电位设定信号/DCL2。
图33是说明本发明实施例9的接地线电平切换电路300的动作的表。
首先说明列选择信号也就是电平控制信号/CS为L电平时的情况，即列被选择而存取的存取时的情况。这时，冗余置换控制信号/KILL成为L电平。这意味着选择的列不含不良单元的正常动作。因此，该列不被置换成备用列，而成为被实际存取的列。再有，保持测试控制信号/RT和保持电位设定信号/DCL0、/DCL1、/DCL2在存取时可以为H电平，也可以为L电平。图33中，用「X」表示这种H电平、L电平均可的状态。
如图32所示，电平控制信号/CS和冗余置换控制信号/KILL同为L电平时，NOR电路301输出H电平的信号。被输入该信号后，N沟道MOS晶体管302导通，如图33所示，接地线GG的电位电平成为接地电位GND。
回到图33说明列选择信号也就是电平控制信号/CS为H电平时，即列未被选择而不进行存取的非存取时的情况。这时，保持测试控制信号/RT成为L电平。并且，保持电位设定信号/DCL0、/DCL1、/DCL2中的一个信号设定于H电平，其余的两个信号设定于L电平。再有，冗余置换控制信号/KILL可以为H电平，也可以为L电平。
如图32所示，电平控制信号/CS为H电平时，与冗余置换控制信号/KILL的H电平/L电平无关，NOR电路301输出L电平的信号。被输入该信号后，N沟道MOS晶体管302截止。并且，由于保持测试控制信号/RT为L电平，N沟道MOS晶体管309也成为截止。
非存取时，保持电位设定信号/DCL2为H电平、保持电位设定信号/DCL0、/DCL1为L电平时，N沟道MOS晶体管303、304、306中只是N沟道MOS晶体管306导通，N沟道MOS晶体管303、304截止。由此，如图33所示，接地线GG的电位电平成为GND+2Vtn(Vtn是N沟道MOS晶体管的栅源间电压)。
非存取时，保持电位设定信号/DCL1为H电平、保持电位设定信号/DCL0、/DCL2为L电平时，N沟道MOS晶体管303、304、306中只是N沟道MOS晶体管304导通，N沟道MOS晶体管303、306截止。由此，如图33所示，接地线GG的电位电平成为GND+Vtn。
非存取时，保持电位设定信号/DCL0为H电平、保持电位设定信号/DCL1、/DCL2为L电平时，N沟道MOS晶体管303、304、306只是N沟道MOS晶体管303导通，N沟道MOS晶体管304、306截止。由此，如图33所示，接地线GG的电位电平成为接地电位GND。
如此，接地线电平切换电路300，通过改变保持电位设定信号/DCL0、/DCL1、/DCL2的H电平/L电平的组合，在非存取时能够将接地线GG的电位电平切换。通过使接地线GG的电位电平能够切换，在接地电位GND的值变动时，也能灵活加以应付。
例如，接地电位GND高于预定值的场合，非存取时将接地线GG的电位电平上升到GND+2Vtn时，有可能接地线GG的电位电平变得过高，连接于接地线GG的存储单元的数据不能被正确保持。这时，通过将接地线GG的电位电平切换到例如GND+Vtn，存储单元的数据就能正确保持。并且，即使将接地线GG的电位电平切换到GND+Vtn，接地线GG的电位电平仍过高时，可以将接地线GG的电位电平切换到接地电位GND。
回到图33，说明冗余置换时的情况。这时，冗余置换控制信号/KILL成为H电平。这意味着选择的列包含不良单元而不正常动作。因此，该列被备用列置换，不进行实际存取。这时，保持测试控制信号/RT和保持电位设定信号/DCL0、/DCL1、/DCL2均成为L电平。再有，在冗余选择时，电平控制信号/CS可以为H电平，也可以为L电平。
如图32所示，冗余置换控制信号/KILL为H电平时，NOR电路301输出L电平的信号，与电平控制信号/CS的H电平/L电平无关。被输入该信号后，N沟道MOS晶体管302截止。并且，由于保持测试控制信号/RT和保持电位设定信号/DCL0、/DCL1、/DCL2均为L电平，N沟道MOS晶体管303、304、306、309也全部截止。结果，如图33所示，接地线GG成为高阻抗(Hi-Z)的浮置状态。
冗余选择时，虽然选择的列不被实际存取，但例如在有短路等缺陷时，存在该列上的漏电流异常增大的可能性。冗余选择时，通过将接地线GG设为浮置状态，能够抑制这种异常漏电流。
回到图33，说明保持测试时的情况。所谓保持测试(retentiontest)，就是对存储单元的数据保持特性进行测试的模式，这是一种在正常工作状态时不使用的模式。这时，保持测试控制信号/RT与电平控制信号/CS均成为H电平。并且，保持电位设定信号/DCL0、/DCL1、/DCL2均成为L电平。再有，在保持测试时，冗余置换控制信号/KILL可以为H电平，也可以为L电平。
如图32所示，电平控制信号/CS为H电平时，NOR电路301输出L电平的信号，与冗余置换控制信号/KILL的H电平/L电平无关。被输入该信号后，N沟道MOS晶体管302截止。并且，由于保持电位设定信号/DCL0、/DCL1、/DCL2均为L电平，N沟道MOS晶体管303、304、306均截止。
另一方面，由于保持测试控制信号/RT为H电平，N沟道MOS晶体管309导通。N沟道MOS晶体管309使驱动能力预先成为充分小。但是，连接于接地线GG的存储单元不含不良存储单元时，存储单元正确保持存储数据所需的驱动能力得以维持。
现在，考虑在连接接地线GG的存储单元中漏电流大的存储单元存在时的情况。在正常的动作测试中，对存储单元进行存取时N沟道MOS晶体管302导通。由此，即使存在漏电流大的存储单元，由于N沟道MOS晶体管302的驱动能力，该存储单元的读出/写入仍正常进行。因此，在迄今为止的正常动作测试中不能实现：判定漏电流大的存储单元，然后以冗余置换进行补救。
在本发明的保持测试中，将N沟道MOS晶体管302设为截止，并使导通的N沟道MOS晶体管309的驱动能力充分小。因此，漏电流大的存储单元存在时，由于该存储单元的影响接地线GG的电位下降。由此，与接地线GG相连的存储单元不能正确保持数据，保持测试的结果成为不良(fail)。基于该测试结果，用备用列置换不良存储单元，就能够消除异常漏电流。
总之，依据实施例9，通过根据存储单元阵列的工作模式改变输入接地线电平控制电路的各种控制信号的设定，能够在每种存储单元阵列的工作模式时将接地线的电位电平设定于最佳。
[实施例10]
在实施例10中，就根据电源电位VCC的高低控制实施例8、9中说明的保持电位设定信号DCL0、DCL1、DCL2的逻辑电平的设定信号控制电路进行说明。
图34是表示本发明实施例10的设定信号控制电路500的电路结构的电路图。
如图34所示，实施例10的设定信号控制电路500包含：电位电平调整电路510a、510b，传输门(transfer gate)520a、520b，锁存电路530a、530b，NAND电路541、543、545，以及倒相器542、544。
电位电平调整电路510a中有：二极管连接的P沟道MOS晶体管511，连接于节点N11的P沟道MOS晶体管512，以及N沟道MOS晶体管513。P沟道MOS晶体管511、512和N沟道MOS晶体管513，串联连接在电源节点VDD和接地节点GND之间。并且，P沟道MOS晶体管512和N沟道MOS晶体管513的栅极被输入时钟信号CLK。
电位电平调整电路510a中，在时钟信号CLK为L电平时，P沟道MOS晶体管512导通，N沟道MOS晶体管513成为截止。其结果，节点N11的电位电平成为VDD-Vtp(Vtp是P沟道MOS晶体管的栅源间电压)。另一方面，时钟信号CLK为H电平时，P沟道MOS晶体管512截止，N沟道MOS晶体管513成为导通。其结果，节点N11的电位电平成为接地电位GND。
电位电平调整电路510b中有：二极管连接的P沟道MOS晶体管514、515，以及连接于节点N11的P沟道MOS晶体管516与N沟道MOS晶体管517。P沟道MOS晶体管514、515、516与N沟道MOS晶体管517，串联连接在电源节点VDD和接地节点GND之间。并且，P沟道MOS晶体管516和N沟道MOS晶体管517的栅极上，输入时钟信号CLK。
电位电平调整电路510b中，在时钟信号CLK为L电平时，P沟道MOS晶体管516导通，N沟道MOS晶体管517成为截止。其结果，节点N21的电位电平成为VDD-2Vtp。另一方面，时钟信号CLK为H电平时，P沟道MOS晶体管516截止，N沟道MOS晶体管517成为导通。其结果，节点N21的电位电平成为接地电位GND。
传输门520a连接于节点N11。时钟信号CLK为L电平时，传输门520a将从电位电平调整电路510a输入的电位电平VDD-Vtp的输入信号导通。另一方面，时钟信号CLK为H电平时，将从电位电平调整电路510a输入的接地电位GND的输入信号截断。
传输门520b连接于节点N21。时钟信号CLK为L电平时，传输门520b将从电位电平调整电路510b输入的电位电平VDD-2Vtp的输入信号导通。另一方面，时钟信号CLK为H电平时，将从电位电平调整电路510b输入的接地电位GND的输入信号截断。
锁存电路530a含有相互环状连接的倒相器531a、532a。时钟信号CLK为L电平时，锁存电路530a被输入从电位电平调整电路510a经由传输门520a输入的电位电平VDD-Vtp的输入信号，并将输出信号输出到节点N12。输入信号的电位电平VDD-Vtp高于输入阈值电压Vth时，锁存电路530a将输入信号反相。另一方面，时钟信号CLK为L电平时，由于传输门520a被截断，锁存电路530a成为数据保持状态。
锁存电路530b有相互环状连接的倒相器531b、532b。时钟信号CLK为L电平时，锁存电路530b被输入从电位电平调整电路510b经由传输门520b输入的电位电平VDD-2Vtp的输入信号，并将输出信号输出到节点N22。输入信号的电位电平VDD-2Vtp高于输入阈值电压Vth时，锁存电路530b将输入信号反相。另一方面，时钟信号CLK为L电平时，由于传输门520b被截断，锁存电路530b成为数据保持状态。
NAND电路541被输入来自节点N12、N22的信号，并输出保持电位设定信号DCL0。倒相器542将来自节点N12的信号反相。NAND电路543被输入来自倒相器542和节点N22的信号，并将保持电位设定信号DCL1输出。倒相器544将来自节点N22的信号反相。NAND电路545被输入来自倒相器542、544的信号，并输出保持电位设定信号DCL2。
图35A、35B、35C、35D是分别用以说明本发明实施例10的设定信号控制电路500的动作的动作波形图。
图35A是表示时钟信号CLK的电位电平变化的示图。如图35A所示，时钟信号CLK在时刻t1、t3上升至H电平(电源电位VDD)，在时刻t2、t4下降至L电平。
图35B、35C、35D均为表示节点N11、N21中的电位电平的变化的示图。如参照图34说明的那样，图35B、35C、35D中节点N11、N21的电位电平变化的时刻t1～t4，与图35A中时钟信号CLK的电位电平变化的时刻t1～t4同步。
如图35B、35C、35D所示，节点N11上的电位电平都在时刻t1、t3下降，在时刻t2、t4上升至VDD-Vtp。并且，节点N21上的电位电平都在时刻t1、t3下降，在时刻t2、t4上升至VDD-2Vtp。
如此，节点N11、N21的电位电平在时钟信号CLK为L电平时分别成为VDD-Vtp、VDD-2Vtp。但是，电位电平VDD-Vtp、VDD-2Vtp，在电源电位VDD的值变动时也随着变动。参照图35B、35C、35D，从与图34的锁存电路530a、530b中的输入阈值电压Vth之间的关系出发，分为如下三种情况说明电源电位VDD变动后节点N11、N21的电位电平。
图35B是表示电位电平VDD-Vtp、VDD-2Vtp均高于输入阈值电压Vth时节点N11、N21的电位电平变化的示图。
如图35B所示，电源电位VDD足够高时，输入图34的锁存电路530a、530b的输入信号的电位电平VDD-Vtp、VDD-2Vtp均高于输入阈值电压Vth。这时，如图34中说明的那样，在时钟信号CLK为L电平时，图34的锁存电路530a、530b都将输入信号反相。结果，节点N12、N22的电位电平均成为L电平。
被输入该信号后，保持电位设定信号DCL0、DCL1、DCL2，如图34所示，分别成为H电平、H电平、L电平。通过将这些保持电位设定信号DCL0、DCL1、DCL2输入图29的电源线电平切换电路200，将保持测试控制信号RT、电平控制信号CS分别设定于H电平、L电平，电源线VM的电位电平如图30所示成为VDD-2Vtp。
如此，电源电位VDD足够高时，保持电位设定信号DCL0、DCL1、DCL2分别被设定于H电平、H电平、L电平。其结果，能够将电源线VM的电位电平下降至VDD-2Vtp。
图35C是表示电位电平VDD-Vtp高于输入阈值电压Vth、电位电平VDD-2Vtp低于输入阈值电压Vth时节点N11、N21的电位电平的变化的示图。
如图35C所示，电源电位VDD比图35B所示的低时，输入图34的锁存电路530a的输入信号的电位电平VDD-Vtp高于输入阈值电压Vth，输入图34的锁存电路530b的输入信号的电位电平VDD-2Vtp低于输入阈值电压Vth。
这时，如图34中说明的那样，在时钟信号CLK为L电平时，图34的锁存电路530a将输入信号反相，图34的锁存电路530b不将输入信号反相。结果，节点N12、N22的电位电平分别成为L电平、H电平。
输入该信号后，保持电位设定信号DCL0、DCL1、DCL2如图34所示分别成为H电平、L电平、H电平。通过将这些保持电位设定信号DCL0、DCL1、DCL2输入图29的电源线电平切换电路200，将保持测试控制信号RT、电平控制信号CS分别设定于H电平、L电平，电源线VM的电位电平如图30所示成为VDD-Vtp。
如此，电源电位VDD比图35B所示的低时，保持电位设定信号DCL0、DCL1、DCL2分别被设定于H电平、L电平、H电平。其结果，电源线VM的电位电平成为VDD-Vtp，电位电平的降低幅度能够得到抑制。
图35D是表示电位电平VDD-Vtp、VDD-2Vtp均低于输入阈值电压Vth时节点N11、N21的电位电平的变化的示图。
如图35D所示，电源电位VDD比图35C所示的低时，输入图34的锁存电路530a、530b的输入信号的电位电平VDD-Vtp、VDD-2Vtp均低于输入阈值电压Vth。这时，如图34中说明的那样，图34的锁存电路530a、530b在时钟信号CLK为L电平时均不将输入信号反相。结果，节点N12、N22的电位电平均成为H电平。
被输入该信号后，保持电位设定信号DCL0、DCL1、DCL2如图34所示分别成为L电平、H电平、H电平。通过将这些保持电位设定信号DCL0、DCL1、DCL2输入图29的电源线电平切换电路200，将保持测试控制信号RT、电平控制信号CS分别设定于H电平、L电平，电源线VM的电位电平如图30所示成为电源电位VDD。
如此，电源电位VDD比图35C所示的还低时，保持电位设定信号DCL0、DCL1、DCL2分别被设定于L电平、H电平、H电平。其结果，能够将电源线VM的电位电平返回电源电位VDD。
因此，实施例10的设定信号控制电路500在电源电位VDD发生了变动时，能够按照其变动的情况控制保持电位设定信号DCL0、DCL1、DCL2的各逻辑电平。由此，即使电源电位VDD发生了变动时，也能够将电源线VM的电位电平自动调整到最佳，使非存取时的存储单元的数据保持特性不因电源电位VDD的变动而变差。
最近的半导体存储装置中的芯片设计中，为了降低电力消耗，设计成按照动作状况动态地变动电源电压。通过采用实施例10的设定信号控制电路500，对于这样的电源电压的变动也能加以应付。
再有，电源电位VDD的电位电平下降某值，在考虑了以该下降的电位电平为基准时等效于接地电位GND上升该值。因此，设定信号控制电路500也能够将保持电位设定信号/DCL0、/DCL1、/DCL2供给实施例9的接地线电平控制电路30。
总之，依据实施例10，通过根据电源电位VDD的变动情况控制保持电位设定信号DCL0、DCL1、DCL2的逻辑电平，电源电位VDD发生了变动时，也能够将电源线VM的电位电平自动调整到最佳。
以上对本发明作了详细说明，但是上述说明只是为了例示，并不对本发明构成任何限定，应当明确理解本发明的精神和范围只由随附的权利要求书加以规定。

Claims (38)

1.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，以及
对应于所述多个存储单元中的各单元个别配置的多条写入字线；
所述多个存储单元中的各单元包含，
保持数据的数据存储部，
对所述数据存储部写入数据的数据写入部，以及
设有从所述数据存储部读出数据的读出位线的数据读出部；
所述数据存储部设有共同与对应于所述多个存储单元的各列配置的电源线连接的第一和第二倒相器电路；
还设有按照设定于每列的电平控制信号，将所述电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上的电源线电平控制电路。
2.如权利要求1所述的半导体存储装置，其特征在于：所述电源线电平控制电路在非读出动作时将所述电源线的电位电平每列控制在所述预定的电位电平上，在读出动作时分别将所述电源线的电位电平在选择列控制在电源电位上、在非选择列控制在所述预定的电位电平上。
3.如权利要求1所述的半导体存储装置，其特征在于：
所述数据读出部含有其栅极连接于所述数据存储部的读出端子、其源极连接于可控制电位电平的接地线的晶体管；
还设有接地线电平控制电路，该电路根据所述电平控制信号每列地控制所述接地线的电位电平，使之成为接地电位、电源电位或浮置状态。
4.如权利要求3所述的半导体存储装置，其特征在于：所述接地线电平控制电路在非读出动作时将所述接地线的电位电平每列地控制在所述预定的电位电平上，在读出动作时分别控制所述接地线的电位电平，以使之在选择列成为接地电位、在非选择列成为电源电位或浮置状态。
5.如权利要求1所述的半导体存储装置，其特征在于包括每列设置的多个电源线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个信号，每列地将所述电源线的电位电平切换到电源电位、低于电源电位的多个预定的电位电平或浮置状态。
6.如权利要求5所述的半导体存储装置，其特征在于：所述电源线电平切换电路在存取时和保持测试时将所述电源线的电位电平切换到电源电位，在非存取时将所述电源线的电位电平切换到电源电位或所述多个预定的电位电平，在冗余置换时将所述电源线的电位电平切换到浮置状态。
7.如权利要求5所述的半导体存储装置，其特征在于还设有：根据电源电位的高低，与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。
8.如权利要求7所述的半导体存储装置，其特征在于：
所述设定信号控制电路包含，
与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，
与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，
接受所述第一电源电位移位信号，并将与输入阈值电压之比较结果对应的第一选择控制信号输出的第一锁存电路，以及
接受所述第二电源电位移位信号，并将与所述输入阈值电压之比较结果对应的第二选择控制信号输出的第二锁存电路；
根据所述第一和第二选择控制信号的组合，控制所述多个保持电位设定信号的逻辑电平。
9.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，以及
对应于所述多个存储单元中的各单元个别配置的多条写入字线；
所述多个存储单元中的各单元包含，
保持数据的数据存储部，
对所述数据存储部写入数据的数据写入部，以及
设有从所述数据存储部读出数据的读出位线的数据读出部；
所述数据存储部设有，
与对应于所述多个存储单元的各列配置的第一电源线连接的第一倒相器电路，以及
与对应于所述多个存储单元的各列配置的第二电源线连接的第二倒相器电路；
还设有根据每列设定的电平控制信号，每列地将所述第二电源线的电位电平控制在电源电位或低于电源电位的预定的电位电平上的电源线电平控制电路。
10.如权利要求9所述的半导体存储装置，其特征在于：所述电源线电平控制电路，在非读出动作时每列地将所述第二电源线的电位电平控制在所述预定的电位电平上，在读出动作时分别将所述第二电源线的电位电平在选择列控制在电源电位上、在非选择列控制在预定的电位电平上。
11.如权利要求9所述的半导体存储装置，其特征在于：所述电源线电平控制电路包含在每列设置的多个电源线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个，每列地切换所述电源线的电位电平，使之成为电源电位、低于电源电位的多个预定的电位电平或浮置状态。
12.如权利要求11所述的半导体存储装置，其特征在于：所述电源线电平切换电路在存取时和保持测试时将所述电源线的电位电平切换到电源电位，在非存取时将所述电源线的电位电平切换到电源电位或所述多个预定的电位电平，在冗余置换时将所述电源线的电位电平切换到浮置状态。
13.如权利要求11所述的半导体存储装置，其特征在于：还设有根据电源电位的高低与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。
14.如权利要求13所述的半导体存储装置，其特征在于：
所述设定信号控制电路包含，
与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，
与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，
接受所述第一电源电位移位信号，并将与输入阈值电压之比较结果对应的第一选择控制信号输出的第一锁存电路，
接受所述第二电源电位移位信号，并将与所述输入阈值电压之比较结果对应的第二选择控制信号输出的第二锁存电路；
根据所述第一和第二选择控制信号的组合，控制所述多个保持电位设定信号的逻辑电平。
15.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，以及
对应于所述多个存储单元的各单元个别配置的多条写入字线；
所述多个存储单元的各单元包含，
保持数据的数据存储部，
对所述数据存储部写入数据的数据写入部，以及
设有从所述数据存储部读出数据的读出位线的数据读出部；
所述数据存储部设有，
根据每列设定的电平控制信号在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及
在所述预定的电位电平上工作的第二倒相器电路。
16.如权利要求15所述的半导体存储装置，其特征在于：
所述第一倒相器电路包含，
连接在第一节点和第一存储节点之间的第一晶体管，
连接在第一存储节点和接地节点之间的第二晶体管，以及
连接在电源节点和第一节点之间的、其控制端子接受所述电平控制信号的第三晶体管；
所述第二倒相器电路包含，
连接在第一节点和第二存储节点之间的第四晶体管，
连接在第二存储节点和接地节点之间的第五晶体管，以及
以二极管方式连接在电源节点和第一节点之间的第六晶体管。
17.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，以及
对应所述多个存储单元中的各单元个别配置的多条写入字线；
所述多个存储单元中的各单元包含，
保持数据的数据存储部，
对所述数据存储部写入数据的数据写入部，以及
设有从所述数据存储部读出数据的读出位线的数据读出部；
所述数据存储部含有，
根据每列设定的电平控制信号和每行设定的第二电平控制信号，在电源电位或低于电源电位的预定的电位电平上工作的第一倒相器电路，以及
在所述预定的电位电平上工作的第二倒相器电路。
18.如权利要求17所述的半导体存储装置，其特征在于：
所述第一倒相器电路包含，
连接在第一节点和第一存储节点之间的第一晶体管，
连接在第一存储节点和接地节点之间的第二晶体管，
连接在第二节点和第一节点之间的、其控制端子接受所述电平控制信号的第三晶体管，以及
连接在电源节点和第二节点之间的、其控制端子接受所述第二电平控制信号第七晶体管；
所述第二倒相器电路包含，
连接在第一节点和第二存储节点之间的第四晶体管，
连接在第二存储节点和接地节点之间的第五晶体管，以及
以二极管方式连接在电源节点和第一节点之间的第六晶体管。
19.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，以及
对应于所述多个存储单元中的各单元个别配置的多条写入字线；
所述多个存储单元中的各单元包含，
保持数据的数据存储部，
对所述数据存储部写入数据的数据写入部，以及
设有从所述数据存储部读出数据的读出位线的数据读出部；
所述数据存储部设有共同与对应于所述多个存储单元中的各列配置的接地线连接的第一与第二倒相器电路；
还设有根据每列设定的电平控制信号，将所述接地线的电位电平控制在接地电位或高于接地电位的预定的电位电平上的接地线电平控制电路。
20.如权利要求19所述的半导体存储装置，其特征在于：所述接地线电平控制电路在非读出动作时将所述接地线的电位电平每列地控制在所述预定的电位电平上，在读出动作时分别将所述接地线的电位电平在选择列控制在接地电位上、在非选择列控制在所述预定的电位电平上。
21.如权利要求19所述的半导体存储装置，其特征在于：
所述数据读出部设有其栅极连接于所述数据存储部的读出端子的、其源极连接于可控制电位电平的接地线的晶体管；
还设有第二接地线电平控制路，该电路根据所述电平控制信号每列地控制所述接地线的电位电平，使之成为接地电位、电源电位或浮置状态。
22.如权利要求21所述的半导体存储装置，其特征在于：所述第二接地线电平控制电路在非读出动作时将所述接地线的电位电平每列地控制在所述预定的电位电平上，在读出动作时分别将所述接地线的电位电平在选择列控制在接地电位上、在非选择列控制在电源电位或浮置状态。
23.如权利要求19所述的半导体存储装置，其特征在于：所述接地线电平控制电路包含每列设置的多个接地线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个每列地切换所述接地线的电位电平，使之成为接地电位、高于接地电位的多个预定的电位电平或浮置状态。
24.如权利要求23所述的半导体存储装置，其特征在于：所述接地线电平切换电路在存取时和保持测试时将所述接地线的电位电平切换到接地电位，在非存取时将所述接地线的电位电平切换到接地电位或所述多个预定的电位电平，在冗余置换时将所述接地线的电位电平切换到浮置状态。
25.如权利要求23所述的半导体存储装置，其特征在于：还设有根据电源电位的高低与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。
26.如权利要求25所述的半导体存储装置，其特征在于：
所述设定信号控制电路包含，
与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，
与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，
接受所述第一电源电位移位信号，并将对应于与输入阈值电压之比较结果的第一选择控制信号输出的第一锁存电路，以及
接受所述第二电源电位移位信号，并将对应于与所述输入阈值电压之比较结果的第二选择控制信号输出的第二锁存电路；
根据所述第一与第二选择控制信号的组合，控制所述多个保持电位设定信号的逻辑电平。
27.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，
对应于所述多个存储单元的各行配置的多条字线，以及
对应于所述多个存储单元的各列配置的多个位线对；
所述多个存储单元中的各单元包含，
保持数据的存储部，以及
对所述数据存储部写入/读出数据的数据写入/读出部；
所述数据存储部设有共同与对应于所述多个存储单元的各列配置的电源线连接的第一与第二倒相器电路；
还设有电源线电平控制电路，该电路根据每列设定的电平控制信号，将所述电源线的电位电平每列地控制在电源电位或低于电源电位的预定的电位电平上。
28.如权利要求27所述的半导体存储装置，其特征在于：所述电源线电平控制电路在非读出动作时将所述电源线的电位电平每列地控制在所述预定的电位电平上，在读出动作时分别将所述电源线的电位电平在选择列控制在电源电位上、在非选择列控制在所述预定的电位电平上。
29.如权利要求27所述的半导体存储装置，其特征在于：所述电源线电平控制电路包含每列设置的多个电源线电平切换电路，该电路根据保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个，每列地切换所述电源线的电位电平，使之成为电源电位、低于电源电位的多个预定的电位电平或浮置状态。
30.如权利要求29所述的半导体存储装置，其特征在于：所述电源线电平切换电路在存取时和保持测试时将所述电源线的电位电平切换到电源电位，在非存取时将所述电源线的电位电平切换到电源电位或所述多个预定的电位电平，在冗余置换时将所述电源线的电位电平切换到浮置状态。
31.如权利要求30所述的半导体存储装置，其特征在于：还设有根据电源电位的高低与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。
32.如权利要求31所述的半导体存储装置，其特征在于：
所述设定信号控制电路包含，
与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，
与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，
接受所述第一电源电位移位信号，并将基于与输入阈值电压之比较结果的第一选择控制信号输出的第一锁存电路，以及
接受所述第二电源电位移位信号，并将基于与所述输入阈值电压之比较结果的第二选择控制信号输出的第二锁存电路；
根据所述第一与第二选择控制信号的组合对所述多个保持电位设定信号的逻辑电平进行控制。
33.一种半导体存储装置，其中：
设有行列状配置的多个存储单元，
对应于所述多个存储单元的各行配置的多条字线，以及
对应于所述多个存储单元的各列配置的多个位线对；
所述多个存储单元中的各单元包含，
保持数据的数据存储部，以及
对所述数据存储部进行数据的写入/读出的数据写入/读出部；
所述数据存储部设有共同与对应于所述多个存储单元的各列配置的接地线连接的第一与第二倒相器电路；
还设有接地线电平控制电路，该电路根据每列设定的电平控制信号，每列地将所述接地线的电位电平控制在接地电位或高于接地电位的预定的电位电平上。
34.如权利要求33所述的半导体存储装置，其特征在于：所述接地线电平控制电路在非读出动作时将所述接地线的电位电平每列地控制到所述预定的电位电平上，在读出动作时分别将所述接地线的电位电平在选择列控制在接地电位上、在非选择列控制在所述预定的电位电平上。
35.如权利要求33所述的半导体存储装置，其特征在于：所述接地线电平控制电路包含每列设置的多个接地线电平切换电路，该电路按照保持测试控制信号、冗余置换控制信号、多个保持电位设定信号和所述电平控制信号中的至少一个每列地切换所述接地线的电位电平，使之成为接地电位、高于接地电位的多个预定的电位电平或浮置状态。
36.如权利要求35所述的半导体存储装置，其特征在于：所述接地线电平切换电路在存取时和保持测试时将所述接地线的电位电平切换到接地电位，在非存取时将所述接地线的电位电平切换到接地电位或所述多个预定的电位电平，在冗余置换时将所述接地线的电位电平切换到浮置状态。
37.如权利要求35所述的半导体存储装置，其特征在于：还设有根据电源电位的高低与时钟信号同步地控制所述多个保持电位设定信号的逻辑电平的设定信号控制电路。
38.如权利要求37所述的半导体存储装置，其特征在于：
所述设定信号控制电路包含，
与所述时钟信号同步地将其电位电平比电源电位低预定值的第一电源电位移位信号输出的第一电位电平调整电路，
与所述时钟信号同步地将其电位电平比所述第一电位电平低预定值的第二电源电位移位信号输出的第二电位电平调整电路，
接受所述第一电源电位移位信号，并将基于与输入阈值电压之比较结果的第一选择控制信号输出的第一锁存电路，以及
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根据所述第一与第二选择控制信号的组合，对所述多个保持电位设定信号的逻辑电平进行控制。
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