JP2002288984A - 低電力半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】現在の半導体マイクロプロセッサや半導体メモ
リ回路を低電力が要求され携帯機器、等の分野へは消費
電力が大きいため、利用出来ず、また、低消費電力化す
ると、高性能化に問題があり、低消費電力化と高性能化
を両立することができないので、より有用なマイクロプ
ロセッサやメモリの提供に限界があった。 【解決手段】携帯機器向けに低電力化と高性能化を同時
に実現するため、マイクロプロセッサやメモリ、等半導
体回路について、ソース電位可変手段、デコーダ回路、
等の手段を設け、動作状態にある回路へは高電圧を、待
機状態にある回路へは低電圧を、選択的に供給すること
により、マイクロプロセッサやメモリ、等半導体回路の
消費電力を飛躍的に低減し、かつ、高速性能を維持し得
るようにした。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、例えば、多数の半
導体回路で構成されるマイクロプロセッサや多数の半導
体回路で構成されるメモリ回路の特性を向上させるため
の回路技術であり、特に、多数の前記半導体回路のうち
動作状態にある半導体回路の高速化と待機状態にある半
導体回路の低消費電力化を同時に実現する半導体集積回
路技術に関する．

【０００２】

【従来の技術】通常の論理回路は複数個の論理ゲートで
構成される．論理ゲートは、例えば、負のしきい値電圧
をもつｐ型ＭＯＳＦＥＴ（ｐＭＯＳＦＥＴ）、正のしき
い値電圧をもつｎ型ＭＯＳＦＥＴ（ｎＭＯＳＦＥＴ）か
ら構成される相補モス型回路（ＣＭＯＳ回路）を主たる
作動要素とする．図９は２個の論理ゲートが従続接続さ
れたＣＭＯＳ論理回路であり、ここでは各論理ゲートを
一例としてＣＭＯＳインバータ９１、９２で構成してい
る．ＣＭＯＳインバータ９１は、第１のｐＭＯＳＦＥＴ
９１１及び第１のｎＭＯＳＦＥＴ９１２を直列状に接続
した構成となっている。同様に、ＣＭＯＳインバータ９
２は、第２のｐＭＯＳＦＥＴ９２１及び第２のｎＭＯＳ
ＦＥＴ９２２を直列状に接続した構成となっている。ｐ
ＭＯＳＦＥＴ９１１、９２１のソース及びウェルは電源
線９３を介して高電位Ｖ_Ｄが供給され、ｎＭＯＳＦＥＴ
９１２、９２２のソース及びウェルは電源線９４を介し
て低電位Ｖ_Ｓが供給される．各電位は一例として、高電
位Ｖ_Ｄを５Ｖ、低電位Ｖ_Ｓを０Ｖ等とし、通常低電位Ｖ
_Ｓを基準電位としている．

【０００３】一方、ｐＭＯＳＦＥＴ９１１のゲートには
ｎＭＯＳＦＥＴ９１２のゲートと共通に入力電圧Ｖ_ｉ１
が供給され、ｐＭＯＳＦＥＴ９１１のドレインにはｎＭ
ＯＳＦＥＴ９１２のドレインと共通に出力電圧Ｖ_ｏ１が
得られるようになっている。また、ｐＭＯＳＦＥＴ９２
１のゲートにはｎＭＯＳＦＥＴ９２２のゲートと共通に
入力電圧Ｖ_ｉ２（前記出力電圧Ｖ_ｏ１）が供給され、ｐ
ＭＯＳＦＥＴ９２１のドレインにはｎＭＯＳＦＥＴ９２
２のドレインと共通に出力電圧Ｖ_ｏ２が出力されるよう
になっている。ｐＭＯＳＦＥＴ９１１のドレイン及びｎ
ＭＯＳＦＥＴ９１２のドレインに共通に接続されたコン
デンサ９１３、ｐＭＯＳＦＥＴ９２１のドレイン及びｎ
ＭＯＳＦＥＴ９２２のドレインに共通に接続されたコン
デンサ９２３は負荷容量である．一般に、図１０に示す
ように、ｐＭＯＳＦＥＴ９１１、９２１のしきい値電圧
（Ｖ_ｔｐ）の絶対値とｎＭＯＳＦＥＴ９１２、９２２の
しきい値電圧（Ｖ_ｔｎ）は（Ｖ_Ｄ−Ｖ_Ｓ）の約２０％程
度に設定され、これらのしきい値電圧は一般に低しきい
値電圧と言っている．低しきい値電圧のＭＯＳＦＥＴを
用いたＣＭＯＳ論理回路は高速に動作する．しかし、低
しきい値電圧であるがため、待機状態のＣＭＯＳ論理回
路には電源Ｖ_Ｄから電源Ｖ_Ｓに向かって、図１０に示す
ように、大きなサブスレッショルド電流Ｉ_ｄｎ、Ｉ_ｄｐ
が流れる．このため、無視できない程大きな電力が消費
される．なお、ＣＭＯＳインバータ９２の出力端子とＣ
ＭＯＳインバータ９１の入力端子とを接続することによ
り、１ビットデータを保持する記憶セルが実現でき、ス
タチックランダムアクセスメモリ（ＳＲＡＭ）に利用さ
れる．

【０００４】待機時消費電力を小さく抑えるには、図９
のｐＭＯＳＦＥＴ９１１、９２１のしきい値電圧Ｖ_ｔｐ
の絶対値とｎＭＯＳＦＥＴ９１２、９２２のしきい値電
圧Ｖ_ｔｎを、それぞれ図１０に示すＶ_ｔｐＨ、Ｖ_ｔｎＨ
のように、高くする．これらのしきい値電圧は一般に高
しきい値電圧と言っている例えば、Ｖ_ｔｐＨの絶対値と
Ｖ_ｔｎＨを（Ｖ_Ｄ−Ｖ_Ｓ）の約３０％に設定すると、待
機状態でインバータ９１、９２を介して電源Ｖ_Ｄから電
源Ｖ_Ｓに向かって流れるサブスレッショルド電流Ｉ
_ｄｎＨ、Ｉ_ｄｐＨ（図１０）が低減できるため、待機時
消費電力が大幅に減少する．しかし、動作時にコンデン
サ９１３、９２３を充放電するためのドレイン電流が高
しきい値電圧ために減少して、前記論理回路の動作速度
が大幅に低下する．

【０００５】従来、前記論理回路の欠点を解決して待機
時消費電力を小さく抑え、同時に高速動作を実現する回
路技術として、例えば、Ｔ．Ｋｕｒｏｄａ，ｅｔ．ａ
ｌ．，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａ
ｐｅｒｓ，Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃ
ｅ，ＦＡ１０．３，ｐｐ．１６６−１６７，４３７，Ｆ
ｅｂ．１９９６に記載されているＶＴＣＭＯＳ技術があ
る．本技術を用いた論理回路の実施例を図１２に示す．
ＣＭＯＳインバータ１２１、１２２の構成は図９の９
１、９２とほぼ同様である．但し、ｐＭＯＳＦＥＴ１２
１１、１２２１のウェルは電源線１２３を介して高電位
Ｖ_Ｗｐが供給され、ｎＭＯＳＦＥＴ１２１２、１２２２
のウェルは電源線１２４を介して低電位Ｖ_Ｗｎが供給さ
れる．今、ＣＭＯＳインバータ１２１の入力Ｖ_ｉ１がＶ
_Ｄに等しい場合について検討する．この時、ｐＭＯＳＦ
ＥＴ１２１１はカットオフし、ｎＭＯＳＦＥＴ１２１２
は線形領域で動作する．ｐＭＯＳＦＥＴ１２１１のソー
スを基準としたｐＭＯＳＦＥＴ１２１１のウェル電位Ｖ
_ｗｓｐは、 Ｖ_ｗｓｐ＝Ｖ_ｗｐ−Ｖ_Ｄ で与えられる．ここでウェル電位Ｖ_ｗｐを（Ｖ_Ｄ＋Δ）
とすると、Ｖ_ｗｓｐは、 Ｖ_ｗｓｐ＝Δ となる．ここで、Δは符合を含む値で、通常バックゲー
トバイアスと呼ばれている．Δが正の時、ｐＭＯＳＦＥ
１２１１のしきい値電圧Ｖ_ｔｐＨの絶対値がバックゲー
トバイアスが無い時のしきい値電圧Ｖ_ｔｐの絶対値より
増加して、図１１に示すように、ドレイン電流特性（波
線）が左にシフトする．従って、カットオフ状態のｐＭ
ＯＳＦＥＴ１２１１のサブスレッショルド電流Ｉ_ｄｐＨ
は、Δが０の時に流れるサブスレッショルド電流Ｉ_ｄｐ
あるいは図１０の場合のサブスレッショルド電流Ｉ_ｄｐ
より、大幅に減少する．つまり、本Ｉ_ｄｐＨがＣＭＯＳ
インバータ１２１を介して、Ｖ_ＤからＶ_Ｓ向けて流れる
リーク電流となる．同様に、ＣＭＯＳインバータ１２２
の入力Ｖ_ｉ２がＶ_Ｓ（＝０）に等しい場合も検討しよ
う．この時、ｎＭＯＳＦＥＴ１２２２はカットオフして
おり、ｐＭＯＳＦＥＴ１２２１は線形領域で動作する．
ｎＭＯＳＦＥＴ１２２２のソースを基準としたｎＭＯＳ
ＦＥＴ１２２２のウェル電位Ｖ_ｗｓｎは、 Ｖ_ｗｓｎ＝Ｖ_ｗｎ−Ｖ_Ｓ で与えられる．ここでウェル電位Ｖ_ｗｎをΔ、Ｖ_Ｓを０
Ｖとすると、Ｖ_ｗｓｎは、 Ｖ_ｗｓｎ＝Δ となる．Δが負の時、ｎＭＯＳＦＥＴ１２２２のしきい
値電圧Ｖ_ｔｎＨが増加して．図１１に示すように、ドレ
イン電流特性（波線）が右にシフトする．従って、カッ
トオフ状態のｎＭＯＳＦＥＴ１２２２のサブスレッショ
ルド電流Ｉ_ｄｎＨは、Δが０の時に流れるサブスレッシ
ョルド電流Ｉ_ｄｎあるいは図９の場合のサブスレッショ
ルド電流Ｉ_ｄｎより、大幅に減少する．つまり、本Ｉ
_ｄｎＨがＣＭＯＳインバータ１２２を介して、Ｖ_Ｄから
Ｖ_Ｓに向けて流れるリーク電流となる．

【０００６】ＶＴＣＭＯＳ技術はソース電位を固定し
て、ウェル電位を変化させることによりバックゲートバ
イアスをかけて、リーク電流を削減できるので、待機時
消費電力も減少する．一方、論理回路が動作している時
はバックゲートバイアスを切る（Δ＝０Ｖ）ので、高速
動作が可能となる．しかし、ＶＴＣＭＯＳ技術の問題と
して、バックゲートバイアスを駆けたり（Δ≠０Ｖ）、
あるいは切ったたり（Δ＝０）することはｐｎ接合容量
からなる大容量のウェル容量を充放電することになるの
で、急速バックゲートバイアス切り替えが困難になる、
等の欠点がある．

【０００７】

【発明が解決しようとする課題】低しきい値電圧のＭＯ
ＳＦＥＴで構成した従来の論理回路は高速に動作する
が、待機状態で電源Ｖ_Ｄから電源Ｖ_Ｓに向かって大きな
サブスレッショルド電流が流れるため、待機時消費電力
が大きいと言う欠点があった．待機時消費電力を低減す
るため、高しきい値電圧のＭＯＳＦＥＴで構成すると、
今度は論理回路の動作速度が遅くなってしまう．これら
の欠点を解消するＶＴＣＭＯＳ技術は高速動作と低待機
時消費電力を両立するが、待機モードと動作モードの切
換に時間がかかり過ぎる、等の欠点があるため、マイク
ロプロセッサやメモリ回路への適用できないので、実用
化されていない。

【０００８】

【課題を解決するための手段】本発明の半導体集積回路
は、上記従来技術の課題を解決するためになされたもの
であり、動作している半導体回路へは所望の高電位を供
給して動作状態にある該半導体回路を高速動作させ、待
機している半導体回路へは該所望の高電位より低い高電
位を供給して待機状態にある該半導体回路を低消費電力
化するために、複数個の前記半導体回路、複数個の前記
半導体回路のうち１個ないし複数個の半導体回路を選択
して該半導体回路を起動して同時に他の複数個の半導体
回路を待機させるデコーダ回路、半導体回路の第一のソ
ース電位を可変するために該半導体回路毎に設けた第一
のソース電位可変手段、半導体回路の第二のソース電位
を可変するために該半導体回路毎に設けた第二のソース
電位可変手段を備え、前記複数個の半導体回路、前記デ
コーダ回路、前記第一のソース電位可変手段、前記第二
のソース電位可変手段を金属・酸化膜・半導体の積層構
造を持つモス型電界効果トランジスタ（ＭＯＳＦＥＴ）
で構成し、第一のソース電位可変手段は高電位Ｖ_Ｄを、
第二のソース電位可変手段は高電位Ｖ_Ｄより低い低電位
Ｖ_Ｓ（Ｖ_Ｄ＞Ｖ_Ｓ）を動作状態にある半導体回路に供給
できるようにして該半導体回路を高速動作させ、第一の
ソース電位可変手段は前記高電位Ｖ_Ｄより低い高電位Ｖ
_Ｄ’（Ｖ_Ｄ＞Ｖ_Ｄ’）を、第二のソース電位可変手段は
前記低電位Ｖ_Ｓより高く、かつ前記高電位Ｖ_Ｄ’より低
い低電位Ｖ_Ｓ’（Ｖ_Ｄ’＞Ｖ_Ｓ’＞Ｖ_Ｓ）を待機状態に
ある半導体回路に供給できるようにしてサブスレッショ
ルド電流を低減することにより該半導体回路を低消費電
力化することを特徴とするので、従来技術のような大き
な待機時消費電力を回避し、飛躍的な消費電力の低減を
達成した上で、メモリや論理回路への適用を実現できる
一方、動作時の高速性能も維持させた。

【０００９】

【実施例】図１は複数（２^ｎ）個の半導体ブロック１
１、１２、１３、デコーダ回路１４を主たる構成部分と
している半導体集積回路の実施例である．半導体ブロッ
ク１１は第一のソース電位可変手段１１１、第二のソー
ス電位可変手段１１２、各種半導体回路１１３および選
択線１１４を備えている．各種半導体回路はマイクロプ
ロセッサやＤＳＰのデータパスを構成する加算回路、減
算回路、乗算回路、除算回路、ＡＬＵ、メモリあるいは
前記各種半導体回路を制御する制御回路、等である．前
記第一のソース電位可変手段１１１は前記半導体ブロッ
ク１１の第一のソース電位を可変するためのスイッチ回
路、前記第二のソース電位可変手段１１２は前記半導体
ブロック１の第二のソース電位を可変するためのスイッ
チ回路である．デコーダ回路１４は、例えば、ｎビット
のアドレス信号をデコードして、２^ｎ個の前記半導体ブ
ロックのうち１個の半導体ブロックを選択し、該半導体
ブロックを動作させる回路である．同時に、デコーダ回
路１４は他の半導体ブロックを待機させる．例えば、半
導体ブロック１１が選択される場合、選択線１１４が高
電位（Ｖ_Ｄ）となり、他の選択線１２４、１３４は低電
位（Ｖ_Ｓ）となる．

【００１０】図２の２１は図１の半導体ブロック１１、
１２あるいは１３の実施例で、半導体回路２２の簡単な
例として．第一のＣＭＯＳインバータ２３、第二のＣＭ
ＯＳインバータ２４、から構成される．ＣＭＯＳインバ
ータ２３は第１のｐＭＯＳＦＥＴ２３１および第１のｎ
ＭＯＳＦＥＴ２３２で構成され、ＣＭＯＳインバータ２
４は、第２のｐＭＯＳＦＥＴ２４１及び第２のｎＭＯＳ
ＦＥＴ２４２で構成される。

【００１１】一方、ｐＭＯＳＦＥＴ２３１のゲートとｎ
ＭＯＳＦＥＴ２３２のゲートは接続され、第３のｎＭＯ
ＳＦＥＴ２３３を介して、入力信号Ｖ_ｉ１が供給され、
ｐＭＯＳＦＥＴ２３１のドレインとｎＭＯＳＦＥＴ２３
２のドレインは接続され、出力電圧Ｖ_ｏ１が得られるよ
うになっている。また、ｐＭＯＳＦＥＴ２４１のゲート
とｎＭＯＳＦＥＴ２４２のゲートは接続され、第４のｎ
ＭＯＳＦＥＴ２４３を介して、入力信号Ｖ_ｉ２が供給さ
れ、ｐＭＯＳＦＥＴ２４１のドレインとｎＭＯＳＦＥＴ
２４２のドレインは接続され、出力電圧Ｖ_ｏ２が得られ
るようになっている。ｐＭＯＳＦＥＴ２３１のドレイン
とｎＭＯＳＦＥＴ２３２のドレインに共通に接続された
コンデンサ２３４、ｐＭＯＳＦＥＴ２４１のドレインと
ｎＭＯＳＦＥＴ２４２のドレインに共通に接続されたコ
ンデンサ２４４は負荷容量である．ｐＭＯＳＦＥＴ２３
１、２４１のウェルは電源線２５１を介して高電位Ｖ_Ｄ
が供給され、ｎＭＯＳＦＥＴ２３２、２４２のソースは
電源線２５２を介して低電位Ｖ_Ｓが供給される．

【００１２】第３のｎＭＯＳＦＥＴ２３３および第４の
ｎＭＯＳＦＥＴ２４３のゲートへは選択戦２９１を介し
て図１のデコーダ回路１４の出力が供給され、該半導体
ブロック２１が選択された時にのみ、第３のｎＭＯＳＦ
ＥＴ２３３、第４のｎＭＯＳＦＥＴ２４３が閉じて、入
力信号Ｖ_ｉ１が供給されるようになっている．さらに、
第一のＣＭＯＳインバータ２３の入力端子（ｐＭＯＳＦ
ＥＴ２３１のゲートとｎＭＯＳＦＥＴ２３２のゲート）
と第二のＣＭＯＳインバータ２４の出力端子（ｐＭＯＳ
ＦＥＴ２４１のドレインとｎＭＯＳＦＥＴ２４２のドレ
イン）を接続し、第二のＣＭＯＳインバータ２４の入力
端子（ｐＭＯＳＦＥＴ２４１のゲートとｎＭＯＳＦＥＴ
２４２のゲート）と第一のＣＭＯＳインバータ２３の出
力端子（ｐＭＯＳＦＥＴ２３１のドレインとｎＭＯＳＦ
ＥＴ２３２のドレイン）を接続すると、ＣＭＯＳインバ
ータ２３、ＣＭＯＳインバータ２４、第３のｎＭＯＳＦ
ＥＴ２３３、第４のｎＭＯＳＦＥＴ２４３、から構成さ
れる回路が実現する．本回路は１ビットのデータを記憶
できるメモリセルとしてＳＲＡＭに利用できる．

【００１３】第一のソース電位可変手段２６は前記半導
体回路２２の第一のソース電位Ｖ_Ｄ’を可変するための
スイッチ回路で、ｎＭＯＳＦＥＴ２６１、ｐＭＯＳＦＥ
Ｔ２６２およびインバータ２９で構成される．ｎＭＯＳ
ＦＥＴ２６１のドレインとｐＭＯＳＦＥＴ２６２のドレ
インは共通の電源線を介して電源Ｖ_Ｄに接続される．ｎ
ＭＯＳＦＥＴ２６１のソースとｐＭＯＳＦＥＴ２６２の
ソースは共通の配線２８１に接続される．ｎＭＯＳＦＥ
Ｔ２６１のゲートとｐＭＯＳＦＥＴ２６２のゲートには
共通にＣＭＯＳインバータ２９および選択線２９１を介
して図１のデコーダ回路１４の出力が供給される．第二
のソース電位可変手段２７は前記半導体回路２２の第二
のソース電位Ｖ_Ｓ’を可変するためのスイッチ回路で、
ｐＭＯＳＦＥＴ２７１とｎＭＯＳＦＥＴ２７２で構成さ
れる．ｐＭＯＳＦＥＴ２７１のドレインとｎＭＯＳＦＥ
Ｔ２７２のドレインは共通の電源線を介して電源Ｖ_Ｓに
接続される．ｐＭＯＳＦＥＴ２７１のドレインとｎＭＯ
ＳＦＥＴ２７２のソースは共通の配線２８２に接続され
る．ｐＭＯＳＦＥＴ２７１のゲートとｎＭＯＳＦＥＴ２
７２のゲートには選択線２９１を介して図１のデコーダ
回路１４の出力が供給される．

【００１４】図１の本実施例では、上記のように構成さ
れているので、全選択線のうち、デコーダ１４により選
択線１１４が選択されると、該選択線１１４が高電位
（Ｖ_Ｄ）となり、他の選択線１２４、１３４は低電位
（Ｖ_Ｓ）となるので、図２の前記第二のソース電位可変
手段２７のｎＭＯＳＦＥＴ２７２が導通し（閉じ）、ｐ
ＭＯＳＦＥＴ２７１が非導通となる（開く）．従って、
該選択線２９１に接続された該半導体ブロック２１へは
ｎＭＯＳＦＥＴ２７２を介して、電源Ｖ_Ｓ（＝０Ｖ）が
供給される．つまり、配線２８２の電位Ｖ_Ｓ’はＶ
_Ｓ（＝０Ｖ）となる．この時、ＣＭＯＳインバータ２９
の出力は低電位（＝０Ｖ）となるので、前記第一のソー
ス電位可変手段２６のｐＭＯＳＦＥＴ２６２は導通し
（閉じ）、ｎＭＯＳＦＥＴ２６１は非導通となる（開
く）．従って、該選択線２９１に対応する該半導体ブロ
ック２１へはｐＭＯＳＦＥＴ２６２を介して、電源Ｖ_Ｄ
（＝５Ｖ）が供給される．つまり、配線２８１の電位Ｖ
_Ｄ’はＶ_Ｄ（＝５Ｖ）となる．ｎＭＯＳＦＥＴ２７２、
ｐＭＯＳＦＥＴ２６２は充分な電流供給能力を持たせる
ように、最適設計されているから、該半導体ブロック２
１は図９の従来の回路と同等な速度で動作し、速度劣化
を起こすことはい。該半導体ブロック２１の動作時消費
電力は該半導体ブロックに流れる電流と（Ｖ_Ｄ−Ｖ_Ｓ）
の積であるから、図９の従来形の回路の動作時消費電力
と等しい。

【００１５】該図１の選択線１１４以外の選択されなか
った全選択線（図１の１２４、１３４）の電位レベルは
低レベル（０Ｖ）となるから、対応する全半導体ブロッ
ク１２、１３は待機状態となる．従って、図２の前記第
二のソース電位可変手段２７のｐＭＯＳＦＥＴ２７１が
導通し（閉じ）、ｎＭＯＳＦＥＴ２７２は非導通となる
（開く）．従って、対応する全半導体ブロック１２．１
３のｎＭＯＳＦＥＴのソースへはｐＭＯＳＦＥＴ２７
１、配線２８２を介して、電源Ｖ_Ｓ（＝０Ｖ）よりｐＭ
ＯＳＦＥＴ２７１のＶ_ｔｐの絶対値分だけ高い電位（−
Ｖ_ｔｐ）が供給される．つまり、配線２８２の電位
Ｖ_Ｓ’は（−Ｖ_ｔｐ）となる．なお、図３で示すよう
に、ｐＭＯＳＦＥＴ２７１のゲートとドレインに低レベ
ル（０Ｖ）を加えると、ｐＭＯＳＦＥＴ２７１は導通し
て、配線２８２に電位Ｖ_Ｓ’（＝−Ｖ_ｔｐ）を出力す
る．一方、ＣＭＯＳインバータ２９の出力が高レベル
（＝５Ｖ）となるので、前記第一のソース電位可変手段
２６のｎＭＯＳＦＥＴ２６１が導通し（閉じ）、ｐＭＯ
ＳＦＥＴ２６２は非導通となる（開く）．従って、対応
する半導体ブロックのｐＭＯＳＦＥＴ２３１、２４１の
ソースへはｎＭＯＳＦＥＴ２６１、配線２８１を介し
て、電源Ｖ_ＤよりｎＭＯＳＦＥＴ２６１のＶ_ｔｎ分だけ
低い電位（Ｖ_Ｄ−Ｖ_ｔｎ）が供給される．つまり、配線
２８１の電位Ｖ_Ｄ’は（Ｖ_Ｄ−Ｖ_ｔｎ）となる．なお、
図３で示すように、ｎＭＯＳＦＥＴ２６１のゲートとド
レインに高レベル（Ｖ_Ｄ）を加えると、ｎＭＯＳＦＥＴ
２６１は導通して、ソースと配線２８１に電位Ｖ_Ｄ’
（＝Ｖ_Ｄ−Ｖ_ｔｎ）を出力する．第１のソース電位可変
手段２６ではｎＭＯＳＦＥＴを１個用いて、配線２８１
の電位Ｖ_Ｄ’を（Ｖ_Ｄ−Ｖ_ｔｎ）に低減した．図７に示
すように、ｎＭＯＳＦＥＴをｒ個（ｒ＝２、３、４・・
・・）用いると、Ｖ_Ｄ’は（Ｖ_Ｄ−ｒＶ_ｔｎ）で与えら
れ、Ｖ_Ｄ’をさらに低減することができる．同様に、配
線２８２の電位Ｖ_Ｓ’も図８に示すように、ｐＭＯＳＦ
ＥＴをｒ個（ｒ＝２、３、４・・・・）用いることによ
り、Ｖ_Ｓ’を（−ｒＶ_ｔｐ）に高めることができる．図
４にインバータ回路４１を示す．ＣＭＯＳインバータ４
１はｐＭＯＳＦＥＴ４１２およびｎＭＯＳＦＥＴ４１３
で構成されている。ｐＭＯＳＦＥＴ４１２のソースへは
（Ｖ_Ｄ−Ｖ_ｔｎ）が、ウェルへは高電位Ｖ_Ｄがそれぞれ
供給されている．ｎＭＯＳＦＥＴ４１３のソースは（Ｖ
_Ｓ−Ｖ_ｔｐ）が、ウェルへは低電位Ｖ_Ｓ（＝０Ｖ）が供
給される．今、入力Ｖ_ｉが低電位（＝０Ｖ）の時、ｎＭ
ＯＳＦＥＴ４１３はカットオフし、ｐＭＯＳＦＥＴ４１
２は線形領域で動作する．従って、出力端子に（Ｖ_Ｄ−
Ｖ_ｔｎ）が出力されるので、ｎＭＯＳＦＥＴ４１３のド
レイン−ソース間電位Ｖ_ｄｓｎは、 Ｖ_ｄｓｎ＝（Ｖ_Ｄ−Ｖ_ｔｎ）−（−Ｖ_ｔｐ） となる．次に、入力Ｖ_ｉが高電位（＝Ｖ_Ｄ）となると、
ｐＭＯＳＦＥＴ４１２はカットオフし、ｎＭＯＳＦＥＴ
４１３は線形領域で動作する．従って、出力端子に（−
Ｖ_ｔｐ）が出力されるので、ｐＭＯＳＦＥＴ４１２のド
レイン−ソース間電位Ｖ_ｄｓｐも、 Ｖ_ｄｓｐ＝（Ｖ_Ｄ−Ｖ_ｔｎ）−（−Ｖ_ｔｐ） となり、Ｖ_ｄｓｎと等しくなる．今、Ｖ_ｔｎ＝−Ｖ_ｔｐ
と仮定すると、 Ｖ_ｄｓｎ＝Ｖ_ｄｓｐ＝Ｖ_Ｄ−２Ｖ_ｔｎ となる．つまり、Ｖ_ｄｓｐ、Ｖ_ｄｓｎが２Ｖ_ｔｎ分だけ
低くなるので、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ
Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ、ドレイン・イン
デュースト・バリア・ローワリング）効果が生じる．ｐ
ＭＯＳＦＥＴ４１２のソースとウェルに高電位Ｖ_Ｄを、
ｎＭＯＳＦＥＴ４１３のソースとウェルに低電位Ｖ
_Ｓ（＝０Ｖ）を、供給する従来のインバータ（図９）の
場合、ｎＭＯＳＦＥＴに流れるサブスレッシュ電流は、
図５に示すように、Ｉ_ｄｎ、ＰＭＯＳＦＥＴのサブスレ
ッシュ電流は、図６に示すように、Ｉ_ｄｐである．これ
に対して、ＤＩＢＬ効果が生じると、ｎＭＯＳＦＥＴの
サブスレッシュ電流は、図５に示すように、Ｉ_ｄｎから
Ｉ_ｄｎ’へ、ｐＭＯＳＦＥＴのサブスレッシュ電流は、
図６に示すように、Ｉ_ｄｐからＩ_ｄｐ’へ減少する．上
述した動作が図２の半導体回路２２にも適用できるの
で、半導体ブロック２１のカットオフ状態にある全ｐＭ
ＯＳＦＥＴのドレイン−ソース間電位Ｖ_ｄｓｐ、および
カットオフ状態にある全ｎＭＯＳＦＥＴのドレイン−ソ
ース間電位Ｖ_ｄｓｎはともにＶ_Ｄより２Ｖ_ｔｎ分だけ低
い値となるので、ＤＩＢＬ効果が生じて、サブスレッシ
ュ電流が大幅に減少し、待機時消費電力が大幅に削減さ
れる．

【００１６】また、図４のｐＭＯＳＦＥＴのウェルへは
高電位Ｖ_Ｄが、ｐＭＯＳＦＥＴのソースへは（Ｖ_Ｄ−Ｖ
_ｔｎ）が供給されており、ｎＭＯＳＦＥＴのソースは低
電位Ｖ_Ｓが、ｎＭＯＳＦＥＴのウェルへは（−Ｖ_ｔｐ）
が供給されているので、ＢＧＢ（Ｂａｃｋ Ｇａｔｅ
Ｂｉａｓ、バック・ゲート・バイアス）効果が生じて、
サブスレッシュ電流がさらに減少する．つまり、ｎＭＯ
ＳＦＥＴのサブスレッシュ電流は、図５に示すように、
Ｉ_ｄｎ’からＩ_ｄｎ’’へ、ｐＭＯＳＦＥＴのサブスレ
ッシュ電流は、図６に示すように、Ｉ_ｄｐ’から
Ｉ_ｄｐ’’へ減少する．なお本技術ではウェル電位を固
定して、ソース電位を変化させることによりＢＧＢをか
けている．しかし、ウェル電位を変化させてＢＧＢをか
ける前述したＶＴＣＭＯＳ技術と異なり、ＢＧＢ切り替
えによる速度劣化の問題はない．結果的には、ＤＩＢＬ
効果とＢＧＢ効果の相乗効果により、従来のサブスレッ
シュ電流Ｉ_ｄｎ、Ｉ_ｄｐに比べ、大幅に減少したサブス
レッシュ電流Ｉ_ｄｎ’’、Ｉ_ｄｐ’’が流れ（図５、図
６）、待機時消費電力が大幅に削減される．

【００１７】

【発明の効果】本発明の構成によれば、第１及び第２の
ソース電位可変手段を設けることにより、動作速度を維
持したまま、飛躍的な待機時消費電力の低減という所期
の目的が達成できる。０．１３ミクロンＣＭＯＳ技術を
用い、従来型１ＫビットＳＲＡＭと本発明の低電力半導
体集積回路を用いた１ＫビットＳＲＡＭを開発した．Ｖ
_Ｄ’＝Ｖ_Ｄ＝１．５Ｖ、Ｖ_Ｓ’＝Ｖ_Ｓ＝０ Ｖの時、従
来型１ＫビットＳＲＡＭの待機時消費電力Ｐは５．１２
マイクロワット、読みだしアクセス時間は０．４５ナノ
秒であった．一方、Ｖ_Ｄ’＝（Ｖ_Ｄ−２Ｖ_ｔｎ）＝１．
１Ｖ、Ｖ_Ｓ’＝（−２Ｖ_ｔｐ）＝０．４Ｖの時、本発明
の技術を用いた１ＫビットＳＲＡＭのＰは０．２５マイ
クロワットであり、従来型１ＫビットＳＲＡＭのＰの約
１／２０に削減され、待機時消費電力の削減効果が大き
いことがわかる．一方動作時はＶ_Ｄ’＝Ｖ_Ｄ＝１．５
Ｖ、Ｖ_Ｓ’＝Ｖ_Ｓ＝０Ｖに設定されるので、読みだしア
クセス時間は０．４５ナノ秒となり、従来型１Ｋビット
ＳＲＡＭ読みだしアクセス時間と全く一致し、従来型の
高速性能を維持できることもわかる．

【００１８】

【図面の簡単な説明】

【図１】 本発明の実施例の構成を示すブロック図であ
る。

【図２】 本発明の実施例にかかわる半導体論理回路の
構成を示す模式図である。

【図３】 本発明にかかわるｎＭＯＳＦＥＴスイッチと
ｐＭＯＳＦＥＴスイッチの入出力特性を説明する図であ
る。

【図４】 インバータ回路．

【図５】 ｎＭＯＳＦＥＴのサブスレッショルド電流の
Ｖ_ｇｓ依存性。

【図６】 ｐＭＯＳＦＥＴのサブスレッショルド電流の
Ｖ_ｇｓ依存性。

【図７】 本発明にかかわる第一のソース電位可変手段
の作用を説明する模式図である。

【図８】 本発明にかかわる第二のソース電位可変手段
の作用を説明する模式図である。

【図９】 従来例の構成例を示すブロック図である。

【図１０】 しきい値電圧の低いＭＯＳＦＥＴのサブス
レッショルド電流のＶ_ｇｓ依存性。

【図１１】 予めしきい値電圧を高くしたＭＯＳＦＥＴ
およびバックゲートバイアスによりしきい値電圧を高く
したＭＯＳＦＥＴのサブスレッショルド電流のＶ_ｇｓ依
存性。

【図１２】 ＶＴＣＭＯＳ技術を用いた従来例の構成例
を示すブロック図である。

【符号の説明】

１１、１２、１３、２１ 半導体ブロック ４ デコーダ回路 １１３、１２３、１３３ 半導体回路 ２６、１１１、１２１、１３１ 第１のソース電位可変
手段 ２７、１１２、１２２、１３２ 第２のソース電位可変
手段 ２９ インバータ ２３１、２４１、２３３、２４３、２６１、２７２ ｎ
ＭＯＳＦＥＴ ２３２、２４２、２６２、２７１ ｐＭＯＳＦＥＴ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 HH03 HH04 JJ07 JJ25 KA06 QQ02 5J056 AA03 BB17 CC00 DD13 DD16 DD29 DD51 EE11 FF08 KK01

Claims (1)

【特許請求の範囲】
1. 【請求項１】 動作している半導体回路へは所望の高電
   位を供給して動作状態にある該半導体回路を高速動作さ
   せ、待機している半導体回路へは該所望の高電位より低
   い高電位を供給して待機状態にある該半導体回路を低消
   費電力化するために、複数個の前記半導体回路、複数個
   の前記半導体回路のうち１個ないし複数個の半導体回路
   を選択して該半導体回路を起動して同時に他の複数個の
   半導体回路を待機させるデコーダ回路、半導体回路の第
   一のソース電位を可変するために該半導体回路毎に設け
   た第一のソース電位可変手段、半導体回路の第二のソー
   ス電位を可変するために該半導体回路毎に設けた第二の
   ソース電位可変手段を備え、前記複数個の半導体回路、
   前記デコーダ回路、前記第一のソース電位可変手段、前
   記第二のソース電位可変手段を金属・酸化膜・半導体の
   積層構造を持つモス型電界効果トランジスタ（ＭＯＳＦ
   ＥＴ）で構成し、第一のソース電位可変手段は高電位Ｖ
   _Ｄを、第二のソース電位可変手段は高電位Ｖ_Ｄより低い
   低電位Ｖ_Ｓ（Ｖ_Ｄ＞Ｖ_Ｓ）を動作状態にある半導体回路
   に供給できるようにして該半導体回路を高速動作させ、
   第一のソース電位可変手段は前記高電位Ｖ_Ｄより低い高
   電位Ｖ_Ｄ’（Ｖ_Ｄ＞Ｖ_Ｄ’）を、第二のソース電位可変
   手段は前記低電位Ｖ_Ｓより高く、かつ前記高電位Ｖ_Ｄ’
   より低い低電位Ｖ_Ｓ’（Ｖ_Ｄ’＞Ｖ_Ｓ’＞Ｖ_Ｓ）を待機
   状態にある半導体回路に供給できるようにしてサブスレ
   ッショルド電流を低減することにより該半導体回路を低
   消費電力化することを特徴とする低電力半導体集積回
   路．