JP2007226632A - マイクロコンピュータ - Google Patents

Abstract

【課題】アナログ回路を極力再設計することなく、低消費電力モードが設定されている期間における消費電力の低減を図ることができるマイクロコンピュータを提供する。
【解決手段】マイコン１を、スリープモードが設定されている期間に電源が供給されて動作するチップ２と、電源が遮断されて動作を停止するチップ３とを、夫々異なる製造プロセスによりチップ化してマルチチップ構成とし、チップ２は、チップ３よりもリーク電流量を低減可能な製造プロセスで作成する。そして、チップ３は、スリープ信号がアクティブになると、電源が遮断されるまでの間にデータ保持部１０のデータをチップ２側に転送し、チップ２は転送されたデータをＳＲＡＭ６に記憶させて保持する。
【選択図】図１

Description

本発明は、低消費電力モードが設定されている期間に、電源が供給されて動作する第１ブロックと、電源が遮断されて動作を停止する第２ブロックとを備えるマイクロコンピュータに関する。

例えばマイクロコンピュータのようなＩＣについては、消費電力を低減する要求から、クロック信号の供給を停止することで殆どのロジック回路の動作を停止させるスリープモード（低消費電力モード）を設定する機能を備えているものがある。一方、ＩＣについては、製造プロセスの微細化技術も進んでいることから、動作電源電圧が低下すると共にトランジスタのしきい値も低下する傾向にある。その結果、回路の動作時，非動作時にかかわらずリーク電流が発生するようになり、スリープモードにおける消費電力が増加する要因となっている。

斯様な問題に対処するため、特許文献１では、スリープモード時にはロジック回路に対する電源供給を遮断し、データを保持するためのＳＲＡＭについては基板バイアスを制御することでリーク電流を低減するようにした技術が開示されている。
特開２００３−１３２６８３号公報（図１，図２，段落（０００８）〜（００１１）参照）

特許文献１において、基板バイアスを制御するための回路は、チャージポンプなどのアナログ回路によって構成されている。しかしながら、アナログ回路のレイアウト技術はツールの自動化が進んでいないため、製造プロセスを変更する際にはレイアウト設計を手動で行なう必要があるという問題がある。

本発明は上記事情に鑑みてなされたものであり、その目的は、アナログ回路を極力再設計することなく、低消費電力モードが設定されている期間における消費電力の低減を図ることができるマイクロコンピュータを提供することにある。

請求項１記載のマイクロコンピュータによれば、低消費電力モードが設定されている期間に電源が供給されて動作する第１ブロックと、電源が遮断されて動作を停止する第２ブロックとを、夫々異なる製造プロセスでチップ化してマルチチップ構成にする。その際、第１ブロックは、第２ブロックよりもリーク電流量を低減可能な製造プロセスで作成する。そして、第２ブロックは、低消費電力モードを設定するための信号がアクティブになると、電源が遮断されるまでの間に保持が必要なデータを第１ブロック側に転送し、第１ブロックは、転送されたデータをメモリに記憶させて保持する。

従って、低消費電力モードが設定されている間、第２ブロック側が保持する必要があるデータは、リーク電流量がより少ない第１ブロック側のメモリに記憶保持されるので、データをバックアップするための電力消費を低減することができる。そして、上記作用をなすための回路はデジタルロジック回路により構成することができるので、例えば設計仕様の変更が生じた場合でも自動レイアウトツールによる対応ができる。

請求項２記載のマイクロコンピュータによれば、低消費電力モードが解除されると、第１ブロックはメモリに記憶保持させたデータを読み出して第２ブロック側に転送し、第２ブロックは、転送されたデータを低消費電力モードへの移行以前に保持していた状態に復帰させる。従って、低消費電力モードから通常の動作状態に戻る場合には、第１，第２ブロックの連携動作により、第１ブロックに待避・保持させていたデータを第２ブロック側に戻すことができる。

請求項３記載のマイクロコンピュータによれば、第１ブロック側に、自身と第２ブロックに対して供給する電源を生成する電源回路を備える。即ち、一般に、リーク電流量がより少ない製造プロセスはトランジスタのサイズが大きいプロセスとなるので、第１ブロック側のチップは集積度が相対的に低くなる。そして、電源回路もサイズが大きいトランジスタで構成することが好ましいため、第１ブロック側に配置した電源回路により第２ブロックに供給する電源を生成すれば、第２ブロック側の集積度を更に向上させることができる。

請求項４記載のマイクロコンピュータによれば、第１，第２ブロック間でデータ転送を行なうためのバスが接続されている端子を、通常動作モードで使用される汎用端子と共通に構成する。即ち、通常動作モードと低消費電力モードとの間の移行期間にだけ上記データ転送に使用される端子を、通常動作モード時には、第１，第２ブロック間でその他のデータや信号を送信、又は受信するための端子と共用すれば、各ブロックに配置する端子数を削減してチップサイズを小型化することができ、マイクロコンピュータ全体も小型化することができる。

以下、本発明の一実施例について図面を参照して説明する。図１は、マイクロコンピュータ（マイコン）１全体の構成を、本発明の要旨にかかる部分のみ概略的に示す機能ブロック図である。マイコン１は、１つのパッケージ１ａ内に、異なる製造プロセスで形成された２つのチップ２，３を搭載したマルチチップ構成となっている。
尚、チップ２（第１ブロック）は、例えば０．３５μｍプロセスで形成され、動作電源電圧は３．３Ｖとなっており、チップ３（第２ブロック）は、例えば０．１５μｍプロセスで形成され、動作電源電圧は１．５Ｖとなっている。即ち、チップ２，３が夫々ＭＯＳＦＥＴを含む場合には、前者に形成されるＦＥＴのしきい値電圧が後者に形成されるＦＥＴのよりも高くなる。

ここで、図６には、横軸に半導体チップの製造プロセス（ｎｍ）を、縦軸に製造プロセスが５００ｎｍの場合を基準とする相対電力密度をとり、各製造プロセスで形成された半導体についてリーク電流が存在する場合，存在しない場合の電力密度の変化を示したものである。この図において、製造プロセスが３５０ｎｍの場合、その電力密度はリーク電流の存否にかかわらず略同一であり、実質的にリーク電流が殆ど発生していないことを示している。一方、製造プロセスが１３０ｎｍの場合、電力密度はリーク電流が存在する場合に上昇しており、リーク電流がある程度発生していることを示している。そして、製造プロセスが１５０ｎｍ（０．１５μｍ）の場合も略同様にリーク電流が発生している。

再び図１を参照する。チップ２側に配置される電源回路４は、パッケージ１ａに設けられた電源端子１ｂを介して外部より電源（例えば１２〜１４Ｖ）が供給され、チップ２側の電源電圧は３．３Ｖ並びにチップ３側の電源電圧１．５Ｖを生成出力する。そして、チップ３に対しては、スイッチ５を介して電源を供給するようになっている。
また、チップ２は、ＳＲＡＭ（メモリ）６，制御切替回路７を備えている。制御切替回路７は、チップ３側のロジック部８を構成する制御切替回路９と連携して動作するロジック回路であり、ＳＲＡＭ６とチップ３側のデータ保持部１０との間で行うデータ転送を制御する。そして、少なくともチップ２には図示しないＣＰＵが搭載されており、そのＣＰＵは、マイコン１の処理状況などに応じて、マイコン１をスリープモード（低消費電力モード）にするためのスリープ信号を出力する。そのスリープ信号は、制御切替回路７及び９などに与えられると共に、チップ２側の遅延回路１１を介して、スイッチ５の開閉制御を行う信号として出力される。また、チップ２側で発生出力されるリセット信号も、制御切替回路７及び９に出力されている。

そして、マイコン１がスリープモードになる場合、チップ２は動作し続けるが、チップ３は電源供給が断たれて動作を停止するようになっている。その際に、詳細は後述するが、チップ３のデータ保持部１０が保持しているデータは、制御切替回路９及び７を介してＳＲＡＭ６側に転送される。

図２は、チップ２のより詳細な構成を示すものである。制御切替回路７は、ステートマシン１２，デコーダ１３，マルチプレクサ１４及び１５，ＡＮＤゲート１６などで構成されている。ＳＲＡＭ６に対しては、マイコン１がノーマルモード（通常動作モード）で動作している場合に、上記のＣＰＵにより内部バスを介してデータの書込みや読み出しが行われる。この時、制御切替回路７はダイナミックに動作することはない。
一方、スリープ信号がアクティブとなることでスリープモードに移行しようとする場合には制御切替回路７が動作することで、上記のようにチップ３との間でデータ転送処理を行なう。そのため、ＳＲＡＭ６に対しては、入力データ，アドレス，リード／ライト用の制御フラグ（書込み，読出し用の制御信号）を、何れもマルチプレクサ１７ａ，１７ｂ，１７ｃを介すことで、制御切替回路７側からも選択的に出力可能となっている。

即ち、マルチプレクサ１７ａの他方の入力端子には、チップ３側より転送されたデータが双方向端子１８を経由して与えられており、マルチプレクサ１７ｂ，１７ｃの他方の入力端子には、デコーダ１３によって出力されるアドレス，制御フラグが与えられている。そして、マルチプレクサ１７ａ〜１７ｃの切替え制御もデコーダ１３によって行われる。また、双方向端子１８を介して入力されたデータは、スリープモードにおいてはバスを０値に固定するように、ＡＮＤゲート１６を介してデコーダ１３による出力制御が行われる。そのため、ＡＮＤゲート１６の負論理入力端子にはデコーダ１３からの制御信号が与えられている。

そして、ＳＲＡＭ６より読み出された出力データも、制御切替回路７及び双方向端子１８を介してチップ３側に転送するためのパスが形成されている。即ち、制御切替回路７内部のマルチプレクサ１４には、ＳＲＡＭ６より読み出された出力データと、ノーマルモード時に内部バスを介してＣＰＵなどより出力されるデータとが与えられており、マルチプレクサ１４の出力端子は、双方向端子１８の出力バッファ１８ａの入力端子に接続されている。

出力バッファ１８ａのイネーブル制御についても、ノーマルモード時はＣＰＵにより制御し、スリープモードへの移行時，ノーマルモードへの復帰時にはデコーダ１３により制御するため、マルチプレクサ１５を介して選択するようになっている。マルチプレクサ１４及び１５の切替え制御は、ＡＮＤゲート１６の出力制御と共通の信号によって行なわれる。
尚、図中に実線で示しているのはノーマルモード時のパスであり、破線で示しているのはスリープモードへの移行時，ノーマルモードへの復帰時に使用されるパスである。また、デコーダ１３が出力する制御信号を破線で示しているのは、上記移行時，復帰時に制御信号の出力状態を変化させることを意味している。

図３は、チップ３のより詳細な構成を示すものである。制御切替回路９は、制御切替回路７と同様に、ステートマシン２１，デコーダ２２，マルチプレクサ２３〜２５，ＡＮＤゲート２６などで構成されている。また、データ保持部１０は、例えば２個のフリップフロップ（Ｆ／Ｆ）２７ａ，２７ｂと、ＲＡＭ（ＳＲＡＭ）２８とを備えている。そして、データ保持部１０に対しては、ノーマルモードにおいてはチップ３側のＣＰＵにより内部バスを介してデータの書込みや読み出しが行われる。

一方、スリープ信号がアクティブとなることでスリープモードに移行しようとする場合には制御切替回路９が動作して、データ保持部１０に保持されているデータをチップ２側に転送する。そのため、フリップフロップ２７ａ，２７ｂの出力データとＲＡＭ２８の出力データとは、３入力のマルチプレクサ２３の入力端子に夫々与えられている。マルチプレクサ２３の出力端子は、マルチプレクサ２４を介して双方向端子２９を構成する出力バッファ２９ａの入力端子に接続されている。マルチプレクサ２４の他方の入力端子には、チップ３のＣＰＵなどがデータを出力するための内部バスが接続されている。そして、マルチプレクサ２３，２４の切替え制御は、デコーダ２２によって行われる。

また、双方向端子２９を介して入力されたデータは、スリープモードにおいてはバスを０値に固定するように、ＡＮＤゲート２５を介してデコーダ２２による出力制御が行われる。そのため、ＡＮＤゲート２５の負論理入力端子にはデコーダ２２からの制御信号が与えられている。
出力バッファ２９ａのイネーブル制御についても、ノーマルモード時はＣＰＵにより制御し、スリープモードへの移行時，ノーマルモードへの復帰時にはデコーダ２２により制御するため、マルチプレクサ２６を介して選択するようになっている。マルチプレクサ２４及び２６の切替え制御は、ＡＮＤゲート２５の出力制御と共通の信号によって行なわれる。

また、デコーダ２２は、スリープモードからノーマルモードへの復帰時には、チップ２側より転送されたデータをデータ保持部１０に書き込むようになっている。そのため、フリップフロップ２７ａ，２７ｂとＲＡＭ２８に入力されるデータは、マルチプレクサ３０ａ及び３０ｂ，３１ａ〜３１ｃを介して入力される。そして、マルチプレクサ３０ａ及び３０ｂ，３１ａの入力端子の一方には双方向端子２９を介して入力されるデータが与えられており、マルチプレクサ３１ｂ，３１ｃの入力端子の一方にはデコーダ２２によって出力されるアドレス，制御フラグが与えられている。これらのマルチプレクサ３０及び３１の切替え制御は何れもデコーダ２２によって行われるが、マルチプレクサ３０ａ，３０ｂは夫々独立に制御され、マルチプレクサ３１ａ〜３１ｃについては共通に制御される。

尚、チップ２，３の電源電圧は異なっているため、それに応じて両者のデータレベルも異なっている。従って、チップ２，３間でデータ転送を行う場合には、双方向端子１８，２９間でレベル変換を行なうようになっている。

次に、本実施例の作用について図４及び図５も参照して説明する。図４は、マイコン１がスリープモードに移行する場合の処理手順を示すフローチャートである。初期状態のノーマルモードから、チップ２側でスリープ信号がアクティブになると（ステップＡ１）チップ２，３のステートマシン１２，２１が動作を開始し、チップ２，３間でデータ転送を行うためのステートを遷移させる。そして、以降は夫々のデコーダ１３，２２が各ステートに応じた制御を行うようになる。

最初に、チップ２側では、出力バッファ１８ａをディスエーブルにして双方向端子１８を入力方向に制御し、チップ３側では、出力バッファ２９ａをイネーブルにして双方向端子２９を出力方向に制御する（ステップＡ２）。次に、チップ３側は、デコーダ２２がマルチプレクサ２３，２４を制御してフリップフロップ２７ａ，２７ｂが保持しているデータをチップ２側に出力する（即ち、デコーダ２２は、チップ２側のデコーダ１３と協働してＤＭＡコントローラと同様の機能をなすように構成されている）。更に、デコーダ２２は、ＲＡＭ２８に保持されているデータを読み出してチップ２側に出力する。一方、チップ２側では、チップ３側より転送されたデータを、デコーダ１３がＳＲＡＭ６内の所定の記憶領域に順次書き込んで記憶させる（ステップＡ３）。

チップ２の遅延回路１１は、スリープ信号がアクティブになった時点から、ステップＡ３におけるデータ転送処理が全て完了するまでに十分な遅延時間を付与するようになっている（ステップＡ４）。そして、上記遅延時間が経過すると、スイッチ５が開くことでチップ３側への電源供給が遮断される（ステップＡ５）。すると、データ保持部１０のフリップフロップ２７並びにＲＡＭ２８により保持されていたデータは消失する。

また、デコーダ１３は、ステップＡ５において出力バッファ１８ａをイネーブルにすることで双方向端子１８を出力方向に制御する。以上により、チップ３側のデータ保持部１０が保持しているデータがチップ２側のＳＲＡＭ６に転送されると、スリープモードに移行する（ステップＡ６）。そして、スリープモードの間は、チップ２には電源回路４により電源が供給され続けるので、ＳＲＡＭ６に書き込まれたデータはバックアップされる。尚、スリープモード期間におけるチップ２の機能が専らＳＲＡＭ６のデータをバックアップすることである場合には、ＣＰＵに対する動作クロックの供給を停止させても良い。

図５は、マイコン１がスリープモードからノーマルモードに復帰する場合の処理手順を示すフローチャートである。チップ２側でスリープ信号がインアクティブになると（ステップＢ１）、遅延回路１１を介してスイッチ５が再び閉路し、チップ３に対する電源供給が再開される（ステップＢ２）。またこの場合、チップ２側で生成されるリセット信号によりチップ３のリセットが解除される（ステップＢ３）。

続いて、チップ２側では、出力バッファ１８ａをイネーブルにして双方向端子１８を出力方向に制御する（ステップＢ４）。また、チップ３側では、リセット信号により双方向端子２９は入力方向に制御されている（ステップＢ５）。そして、リセット信号の解除からチップ３側の起動に要する時間待ちを行なうと（ステップＢ６）、チップ２のデコーダ１３は、ステップＡ３でＳＲＡＭ６に記憶させたデータを読出し、チップ３側に転送する。一方、チップ３側では、チップ２側より転送されたデータをデコーダ２２がフリップフロップ２７ａ，２７ｂやＲＡＭ２８に順次書き込む（ステップＢ７）。

ステップＢ７におけるデータ書込みが終了し、データ保持部１０におけるデータがスリープモードに移行する前と同様の状態に復帰すると、チップ２，３のデコーダ１３，２２は、夫々の双方向端子１８，２９に関連するデータパスを、マルチプレクサによりノーマルモードに対応するように制御する（ステップＢ８）。以上により、マイコン１はノーマルモードに復帰する（ステップＢ９）。

以上のように本実施例によれば、マイコン１を、スリープモードが設定されている期間に電源が供給されて動作するチップ２と、電源が遮断されて動作を停止するチップ３とを、夫々異なる製造プロセスによりチップ化してマルチチップ構成にする。その際、チップ２は、チップ３よりもリーク電流量を低減可能な製造プロセスで作成する。そして、チップ３は、スリープ信号がアクティブになると、電源が遮断されるまでの間にデータ保持部１０のデータをチップ２側に転送し、チップ２は転送されたデータをＳＲＡＭ６に記憶させて保持するようにした。

具体的には、チップ２側にステートマシン１２及びデコーダ１３を備える制御切替回路７を配置し、チップ３に側にステートマシン２１及びデコーダ２２を備える制御切替回路７を配置して、両者のステートマシン１２，２１をスリープ信号がアクティブになった場合に動作させ、双方の制御ステートを同期させて上記の処理を行なうように構成した。
従って、スリープモードが設定されている間、チップ３側が保持する必要があるデータは、リーク電流量がより少ないチップ２側のＳＲＡＭ６に記憶保持されるので、データをバックアップするための電力消費を低減することができる。そして、上記作用をなすための制御切替回路７，９はデジタルロジック回路で容易に構成できるので、例えば設計仕様の変更が生じた場合でも自動レイアウトツールによる対応ができる。

また、スリープモードが解除されると、チップ２は制御切替回路７によりＳＲＡＭ６に記憶保持させたデータを読み出してチップ３側に転送し、チップ３は、制御切替回路９により転送されたデータをデータ保持部１０にセットして、スリープモードへの移行以前に保持していた状態に復帰させるので、チップ２，３の連携動作により、チップ２に待避・保持させていたデータをチップ３側に戻すことができる。
また、集積度が相対的に低くなるチップ２側に、自身とチップ３に対して供給する電源を生成する電源回路４を備えたので、チップ３側の集積度を更に向上させることができる。そして、チップ２，３間でデータ転送を行なうための双方向端子１８，２９を、通常動作モードで使用される汎用端子と共通に構成したので、各チップ２，３に配置する端子数を削減してチップサイズを、並びにマイコン１全体を小型化することができる。

尚、一般にアナログ回路は、チップ３側のように微細化された製造プロセスで作成してもサイズ減少の効果を得にくく、電源回路４等と共にＡ／Ｄコンバータなどもチップ２側に配置するようにしてレイアウト変更は極力チップ３側のみで行うようにすれば、レイアウトの再設計に要する工程をより削減することができる。

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形が可能である。
チップ２，３夫々の製造プロセスは０．３５μｍ，０．１５μｍに限ることなく、前者が後者よりもリーク電流が少なくなる関係を有していれば、具体的な数値設定は任意である。
チップ３のデータ保持部１０で保持するデータは、フリップフロップ２７，ＲＡＭ２８の何れか一方だけでも良い。
チップ２側に遅延回路１１を設ける替わりに、制御切替回路７がスイッチ５の開閉制御を行っても良い。
チップ３側に、例えばチップ２を経由して供給される電源に基づいて自身の動作電源を生成する電源回路を配置しても良い。

本発明の一実施例であり、マイクロコンピュータ全体の構成を、本発明の要旨にかかる部分のみ概略的に示す機能ブロック図 第１ブロックに相当するチップのより詳細な構成を示す機能ブロック図 第２ブロックに相当するチップの図２相当図 スリープモードに移行する場合の処理手順を示すフローチャート スリープモードからノーマルモードに復帰する場合の図４相当図 横軸に半導体の製造プロセスを、縦軸に相対電力密度をとり、各製造プロセスで形成された半導体についてリーク電流の有無に応じた電力密度の変化を示す図

符号の説明

図面中、１はマイクロコンピュータ、２はチップ（第１ブロック）、３はチップ（第２ブロック）、４は電源回路、６はＳＲＡＭ（メモリ）、７，９は制御切替回路、１０はデータ保持部、１２はステートマシン、１３はデコーダ、１８は双方向端子、２１はステートマシン、２２はデコーダ、２９は双方向端子を示す。

Claims (4)

1. 低消費電力モードが設定されている期間に、電源が供給されて動作する第１ブロックと、電源が遮断されて動作を停止する第２ブロックとを備えて構成されるマイクロコンピュータにおいて、
   前記第１，第２ブロックを、夫々異なる製造プロセスによりチップ化することでマルチチップ構成にすると共に、前記第１ブロックは、前記第２ブロックよりもリーク電流量を低減可能な製造プロセスで作成し、
   前記第２ブロックは、前記低消費電力モードを設定するための信号がアクティブになると、電源が遮断されるまでの間に保持が必要なデータを前記第１ブロック側に転送し、
   前記第１ブロックは、前記第２ブロックより転送されたデータをメモリに記憶させて保持することを特徴とするマイクロコンピュータ。
2. 前記低消費電力モードが解除されると、
   前記第１ブロックは、前記メモリに記憶保持させたデータを読み出して前記第２ブロック側に転送し、
   前記第２ブロックは、前記第１ブロックより転送されたデータを、前記低消費電力モードに移行する以前に保持していた状態に復帰させることを特徴とする請求項１記載のマイクロコンピュータ。
3. 前記第１ブロックに、自身及び前記第２ブロックに対して供給する電源を生成する電源回路を備えることを特徴とする請求項１又は２記載のマイクロコンピュータ。
4. 前記第１，第２ブロック間で前記データ転送を行なうためのバスが接続されている端子は、通常動作モードにおいて使用される汎用端子と共通に構成されていることを特徴とする請求項１乃至３の何れかに記載のマイクロコンピュータ。

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