JP2008198187A - 電力を効率的に管理できるシステム・イン・パッケージ半導体装置及びそれによる電力管理方法 - Google Patents

Abstract

【課題】電力を効率的に管理できるシステム・イン・パッケージ半導体装置及びそれによる電力管理方法を提供する。
【解決手段】第１及び第２チップを含んで複数のチップを備えるシステム・イン・パッケージ半導体装置において、複数チップのそれぞれは、電力が供給され続けて常にオン状態のブロックであるアライブブロックと、チップ内部から伝送されたデータを前記他のチップに伝送するか、他のチップから伝送されるデータを伝送されるローカルインターフェース部と、データの保存、処理などのために独立的な機能を持つように設計されたＩＰブロックとを備え、複数チップのアライブブロックそれぞれは第１信号線部を通じて連結され、第１信号線部はチップの活性化または初期化のために必要な信号を伝送し、アライブブロックは、外部の活性化命令または第１信号線部の伝送信号に応答してチップ全体の電力供給を管理することを特徴とする。
【選択図】 図２Ａ

Description

本発明は、システム・イン・パッケージ半導体装置及びそれによる電力管理方法に係り、特に、供給される電力を効率的に管理できるシステム・イン・パッケージ半導体装置及びそれによる電力管理方法に関する。

図１は、従来のシステム・イン・パッケージ半導体装置を示す図である。
図１を参照すれば、従来のシステム・イン・パッケージ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ、以下、ＳＩＰ）半導体装置は、２つまたはそれ以上のチップが一つの半導体装置としてパッケージングされている。

一般的に、従来のＳＩＰ半導体装置において、下段に備わった第１チップ１３０には、メモリインターフェース１０３と制御部１０５とが備えられており、上段に備わった第２チップ１１０には、保存素子であるメモリが備えられていた。したがって、第２チップ１１０では単純にデータを保存だけし、第１チップ１３０で第２チップ１１０の動作を管理及び制御した。

第１チップ１３０に備わったメモリインターフェース１０３を通じて第２チップ１１０に保存されたデータを読み出しまたは書き込みし、第１チップ１３０に備わった制御部１０５を利用して第１チップを備える全体ＳＩＰメモリ装置１００のパワーダウン動作及び活性化動作を管理した。

ここで、パワーダウン動作は、半導体装置の動作において必須な動作（Ｒｅａｌ Ｔｉｍｅ Ｃｌｏｃｋ駆動など）のために必要な構成要素へのみ電力供給を維持し、残りの構成要素には電力供給を中断することを意味する。活性化動作は、パワーダウンモードにある半導体装置を利用するために再び活性化させる動作を意味する。このようなパワーダウンモード及び活性化モードの意味は、当業者に自明であるといえる。

このような従来のＳＩＰ半導体メモリ装置は、第２チップ１１０の電力供給管理が第１チップ１３０の制御によって変わり、第２チップ１１０は自ら電力供給を管理できない。したがって、電力供給の管理が柔軟になされないという問題点がある。また、第２チップ１１０はメモリのみで構成されねばならず、別途のインターフェース部または制御部を備えられないという問題点がある。

また、第１チップ及び第２チップが、それぞれ別途の制御部、メモリ及びインターフェース部を備える従来のＳＩＰ半導体装置の場合、それぞれのチップの電力供給を管理するための具体的な方法が提示されていない。複数のチップの信号線を連結するパッケージ方法についてのみ具体的な方法が提示されているだけである。

したがって、複数のチップがそれぞれ制御部、メモリ及びインターフェース部などを備える場合のＳＩＰメモリ装置の効率的な電力供給方法の提示が必要である。また、半導体装置は順次小型化及び低電力化されていく現在の技術傾向において、一つの半導体装置は複数のチップを備えて関連させて使用せねばならず、同一電力でさらに長く半導体装置を駆動させる必要がある。したがって、効率的に電力供給を管理できるＳＩＰ半導体装置が必要である。

本発明が解決しようとする課題は、電力を効率的に管理できるＳＩＰ半導体装置を提供するところにある。
本発明が解決しようとする他の課題は、電力を効率的に管理できるＳＩＰ半導体装置での電力管理方法を提供するところにある。

前記技術的課題を達成するための本発明の一実施形態によるＳＩＰ半導体装置は、アライブブロック、ローカルインターフェース部、ＩＰブロックを備える。アライブブロックは、電力が供給され続けて常にオン状態のブロックである。ローカルインターフェース部は、チップ内部から伝送されたデータを他のチップに伝送するか、他のチップから伝送されるデータを伝送する。ＩＰブロックは、データの保存、処理などのために独立的な機能を持つように設計されている。複数のチップのアライブブロックそれぞれは第１信号線部を通じて連結され、第１信号線部はチップの活性化または初期化のために必要な信号を伝送する。アライブブロックは、外部の活性化命令または第１信号線部の伝送信号に応答してチップ全体の電力供給を管理する。

望ましくは、複数のチップのローカルインターフェース部それぞれは、第２信号線部を通じて連結されている。
望ましくは、第１チップのアライブブロックは、実際の時間情報を出力するクロックであり、リアルタイムクロック（Ｒｅａｌ Ｔｉｍｅ Ｃｌｏｃｋ、以下、ＲＴＣ）の周期をカウンティングして状態情報を出力するＲＴＣを備える。

前記技術的課題を達成するための本発明の他の実施形態によるＳＩＰ半導体装置での電力管理方法は、アライブブロックに常に電力を供給するステップと、外部からチップの活性化または初期化が要請されれば、複数のチップそれぞれのアライブブロックが活性化または初期化情報を伝送されるステップと、アライブブロックを除外した残りの構成の電力供給は、アライブブロックの管理によって調節されるステップと、を含む。
望ましくは、前記電力管理方法は、チップが活性化状態ならば、一つのチップのローカルインターフェース部と残りのチップのローカルインターフェース部とは、チップ内部で発生したデータを送受信するステップをさらに含む。

本発明の一実施形態によるＳＩＰ半導体装置は、複数のチップにそれぞれ備わったアライブブロックまたはローカルインターフェース部を利用して電力供給を管理することによって、電力を効率的に管理できる。
本発明の他の実施形態による電力管理方法は、複数のチップにそれぞれ備わったアライブブロックまたはローカルインターフェース部を利用して電力供給を管理することによって、電力を効率的に管理できる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は同一部材を表す。

図２Ａは、本発明の一実施形態によるＳＩＰ半導体装置２００を示す図である。ＳＩＰ半導体装置は複数のチップを備える。以下の図では、２個のチップを備えるＳＩＰ半導体装置を例として図示した。
図２Ａを参照すれば、本発明の一実施形態によるＳＩＰ半導体装置２００は、第１チップ２１０及び第２チップ２５０を備える。

第１チップ２１０を例として説明すれば、それぞれのチップは、アライブブロック２１１、ローカルインターフェース部２２１、及びＩＰブロック２３１を備える。チップ内部のそれぞれの構成はデータバス２４１を通じて電気的に連結されており、データバス２４１を通じて信号またはデータを送受信することができる。

アライブブロック２１１は電力を供給され続けるブロックであり、常に活性化状態を維持する。携帯電話端末機などの半導体装置において、必ず必要な部分は常にオン状態になっているが、この時、常にオン状態のブロックがアライブブロック２１１である。複数のチップにおいて、それぞれのアライブブロック２１１、２５１は第１信号線部２４５を通じて連結されている。

ここで、第１チップ２１０のアライブブロック２１１と残りのチップのアライブブロック２５１とは、ポイント・ツー・ポイント方式または他の方式で連結されている。ポイント・ツー・ポイント方式は、第１チップ（中心となるチップ）２１０と第２チップ２５０、第１チップ２１０と第３チップ（図示せず）、第１チップ２１０と第４チップ（図示せず）とをそれぞれ連結する方式であり、他の方式としては、第１チップと第２チップ、第２チップと第３チップとをそれぞれ連結する方式を挙げることができる。一地点と対応する複数の地点とを連結するには多様な方法が存在し、これは自明であるといえる。

実際時間情報を提供するＲＴＣ ２１３は第１チップのアライブブロック２１１内に備わる。ＲＴＣ ２１３は、時間情報を出力し続けなければならないので、電力を供給され続ける。ここで、ＲＴＣ ２１３は、一般的に水晶子（または‘周波数発振子’という）によって駆動される。水晶子２１４は、１周期時間値が一定になるように周期の非常に正確な周波数を発生させる装置である。

ＲＴＣ ２１３は実際時間を測定し、一定間隔ごとにカウンティングされて該当半導体装置の正常動作如何を確認する。すなわち、周期的に電話がきたか、アラームを鳴らさねばならないかなどの動作を確認するのである。また、ＳＩＰ半導体メモリ装置内に備わる複数のチップにおいて、１個のチップ（例えば、第１チップ２１０に備わる）にのみ備わるならば、ＲＴＣ ２１３を備える第１チップ２１０から残りのチップにクロック信号Ｃｌｏｃｋを伝送する。クロック信号Ｃｌｏｃｋは、第１信号線部２４５の第１信号線２４６を通じて伝送される。

ローカルインターフェース部２２１、２６１は汎用インターフェースブロックであり、チップとチップとのデータ送受信を担当する。第１チップ２１０と第２チップ２５０とのローカルインターフェース部２２１、２６１は、第２信号線部２４０を通じて連結される。それぞれのチップが別個のローカルインターフェース部を備えれば、２つのチップがインターフェーシングするのに発生する信号間の干渉現象を低減できる。

ここで、ローカルインターフェース部２２１、２６１で送受信するデータは、状態データと情報データとに大別できる。状態データは、チップまたはそれぞれの構成の動作状態または命令信号に関する情報を持つデータを意味する。すなわち、自身の状態を知らせるか、他の構成の状態を知らせることを要請するデータである。情報データは、メモリに保存されたデータまたはそれを一定処理（イメージ処理など）して出力されたデータを意味する。

複数のチップにおいて、それぞれのローカルインターフェース部はバスインターコネクタのようなデータバス（図示せず）を通じて連結されている。図２Ａでは前記データバスが図示されてはいないが、部材番号２４１のデータバスと同じ形態で構成することができる。
データバス２４１はデータ移動通路である。データバス２４１は自明なものであるので、詳細な説明は省略する。

ＩＰブロック２３１は、半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の設計時、独立的な機能を持って再利用できるように設計された機能ブロック（半導体設計モジュール）を意味する。すなわち、半導体のロジック回路を構成するために必要な機能をハードウェアまたはソフトウェア状態に整理したブロックを意味する。

ＩＰブロック２３１は、複数のメモリまたはプロセッサーを備える。すなわち、ＩＰ１、ＩＰ２、ＩＰ３などは、それぞれ中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：以下、ＣＰＵ）、メモリ保存素子、メモリ制御部、画像データを入力されて処理するイメージプロセッサーなどになりうる。ＩＰブロック２３１に備わるＩＰは、ユーザの意図によって設計時に個別的に前記ＳＩＰ半導体装置２００に適用することができる。
図２Ａでは、第１チップ２１０のＩＰブロック２３１にはＣＰＵ ２３３が備わり、第２チップ２５０のＩＰブロック２７１にはＣＰＵが備わらない場合を例として説明した。

図２Ｂは、本発明の一実施形態によるシステム・イン・パッケージ半導体装置の変形例を示す図である。
図２Ｂを参照すれば、本発明の変形例によるＳＩＰ半導体装置２００は、第２チップ２５０のＩＰブロック２７１において、一つのＣＰＵ ２７５を備える。

図３は、本発明の他の実施形態によるＳＩＰ半導体装置における電力管理方法を示すフローチャートである。図３及び図２Ａを参照して、本発明によるＳＩＰ半導体装置の電力管理動作を共に説明する。
図３を参照すれば、本発明による電力供給方法はまず、アライブブロック２１１、２５１に電力を供給し続ける（３１０ステップ）。

複数のチップにおいて、それぞれのアライブブロックは、活性化情報または初期化情報を伝送される（３２０ステップ）。移動通信端末機などの半導体装置において、前記半導体装置の動作モードは、端末機の非使用時に適用されるパワーダウンモード、端末機の使用時に適用されるウェークアップモード、及び端末機全体を初期化させるリセット動作に大別される。パワーダウンモードでは、アライブブロックを除外した残りのあらゆる構成（ローカルインターフェース部、ＩＰブロック、データバスなど）に電力供給を遮断する。

ここで、活性化とは、パワーダウンモードにある半導体装置をユーザが使用するために、チップ内部に備わったあらゆる構成要素に電力を供給してオンにする（ウェークアップさせる）ことを意味する。そして、初期化とは、チップのあらゆるデータ及び動作を初期化することを意味する。

アライブブロック２１１、２５１は、常に電力が供給されてオンになっている構成要素であるので、外部から印加されるウェークアップソースを受け入れる。または、自体的に初期化を要求するパワーオンリセット（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ：以下、ＰＯＲ）信号を第１信号線２４７を通じて伝送される。

残りの構成の電力供給はアライブブロックによって調節される（３４０ステップ）。すなわち、アライブブロックで活性化情報または初期化情報を印加され、それに応答して第１信号線部２４５を通じてアライブブロック２１１、２５１間のデータ伝送を行い、残りの構成の電力供給を調節するのである。

本発明によるシステムオンパッケージ半導体装置において、ウェークアップモード、パワーダウンモード、リセットモードでの動作、及びそれによる具体的な電力管理方法は、以下の図４Ａないし図４Ｃで詳述する。
図４Ａは、図３の方法において、活性化モードでの電力管理方法を具体的に示すフローチャートである。図２Ａを参照して、本発明の一実施形態によるＳＩＰ半導体装置の活性化モード動作を共に説明する。

図２Ａ及び図４Ａを参照すれば、アライブブロック２１１、２５１に電力を供給し続ける（３１０ステップ）。
第１チップのアライブブロック２１１に半導体装置（複数のチップ）の活性化が要求される（４０５ステップ）。活性化の要求は、外部からのウェークアップソースが感知されることを意味する。例えば、ユーザが携帯用端末機のボタンを押す動作などがウェークアップソースとなる。ウェークアップソースは複数のチップのうちいずれか一つのチップに印加される。以下では、第１チップ２１０にウェークアップソースが印加される場合を例を挙げて説明する。

第１チップのアライブブロック２１１にウェークアップソースが感知される（４０５ステップ）。第１チップに活性化が要求されることである。ここで、パワーダウンモードにあるチップを活性化させることをウェークアップという。
第１チップ２１０のアライブブロック２１１は、他のチップのアライブブロック２５１に活性化を要請するパワーオン信号ｐｏｗｅｒ＿ｏｎを伝送する（４１０ステップ）。この時、パワーオン信号ｐｏｗｅｒ＿ｏｎは、第１信号線部２４５を通じて伝送される。

ウェークアップソースを感知した第１チップ２１０のアライブブロック２１１と、パワーオン信号ｐｏｗｅｒ＿ｏｎを伝送されたチップ（第２チップ２５０）とは、それぞれチップの必須構成にリセット信号ＲＥＳＥＴを出力する（４１５ステップ）。ここで、必須構成とは、チップが活性化されるために必ず必要な構成を意味する。必須構成には、チップ間のデータ伝送を担当するローカルインターフェース部、データを伝送する通路であるデータバス、またはＩＰブロックにおいてチップの動作を制御するコントローラ（図示せず）などがある。したがって、前記リセット信号ＲＥＳＥＴは、ローカルインターフェース部、及びＩＰブロックのうち一部または全部の構成に伝送される。

第１チップ２１０のアライブブロック２１１は、第１チップに備わったデータバス２４１を利用してローカルインターフェース部２２１、及びＩＰブロック２３１にリセット信号ＲＥＳＥＴを伝送する。そして、第２チップ２５０のアライブブロック２５１は、第２チップに備わったデータバス２８１を利用してローカルインターフェース部２６１、及びＩＰブロック２７１にリセット信号ＲＥＳＥＴを出力する。

そして、アライブブロックは、リセット信号ＲＥＳＥＴを伝送されたチップの必須構成（ローカルインターフェース部、ＩＰブロック）が電力を印加されるように管理する（４１５ステップ）。ここで、電力を印加されて活性化された複数のチップにおいて、それぞれのローカルインターフェース部は、状態データを送受信しつつそれぞれ相手のローカルインターフェース部の動作状態を認知できる。

第２チップ２５０のアライブブロック２５１がパワーオン信号ｐｏｗｅｒ＿ｏｎを伝送され、第２チップ２５０の活性化がなされることを知らせるウェークアップ信号ｗａｋｅ＿ｕｐを第１チップ２１０のアライブブロック２１１に伝送する（４２０ステップ）。

ここで、第１チップでウェークアップソースを感知した場合を例として説明したが、第２チップまたはその他のチップでウェークアップソースを感知でき、これについての動作過程は前記説明から自明であるといえる。
前述したように、図４Ａの方法によって、本発明の一実施形態によるＳＩＰ半導体装置において、チップを活性化させる場合に互いに連結されたアライブブロックを通じて電力供給を管理することによって、効率的な電力供給及び管理を行える。

図４Ｂは、図３の方法において、パワーダウンモードでの電力管理方法を具体的に示すフローチャートである。以下で、図４Ｂ及び図２Ａを参照して、本発明の一実施形態によるＳＩＰ半導体装置２００において、パワーダウンモード動作及び本発明の他の実施形態による電力管理方法について説明する。
前述したように、パワーダウンモードは、オン状態のチップにおいて、電力供給を中断して非活性化状態になる動作状態を意味する。３１０、３２０、及び３４０ステップの説明は、図３で前述したので、省略する。

図２Ａ及び図４Ｂでは、第１チップ２１０のＩＰブロック２３１にＣＰＵ ２３３が備わり、第２チップ２５０のＩＰブロック２７１にはＣＰＵが備わっていない場合を例として、本発明の他の実施形態によるパワーダウンモードでの電力管理方法を説明する。
第１チップ２１０のＣＰＵ ２３３で、パワーダウン命令が出力される（４３０ステップ）。パワーダウン動作はＣＰＵで管理される。パワーダウン命令が出力される時点は、携帯用端末機に一定時間何の操作も行なわれていない時である。

パワーダウン命令が出力されれば、前記パワーダウン命令は、第１チップのデータバス２１０を通じて第１チップローカルインターフェース部２２１に伝送される。第１チップローカルインターフェース部２２１は、前記パワーダウン命令を第２チップのローカルインターフェース部２６１に伝送する（４３５ステップ）。前記パワーダウン命令は状態データになり、前記状態データが第２チップローカルインターフェース部２６１にチップの動作状態（パワーダウンモードへの進入）を知らせる。

第１チップ２１０のＣＰＵ ２３１は、第１チップ内部のアライブブロック２１１を除外した残りの構成（ローカルインターフェース部２２１及びＩＰブロック２３１）をパワーダウンさせ、自身（ＣＰＵ）もパワーダウンモードに進入する（４４０ステップ）。すなわち、ＣＰＵ ２３１は、ローカルインターフェース部２２１及びＩＰブロック２３１に供給された電力を遮断するものである。

第２チップ２５０のローカルインターフェース部２６１は、前記伝送されたパワーダウン命令に応じて、アライブブロック２５１を除外した残りの構成（ＩＰブロック２７１）に電力供給を遮断してパワーダウンさせ、ローカルインターフェース部２６１自身も電力供給を遮断してパワーダウンモードになる（４４５ステップ）。

本発明によるパワーダウンモードにおいて電力管理方法は、ローカルインターフェース部の間を連結する第２信号線部２４１を通じてパワーダウン命令を伝送し、ＣＰＵを備えたチップ（第１チップ２１０）はＣＰＵ ２３１が、ＣＰＵを備えていないチップ（第２チップ２５０）は他のチップ（第１チップ）に備わったＣＰＵ ２３１が、ローカルインターフェース部２２１、２６１を通じてパワーダウン動作を管理することによって、効率的に電力供給を遮断できる。

図２Ｂに図示されたように、複数のチップにＣＰＵがそれぞれ備わっているならば、それぞれのＣＰＵが該当チップのパワーダウンを管理する。すなわち、第１チップ２１０は、ＣＰＵ ２３３が第１チップ内部の他の構成の電力供給を遮断してパワーダウンモードに進入させるものであり、第２チップ２５０は、ＣＰＵ ２７５が第２チップ内部の他の構成の電力供給を遮断してパワーダウンモードに進入させるものである。

図４Ｃは、図３の方法において、ＰＯＲ（Ｐｏｗｅｒ Ｏｎ Ｒｅｓｅｔ）モードでの電力管理方法を具体的に示すフローチャートである。以下では、図４Ｃ及び図２Ａを参照して、本発明の一実施形態によるＳＩＰ半導体装置２００において、初期化（ＰＯＲ）動作及び本発明の他の実施形態による初期化動作での電力管理方法について説明する。３１０ステップは図３と同一であるので詳細説明を省略する。

図２Ａ及び図４Ｃを参照すれば、複数のチップアライブブロックそれぞれにチップの初期化を命令する（４７０ステップ）。初期化命令は、携帯用端末機をターンオフしてからターンオンする動作などである。初期化を命令する信号は、第１信号線部２４５の第１信号線２４７を通じて印加され、ＰＯＲ信号となる。前記ＰＯＲは複数のチップに共通して印加される。

ＰＯＲを印加されたそれぞれのアライブブロック２１１、２５１は、内部の他の構成（ローカルインターフェース部、ＩＰブロックなど）に初期化を命令する（４７５ステップ）。リセット信号ＲＥＳＥＴは、各構成がリセット（初期化）されるように命令する信号である。すなわち、第１チップ２１０のアライブブロック２１１は、第１チップＩＰブロック２３１、及びローカルインターフェース部２１１にリセット信号ＲＥＳＥＴを伝送する。第２チップ２５０のアライブブロック２５１は、ＩＰブロック２７１及びローカルインターフェース部２６１にリセット信号ＲＥＳＥＴを伝送する。この時、リセット信号ＲＥＳＥＴの伝送と共に、リセット信号を印加される構成に電力も印加される。
それぞれの構成は、前記リセット信号ＲＥＳＥＴに応答して構成の初期化を進める（４８０ステップ）。

複数のチップにおいて、それぞれのローカルインターフェース部は初期化進行状態に関するデータを送受信する（４９０ステップ）。第１チップローカルインターフェース部２２１と第２チップローカルインターフェース部２６１とは、第２信号線部２４０を通じて初期化進行状態に関する情報を持つ状態データを送受信するものである。

以上、図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならばこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められなければならない。

本発明は、半導体装置関連の技術分野に好適に用いられる。

従来のＳＩＰ半導体装置を示す図である。 本発明の一実施形態によるＳＩＰ半導体装置を示す図である。 本発明の一実施形態によるＳＩＰ半導体装置の変形例を示す図である。 本発明の他の実施形態によるＳＩＰ半導体装置における電力管理方法を示すフローチャートである。 図３の方法において、活性化モードでの電力管理方法を具体的に示すフローチャートである。 図３の方法において、パワーダウンモードでの電力管理方法を具体的に示すフローチャートである。 図３の方法において、ＰＯＲモードでの電力管理方法を具体的に示すフローチャートである。

符号の説明

１０３ メモリインターフェース
１０５ 制御部
１１０ 第２チップ
１１１ メタルコンタクト
１１３ 信号線
１３０ 第１チップ
２１０ 第１チップ
２１１ アライブブロック
２１３ リアルタイムクロック（ＲＴＣ）
２１４ 水晶子
２２１ ローカルインターフェース部（Ｌｏｃａｌ Ｉ／Ｆ）
２３１ ＩＰブロック
２４１ データバス
２５０ 第２チップ

Claims (35)

1. 第１及び第２チップを含んで複数のチップを備えるシステム・イン・パッケージ半導体装置において、前記複数のチップのそれぞれは、
   電力が供給され続けて常にオン状態のブロックであるアライブブロックと、
   前記チップ内部から伝送されたデータを前記他のチップに伝送するか、前記他のチップから伝送されるデータを伝送されるローカルインターフェース部と、
   データの保存、処理などのために独立的な機能を持つように設計されたＩＰブロックと、を備え、
   前記複数のチップのアライブブロックそれぞれは第１信号線部を通じて連結され、前記第１信号線部はチップの活性化または初期化のために必要な信号を伝送し、
   前記アライブブロックは、外部の活性化命令または前記第１信号線部の伝送信号に応答して前記チップ全体の電力供給を管理することを特徴とするシステム・イン・パッケージ半導体装置。
2. 前記複数のチップのローカルインターフェース部それぞれは、
   第２信号線部を通じて連結されていることを特徴とする請求項１に記載のシステム・イン・パッケージ半導体装置。
3. 前記第１チップのアライブブロックは、
   実際の時間情報を出力するクロックであり、その周期をカウンティングして状態情報を出力するリアルタイムクロックを備えることを特徴とする請求項２に記載のシステム・イン・パッケージ半導体装置。
4. 前記第１信号線は、
   前記第１チップを中心に、前記第１チップの前記アライブブロックと、前記第１チップを除外した残りのチップの前記アライブブロックとをポイント・ツー・ポイント方式で連結することを特徴とする請求項３に記載のシステム・イン・パッケージ半導体装置。
5. 前記第１及び第２チップそれぞれにおいて、
   前記アライブブロックと前記ローカルインターフェース部、前記アライブブロックと前記制御部または前記メモリ、前記ローカルインターフェース部と前記制御部または前記メモリとは、データバスを通じて連結されていることを特徴とする請求項２に記載のシステム・イン・パッケージ半導体装置。
6. 前記第１チップのリアルタイムクロックは、
   前記第１信号線部に備わった第１信号線を通じて、前記第２チップを備える他のチップのアライブブロックにクロック信号を出力することを特徴とする請求項４に記載のシステム・イン・パッケージ半導体装置。
7. 前記ローカルインターフェース部を通じて伝送される前記データは、
   前記ＩＰブロックから出力される情報データまたは前記チップの動作状態を表す状態データからなることを特徴とする請求項２に記載のシステム・イン・パッケージ半導体装置。
8. 前記第１チップのアライブブロックは、
   外部から前記チップの活性化を命令する信号が印加されれば、それにより、パワーオン信号を前記第１信号線部に備わった第２信号線を通じて前記第２チップのアライブブロックに伝送することを特徴とする請求項３に記載のシステム・イン・パッケージ半導体装置。
9. 前記第１チップのアライブブロックは、
   前記外部から前記チップ活性化を命令する信号が印加されれば、リセット信号を前記第１チップに備わった前記ローカルインターフェース部を含む活性化に必要な必須構成に伝送することを特徴とする請求項８に記載のシステム・イン・パッケージ半導体装置。
10. 前記第２チップのアライブブロックは、
    前記パワーオン信号を印加されれば、それに応答してリセット信号を前記第２チップ内部の前記ローカルインターフェース部を含む活性化に必要な必須構成に伝送すること特徴とする請求項９に記載のシステム・イン・パッケージ半導体装置。
11. 前記パワーオン信号は、
    外部で前記チップの活性化を意図する信号または動作が感知されれば、それに応答して発生し、前記第２チップを備える他のチップが活性化されるように制御する信号であることを特徴とする請求項１０に記載のシステム・イン・パッケージ半導体装置。
12. 前記リセット信号は、
    外部で前記チップの活性化を意図する信号または動作が感知されれば、それに応答して前記アライブブロックで発生し、前記チップ内部に備わった前記必須構成に前記活性化を命令する信号であることを特徴とする請求項１０に記載のシステム・イン・パッケージ半導体装置。
13. 前記第２チップのアライブブロックは、
    前記リセット信号の伝送を完了すれば、前記第２チップの活性化がなされることを確認するウェークアップ信号を、前記第１チップのアライブブロックに前記第１信号線部の第３信号線を通じて伝送することを特徴とする請求項１０に記載のシステム・イン・パッケージ半導体装置。
14. 前記第１信号線部は、
    複数の前記第１ないし第３信号線を含む複数の信号線を備え、
    前記第２信号線と前記第３信号線とは異なる信号線であることを特徴とする請求項１３に記載のシステム・イン・パッケージ半導体装置。
15. 前記第１チップの前記ＩＰブロックは一つの中央処理装置を備え、
    前記システム・イン・パッケージ装置は、
    前記中央処理装置でパワーダウンを命じるデータが発生すれば、これを前記第１チップローカルインターフェース部、及び前記第２チップローカルインターフェース部に順次伝送し、
    前記第２チップのローカルインターフェース部は、
    前記伝送されたパワーダウン命令に応じて前記第２チップのパワーダウンを管理することを特徴とする請求項５に記載のシステム・イン・パッケージ半導体装置。
16. 前記第１チップの前記中央処理装置は、
    前記第１チップの前記アライブブロックを除外した残りの構成をパワーダウンさせ、前記中央処理装置自身もパワーダウンされることを特徴とする請求項１５に記載のシステム・イン・パッケージ半導体装置。
17. 前記第２チップのローカルインターフェース部は、
    前記第２チップの前記アライブブロックを除外した残りの構成をパワーダウンさせた後、前記第２チップのローカルインターフェース部自身もパワーダウンされることを特徴とする請求項１６に記載のシステム・イン・パッケージ半導体装置。
18. 前記複数チップのそれぞれの前記ＩＰブロックは、
    一つの中央処理装置を備え、
    前記複数のチップは、
    前記中央処理装置でパワーダウンを命令するデータが発生すれば、それに応答して前記アライブブロックを除外した残りの構成をパワーダウンさせることを特徴とする請求項５に記載のシステム・イン・パッケージ半導体装置。
19. 前記第１信号線部は、
    外部から伝送されたパワーオンリセット信号を印加され、前記パワーオンリセット信号を複数のチップ前記アライブブロックにそれぞれ伝送することを特徴とする請求項２に記載のシステム・イン・パッケージ半導体装置。
20. 前記パワーオンリセット信号は、
    前記ローカルインターフェース部または前記ＩＰブロックにパワーを印加し、前記ローカルインターフェース部または前記ＩＰブロックが初期化されるように調節する信号であることを特徴とする請求項１９に記載のシステム・イン・パッケージ半導体装置。
21. 前記第１チップのアライブブロックは、
    前記第１チップのローカルインターフェース部及び前記ＩＰブロックに前記パワーオンリセット信号を伝送し、
    前記第２チップのアライブブロックは、
    前記第２チップのローカルインターフェース部及び前記ＩＰブロックに前記パワーオンリセット信号を伝送することを特徴とする請求項２０に記載のシステム・イン・パッケージ半導体装置。
22. 前記第１チップのローカルインターフェース部及び前記ＩＰブロックは、
    前記パワーオンリセット信号を印加されれば、初期化を進め、
    前記第２チップのローカルインターフェース部及び前記ＩＰブロックは、
    前記パワーオンリセット信号を印加されれば、初期化を進めることを特徴とする請求項２１に記載のシステム・イン・パッケージ半導体装置。
23. 前記第１チップのローカルインターフェース部と前記第２チップのローカルインターフェース部それぞれは、前記第２信号線部を通じて初期化進行状態についての情報を持つ状態データを伝送することを特徴とする請求項２２に記載のシステム・イン・パッケージ半導体装置。
24. 第１及び第２チップを含んで複数のチップを備えるシステム・イン・パッケージ半導体装置のパワーを効率的に管理する方法において、
    アライブブロックに常に電力を供給するステップと、
    外部から前記チップの活性化または初期化が要請されれば、前記複数のチップそれぞれのアライブブロックが前記活性化または初期化情報を伝送されるステップと、
    前記アライブブロックを除外した残りの構成の電力供給は、前記アライブブロックの管理によって調節されるステップと、を含むことを特徴とする電力管理方法。
25. 前記電力管理方法は、
    前記チップが活性化状態ならば、前記一つのチップのローカルインターフェース部と前記残りのチップのローカルインターフェース部とは、前記チップ内部で発生したデータを送受信するステップをさらに含むことを特徴とする請求項２４に記載の電力管理方法。
26. 前記情報を伝送されるステップは、
    前記第１チップのアライブブロックでリアルタイムクロックを駆動させるステップと、
    前記リアルタイムクロックをカウンティングして状態情報を出力するステップと、
    前記状態情報を通じて活性化要請があったかどうかを判断するステップと、をさらに含むことを特徴とする請求項２４に記載の電力管理方法。
27. 前記情報を伝送されるステップは、
    前記第１チップに前記活性化が要求されれば、前記第１チップは、前記他のチップのアライブブロックにチップの活性化を命令するパワーオン信号を伝送するステップと、
    前記他のチップのアライブブロックは、前記パワーオン信号に応答して、前記活性化動作がなされることを確認するウェークアップ信号を前記第１チップのアライブブロックに伝送するステップと、を含むことを特徴とする請求項２４に記載の電力管理方法。
28. 前記電力供給調節ステップは、
    前記活性化が要求されれば、前記第１チップのアライブブロックは、内部の他の構成要素にリセット信号を出力するステップと、
    前記リセット信号を印加された前記他の構成に電力が印加されるステップと、を含むことを特徴とする請求項２７に記載の電力管理方法。
29. 前記ウェークアップ信号伝送ステップは、
    前記第１チップを除外した他のチップのアライブブロックが前記第１チップから前記パワーオン信号を伝送されれば、内部の前記他の構成にリセット信号を出力するステップと、
    前記リセット信号を印加された前記他のブロックに電力が印加されるステップと、
    前記他のチップのアライブブロックは、活性化動作がなされることを確認するウェークアップ信号を前記第１チップのアライブブロックに伝送するステップと、を含むことを特徴とする請求項２８に記載の電力管理方法。
30. 前記リセット信号は、
    前記活性化を意図する信号または動作が感知されれば、それに応答して発生し、前記チップ内部においてアライブブロックを除外した前記他の構成に電力を印加されて活性化されるように調節する信号であることを特徴とする請求項２９に記載の電力管理方法。
31. 前記電力管理方法は、
    第１チップの内部に備わった中央処理装置からパワーダウン命令が出力されるステップと、
    前記パワーダウン命令に応じて、前記複数のチップにおいてそれぞれのアライブブロックを除外した前記残りの構成への電力供給が遮断されてパワーダウンモードに進入するステップと、をさらに含むことを特徴とする請求項２５に記載の電力管理方法。
32. 前記パワーダウン命令が出力されるステップは、
    前記パワーダウン命令が前記第１チップにおいて、前記アライブブロックを除外した残りの構成に伝送されるステップと、
    前記パワーダウン命令が、前記第１チップのローカルインターフェース部を通じて前記他のチップのローカルインターフェース部に伝送されるステップと、
    前記他のチップのローカルインターフェース部から、内部に備わった前記残りの構成にパワーダウン命令が伝送されるステップと、を含むことを特徴とする請求項３１に記載の電力管理方法。
33. 前記パワーダウンモード進入ステップは、
    前記第１チップにおいて、前記アライブブロックを除外した前記残りの構成に印加された電力を遮断してパワーダウンモードに進入させるステップと、
    前記他のチップにおいて、前記アライブブロックを除外した前記残りの構成に印加された電力を遮断してパワーダウンモードに進入させるステップと、
    前記第１チップの中央処理装置及び前記他のチップのローカルインターフェース部自身もパワーダウンモードに進入するステップと、を含むことを特徴とする請求項３２に記載の電力管理方法。
34. 前記初期化要請ステップは、
    外部から前記チップの前記アライブブロックそれぞれに前記初期化が要請され、
    前記電力供給調節ステップは、
    前記アライブブロックそれぞれが内部の他の構成に電力を供給し、前記他の構成が初期化を行うように管理することを特徴とする請求項２５に記載の電力管理方法。
35. 前記データを送受信するステップは、
    前記アライブブロックの前記管理によって、前記他の構成が初期化を進めるステップと、
    前記一つのチップのローカルインターフェース部が、前記他のチップのローカルインターフェース部に初期化進行状態についての情報を持つ状態データを伝送するステップと、を含むことを特徴とする請求項３４に記載の電力管理方法。

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