CN1477639A

CN1477639A - 低消耗电流半导体存储装置

Info

Publication number: CN1477639A
Application number: CNA031410650A
Authority: CN
Inventors: 大石司
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-08-12
Filing date: 2003-06-13
Publication date: 2004-02-25
Also published as: TW584852B; TW200402722A; US20040027907A1; US6873561B2; JP2004079033A

Abstract

在电阻值可变型存储器中，根据动作模式改变与存储单元阵列对应的数字线驱动电路、字线驱动电路及位线驱动电路的电源电压和/或衬底偏压。

Description

低消耗电流半导体存储装置

技术领域

本发明，一般地说，涉及半导体存储装置，尤其是存储单元具有电阻值随存储数据而变化的电阻元件的非易失性半导体存储装置。更特定地说，本发明涉及用于减低半导体装置、特别是非易失性半导体存储装置的消耗电流的结构。

背景技术

在存储单元中使用可变电阻元件并根据该可变电阻元件的电阻值以非易失的方式存储数据的存储装置，是众所周知的。作为这种存储装置，已知有相变存储器及磁性随机存取存储器(MRAM)。

相变存储器，例如根据存储数据将多晶硅设定为非晶质状态及结晶质状态。在非晶质状态和结晶质状态下，其电阻值不同，因此可以存储二值数据。

MRAM，是将强磁性体的磁化方向用于数据存储的固体存储器的总称。在MRAM中，将构成存储单元的强磁性体的磁化方向与某个基准方向平行或反平行分别与“1”和“0”相对应。在这种MRAM中，根据存储单元的存储信息读出方式的不同，有利用巨磁阻效应(GiantMagneto-Resistance effect：GMR效应)的GMR元件和利用隧道磁阻效应(Tunnel Magneto-Resistance effect：TMR效应)的TMR元件。

当采用GMR元件时，电阻变化率为6～8％，因而存在着读出数据时需要例如10mA左右的读出电流的缺点。另一方面，TMR元件，由强磁性层/绝缘层/强磁性层的3层膜构成，并以绝缘层为隧道而流过电流。该隧道的电阻值，与两侧的强磁性层的磁化相对角的余弦成比例地变化。在TMR元件中，电阻变化率为25％以上，因而具有能以10μA左右的读出电流取得足够大的读出信号的特征。

图20是简略地表示存储单元的断面结构的图。在图20中，存储单元，包含数据存储部S。该数据存储部S，与写入字线WWL和写入位线WBL的交叉部对应配置，并包含强磁性层901及903、在该强磁性层901及903之间的电介质层902、在强磁性层903与写入位线WBL之间的反强磁性层904。由强磁性层903及反强磁性层904构成其磁化方向固定的固定层。通过由流过写入字线WWL的字线电流Iw1及流过写入位线WBL的位线电流Ib1设定强磁性层901的磁化方向，进行数据的存储。

当流过字线电流Iw1时，相对于流过该电流的方向而形成右旋的磁场Hw1。当使位线电流Ib1流过写入位线WBL时，在与流过该位线电流Ib1的方向正交的平面内形成右旋的磁场Hb1。写入字线WWL和写入位线WBL，相互正交地配置，因而这2个磁场Hw1和Hb1也是正交的磁场。由这2个磁场Hw1和Hb1的合成磁场决定强磁性层901的磁化方向，从而进行数据的存储。即，当作为记录层的强磁性层901与固定层的反强磁性层904的磁化方向为相同的方向时，该存储部S的电阻值减低。当强磁性层901及903的磁化方向反平行、即反向时，存储部S的电阻值提高。

当读出数据时，在该存储部S内，通过电介质层902流过隧道电流，通过检测该电流量，即可读出数据。流过该存储单元的电流，是流过薄电介质层902的隧道电流，并形成「磁性隧道结(magnet-tunneling junction)」，因而这种存储单元，也称为MTJ存储单元。

当使用GMR元件时，采用非磁性体导电体替代电介质层。

图21是简略地表示存储单元的一般断面结构的图。

在图21所示的存储单元结构中，将存储部S配置在写入位线WBL与单元节点CN之间。该单元节点CN由导电层形成，并通过接点CT与在P型衬底区域SUB的表面上形成的N型杂质区域IMPb电气连接。在P型衬底区域SUB的表面上，与该杂质区域IMPb隔离地形成N型杂质区域IMPa。在这2个N型杂质区域IMPa及IMPb之间的衬底区域表面的上方，形成读出字线RWL。杂质区域IMPa，通过接点与读出位线RBL连接。写入字线WWL配置在读出位线RBL与单元节点CN之间。

当写入数据时，根据由流过写入位线WBL及写入字线WWL的电流感应产生的磁场的合成磁场决定存储部S的磁化方向。因此，根据存储数据设定流过写入位线的电流方向，即可决定记录层的相对于固定层的磁化方向，从而写入数据。

当读出数据时，根据选择状态设定读出字线RWL，并在衬底区域SUB的表面上形成沟道，以使杂质区域IMPa及IMPb电气连接。使电流从写入位线WBL流向读出位线RBL，并根据该电流量检出存储在存储部S内的数据。

图22是表示存储单元MC的等效电路的图。在图22中，该存储单元MC，包含在写入位线WBL和读出位线RBL之间串联连接的可变电阻元件912和N沟道MOS晶体管910。可变电阻元件912，其一端与写入位线WBL电气连接并与写入字线WWL电磁耦合。N沟道MOS晶体管(存取晶体管)910，其一个导通端子与可变电阻元件912的另一端电气连接，另一导通端子与读出位线RBL电气连接，进一步，其控制栅极与读出字线RWL电气连接。

当写入数据时，使电流流过写入字线WWL及写入位线WBL，根据由其感应的磁场决定该可变电阻元件912的磁性极化状态，并根据该磁性极化状态决定其电阻值。当读出数据时，存取晶体管910导通，并根据流过写入位线WBL和读出位线RBL的电流量的大小进行数据的读出。

在将该可变电阻元件(TMR元件)与存取晶体管串联连接的结构中，当读出数据时，必须检测流过存取晶体管910的电流。因此，当该存取晶体管的特性产生偏差时，在读出电流中也同样产生偏差，因而不能将该特性偏差所引起的噪声忽略。例如，当为MOS晶体管(绝缘栅型场效应晶体管)时，在相隔0.25μm的尺度下，源极-漏极间的电场降落达到100mV以上。因此，在该存取晶体管的特性存在10％的偏差的情况下，将产生10mV以上的噪声。如考虑到外围电路中产生的噪声，则该噪声电平也在10mV以上，所以，当在TMR元件中流过10μA的读出电流并取得25mV的存储单元读出电压时，将不能得到足够的信/噪比。

为提高该信/噪比，通常广泛地采用着将选择存储单元的输出电压与基准电压进行比较并将其差分电压放大的方法。在使用该基准电压的差动放大中，一般使用虚设单元。通过使用与存储单元具有相同特性的虚设单元，可以将选择存储单元的数据线上产生的噪声除去并将由存储单元的存取晶体管的特性偏差引起的存储单元输出电压的偏差消除。

但是，在产生该基准电压的电路中，选择存储单元与虚设单元分别与不同的存取晶体管连接。因此，很难将由该存取晶体管的特性偏差引起的存储单元输出电压的偏差完全消除。

另外，H(高)电平数据与L(低)电平数据的读出电流差，仅在μA左右。当使用基准电压时，必须将读出H电平数据及L电平数据时的存储单元电流或存储单元电压的中间值用作基准电压。因此，该基准电压与存储单元电压之差或基准电流与存储单元电流之差将变得更小，因而有可能因传送选择存储单元的数据的路径和传送虚设单元的数据的路径的传输特性的偏差而发生误动作。

另外，存储单元的隧道膜(TMR元件的电介质膜)，是流过隧道电流的绝缘膜，其电阻值由膜厚决定。因此，当该隧道膜的膜厚产生偏差时，选择存储单元与虚设单元的隧道膜电阻值之差增大，这将使差动放大电路的差动输入电压差变得太小甚至发生反相的情况，因而不能进行精确的存储单元数据的检出。

图23是表示用于驱动写入位线WBL的写入驱动器的结构一例的图。根据写入数据，将设在该写入位线WBL两侧的写入驱动器中的一个激活。即，在对写入字线WWL设置的写入字线驱动器中，使方向一定的电流流过选择写入字线而与写入数据无关。另一方面，在写入位线WBL上，则根据写入数据设定电流的流向。在图23中，仅示出配置在该写入位线WBL的一侧的写入驱动器。

写入驱动器950，包含导通时将写入位线WBL与电源节点连接的P沟道MOS晶体管952及导通时将写入位线WBL与接地节点电气连接的N沟道MOS晶体管954。

在等待时，对该写入驱动器950施加H电平(电源电压VCC的电平)的信号。在该状态下，写入位线WBL保持在接地电压电平。但是，MOS晶体管952，即使其栅极及源极为相同的电源电压VCC的电平，也要流过亚阈值电流I1。该亚阈值电流I1，通过导通状态的MOS晶体管954向接地接点放电。

另外，在存储单元MC中，在等待状态时，即使读出字线RWL为接地电压电平，在存取晶体管910中也同样流过亚阈值电流。因此，从该位线写入驱动器950流向写入位线WBL的泄漏电流I1b，通过可变电阻元件(TMR元件)912及存取晶体管910，流到保持在接地电压电平的读出位线RBL。写入位线WBL，与存储单元MC的各列对应配置，写入驱动器数，也与存储单元的列数相等。因此，等待状态时的泄漏电流I1(I1a、I1b)的总和，具有不可忽略的值。

另外，对写入字线WWL及读出字线RWL，也设有与该位线写入驱动器950相同的驱动器，在等待时也因内部的MOS晶体管的亚阈值电流而流过泄漏电流。因此，等待时的消耗电流将因该驱动电路群的泄漏电流而增大，以致不能满足携带式设备等用途中所要求的超低等待电流的规格，因而存在着使其应用受到限制的问题。

为减低这种亚阈值电流，可以考虑增大阈值电压的绝对值。但是，在这种情况下，如晶体管的尺寸仍相同，则将使MOS晶体管的响应滞后，并使驱动电流减小。因此，当采用这种增大阈值电压绝对值的方式时，为能进行高速动作，就不得不增大晶体管的尺寸，因而阻碍了装置的微细化。

发明内容

本发明的目的在于，提供一种能够精确地读出数据的低消耗电流的非易失性半导体存储装置。

本发明的另一目的在于，提供一种使等待时的泄漏电流减小而不损害高速动作性的非易失性半导体存储装置。

本发明的第1观点的非易失性半导体存储装置，包含各自根据存储数据决定内部状态并通过保持该内部状态而存储数据的多个存储单元、当选择存储单元时至少根据地址信号驱动选择存储单元所连接的信号线的信号线驱动电路、与该信号线驱动电路的电源节点连接并向信号线驱动电路供给电源电压的电源电路。该电源电路，根据动作模式改变电源节点的施加电压。

本发明的第2观点的非易失性半导体存储装置，包含各自在相互隔离的衬底区域上形成且各自备有多个存储单元的多个存储块。存储单元，根据存储数据决定内部状态，并通过保持该内部状态而存储数据。

本发明的第2观点的非易失性半导体存储装置，还包含与多个存储块分别对应且配置在与存储块的衬底区域隔离的衬底区域上并当分别选择对应存储块的存储单元时有选择地与连接于存储单元的信号线连接的多个阵列驱动电路。

本发明的第3观点的非易失性半导体存储装置，包含具有与第1配线连接的输出节点、导通节点及激活时供给电流的控制电极节点的第1晶体管、在第1动作模式时对第1晶体管的衬底区域供给输出节点与导通节点的电位的中间电位的衬底电位供给电路、在与该第1动作模式不同的第2动作模式时将衬底区域与衬底电位供给电路隔离的隔离电路。

由于根据动作模式改变驱动存储单元所连接的信号线的电路的电源节点的施加电压，所以能够减小等待时的泄漏电流而不降低信号线驱动电路的驱动力。

另外，由于将存储块的衬底区域与周边的阵列驱动电路的衬底区域隔离，所以能使各衬底区域的偏压最佳化。由此，可以使阵列驱动电路的驱动力最佳化。

另外，将各电路的衬底区域隔离，可以抑制噪声在各衬底区域内的传播，并使噪声容限得到改善。进一步，能以分割的方式对各存储块进行驱动，因而可以进一步减小消耗电流。

另外，由于根据动作模式调整反向栅压，所以可以增大动作时的晶体管的驱动力而无需增大其尺寸，因而能以高速选择存储单元而不会导致面积的增加，因此可以实现占有面积小的能进行高速动作的低消耗电流半导体存储装置。

另外，由于根据动作模式将衬底电位供给电路与晶体管的衬底区域隔离，所以在第2动作模式时可以改变晶体管衬底区域的电位，并可通过试验晶体管的动作特性而使第1晶体管能以最佳的动作特性进行动作。

附图的简单说明

图1是简略地表示本发明的非易失性半导体存储装置的总体结构的图。

图2是具体地表示图1所示非易失性半导体存储装置的主要部分的结构的图。

图3是表示图1所示非易失性半导体存储装置的数据读出部的结构一例的图。

图4是表示图2和图3所示电路的读出数据时的动作的信号波形图。

图5A和图5B是表示图3所示的数据读出部的动作的信号波形图。

图6是简略地表示图1所示的控制电路的主要部分的结构的图。

图7是表示图6所示的控制电路的动作的流程图。

图8是表示图1所示的数字线驱动电路的结构及其电源部的结构的图。

图9是表示图8所示电路的动作的信号波形图。

图10是表示图1所示的位线驱动电路及其电源部的结构的图。

图11是表示图10所示电路的动作的信号波形图。

图12是表示图10所示的位线驱动电路的读出数据时的动作的信号波形图。

图13是表示图10所示的三态译码器的结构一例的图。

图14是表示图1所示的字线驱动电路的结构及电源部的结构的图。

图15是表示图14所示电路的动作的信号波形图。

图16是简略地表示图1所示的源极线驱动电路的结构的图。

图17是简略地表示本发明的非易失性半导体存储装置的衬底区域配置的图。

图18是表示本发明的非易失性半导体存储装置的衬底区域配置的变更例的图。

图19是简略地表示本发明的非易失性半导体存储装置的衬底区域的另一种配置的图。

图20是简略地表示现有的磁性存储单元的结构的图。

图21是简略地表示现有的磁性存储单元的断面结构一例的图。

图22是表示存储单元MC的等效电路的图。

图23是用于说明现有的磁性存储单元的存在问题的图。

发明的具体实施方式

[实施形态1]

图1是简略地表示本发明实施形态1的非易失性半导体存储装置的总体结构的图。在图1中，非易失性半导体存储装置，包含将存储单元MC按行列状配置的存储单元阵列1。该存储单元MC，包含根据存储数据改变电阻值的可变电阻元件(TMR元件)RT、根据字线WL上的信号选择该电阻元件RT并与源极线SL连接的存取晶体管MT。该存取晶体管MT，由N沟道MOS晶体管构成。

与存储单元MC对应地配置写入字线、读出字线、写入位线及读出位线。在以下的说明中，为简化该名称，仅用位线BL表示写入位线、用数字线DL表示写入字线、用字线WL表示读出字线。读出位线，则用源极线SL表示。

电阻元件RT，当写入数据时，根据由分别流过数字线DL和位线BL的电流感应产生的磁场决定其磁化方向，并由此决定电阻值。当写入数据时，在数字线DL上，沿一定的方向流过电流，而在位线BL上，则根据写入数据的逻辑电平决定其电流方向。

在存储单元阵列1的行方向(字线的延伸方向)的两侧，设有激活时驱动字线WL的字线驱动电路2a及2b，另外，还设有激活时驱动数字线DL的数字线驱动电路3a及3b。在存储单元阵列1的两侧，分别与字线驱动电路2a及2b邻接地设置着源极线驱动电路5a及5b。

字线驱动电路2a及2b，当字线激活信号WLEN激活时变为激活状态，并将与由地址指定的行对应配置的字线WL驱动为选择状态。该字线激活信号WLBN，在读出数据时激活。

数字线驱动电路3a及3b，响应数字线激活信号WLEN的激活而变为激活状态，并向与由地址信号RAD指定的行对应配置的数字线DL供给规定方向的电流。

源极线驱动电路5，根据选择状态的字线WL上的信号，将与选择字线对应配置的源极线SL驱动到接地电压电平。

与存储单元MC的各行对应地配置字线WL、源极线SL及数字线DL，与存储单元列对应地配置位线。

将字线驱动电路2a及2b配置在存储单元阵列1的两侧，并将数字线驱动电路3a及3b配置在存储单元阵列1的两侧。在字线驱动电路2a及2b中，与字线WL对应地配置字线驱动器，在数字线驱动电路3a及3b中，与数字线DL对应地配置数字线驱动器。

通过将这些字线驱动电路2a及2b配置在存储单元阵列1的两侧并将数字线驱动电路3a及3b配置在存储单元阵列1的两侧，可以将这些字线驱动器及数字线驱动器沿存储单元阵列1的列方向交替地配置，因此可以缓和这些字线驱动器及数字线驱动器的间距条件。

在存储单元阵列1的列方向的两侧，分别配置驱动位线BL的位线驱动电路4a及4b，并在阵列1的一侧设有当读出数据时选择与该存储单元阵列1的由地址指定的列对应的位线的读出选择电路6。位线驱动电路4a及4b，包含与位线B分别对应配置的位线驱动器。在这些位线驱动电路4a及4b上，施加列地址信号CAD、写入数据Din、读出激活信号READ及写入激活信号WRITE。

当读出数据时，位线驱动电路4a及4b为输出高阻抗状态。在这种情况下，从内部数据线通过读出选择电路6向与选择列对应的位线BL供给读出电流。当写入数据时，位线驱动电路4a及4b，根据写入数据Din，一个用于将与由地址指定的列对应配置的位线BL驱动到电源电压电平，而另一个位线驱动电路用于将该由地址指定的列的位线驱动到接地电压电平。因此，在选择位线BL上，沿着由写入数据Din决定的方向流过电流。

在图1中，当写入数据“1”时，位线驱动电路4a，将选择列的位线BL驱动到H电平，位线驱动电路4b，将选择列的位线驱动到接地电压电平。当写入数据“0”时，位线驱动电路4b，将选择列的位线BL驱动到H电平，位线驱动电路4a，将选择列的位线驱动到接地电压电平。因此，可以根据写入数据“1”和“0”切换流过位线BL的电流方向。

非易失性半导体存储装置，还包含通过检测流过由读出选择电路6选定的位线BL的电流而生成内部读出数据的读出电路7、保持由读出电路7读出的内部读出数据的保持电路8、根据由读出电路7输出的内部读出数据生成外部输出数据Q的输出电路9、写入数据时根据来自外部的数据D生成内部写入数据Din的输入电路10、根据来自外部的读出指示信号RE和写入指示信号WR生成内部动作所需的控制信号的控制电路11、根据来自外部的地址信号AD生成内部行地址信号RAD及内部列地址信号CAD的地址输入电路12。

控制电路11，生成写入和读出该数据所需的控制信号。在图1中，代表性地示出由该控制电路11生成的读出激活信号READ、写入激活信号WRITE及数字线激活信号DGEN。

当读出该数据时，读出电路7，根据读出激活信号READ通过读出选择电路6向选择列的位线供给读出电流。保持电路8，保持由该读出电路7读出的存储单元数据。在这种状态下，再将参照数据写入选择存储单元，并再次由读出电路7从该选择存储单元读出写入选择存储单元的参照数据。读出电路7，将所读出的该参照数据与由保持电路8保持的数据进行比较，并将基于该比较结果的信号供给输出电路9。

在输出电路9中，根据由该读出电路7输出的数据，生成外部输出数据Q。因此，由于对同一存储单元写入和读出参照数据，所以无需使用虚设单元。此外，可以精确地将存储单元数据与参照数据进行比较并根据该比较结果生成外部输出数据Q，而不受使用虚设单元时的参数偏差所带来的影响。

该非易失性半导体存储装置，还包含对各电路供给电源电压的电源电路17、对各电路的衬底区域供给偏压的衬底偏置电路19。

电源电路17，其结构将在后文中详细说明，在每个电路中根据动作模式改变电源的电压Vdd及Vss的施加状态。即，电源电路17，具有与电源节点连接的主电源线、根据动作模式有选择地与主电源电气连接的副电源线。将对应的内部电路与副电源线连接，并将动作电源电压供给这些对应的内部电路。通过使用主副的分级电源结构减小等待状态时的泄漏电流，从而减小消耗电流。

衬底偏置电路19，对存储单元阵列1及用于选择存储单元的驱动电路等供给衬底偏压。在图1中，代表性地示出施加于P阱区的衬底偏压Vpw及施加于N阱区的衬底偏压Vnw。通过根据动作模式改变这些衬底偏压，可以增大等待时的晶体管的阈值电压绝对值并减小泄漏电流，而在激活周期中，可以减小晶体管的阈值电压绝对值，从而能使晶体管以高速进行动作并增大电流驱动力。

利用该电源电路17及衬底偏置电路19，可以减小消耗电流且加快动作速度，而无需改变晶体管的尺寸。

图2是更具体地表示图1所示的存储单元阵列1、字线驱动电路2a、2b、数字线驱动电路3a、3b、源极线驱动电路5a、5b及读出选择电路6的结构。在图2中，代表性地示出与按2行4列配置的存储单元MC有关的部分的结构。

在图2中，在存储单元阵列1内，按行列状配置存储单元MC。该存储单元MC，包含电阻元件RT及存取晶体管MT。

字线驱动电路2a，包含与偶数字线WL0及WL2对应配置的字线驱动器WDV0及WDV2，字线驱动电路2b，包含与奇数字线WL1及WL3对应配置的字线驱动器WDV1及WDV3。通过将字线驱动器WDV0-WDV3交替地配置在字线WL0-WL3的两侧，可以缓和该字线驱动器WDV0-WDV3的间距条件。

与字线WL0-WL3平行地沿行方向延伸配置数字线DG0-DG3。在数字线驱动电路3a内，与偶数数字线DG0及DG2对应地配置数字线驱动器DDV0及DDV2，在数字线驱动电路3b内，与奇数数字线DG1及DG3对应地配置数字线驱动器DDV1及DDV3。数字线DG0-DG3，末端分别与接地节点连接。因此，如在写入数据时将这些数字线驱动器DDV0-DDV3激活并将对应的数字线DG0-DG3驱动到H电平，则自动地使电流流过选择数字线。

在数字线驱动电路3a及3b中，也将数字线驱动器DDV0-DDV3交替地配置在数字线DG0-DG3的两侧，从而缓和这些数字线驱动器的间距条件。

在将数字线驱动器DDV0-DDV3交替地配置在数字线的两侧时，在偶数行和奇数行，流过数据线的电流方向不同。在这种情况下，当读出数据时，例如通过使用行地址信号的最低有效位将偶数行的存储单元的数据反相。例如，通过使用接收存储单元数据和最低有效位的行地址信号位的EXNOR电路，可以实现当最低有效位的行地址信号位为“1”时使存储单元的读出数据反相、当最低有效位的行地址信号位为“0”时仅对存储数据进行缓冲并输出的处理。因此，即使流过数据线的电流的方向随选择存储单元的位置而不同时，也无需改变流过位线的电流方向，因而可以简化写入数据时的处理。

与各数字线DG0-DG3平行地沿行方向延伸配置源极线SL0-SL3。使配置在对应行上的存储单元MC的存取晶体管MT的源极与各源极线SL0-SL3连接。

源极线驱动电路5a，包含与源极线SL0及SL2对应配置的源极线驱动器SSV0及SSV2，源极线驱动电路5b，包含与源极线SL1及SL3对应配置的源极线驱动器SSV1及SSV3。该源极线驱动器SSV0-SSV3，由将对应的字线WL0-WL3驱动为选择状态(H电平)时导通的开关晶体管构成。

通过将这些源极线驱动器SSV0-SSV3分别与字线驱动器WDV0-WDV3靠近配置，能以较快的时序将这些源极线驱动器SSV0-SSV3驱动为导通状态，从而将源极线SL0-SL3驱动到接地电压电平。

由于根据字线WL0-WL3上的信号通过源极线驱动器SSV0-SSV3将源极线驱动到接地电压，所以不需要用于控制源极线电位的电路，因而使电路结构得到简化。

另外，在源极线驱动器SSV内，配置将非选择状态的源极线保持在中间电压电平的复位晶体管，但在图2中为使该图简化而没有示出用于将该非选择状态的源极线保持在中间电压电平的预充电晶体管。

与存储单元MC的各列对应地配置位线BL0及BL1，并分别将对应列的存储单元MC的电阻元件RT与位线BL0及BL1连接。

位线驱动电路4a，包含分别与位线BL0及BL1对应配置的位线驱动器BLLV0及BLLV1，位线驱动电路4b，包含分别与位线BL0及BL1对应配置的位线驱动器BLRV0及BLRV1。

当写入数据时，与选择位线对应配置的位线驱动器BLLV及BLRV中的一个，根据写入数据输出H电平信号，另一个位线驱动器，则输出L电平信号。因此，在选择位线BL上，沿着与写入数据对应的方向流过电流。当读出数据时，这些位线驱动器BLLV0、BLLV1、BLRV0及BLRV1，保持在输出高阻抗状态。

代替上述方式，在位线驱动电路4a及4b中，也可以将与选择位线对应配置的位线驱动器BLLV及BLRV设定为输出高阻抗状态，而将与非选择位线对应配置的位线驱动器BLLV及BLRV都设定为输出L电平的状态。

当读出数据时，从内部数据线15通过读出选择电路6向选择位线供给读出电流，并通过由读出电路检测该读出电流而进行内部数据的读出。

读出选择电路6，包含与位线BL0及BL1分别对应设置的读出选择门RSG0及RSG1。这两个读出选择门RSG0及RSG1，分别根据图中未示出列译码器的输出信号在读出数据时导通，并在导通时使对应的位线BL与内部数据线15电气连接。

图3是表示图1所示的读出电路7、保持电路8及输出电路9的结构一例的图。在图3中，读出电路7，包含响应读出激活信号READ的激活而向内部数据线15供给电流的电流源晶体管20、将内部数据线上的节点NDB的电位与保持电路8的保持电位进行比较的差动放大电路22。电流源晶体管20，当读出激活信号READ激活时导通，并将电流从读出电源节点供给到内部数据线15上。该读出电源节点上的读出电压Vs，设定为较低的电压电平，以使选择位线的电位不会上升得过高。

差动放大电路22，包含连接在电源节点与内部节点Aa之间且其栅极与内部节点Aa连接的P沟道MOS晶体管22a、连接在电源节点与节点NDC之间且其栅极与内部节点Aa连接的P沟道MOS晶体管22b、连接在内部节点Aa与接地节点之间且其栅极与节点NDB(内部数据线15)连接的N沟道MOS晶体管22c、连接在节点NDC与接地节点之间且其栅极接受保持电路8的保持电位的N沟道MOS晶体管22d。

该差动放大电路22，当节点NDB的电位高于保持电路8的保持电位、即节点NDD的电位时，输出高电平信号，当节点NDB的电位低于节点NDD的电位时，向节点NDC输出低电平信号。

保持电路8，包含接受节点NDD的电位的电容元件24、当保持指示信号SWP激活时使节点NDC与NDD电气连接的开关晶体管26。在图3中，该开关晶体管26，由N沟道MOS晶体管构成。但是，开关晶体管26，也可以由CMOS传输门构成，还可以由P沟道MOS晶体管构成。

在该电位保持电路8中，当开关晶体管26导通时，使节点NDC与NDD电气连接。在这种状态下，在差动放大电路22中，输出节点NDC与基准数据信号节点NDD具有相等的电压电平，因而在节点NDC上生成与节点NDB的电位相等的电压。由MOS晶体管22a及22b构成的电流反射镜级的镜比为1，并将MOS晶体管22c及22d的尺寸(沟道宽度与沟道长度之比)设定为相等，因而使差动放大电路22作为放大系数为1的电压输出器进行动作，并在节点NDC上生成与节点NDB的电位相等的电位。因此，当开关晶体管26变为非导通状态时，由电容元件24在节点NDD上保持与读到内部数据线15上的存储单元数据(电流量)对应的电位。

输出电路9，包含对基准电压Vref和节点NDC的电位进行差动放大的差动放大器28、锁存差动放大器28的输出信号的锁存电路30、通过对锁存电路30的输出信号进行缓冲处理而生成外部输出数据Q的输出缓冲电路32。

基准电压Vref，当读出存储单元数据时，如写入选择存储单元的参照数据为“0”，则其电压电平变低，而当将“1”用作参照数据时，将其电压电平设定为高电平。该差动放大器28，生成二值数据。

锁存电路30，为调整数据的输出时序而设置。输出缓冲电路32，当读出数据时，按规定的时序激活，从而对锁存电路30的锁存数据进行缓冲处理并生成外部输出数据Q。

图4是表示图2和图3所示电路的动作的时间图。以下，参照图4，说明图2和图3所示电路的读出数据时的动作。

首先，假定数据“1”表示存储单元的电阻元件RT的电阻值高的状态、数据“0”表示存储单元的电阻元件RT的电阻值低的状态。

动作模式，根据时钟信号CLK的上升边的控制信号逻辑状态的组合进行设定。当写入数据时，在时钟信号CLK的上升边将芯片选择信号CS及写入指示信号WR设定为H电平。在该状态下，指定数据写入，并由数字线驱动电路3a及3b选择数字线DG，并使电流流过选择数字线。此外，在位线驱动电路4a及4b中，由位线驱动器BLLV及BLRV根据地址信号及写入数据驱动选择列的位线，并使电流沿着由写入数据决定的方向流过。

在图4中，作为一例示出对选择存储单元写入数据“1”的状态。

当写入数据时，读出选择电路6为非导通状态，而图3所示的电流源晶体管20也为非导通状态，因而节点NDA-NDD都处于接地电压电平。

在下一个周期中，在时钟信号CLK的上升边将芯片选择信号CS及读出指示信号RE设定为H电平。根据该数据读出指示，将读出激活信号READ激活，并由字线驱动电路2a及2b将选择行的字线WL驱动到H电平。这时，还由源极线驱动电路5a及5b将与选择行对应的源极线设定为接地电压电平。

另外，读出选择电路6，响应根据地址信号生成的读出列选择信号，使与选择列对应配置的位线与内部数据线15电气连接。

根据读出激活信号READ的激活，使电流源晶体管20导通，并从读出电源节点向由读出选择电路6选定的位线BL供给电流。现当由选择存储单元存储数据“1”时，该位线BL(节点NDA)的电压电平上升到预充电电压电平。

这时，在保持电路8中，保持指示信号SWP为H电平，因而开关晶体管26导通并将节点NDC与NDD电气连接。因此，在该差动放大电路22中，产生负反馈，从而使节点NDD及节点NDB保持相同的电压电平，并由电容元件24保持该节点NDD的电位。在经过了规定时间后，保持指示信号SWP变为非激活状态，因而使开关晶体管26变为非导通状态，从而由电容元件24以其充电电位保持该存储单元的读出数据。

在该状态下，进行所谓的「读出-修改-写入」动作。将逻辑电平预知的参照数据写入存储单元。在这种情况下，再次将数字线DG驱动到选择状态，并使电流沿着与参照数据对应的方向流向位线BL。在该状态下，即使读出激活信号READ为激活状态，读出选择电路6的读出选择门RSG也是非导通状态，因此将参照数据写入存储单元而不会有多余的读出电流流向位线。在这种情况下，电流源晶体管20为非导通状态，因此节点NDB-NDD保持前一次从存储单元读出后的状态。

当该参照数据的写入完成时，因读出选择电路6为非导通状态，所以将位线BL暂时驱动到接地电压电平。然后，再次将读出激活信号READ激活，并使读出选择电路6的读出选择门RSG导通。从电流源晶体管20再次向选择位线供给电流，使位线BL的电位升高。现当参照数据为逻辑“0”数据时，该位线BL的电位、即节点NDA的电位，比读出数据“1”时低。该节点NDB的电位传送到节点NDB，节点NDE的电位，与前一次读出存储单元的存储数据时相比，其电位电平也降低了。

差动放大电路22，将节点NDC驱动到与节点NDE和节点NDD的电位差对应的电位电平。由于节点NDD的电位电平高于节点NDB的电位电平，所以节点NDC，与前一次读出存储单元的存储数据时相比，电位电平降低。

该节点NDC的电位电平的降低，由输出电路9中所包含的差动放大器28根据与基准电压Vref的比较进行放大，并由锁存电路30锁存该读出数据。在这之后，通过输出缓冲电路32向外部输出。

当进行该输出动作时，由于参照数据为逻辑“0”、存储单元的存储数据为“1”，所以对选择存储单元进行数据的重写，以便进行存储数据的再存入。

该再存入动作，通过判定差动放大器22的输出信号振幅是否有很大的波动进行。即，当差动放大器22的振幅变化很大时，使存储单元的存储数据的逻辑电平与参照数据反相，在这种情况下，当进行再存入时，应使参照数据反相后再写入数据。另一方面，当差动放大器22的输出信号、即节点NDC的电位低时，存储单元的存储数据，具有与参照数据相同的逻辑电平。在这种情况下，可将参照数据写入选择存储单元。

参照数据的逻辑电平预先设定，并根据该参照数据的逻辑电平设定基准电压Vref的电压电平。由差动放大器28根据与该基准电压Vref的比较对差动放大电路22的输出信号振幅的大小进行判定。用于该再存入的结构，将在后文中详细说明。

因此，当进行该数据的写入时，通过执行所谓的读出-修改-写入动作，可以在1个读出周期中进行数据的读出和写入而无需再准备另外的周期，并可以将读出数据所需的周期设定为如图4所示的2个时钟周期，因而可以进行高速的数据读出。

图5A是表示从存储单元读出数据“0”时差动放大器28的输出信号变化的图。如图5A所示，当从存储单元读出数据“0”时，差动放大电路22的输出信号，由保持电路8保持在与数据“0”对应的电压电平。然后，将参照数据“1”写入该选择存储单元，并再次读出而由差动放大电路22进行比较。该参照数据与保持电路8所保持的数据，由差动放大电路22进行差动放大。

数据“0”是电阻元件RT的电阻值小的状态，与位线的电位低的状态相对应。因此，在这种情况下，差动放大电路22的输出信号增大到H电平，并大大地超过施加于差动放大器28的基准电压Vref。因此，差动放大器28的输出信号变为L电平，由差动放大器28生成与存储单元的存储数据对应的数据，并由下一级的锁存电路30锁存。

图5B是简略地表示从存储单元读出数据“1”并与参照数据“1”进行比较时差动放大电路22及差动放大器28的输出信号变化的图。如图5B所示，当选择存储单元的存储数据为“1”时，由保持电路8保持该数据“1”，差动放大电路22的输出信号，也是与该数据“1”对应的电压电平。

将参照数据“1”写入存储单元后再次读出，并供给差动放大电路22。在差动放大电路22中，对从该选择存储单元传送到的参照数据“1”和由保持电路8保持的数据“1”进行差动放大。因此，根据该偏差值，该差动放大电路22的输出信号，仅从由保持电路8保持的电压电平发生少许变化。在这种情况下，由于差动放大电路22的输出信号低于基准电压Vref，所以差动放大器28的输出信号变为H电平。

由差动放大电路22以模拟方式进行差动放大动作，并使差动放大器28作为比较电路而动作，以使其输出信号按二值信号变化，因此可以从差动放大器28精确地输出与存储单元的存储数据对应的信号。

另外，在以上的说明中，差动放大电路22，当进行差动放大动作时，如从存储单元读出的参照数据与由保持电路8保持的数据的逻辑电平相等，则该差动放大电路22的输出信号电压电平仅发生极小的变化。但是，也可以将该差动放大电路22构成为当从存储单元读出的参照数据与由保持电路8保持的数据的逻辑电平相等时将其输出信号驱动到中间电压(VCC/2)的电压电平，并根据参照数据与保持数据的电压差使其输出信号发生大的变化。

因此，差动放大器28的基准电压Vref，可以根据参照数据的逻辑电平设定其其电压电平。即，在将数据“1”用作参照数据时，将基准电压Vref设定为高的电压电平，在将数据“0”用作参照数据时，将基准电压Vref设定为足够低的电压电平。

图6是简略地表示与图1所示的控制电路11的写入/读出有关的部分的结构的图。在图6中，控制电路11，包含响应来自外部的读出指示信号RE而对数据读出所需的动作进行控制的读出控制电路40、及根据写入指示信号WR进行数据写入所需的动作控制的写入控制电路42。

在图6中示出的读出控制电路40，用于生成读出激活信号READ、保持指示信号SWP及字线激活信号WLE。在字线激活信号WLE的激活周期中，字线WL保持在选择状态。

在该控制电路11中，还设有接受参照数据Dref及由差动放大器28输出的内部数据Qi的EXOR门41。写入控制电路42，根据字线激活信号WLE、参照数据Dref、写入数据Din及EXOR门41的输出信号控制数字线驱动电路及位线驱动电路的动作，并对选择存储单元执行数据的重写。

该写入控制电路42，当进行通常的数据写入时，根据写入指示信号WR和写入数据Din驱动数字线及位线。当读出数据时，使写入控制电路42响应字线激活信号WLE的激活而首先进行参照数据Dref对选择存储单元的写入。当生成与存储单元的存储数据对应的内部读出数据Qi时，根据参照数据Dref与内部读出数据Qi的一致/不一致的结果，控制对选择存储单元再次进行的数据重写(再存入)动作。

EXOR门41，当参照数据Dref与内部读出数据Qi的逻辑电平相同时，输出L电平信号，当两者不一致时，输出H电平信号。因此，当EXOR门41的输出信号为H电平时，将数据“1”写入存储着数据“0”的存储单元，并将该参照数据Dref的反相数据写入选择存储单元。该读出控制电路40及写入控制电路42，可以由硬件构成，也可以由顺序控制器等构成。

图7是表示该读出控制电路40及写入控制电路42的数据读出时的动作的流程图。以下，参照图7说明图6所示电路的数据读出时的动作。

读出控制电路40，监视是否施加了读出指示(步骤SP1)。判定是否施加了该读出指示，通过检测芯片选择信号CS及读出指示信号RE两者的激活进行。

当施加了读出指示时，读出控制电路40，按规定的顺序将读出激活信号READ、保持指示信号SWP及字线激活信号WLE激活，并进行由地址指定的存储单元的选择、选择存储单元的存储数据的读出和保持(步骤SP2)。判定是否已完成了该存储单元的存储数据的保持(步骤SP3)，当已完成该存储单元的存储数据的保持时，接着，进行参照数据的写入、读出及保持数据与参照数据的比较处理(步骤SP4)。

在该步骤SP3中，只根据保持指示信号SWP的激活/非激活判定是否已完成存储单元的存储数据的保持。当写入参照数据时，使该保持指示信号SWP从激活状态变为非激活状态，在完成数据的保持后，写入控制电路42，当字线激活信号WLE为激活状态时被激活，从而将参照数据Dref写入选择存储单元。当读出存储单元的数据时，指定选择存储单元的地址，将该选择存储单元的地址固定在内部，并驱动数字线及位线。在这种情况下，使读出激活信号READ变为非激活状态，以防止读出电流流向选择列的位线。

当由写入电路42完成了参照数据Dref的写入时，读出控制电路40，再次将读出激活信号READ激活并读出该参照数据，以进行比较。在进行该比较动作时，将位线驱动电路及数据线驱动电路保持在非激活状态。

接着，在进行了参照数据与保持数据的比较后，将内部读出数据存储在锁存电路30内(步骤SP5)。

以与该锁存动作并行的方式进行参照数据Dref与内部存储数据Qi的逻辑电平是否相等的检测(SP6)。该检测动作，由图6所示的EXOR门41执行。当参照数据Dref与内部存储数据Qi的逻辑电平不同时，因存储单元的存储数据被破坏，所以将该参照数据Dref的反相数据写入选择存储单元以进行再存入动作(步骤SP7)。

另一方面，当参照数据Dref与内部存储数据Qi的逻辑电平相等时，因选择存储单元存储着精确的数据，所以不执行重写动作。由于仅当该选择存储单元的存储数据被破坏时执行重写动作，所以减低了重写所需的电流。

步骤SP6及SP7中的重写处理，由图6所示的写入控制电路42根据该参照数据Dref及EXOR门41的输出信号执行。写入控制电路42，在执行该再存入动作时，使参照数据Dref反相，并根据该反相参照数据将位线驱动电路驱动到与写入参照数据时相反的状态。

另外，参照数据Dref，也可以在数据读出模式时从外部供给。在这种从外部供给参照数据的情况下，当在所谓的「读出-修改-写入」周期中进行参照数据的写入时，应在外部的控制器的控制下执行该参照数据对选择存储单元的写入。代替这种方式，也可以将参照数据Dref存储在内部的寄存器电路内，或可以通过配线固定为电源电压或接地电压电平而在内部生成。

另外，当参照数据Dref与内部存储数据Qi的逻辑电平相等时，不执行再存入动作。但是，在生成该内部存储数据Qi后，也可以不管该参照数据Dref与内部存储数据Qi是否一致而将内部存储数据Qi再次写入原选择存储单元，当读出数据时，在内部将参照数据Dref与内部存储数据Qi分别按规定的时序写入选择存储单元。

另外，位线在选择存储单元时的电位，由预充电用晶体管、即读出电流供给晶体管20的阻抗(沟道电阻)与选择存储单元的阻抗之间的关系决定。在差动放大电路22中，当进行其电压输出器的动作时，即使存在着因制造工序的偏差而使输入电压和输出电压之间产生偏差的情况，但由于是从同一个选择存储单元读出参照数据，所以在差动放大电路中也产生同样的偏差，因而将该偏差抵消。基准电压Vref，可以根据参照数据的逻辑电平、位线电位及该差动放大电路22的放大系数设定为适当的电压电平。以下，具体地说明各驱动电路的结构的一例。

[数字线驱动电路的结构]

图8是简略地表示数字线驱动电路3及其电源的结构的图。在图8中，与数字线DGa-DGe分别对应地设置数字线驱动器DDVa-DDVe。数字线DGa-DGe，分别将其与数字线驱动器DDVa-DDVe相反的一端与接地节点连接。

各数字线驱动器DDVa-DDVe，由P沟道MOS晶体管PQ构成。这些P沟道MOS晶体管PQ，源极与数字嗯线50连接，其背栅极以公用的方式与衬底偏置线52连接。

与这些数字线驱动器DDVa-DDVe分别对应地设置数字线译码器DDKa-DDKe。数字线译码器DDKa-DDKe，当对存储单元进行数据写入时激活，并对图中未示出的地址信号进行译码，当选择对应的数字线时，输出L电平信号。数字线译码器DDKa-DDKe，在非选择状态时，输出H电平(电源电压VCC的电平)的信号。

数字电源线50，通过电源晶体管54与电源节点56连接。该电源晶体管54，由P沟道MOS晶体管构成，并具有足够大的沟道宽度W，并且阈值电压的绝对值也设定得较高。该电源晶体管54，当允许写入信号ZWEN为L电平并指示对存储单元的数据写入时导通，从而使数字电源线50与电源节点56与连接。

电源节点56，与对其他控制电路等外围电路供给电源电压VCCP的外围电源节点58彼此隔离地设置。通过将该电源节点56与外围电源节点58隔离设置，当进行后文所述的测试时，可以实现数字线驱动电路的电源系统的参数最佳化。此外，还可以根据数字线驱动电路的动作模式改变电源电压的施加状态，从而减小消耗电流等。

衬底偏置线52，通过开关晶体管60与升压电位发生电路63连接，并通过开关晶体管62与降压电位发生电路65连接。开关晶体管60，由P沟道MOS晶体管构成，当允许写入信号WEN为L电平时导通，当数字线驱动电路为非动作模式时，将由升压电位发生电路63生成的升压电压传送到衬底偏置线52。开关晶体管62，当允许写入信号ZWEN为L电平时导通，并将由降压电位发生电路63生成的降压电压传送到衬底偏置线52。升压电位发生电路63，生成比电源电压VCC高的升压电压，降压电位发生电路65，供给比电源电压VCC低的降压电压。这些开关晶体管60及62的背栅极，以公用的方式与升压电位发生电路63的输出节点连接。

允许写入信号WEN，是允许写入信号ZWEN的反相信号，在数据写入动作以外的动作模式时设定为L电平，当对选择存储单元进行数据写入时，设定为H电平。

对升压电位发生电路63及降压电位发生电路65，分别施加测试模式指示信号TEST1及TEST2。该测试模式指示信号TEST1及TEST2，分别进行设定，以使升压电位发生电路63及降压电位发生电路65在测试模式时停止电压产生动作。

在该测试模式时，使升压电位发生电路63的输出节点与节点64连接，并使降压电位发生电路65的输出节点与节点66连接。节点64，在测试模式时，与可以供给比电源电压VCC高的电压的焊点连接，而节点66，在测试模式时，与可以供给比电源电压VCC低的电压的焊点连接。

也可以采用根据测试模式指示信号TEST1及TEST2有选择地将这2个节点64及66与焊点连接的结构。在测试模式时通过从外部设定这2个节点64及66的电压，可以调整衬底偏置线52的偏压电平，并能使数字线驱动器的晶体管PQ的泄漏电流及电流驱动力最佳化。

图9是表示图8所示数字线驱动电路的动作的信号波形图。以下，参照图9说明该图8所示电路的动作。

当允许写入信号ZWEN为H电平(高于电源电压VCC的电平)时，该电源晶体管54为非导通状态。数字线译码器DDKa-DDKe的输出信号均为H电平，数字线驱动器DDVa-DDVe中MOS晶体管PQ均为非导通状态。电源晶体管54，设定为具有足够高的阈值电压绝对值Vth，因而可以充分地抑制亚阈值泄漏电流。另一方面，数字线驱动器的MOS晶体管PQ，具有较小的阈值电压绝对值，以便在写入动作模式时可以通过增大驱动力而以高速将选择数字线驱动到选择状态并使电流流过数字线。

允许写入信号ZWEN，也可以是与写入激活信号WRITE相同的信号，或者也可以是在写入周期变为激活状态的信号。如果是进行数据再存入动作的结构，则在读出数据时应进行参照数据的写入及存储单元数据的重写。因此，在读出数据时进行该再存入动作的结构中，可以在选择存储单元的激活周期内将允许写入信号ZWEN激活，另外，在能以高速使电源线50及衬底偏置线52的电压稳定的情况下，也可以在实际写入数据时将该允许写入信号ZWEN激活。

在该数字电源线50上，当电源晶体管54为非导通状态时，使该数字电源线50的电压电平稳定在使来自电源晶体管54的泄漏电流与数字线驱动器的MOS晶体管PQ的放电泄漏电流平衡的电压电平。在这种平衡状态下，数字电源线50的电源电压，具有比电源电压VCC低的电压电平，驱动器晶体管PQ的栅极-源极为反偏压状态，因而能够进一步抑制数字线驱动器的MOS晶体管PQ的泄漏电流。

这时，开关晶体管60为导通状态，开关晶体管62为非导通状态，因而将升压电位发生电路63产生的升压电压Vhd传送到衬底偏置线52上。该升压电压Vhd，具有比电源电压VCC高的电压电平，MOS晶体管PQ的阈值电压绝对值，因该衬底的偏置效应而提高，因而可以进一步抑制泄漏电流。

当进行数据写入时，使允许写入信号ZWEN为L电平，并使允许写入信号WEN为H电平。因此，通过电源晶体管54向数字电源线50供给电源电压VCC，并通过开关晶体管62向衬底偏置线52传送降压电位发生电路65的降压电压Vld。电源晶体管54，具有足够大的尺寸(沟道宽度)，因而具有大的电流驱动力。数字线译码器DDKa-DDKe中的任何一个的输出信号为L电平，使对应的MOS晶体管PQ导通，并根据数字电源线50上的电源电压VCC向对应的数字线供给电流。

这时，向衬底偏置线52传送比电源电压VCC低的降压电压Vld，并使这些驱动器的MOS晶体管PQ具有较小的阈值电压绝对值，因而增大了电流驱动力。按照这种方式，由于增大了数字线驱动器的MOS晶体管PQ的电流驱动力，所以能够将足够大的电流供给到选择数字线上。

当对选择存储单元的数据写入完成时，使允许写入信号ZWEN再次变为H电平，重新返回等待状态，以使数字电源线50为浮动状态，并将衬底偏置线52设定为升压电压Vhd的电压电平。

另外，由降压电位发生电路65产生的降压电压Vld，设定为即使对该驱动器的MOS晶体管PQ的P型杂质区和N型衬底区之间的PN结施加正向偏压也不导通的电压电平。因此，将该降压电压Vld设定为高于VCC-Vpn的电压电平。这里，Vpn表示PN结的内部电压。

在测试动作模式时，分别由测试模式指示信号TEST1及TEST2将升压电位发生电路63及降压电位发生电路65变为非激活状态。在这种情况下，开关晶体管60，通过节点64接受来自外部的电压，开关晶体管62，通过节点66接受来自外部的电压。通过调整该节点64及66的电压电平，使该数字线驱动电路3中的泄漏电流改变并进行测试。

另外，通过改变电源节点56的电源电压VCC的电压电平，改变流向选择数字线的电流，并测定与写入数据对应的电源电压的容限。用测试模式指示信号及特定的地址键分别设定测试模式指示信号TEST1及TEST2。由此，即可测定与等待状态时的泄漏电流对应的升压电压的容限及与写入数据时的写入数据对应的降压电压Vld的容限。

因此，通过用电源晶体管54对该驱动器的MOS晶体管PQ的电源进行分级，可以减小该驱动器的MOS晶体管PQ的泄漏电流，同时还可以通过调整阱区衬底偏压而改变其驱动能力，因而能以小的占有面积实现具有大的电流驱动能力的数字线驱动器。

[位线驱动电路的结构]

图10是简略地表示图1所示的位线驱动电路4a及4b及其电源电路的结构的图。在图10中，代表性地示出位线BLa-BLc。

在位线驱动电路4a中，与这些位线BLa-BLc分别对应地设置位线驱动器BLLVa-BLLVc。与这些位线驱动器BLLVa-BLLVc分别对应地设置三态译码器BLDKa-BLDKc。这些三态译码器BLDKa-BLDKc，在非选择状态时，将对应的位线驱动器BLLVa-BLLVc设定为输出高阻抗状态。在选择状态时，这些三态译码器BLDKa-BLDKc，根据写入数据将对应的位线驱动器BLLVa-BLLVc设定为H电平输出或L电平输出的任何一种状态。

在位线驱动电路4b中，与这些位线BLa-BLc分别对应地设置位线驱动器BLRVa-BLRVc。这些位线驱动器BLRVa-BLRVc，分别根据三态译码器BRDKa-BRDKc的输出信号被驱动为输出高阻抗状态、H电平信号输出状态及L电平信号输出状态的任何一种状态。

这些位线驱动器BLLVa-BLLVc及位线驱动器BLRVa-BLRVc，分别包含着用于输出H电平信号的P沟道MOS晶体管PBL、PBR及用于输出L电平信号的N沟道MOS晶体管NBL、NBR。

在位线驱动电路4a中，驱动器的P沟道MOS晶体管PBL的源极，以公用的方式与高位侧局部电源线701连接，N沟道MOS晶体管NBL的源极，以公用的方式与低位侧局部电源线721连接。MOS晶体管PBL的背栅极，以公用的方式与局部衬底偏置线741连接，N沟道MOS晶体管NBL的背栅极，以公用的方式与局部衬底偏置线761连接。

在位线驱动电路4b中，驱动器的P沟道MOS晶体管PBR的源极，以公用的方式与高位侧局部电源线70r连接，其背栅极以公用的方式与局部衬底偏置线74r连接，N沟道MOS晶体管NBR的源极，以公用的方式与低位侧局部电源线72r连接，其背栅极以公用的方式与局部衬底偏置线76r连接。

高位侧局部电源线701及70r，以公用的方式与高位侧全局电源线71连接，低位侧局部电源线721及72r，以公用的方式与低位侧全局电源线73连接。局部衬底偏置线741及74r，以公用的方式与全局衬底偏置线75连接。局部衬底偏置线761及76r，以公用的方式与全局衬底偏置线77连接。

高位侧全局电源线71，响应允许写入信号ZWEN而有选择地通过导通的电源晶体管80与电源节点连接。低位侧全局电源线73，响应允许写入信号WEN的激活而通过导通的电源晶体管81与接地节点连接。这2个电源晶体管81及81所连接的电源节点及接地节点，与外围电路的电源节点及接地节点隔离。

全局衬底偏置线75，响应允许写入信号WEN而有选择地通过导通的开关晶体管82与升压电位发生电路86连接，并响应允许写入信号ZWEN的激活而通过导通的开关晶体管83与降压电位发生电路87连接。这2个开关晶体管82及83，分别由P沟道MOS晶体管构成。

升压电位发生电路86及降压电位发生电路87，分别由测试模式指示信号TEST3及TEST4有选择地设定为激活/非激活状态。在测试模式时，升压电位发生电路86，其输出节点与焊点90连接，升压电位发生电路86，在测试模式时，其输出节点与焊点91连接。在测试模式时，对这2个焊点90及91分别供给比电源电压高的电压及比电源电压低的电压，以执行对泄漏电流的测试等。

全局衬底偏置线77，响应允许写入信号ZWEN而通过导通的开关晶体管84与负电位发生电路88连接，并响应允许写入信号WEN而通过导通的开关晶体管85与升压接地发生电路89连接。这2个开关晶体管84及85，分别由N沟道MOS晶体管构成。

对负电位发生电路88及升压接地发生电路89，分别施加测试模式指示信号TEST5及TEST6，从而可以将其分别设定为测试状态。负电位发生电路88，当激活时产生比接地电压低的负电压，升压接地发生电路89，当激活时产生比接地电压高的电压。该负电位发生电路88及升压接地发生电路89，在测试模式时，各自的输出节点分别与节点(焊点)92及93连接，如在测试模式时分别为非激活状态，则从外部设定负电位及升压接地的电压电平。

电源晶体管80及81，都具有高的阈值电压绝对值，并具有足够大的沟道宽度W。因此，使这2个电源晶体管80及81在等待时的泄露电流减小，并使动作时的驱动电流增大。

与位线BLa-BLc分别对应地设置响应激活周期指示信号ZACT而有选择地导通的预充电晶体管PTa-PTc。这些预充电晶体管PTa-PTc，当导通时将对应的位线BLa-BLc设定为中间电压Vma。激活周期指示信号ZACT，在进行数据的写入或读出的动作模式时激活(设定为L电平)。这些位线预充电晶体管，可以防止位线在等待时变为浮动状态。

图11是表示图10所示电路的动作的信号波形图。以下，参照图11说明图10所示的位线驱动电路的数据写入时的动作。

在等待状态时，允许写入信号ZWEN为H电平，而允许写入信号WEN为L电平。因此，电源晶体管80，对高位侧全局电源线71为非导通状态，因而使高位侧全局电源线71变为浮动状态。因此，电源晶体管81也为非导通状态，因而使低位侧电源线73也变为浮动状态。

三态译码器BLDKa-BLDKc及BRDKa-BRDKc，将其输出信号的电平设定为分别使位线驱动器BLLVa-BLLVc及BLRVa-BLRVc为输出高阻抗状态。即，在位线驱动器中，P沟道MOS晶体管PBL及PBR，在栅极上接受H电平信号，N沟道MOS晶体管NBL及NBR，在栅极上接受L电平信号。

在等待时，激活周期指示信号ZACT为H电平，因而将位线预充电晶体管PTa-PTc设定为导通状态，并将位线BLa-BLc设定为中间电压Vma的电压电平。该中间电压Vma，具有电源电压VCC的1/2的电压电平。通过将位线BLa-BLc保持在中间电压电平，可以抑制存储单元中的泄漏电流。

另外，开关晶体管82及84，分别为导通状态，并对衬底偏置线75及77供给来自升压电位发生电路86的升压电压及来自负电压发生电路88的负电压。因此，P沟道MOS晶体管PBL及PBR，在其背栅极上接受升压电压，N沟道MOS晶体管NBL及NBR，在其背栅极上接受负电压，这些MOS晶体管PBL、PBR、NBL及NBR，借助于背栅极的偏压效应增大其阈值电压的绝对值。

在该等待状态时，全局电源线71及73，为浮动状态，使高位侧全局电源线71的电压电平稳定在使MOS晶体管PBL及PBR的泄漏电流与电源晶体管80的泄漏电流平衡的电压电平。这时，全局电源线71的电压电平，低于电源电压VCC，所以MOS晶体管PBL及PBR的栅极-源极之间变为反偏压状态，因而能够进一步抑制泄漏电流。

另外，在低位侧全局电源线73上，其电压电平稳定在使MOS晶体管NBL及NBR的泄漏电流与电源晶体管81的泄漏电流平衡的电压电平。因此，该低位侧全局电源线73的电压电平高于接地电压，所以同样使MOS晶体管NBL及NBR的栅极-源极之间为反偏压状态，因而能够进一步抑制其泄漏电流。

在写入数据时，必需使电流流过该位线。流过该位线BLa-BLc的电流的方向，由写入数据决定。在进行该写入时，在高位侧全局电源线71上，因电源晶体管80为导通状态，所以将电源电压VCC供给高位侧局部电源线701及70r。此外，电源晶体管81导通，并将接地电压通过全局电源线73供给局部电源线721及72r。

在全局衬底偏置线75上，因开关晶体管83为导通状态、开关晶体管85为非导通状态，所以供给来自降压电位发生电路87的降压电压，其电压电平，设定为比电源电压VCC低的电压电平，并使MOS晶体管PBL及PBR的背栅极相对于源极为正向偏置。

同样，开关晶体管84为非导通状态、开关晶体管85为导通状态，因而通过衬底偏置线761及76r对MOS晶体管NBL及NBR的背栅极供给来自升压接地发生电路89的升压接地电压Vbsg，并使该MOS晶体管NBL及NBR的背栅极为正向偏压。

但是，即使在该正向偏压状态下，但因背栅极-杂质区域之间的电压低于PN结的内部电压，所以使这些驱动晶体管的PN结仍保持非导通状态。

另外，使激活周期指示信号ZACT变为L电平，结束预充电晶体管PTa-PTc对位线BLa-BLc的预充电。

当写入数据“1”时，MOS晶体管PBL变为非导通状态，MOS晶体管NBL变为导通状态。另一方面，MOS晶体管PBR变为导通状态，MOS晶体管NBR变为非导通状态。因此，当写入数据“1”时，位线驱动电路4a，将选择位线驱动到接地电压电平，位线驱动电路4b，将选择位线驱动到电源电压电平。

相反，当写入数据“0”时，MOS晶体管PBL及NBR变为导通状态，MOS晶体管NBL及PBR变为非导通状态。在这种状态下，使电流从位线驱动电路4a流向位线驱动电路4b。

使电流流过该位线并写入数据后，再次进入等待状态。在这种情况下，当该位线复位时，将升压接地电压Vbsg供给衬底偏置线77，以变使选择位线能以高速复位到中间电压Vma。

在该复位期间中，对全局电源线71及73进行电源控制，以使全局电源线71及73再次变为高阻抗状态，而在该复位期间结束后，衬底偏置线75及77也分别被驱动为升压电压及负电压电平。这些电源电压的驱动，也可以在该复位期间结束后进行。在图11中，示出在完成写入后调整各电源线的电压电平的方式。

因此，在写入数据时，如使电流流过位线，则在与该选择位线与对应设置的位线驱动器中MOS晶体管PBL、PBR、NBL及NBR的背栅极偏压减小，并使其阈值电压的绝对值减小，因而增大了电流驱动力。此外，对全局电源线71及73，也分别供给电源电压VCC及接地电压GND。通过调整该背栅极偏压，可以增大位线驱动器BLLVa-BLLVc及BLRVa-BLRVc的驱动力，而不会导致占有面积的增加，因而可以实现能以大的驱动力驱动位线的位线驱动器。

另外，在该等待期间，将高位侧及低位侧的电源线设定为高阻抗状态，并将位线驱动器的MOS晶体管的栅极-源极之间设定为反偏压状态，此外，还加大了背栅极的偏压，因而可以充分地抑制其泄漏电流，并减小等待时的消耗电流。

图12是表示该图10所示的位线驱动电路的读出数据时的动作的信号波形图。在读出数据时，在位线驱动器中，P沟道MOS晶体管PBL及PBR在栅极上接受H电平信号，因而保持非导通状态。而位线驱动器的MOS晶体管NBL及NBR在栅极上接受L电平信号因而保持非导通状态。因此，在读出数据时，将位线驱动器BLLVa-BLLVc及BLRVa-BLRVc设定为输出高阻抗状态。预充电晶体管PTa-PTc，在读出数据时同样被设定为非导通状态。通过图2所示的读出选择电路从读出电源向选择位线供给读出电流。

当该读出周期结束时，将衬底偏置线75的电压电平在规定期间内从负电压Vbb设定为升高到升压接地电压Vbsg，并使选择位线以高速放电。在完成该位线的复位后，恢复到等待状态，并将各位线保持在中间电压电平。

另外，在该数据读出模式时，从负电位发生电路88通过衬底偏置线75对该N沟道MOS晶体管NBL及NBR的背栅极供给电压Vbb。对于MOS晶体管PBL及PBR的背栅极，在背栅极上供给来自升压电位发生电路86的升压电压。

负电位发生电路88及升压电位发生电路86，例如，由利用电容器的电荷抽运动作的电路构成。降压电位发生电路87及升压接地发生电路89，由使用电阻元件的电平移动电路、根据与基准电压的比较而输出与基准电压电平相同的电压电平的信号的电路、或利用二极管的电平移动效应的电路形成。

对这些升压电位发生电路86、降压电位发生电路87、负电位发生电路88及升压接地发生电路89分别施加测试模式指示信号TEST3、TEST4、TEST5及TEST6，并在测试模式时停止这些电路的动作，以便通过焊点90、91、92及93从外部设定这些内部电压的电压电平。因此，可以使这些电压电平最佳化，并根据该最佳设定结果对降压电位发生电路87及升压接地发生电路89所生成的电压进行调整。这也同样适用于负电位发生电路88及升压电位发生电路86。

另外，电源晶体管80及81连接的电源节点及接地节点，都与外围电路隔离，并在测试模式时调整电源晶体管80及81的尺寸，以便从该电源节点及接地节点向位线供给具有最佳值的电流。

至于位线驱动电路中的电源控制，当在进行数据再存入的结构中能够可靠地进行电源电压与衬底偏压的切换时，也可以根据实际的数据写入进行电源及衬底偏压的控制。

代替这种方式，也可以根据激活周期指示信号ZACT执行位线驱动电路的电源及衬底偏压的控制。

图13是表示图10所示的三态译码器BLDKa-BLDKc及BRDKa-BRDKc的结构一例的图。在图13中，示出三态译码器BRDK(BRDKa-BRDKc)的结构。在图13中，三态译码器BRDK，包含接受地址信号的与型译码器100、接受译码器100的输出信号及内部写入数据Din的与非门102、接受译码器100的输出信号及内部写入数据Din的与非门103、使激活周期指示信号ZACT反相的反相器104、接受与非门102的输出信号及写入时序信号ZWACT的或门105、接受与非门103的输出信号及反相器104的输出信号的与门106。

或门105的输出信号，供给位线驱动器BLRV中所包含的MOS晶体管PBR的栅极，与门106的输出信号，供给位线驱动器BLRV中所包含的MOS晶体管NBR的栅极。

在等待时，写入时序信号ZWACT为H电平，或门1 05的输出信号为H电平，而与门106的输出信号为L电平。因此，在位线驱动器BLRV中，MOS晶体管PBR及NBR均为非导通状态。

与型译码器100，当选择时输出H电平信号，非选择时输出L电平信号。当写入数据Din为“1”时，该与非门102及103，作为反相器而动作。

当写入数据时，按规定的时序将写入时序信号ZWACT激活为L电平。因此，或门105及与门106，作为缓冲器而动作。因此，从或门105对选择位线输出L电平信号，并从与门106输出L电平信号。在这种状态下，MOS晶体管NBR变为非导通状态，而MOS晶体管PBR变为导通状态。位线BL被驱动到H电平。

当写入数据Din为“0”时，与非门102及103，都输出H电平信号。或或门105输出H电平信号，而与门106也输出H电平信号。因此，在位线驱动器BLRV中，MOS晶体管PBR变为非导通状态，MOS晶体管NBR变为导通状态，因而将位线BL驱动到接地电压电平。

当数据Din为“0”时，以与译码器的输出无关的方式决定三态驱动器的输出信号的状态。因此，在与型译码器100中，当写入数据Din为“0”时也可以将译码动作禁止。

对非选择位线，与型译码器100的输出信号为L电平。因此，与非门102及103的输出信号为H电平，在位线驱动器BLRV中，MOS晶体管PBR为非导通状态，MOS晶体管NBR为导通状态，因而将非选择位线保持在接地电压电平。在激活周期中，能够可靠地防止非选择位线变为浮动状态。

对与位线驱动器BLLV对应设置的三态译码器BRDK，供给互补的内部写入数据Zdin而不是写入数据Din。

由于对三态译码器BRDK供给互补内部写入数据Zdin而不是写入数据Din，所以当写入数据Din为“0”时可以将位线驱动器BLRV保持在非选择状态，当写入数据Din为“1”时，可以根据与型译码器100的输出信号驱动位线驱动器BLRV。

通过将接收与型译码器100的输出信号及读出激活信号READ的与电路的输出信号供给读出选择门，可以使数据写入和数据读出共用列译码器。在这种情况下，通过供给参照数据Dref以代替内部写入数据Din，可以很容易地进行再存入动作及数据读出后的执行读出-修改-写入的数据写入动作。

[字线驱动电路的结构]

图14是简略地表示图1所示的字线驱动电路及其电源电路的结构的图。在图14中，代表性地示出与字线WLa-WLc对应设置的字线驱动器WDVa-WDVc。字线驱动器，交替地配置在该存储单元阵列的两侧。

字线驱动器WDVa-WDVc，分别根据字线译码器WDEKa-WDEKc的输出信号将对应的字线WLa-WLc驱动为选择状态。这些字线驱动器WDVa-WDVc，各自包含着P沟道MOS晶体管PWQ及N沟道MOS晶体管NWQ。这些字线驱动器WDVa-WDVc，分别由CMOS反相器构成，并当对应的字线译码器WDEKa-WDEKc的输出信号为L电平时，将对应的字线WLa-WLc驱动到H电平。

在字线驱动器WDVa-WDVc中，P沟道MOS晶体管PWQ的源极，以公用的方式与局部电源线110连接，其背栅极，以公用的方式与局部衬底偏置线111连接。N沟道MOS晶体管NWQ的源极，以公用的方式与局部电源线112连接，其背栅极，以公用的方式与局部衬底偏置线113连接。

高位侧局部电源线110，与高位侧全局电源线114连接，而低位侧局部电源线112，与低位侧全局电源线116连接。全局电源线114，通过在栅极上接受互补读出激活信号ZREAD的电源晶体管120与电源节点连接。全局电源线116，与接地节点连接。因此，低位侧全局电源线116，其电压电平固定为接地电压。

电源晶体管120，由P沟道MOS晶体管构成，在数据读出动作模式时导通，并将电源节点与全局电源线114连接。上述与电源晶体管120连接的电源节点及与全局电源线116连接的接地节点，与其他外围电路隔离，因而可以根据字线选择动作而以与其他电路独立的方式控制字线驱动电路的电源电路的动作。

局部衬底偏置线111及113，分别与局部衬底偏置线115及117连接。局部衬底偏置线115，通过开关晶体管121与升压电位发生电路123连接，并通过开关晶体管125与降压电位发生电路126连接。

开关晶体管121，当读出激活信号READ为非激活状态时导通，开关晶体管125，当读出激活信号ZREAD激活时导通。升压电位发生电路123，生成比电源电压VCC高的电压，降压电位发生电路126，生成比电源电压低的电压。对升压电位发生电路123及降压电位发生电路126，分别施加测试模式指示信号TEST7及TEST8，并在测试模式时分别将各电路控制为激活/非激活状态。

升压电位发生电路123的输出节点，在测试模式时与焊点131连接，降压电位发生电路126的输出节点，在测试模式时与焊点132连接。在测试模式时，可以从外部对这2个焊点131及132供给所需电平的电压。

局部衬底偏置线117，通过开关晶体管127与负电压发生电路128连接，并通过开关晶体管129与升压接地发生电路130连接。

开关晶体管127及129，由N沟道MOS晶体管构成，其各自的反向栅级与负电压发生电路128的输出节点连接。开关晶体管127，当读出激活信号ZREAD为非激活状态时导通，并传送负电压发生电路128生成的负电位。开关晶体管129，当读出激活信号READ激活时导通，并传送升压接地发生电路130生成的电压。

负电压发生电路128，生成比接地电位低的负电压，升压接地发生电路130，生成比接地电压高的电压。

对负电压发生电路128及升压接地发生电路130，分别施加测试模式指示信号TEST9及TEST10，并在测试模式时将各电路控制为激活/非激活状态。在测试模式时，负电压发生电路128的输出节点，与焊点133连接，而升压接地发生电路130的输出节点，也在测试模式时与焊点134连接。在测试模式时，使该负电压发生电路128及升压接地发生电路130的动作停止，并可以通过从外部调整负电压及升压接地电压的电压电平而对泄漏电流等进行测试。

图15是表示图14所示的字线驱动电路2的动作的信号波形图。以下，参照图15说明图14所示结构的动作。

在等待时，互补读出激活信号ZREAD为H电平，电源晶体管120为非导通状态，因而将全局电源线114与电源节点隔离。

字线译码器WDEKa-WDEKc的输出信号，在等待时为H电平，因此，在各字线驱动器WDVa-WDVc中，N沟道MOS晶体管NWQ为导通状态，P沟道MOS晶体管PWQ为非导通状态。

在这种状态下，有泄漏电流(亚阈值电流)流过MOS晶体管PWQ，局部电源线110及全局电源线114的电压电平，稳定在使流过电源晶体管120的泄漏电流与流过字线驱动器WDVa-WDVc的P沟道MOS晶体管PWQ的泄漏电流平衡的电压电平。此外，字线驱动器的P沟道MOS晶体管PWQ的栅极-源极之间为反偏压状态，因而能够抑制流过MOS晶体管PWQ的泄漏电流。

这时，开关晶体管121为导通状态，开关晶体管125为非导通状态，因而将升压电位发生电路123生成的升压电压供给衬底偏置线111。因此，在字线驱动器WDVa-WDVc中，使P沟道MOS晶体管PWQ的衬底偏压增大，因而能可靠地抑制泄漏电流。

在字线驱动器WDVa-WDVc中，N沟道MOS晶体管NWQ为导通状态，使字线WLa-WLc分别通过低位侧局部电源线112与低位侧全局电源线116连接。低位侧局部电源线112及低位侧全局电源线116，为接地电压电平。在这种状态下，即使字线WLa-WLc与浮动状态的高位侧电源线连接，也因低位侧局部电源线112及低位侧全局电源线116为接地电压电平而通过字线驱动器的N沟道MOS晶体管NWQ将各字线固定在接地电压电平。

另外，开关晶体管127为导通状态，开关晶体管129为非导通状态，因而将来自负电压发生电路128的负电压供给衬底偏置线117及113，并使字线驱动器WDVa-WDVc的N沟道MOS晶体管NWQ的阈值电压提高。在这种情况下，能可靠地抑制来自P沟道MOS晶体管PWQ的泄漏电流通过MOS晶体管NWQ对地放电。

当开始数据读出时，互补读出激活信号ZREAD为L电平，使电源晶体管120变为导通状态，因而将电源电压VCC供给全局电源线114。而开关晶体管125及129变为导通状态，开关晶体管121及127变为非导通状态。因此，将来自降压电位发生电路126的降压电压供给衬底偏置线115及111，并向衬底偏置线117及113供给由升压接地发生电路130产生的电压。所以，在字线驱动器WDVa-WDVc中，使MOS晶体管PWQ及NWQ的衬底偏压减小，并以高速将与由地址指定的行对应的字线驱动为选择状态。

当数据读出完成时，必须将选择状态的字线WL驱动为非选择状态。在这种情况下，通过衬底偏置线117及113传送由升压接地发生电路130产生的升压接地电压，以使字线驱动器WDVa-WDVc的放电用的MOS晶体管NWQ具有足够大的驱动力。由此，能以高速将选择状态的字线驱动为非选择状态。

另外，对于该字线驱动电路，要求在读出数据时将L电平的字线驱动到电源电压电平。因此，只是在将选择字线驱动为非选择状态时才要求N沟道MOS晶体管NWQ具有大的驱动力。所以，也可以构成为仅在数据读出完成后的复位期间将由升压接地发生电路130产生的升压接地电压传送到该衬底偏置线117及113。

如上所述，在该字线驱动电路中，也是在等待时使驱动晶体管的衬底偏压增大并将电源线保持在浮动状态，从而可以抑制等待时的泄漏电流。而在动作时，则使衬底偏压减小，因而能以大的驱动力将字线高速地驱动到选择状态，而无需增加驱动器的面积，因此，能以小的占有面积实现具有大的驱动力的字线驱动电路。

[源极线驱动电路的结构]

图16是表示源极线驱动电路5的结构的图。在该源极线驱动电路5中，将源极线驱动器交替地配置在源极线的两侧。在图16中，示出配置在其中一侧的源极线驱动电路5的源极线驱动器。在图16中，代表性地示出源极线SLa-SLc。

与源极线SLa-SLc分别对应地设置源极线驱动器SSVa-SSVc。这些源极线驱动器SSVa-SSVc每一个，包含着响应各自对应的字线WLa-WLc上的信号电位的N沟道MOS晶体管NSQ及P沟道MOS晶体管PSQ。

N沟道MOS晶体管NSQ，当导通时，将对应的源极线SLa-SLc与低位侧局部源极电源线150连接。P沟道MOS晶体管PSQ，当导通时，将对应的源极线SLa-SLc与中间电压传送线151连接。该中间电压传送线151上的中间电压ym，只需是使存储单元MC中的存取晶体管MT的栅极-源极之间为反偏压状态的电压电平并且是电源电压VCC和接地电压GND之间的电压电平即可。

低位侧局部源极电源线150，通过源极电源晶体管152与接地节点连接。该源极电源晶体管152，响应读出激活信号READ的激活而导通。低位侧源极电源线150，还通过响应测试模式指示信号TEST11而导通的开关晶体管154与焊点PAD连接。该开关晶体管154，由N沟道MOS晶体管构成，当测试模式指示信号TEST11为H电平时，使低位侧源极电源线150与焊点PAD连接，并改变选择源极线的电压电平，由此而改变流过源极线的读出电流，并通过改变泄漏电流的大小进行测试。

在等待状态下，该源极电源晶体管152为非导通状态，因而将低位侧源极电源线150与接地节点隔离。字线WLa-WLc，为非选择状态，在源极线驱动器SSVa-SSVc中，P沟道MOS晶体管PSQ为导通状态，因而将中间电压Vm传送到源极线SLa-SLc。即使将源极线SLa-SLc预充电到中间电压Vm时，在源极线驱动器SSVa-SSVc中，N沟道MOS晶体管NSQ仍为非导通状态，局部源极电源线150的电压电平，稳定在使该MOS晶体管NSQ的泄漏电流与源极电源晶体管152的泄漏电流平衡的电压电平。

在这种状态下，源极线驱动器SSV的N沟道MOS晶体管NSQ的栅极-源极之间为反偏压状态，因而能够抑制流过MOS晶体管NSQ的泄漏电流。

当读出数据时，读出激活信号READ为H电平，因而使源极电源晶体管152变为导通状态，使低位侧局部源极电源线150与接地节点连接，因而将其电压电平保持在接地电压电平。在与选择字线对应设置的源极线驱动器中，N沟道MOS晶体管NSQ导通，并将与选择存储单元对应的源极线SL驱动到接地电压电平。

在非选择存储单元中，源极线被保持在中间电压Vm的电平，可以防止从选择位线流过非选择存储单元的电阻元件RT的电流进一步通过存取晶体管MT泄漏到非选择源极线。因此，在选择存储单元中，可以将从位线流到源极线的电流量精确地设定为与该选择存储单元的存储数据对应的电流量，从而可以精确地读出存储单元的数据。

当数据读出完成时，将选择字线驱动为非选择状态，并相应地使与源极线对应设置的源极线驱动器SSV中的N沟道MOS晶体管NSQ变为非导通状态、使P沟道MOS晶体管PSQ变为导通状态，并将选择位线再次预充电到中间电压Vm的电平。此外，源极电源晶体管152变为非导通状态，因而将低位侧源极电源线150保持在浮动状态。

在测试模式时，通过将测试模式指示信号TEST11设定为H电平并对焊点PAD施加所需电平的电压，对流过该源极线的电流量进行调整，并对泄漏电流量进行测定。

如上所述，由于是响应对应字线上的信号而驱动源极线驱动器，所以不需要用于驱动源极线的译码电路，因而可以减小电路占有面积。此外，由于将非选择状态的源极线预充电到中间电压Vm的电平并加以保持，所以能够减小存储单元的泄漏电流。另外，由于在等待状态时将源极接地线(低位侧局部源极电源线)保持在浮动状态，所以在该等待状态时即使将源极线保持在中间电压电平也仍能抑制泄漏电流，因而可以减小等待电流。

[总体配置]

图17是简略地表示本发明的非易失性半导体存储装置的衬底区域配置的图。在该图17所示的半导体存储装置中，设有存储阵列200a及200b。在各存储阵列200a及200b中，按行列状配置存储单元。存储阵列200a及200b，分别在各自的阵列衬底区域210a及210b内形成。在该阵列衬底区域210a及210b内，形成存储单元的存取晶体管。

通过分别调整这些阵列衬底区域的偏压，即使在阵列衬底区域210a及210b中产生噪声，也能抑制噪声的传播，此外，通过分别驱动存储阵列200a及200b。可以进行仅将包含选择存储单元的阵列驱动为选择状态的所谓的存储块分割动作，因而可以减小消耗电流。

在存储阵列200a的一侧，按其顺序配置着字线驱动电路202au、字线译码电路203au、数字线驱动电路204au及数字线译码电路205au。字线驱动电路202au，在衬底区域211au内形成，数字线驱动电路204au，在衬底区域212au内形成。

同样，在存储阵列200a的另一侧，在衬底区域211al内形成字线驱动电路202al，在衬底区域212al内形成数字线驱动电路204al。将字线译码电路203al配置在字线驱动电路202al与数字线驱动电路204al之间。

在数字线驱动电路中，数字线驱动器，由P沟道MOS晶体管构成，用于形成该数字线驱动电路204au及204al的衬底区域212au及212al，例如由N阱区形成。另一方面，由于字线驱动电路202au及202al包含着P沟道MOS晶体管及N沟道MOS晶体管，所以在该衬底区域212au及212al上形成这些P沟道MOS晶体管形成区域及N沟道MOS晶体管。这种结构，例如可以用双阱结构实现。

对存储阵列200b，在其一侧配置字线驱动电路202bu、字线译码电路203bu、数字线驱动电路204bu及数字线译码电路205bu。字线驱动电路202bu，在衬底区域211bu内形成，数字线驱动电路204bu，在衬底区域212bu内形成。

在存储阵列200b的另一侧，配置字线驱动电路202bl、字线译码电路203bl、数字线驱动电路204bl及数字线译码电路205bl。字线驱动电路202bl，在衬底区域211bl内形成，数字线驱动电路204bl，在衬底区域212bl内形成。

在存储阵列200a和200b之间，配置着读出选择电路206a及206b、位线驱动电路207a及207b、列译码器208。在读出选择电路206a和位线驱动电路207a之间，配置着内部数据线(IO线)，当读出数据时，将内部读出数据传送到进行读出动作的差动放大电路。

位线驱动电路207a及207b，分别在衬底区域220a及220b区域内形成。列译码器208，可以分别设置用于数据写入及读出，或者也可以构成为在写入动作及读出动作两种动作中进行译码动作。

在该图17所示的配置中，设有存储阵列200a及200b。并仅对包含选择存储单元的存储阵列进行数据存取，从而可以减小消耗电流。由于对各存储阵列200a及200b配置着用于选择存储单元的电路，所以使其可以进行「存储块分割动作」。

另外，字线驱动电路202au、202bu、202al及202bl，分别在衬底区域211au、211bu、211al及211bl内形成，而数字线驱动电路204au、204bu、204al及204bl，分别在衬底区域212au、212bu、212al及212bl内形成，对这些电路，可以分别控制其衬底电位。

另外，位线驱动电路207a及207b，分别在衬底区域220a及220b区域内形成，并与其他电路的衬底区域隔离。

对这些字线驱动电路、数字线驱动电路及位线驱动电路，可以分别按不同的时序改变衬底偏压并根据各动作模式设定衬底偏压，从而能以低的消耗电流进行高速动作。

即，在等待状态时，对这些字线驱动电路、数字线驱动电路及位线驱动电路的衬底区域施加负偏压，以减小消耗电流。当激活周期开始时，根据指示数据读出或指示数据写入，设定字线驱动电路、数字线驱动电路及位线驱动电路的衬底偏压。通过按每个电路将衬底区域隔离，可以根据各动作模式设定最佳的衬底偏压，因而可以进行高速动作且减小消耗电流。

在该图17所示的配置中，对字线驱动电路、数字线驱动电路及位线驱动电路，分别控制其衬底偏压，对电源线也分别进行调整，所以，与各电路对应地分别设置各自的电源节点及接地接点。

电源电路及衬底偏压电路，与字线驱动电路、数字线驱动电路及位线驱动电路分别对应地配置。也可以将对全局电源线配置的电源电路集中配置在规定的区域内。但是，为实现存储块分割动作，必须对各存储阵列200a及200b配置电源电路及衬底偏压电路，并分别进行控制。

[衬底区域的配置2]

图18是表示本发明的非易失性半导体存储装置的衬底区域配置的变更例的图。在该图18所示的结构中，也设有2个存储阵列200a及200b，这2个存储阵列200a及200b，分别在各自的阵列衬底区域210a及210b内形成。与存储阵列200a对应地配置字线驱动电路、数字线驱动电路、字线译码电路及数字线译码电路，对存储阵列200b，也设有字线驱动电路、数字线驱动电路、字线译码电路及数字线译码电路。对该存储阵列200a及200b设置的存储单元选择电路及与数据读出有关的电路部分的结构，与图17所示的结构相同，在对应的部分上标以相同的参照符号，并将其详细说明省略。

在该图18所示的非易失性半导体存储装置的结构中，在以下几点上，与图17所示的非易失性半导体存储装置的衬底区域的配置不同。即，在图18所示的非易失性半导体存储装置中，字线驱动电路202au及数字线驱动电路204au，在同一个衬底区域230au内形成，字线驱动电路202al及数字线驱动电路204al，在同一个衬底区域230al内形成，数字线驱动电路204bu及字线驱动电路202bu，在衬底区域230bu内形成，字线驱动电路202bl及数字线驱动电路204bl，在衬底区域230bl内形成。

因此，将字线及数字线的驱动电路配置在共用的电路衬底区域内。在衬底区域230au、230al、230bu及230bl中，也设有形成P沟道MOS晶体管的衬底区域及形成N沟道MOS晶体管的衬底区域。

数字线译码电路及字线译码电路，配置在这些衬底区域的外部。

与列选择及数据读出有关的部分的结构，与图17所示的结构相同，

在该图18所示的衬底区域配置的情况下，在共用的电路衬底区域内形成数字线驱动电路及字线驱动电路。因此，不需要用于将这些字线驱动电路及数字线驱动电路隔离的隔离阱区，因而可以减小电路的配置面积。该衬底区域230au、230al、230bu及230bl，在等待状态时设定为负偏压状态(反偏压状态)，在进行数据写入/读出的激活周期中设定为正偏压状态(正向偏压状态)。

因此，数字线驱动电路及字线驱动电路的背栅极偏压，可以按相同的时序改变。当按随机的顺序执行数据的写入/读出时，必须将衬底区域与数字线驱动电路及字线驱动电路一起都设定为正偏压状态。当根据写入/读出周期切换衬底偏压时，有时可能产生响应延迟，在这种状态下，通过按等待周期/激活周期切换这些数字线驱动电路及字线驱动电路的衬底偏压，可以稳定地设定衬底偏压。

[衬底区域的配置3]

图19是简略地表示本发明的非易失性半导体存储装置的衬底区域的另一种配置的图。电路结构与图17和图18所示半导体存储装置的结构相同，在对应的部分上标以相同的参照符号，并将其详细说明省略。

在该图19所示的非易失性半导体存储装置的配置中，存储阵列200a及200b，分别在阵列衬底区域210a及210b内形成。字线驱动电路202au、数字线驱动电路204au、字线译码电路203au及数字线译码电路205au，在衬底区域250au内形成。字线驱动电路202al、数字线驱动电路204al、字线译码电路203al及数字线译码电路205al，在衬底区域250al内形成。

另外，字线驱动电路202bu、数字线驱动电路204bu、字线译码电路203bu及数字线译码电路205bu，在衬底区域250bu内形成，字线驱动电路202bl、数字线驱动电路204bl、字线译码电路203bl及数字线译码电路205bl，在衬底区域250bl内形成

进一步，位线驱动电路207a及207b、列译码器208，在衬底区域252内形成。读出选择电路206a及206b，在衬底区域252的外部形成。

在该图19所示的结构中，执行译码的电路部分及根据该译码电路的输出信号驱动对应的信号线的驱动电路，配置在同一个衬底内，并按等待/激活周期控制该衬底的偏置电位。由于不需要用于将译码电路和驱动电路的衬底区域隔离的区域，所以能够进一步减小配置面积。

另外，数字线译码电路及字线译码电路的衬底区域的电位，也可以按照与数字线驱动电路及字线驱动电路相同的方式进行控制，因而也可以减小该数字线译码电路205au、205bu、205al及205bl和字线译码电路203au、203al、203bu及203bl的消耗电流。

这里，位线驱动电路207a及207b，对应与不同的存储阵列，所以必须分别进行动作，因而将位线驱动电路207a及207b的衬底区域隔离。对于列译码器208，由于其中一个存储阵列的位线驱动电路为激活状态时另一个存储阵列对应配置的位线驱动电路为非激活状态，所以也必须分别配置这些位线驱动电路及列译码器的衬底区域。

在激活周期中，由于增大了数字线译码电路、字线译码电路及列译码器的电流驱动力，所以能以高速进行选择动作。

另外，在图17～19所示的结构中，位线驱动电路，配置在各存储阵列的两侧，在各存储阵列200a及200b中，从两侧驱动选择位线。

如上所述，由于根据动作模式改变该各电路的衬底偏压，所以可以减小等待时的消耗电流并能增大激活周期时的电流驱动力，因而可以实现能以低的消耗电流进行高速动作的半导体存储装置。

[其他应用例]

在以上的说明中，当读出存储单元数据时，写入参照数据并将该参照数据与从存储单元读出的数据进行比较，以决定存储单元数据。但是，该电源结构及衬底偏压的结构，也可以应用于在存储单元阵列内设置虚设单元并将该虚设单元的数据与选择存储单元的数据进行比较的结构。

在以上的说明中，对由感应磁场在存储单元的存储部内产生极化作用并根据该极化方向以非易失的方式存储数据的非易失性半导体存储装置进行了说明。但是，作为非易失性半导体存储装置，并不限定于MRAM，例如，本发明也适用于通过在结晶质和非晶质之间改变结晶状态而以非易失的方式存储数据的非易失性半导体存储装置。作为其一例，例如也可以是象在日经微型器件、2002年3月号、第65页～第78页的以「非易失性存储器最前沿；从闪速存储器到OUM，美国Intel公司描绘的前景」为题的记述中公开的OUM(Ovonic Unified Memory：双向通用存储器)那样的相变存储器。

在该相变存储器中，存储单元由薄膜的硫硒碲化合物层及发热元件构成，并根据数据写入电流所通过的发热元件的发热模式使硫硒碲化合物层为非结晶状态或结晶状态。硫硒碲化合物层的电阻，在非结晶状态和结晶状态下各不相同。通过根据写入数据设定写入电流，可以设定硫硒碲化合物层的状态，从而能以非易失的方式存储数据。

进一步，作为存储单元，并不限定于非易失性存储单元，本发明也可以应用于任何存储单元结构。由于使用选择电流选择存储单元，所以，由磁场在存储单元内产生极化作用并以非易失的方式存储该极化状态的非易失性半导体存储装置及由数据写入电流所通过的发热元件的加热产生相移并以非易失的方式存储该相态的非易失性半导体存储装置，在目前情况下，最适于用作应用本发明的半导体存储装置。但是，作为存储单元的形态，对于通过将电荷保持在电容器内而存储数据并通过选择晶体管进行电容器存储电荷的读出/写入的存储器，也可以将本发明用于使该选择晶体管的激活信号配线(字线)高速化。

另外，在MRAM中，存取晶体管，由N沟道MOS晶体管构成。但是，即使该存取晶体管由P沟道MOS晶体管构成，本发明同样可以适用。

如上所述，按照本发明，可以大幅度地减小等待时的消耗电流而不会降低动作时的驱动能力。

Claims

1.一种非易失性半导体存储装置，备有各自根据存储数据决定内部状态并通过保持该内部状态而存储数据的多个存储单元、当选择存储单元时至少根据地址信号驱动选择存储单元连接的信号线的信号线驱动电路、及与上述信号线驱动电路的电源节点连接并向上述信号线驱动电路供给电源电压的电源电路，上述电源电路，根据动作模式改变上述电源节点的施加电压。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述电源电路，当上述信号线驱动电路为非激活状态时，将上述电源节点设定为高阻抗状态，且当上述信号线驱动电路激活时，向上述电源节点供给规定电压电平的电压。

3.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，并且上述各存储单元备有根据存储数据决定电阻值并根据该电阻值存储数据的电阻元件，上述半导体存储装置，还备有与各存储单元列对应配置并分别与对应列的存储单元的电阻元件连接的多条位线，上述信号线驱动电路，备有与上述各位线对应地配置并当激活时分别向对应的位线供给电流的位线驱动电路。

4.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，并且上述各存储单元包含根据存储数据决定其电阻值的电阻元件及与上述电阻元件连接的存取晶体管，上述半导体存储装置，还备有与各存储单元行对应配置并分别与对应行的存储单元的存取晶体管连接的多条字线，上述信号线驱动电路，备有与上述各字线对应地配置并当激活时分别将对应的字线驱动为选择状态从而将对应的存储单元的存取晶体管驱动为导通状态的字线驱动电路。

5.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，并且上述各存储单元包含根据存储数据决定其电阻值的电阻元件及与上述电阻元件连接的存取晶体管，上述半导体存储装置，还备有与各存储单元行对应配置并分别与对应行的存储单元的存取晶体管连接的多条源极线，上述信号线驱动电路，备有与上述各源极线对应地配置并当激活时分别将对应的源极线驱动为选择状态从而形成使电流流过对应的存储单元的路径的多个源极线驱动电路。

6.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，上述信号线与各存储单元行对应地配置，上述信号线驱动电路，备有与各存储单元行对应配置并当导通时使上述电源节点与配置于对应行的信号线电气连接的各自具有背栅极的多个驱动晶体管，上述半导体存储装置，还备有对上述驱动晶体管的背栅极施加电压的衬底偏置电路，上述衬底偏置电路，根据上述动作模式改变对上述背栅极施加的电压电平。

7.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，上述信号线与各存储单元列对应地配置，上述信号线驱动电路，备有与各存储单元列对应配置并当导通时使上述电源节点与配置于对应列的信号线电气连接的各自具有背栅极的多个驱动晶体管，上述半导体存储装置，还备有对上述驱动晶体管的背栅极施加电压的衬底偏置电路，上述衬底偏置电路，根据上述动作模式改变对上述背栅极施加的电压电平。

8.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述电源电路，与外围电路的电源电路隔离地配置。

9.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述电源电路，响应特定的动作模式指示信号而供给电压电平与上述电源电路在正常动作模式时可生成的电压电平不同的电压。

10.根据权利要求1所述的非易失性半导体存储装置，其特征在于：上述多个存储单元按行列状配置，上述信号线与各存储单元行对应地配置，上述信号线驱动电路，备有与各存储单元行对应配置并当导通时使上述电源节点与配置于对应行的信号线电气连接的各自具有背栅极的多个驱动晶体管，上述半导体存储装置，还备有对上述驱动晶体管的背栅极施加电压的衬底偏置电路，上述衬底偏置电路，在正常动作模式时供给规定电压电平的电压，在与上述正常动作模式不同的特定动作模式时供给电压电平与上述规定的电压电平不同的电压，并且，在上述正常动作模式时，根据上述信号线驱动电路的激活/非激活状态将上述规定的电压电平在第1及第2电压电平之间进行切换，并传送到上述背栅极。

11.一种非易失性半导体存储装置，备有各自在相互隔离的衬底区域上形成且各自包含多个存储单元的多个存储块，上述各存储单元，根据存储数据决定内部状态，并通过保持该内部状态而存储数据，上述半导体存储装置，还备有与上述多个存储块分别对应地配置在与上述存储块的衬底区域隔离的衬底区域内并当选择对应存储块的存储单元时分别有选择地驱动与存储单元连接的信号线的多个阵列驱动电路。

12.根据权利要求11所述的非易失性半导体存储装置，其特征在于：在上述各存储块中，上述多个存储单元按行列状配置，上述各存储单元，备有根据存储数据决定电阻值并根据该电阻值存储数据的电阻元件及选择上述电阻元件的存取晶体管，上述信号线，备有与各存储单元列对应地配置并分别与对应列的存储单元的电阻元件连接的位线。

13.根据权利要求11所述的非易失性半导体存储装置，其特征在于：在上述各存储块中，上述多个存储单元按行列状配置，上述各存储单元，备有根据存储数据决定电阻值的电阻元件及选择上述电阻元件的存取晶体管，上述信号线，备有与上述存储单元行对应配置并与对应行的存储单元的存取晶体管的控制电极电气连接的字线、及与上述各存储单元行对应配置并与对应行的存储单元的电阻元件连接的数字线，上述各阵列驱动电路，备有驱动对应存储块的字线的字线驱动电路及驱动对应存储块的数字线的数字线驱动电路，上述字线驱动电路和上述数字线驱动电路，在相互隔离的衬底区域内形成。

14.根据权利要求11所述的非易失性半导体存储装置，其特征在于：在上述各存储块中，上述多个存储单元按行列状配置，上述各存储单元，备有根据存储数据决定电阻值的电阻元件及选择上述电阻元件的存取晶体管，上述信号线，备有与上述存储单元行对应配置并与对应行的存储单元的存取晶体管的控制电极电气连接的字线、及与上述各存储单元行对应地配置并与对应行的存储单元的电阻元件连接的数字线，上述各阵列驱动电路，备有驱动对应存储块的字线的字线驱动电路及驱动对应存储块的数字线的数字线驱动电路，上述字线驱动电路和上述数字线驱动电路，在共用的衬底区域内形成。

15.一种半导体装置，使第1晶体管的输出节点与第1配线连接，并当上述第1晶体管的控制电极激活时，将电流供给上述第1配线，该半导体装置的特征在于：上述第1晶体管，还具有导通节点，上述半导体装置，还备有在第1动作模式时对上述第1晶体管的衬底区域供给上述第1晶体管的上述输出节点电位与上述导通节点电位的中间电压的衬底电位供给电路、在与上述第1动作模式不同的第2动作模式时使上述衬底电位供给电路与上述衬底电气隔离的隔离电路。