CN108022618A - 非易失性存储器、包括存储器的系统和控制存储器的方法 - Google Patents

非易失性存储器、包括存储器的系统和控制存储器的方法 Download PDF

Info

Publication number
CN108022618A
CN108022618A CN201710474796.8A CN201710474796A CN108022618A CN 108022618 A CN108022618 A CN 108022618A CN 201710474796 A CN201710474796 A CN 201710474796A CN 108022618 A CN108022618 A CN 108022618A
Authority
CN
China
Prior art keywords
source electrode
electrode line
memory cell
wordline
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710474796.8A
Other languages
English (en)
Inventor
F·E·C·迪塞格尼
M·F·佩罗尼
C·托尔蒂
M·马焦利尼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SRL
Original Assignee
STMicroelectronics SRL
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SRL filed Critical STMicroelectronics SRL
Publication of CN108022618A publication Critical patent/CN108022618A/zh
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0097—Erasing, e.g. resetting, circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/82—Array having, for accessing a cell, a word line, a bit line and a plate or source line receiving different potentials

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Debugging And Monitoring (AREA)
  • Read Only Memory (AREA)

Abstract

本申请涉及非易失性存储器、包括存储器的系统和控制存储器的方法。一种非易失性存储器(10，20)，包括：多个位线(BL<n:0>)；多个源极线(4)；多个非易失性类型的存储器单元(3)，每个存储器单元(3)耦合在相应的位线(BL<n:0>)与相应的源极线(4)之间；一个或多个放电线(44)，所述一个或多个放电线耦合至参考电压端子(GND)；以及多个受控开关(46)，所述多个受控开关耦合在相应的源极线(4)与相应的放电线(44)之间，该受控开关可以被选择性地驱动以用于将该相应的源极线(4)连接至该相应的放电线(44)，以便在该相应的源极线(4)与该参考电压端子(GND)之间形成导电路径。

Description

非易失性存储器、包括存储器的系统和控制存储器的方法
技术领域
本发明涉及一种非易失性存储器、一种包括非易失性存储器的系统以及一种用于控制非易失性存储器的方法。具体地，非易失性存储器是一种相变存储器(PCM)。
背景技术
本领域已知的是非易失性相变存储器(PCM)，为了在其中存储信息，利用在具有不同电气特性的相位之间具有切换属性的材料的特性。例如，这些材料可以在无序的非晶形的相位与有序的晶形的或多晶形的相位之间切换，并且这两个相位与具有明显不同值的电阻率相关联，并因此与存储数据的不同值相关联。例如，元素周期表的被称为硫族化物或硫族材料的VI组元素(诸如碲(Te)，硒(Se)或锑(Sb))可以有利地用于提供包括相变存储元件的存储器单元。通过凭借与硫族材料的相应区域接触设置的电阻电极(通常称为加热器)局部地升高存储元件的温度来获得相变。同样存在已知的存储器，其中，加热器以集成形式被制成在相变元件中。以已知的方式，如在图1中所展示的，非易失性存储器包括按行(字线)WL和列(位线)BL安排的存储器单元3的阵列2。在PCM的情况下，每个存储器单元3通过相变存储元件3a(包括相变材料以及与其耦合的加热器)并且通过选择器件3b来获得，每个存储器单元串联连接在一起。列解码器和行解码器(未展示)使得能够基于在输入端处接收到的地址逻辑信号以及解码方案来选择存储器单元3，并且具体为在每次寻址时选择相应的字线WL和位线BL。
选择器件(具体为N沟道MOS晶体管3b)用于在相应的操作条件下启用和抑制用于对存储器单元3进行编程/读取的电流。
控制端子(栅极)G由同一字线WL驱动的选择器件3b具有连接至相应的相变存储元件3a的第一导电端子D(漏极)以及连接至共用源极线4的第二导电端子S(源极)。由同一字线WL驱动的选择器件3b还共享同一个源极线4。打开和关闭每个选择器件3b分别启用和禁用电读取或编程电流的通过，所述电流通过相应的存储器单元3从选定的位线BL流向源极线4。在编程期间，所述电流通过焦耳效应产生相变所需的温度。在读取期间，通过施加足够低而不至于引起明显加热的电压并且然后通过读取在存储器单元3中流动的电流的值来检测硫族材料的状态。假定电流与硫族材料的导电性成比例，可以确定材料处于哪种状态，并因此追溯到存储器单元中存储的数据。
参照图2，接通(通过偏置相应的字线WL<0>)选择器件3b’以对存储器单元3’进行编程。由于字线WL<0>被安排在阵列2的同一行上的全部选择器件3b共享，所以这些选择器件3b也将处于接通状态。与选择器件3b’的第二导电端子S耦合的源极线4’在参考电压(例如，接地电压(例如，0V))处被偏置。编程电流iP在位线BL<0>中流动，并因此通过相变元件3a’(具体地，通过相应的加热器)和选择器件3b流向耦合至选择器件3b的源极端子的源极线4’。
剩余的未选择的源极线4通常在高于参考电压(在本例中，高于0V，)的电压(例如等于1V)处被偏置，并且在任何情况下，其方式使得相应的栅极-源极电压VGS低于零(以便具有低泄露电流)。本申请人已经发现：在编程期间以及在读取期间，泄漏电流iL在任何情况下都从未选择的源极线4泄漏至选定的源极线4’(图2以示例的方式仅示出泄漏电流iL的一部分)。该泄漏电流iL加入编程/读取电流，并且由于源极线4’的固有电阻率而引起源极线4’上不期望的电压降。
由于存储器阵列2通常具有较大的尺寸(例如，BL×WL＝2048×512或者更大)，显然的是，位线4’上的电压增加是不可忽略的。
因此需要提供将克服上述缺点的一种非易失性存储器、一种包括非易失性存储器的系统以及一种用于控制非易失性存储器的方法。
发明内容
根据本发明，因此提供了如在所附权利要求中所限定的一种非易失性存储器、一种包括非易失性存储器的系统以及一种用于控制非易失性存储器的方法。
附图说明
为了更好地理解本发明，现在仅通过非限制性示例的方式并参照附图来描述本发明的优选实施例，在附图中：
-图1示出了存储器阵列，该存储器阵列包括具有相应的相变存储器元件的多个单元；
-图2示出了图1的存储器阵列，展示了在编程操作步骤期间不期望的泄漏电流的路径；
-图3示出了存储器阵列，根据本公开的一个方面，该存储器阵列包括设置有相应的相变存储器元件的多个单元以及形成用于将不期望的电流放电至接地的附加路径的放电线；
-图4示出了图3中的存储器阵列，根据本公开的一个方面，展示了在编程操作步骤期间不期望的泄漏电流的路径；
-图5表示图3和图4中的阵列的选定源极线上的电压降的变化，该电压降变化是在存储器阵列中形成的放电线数量的函数；并且
-图6示出了在本公开的一个实施例中的结合了图3或图4中的存储器阵列的电子系统的简化框图。
具体实施方式
在图3中示意性表示的并且整体上由参考号10标示的是(具体为PCM类型的)非易失性存储器件的一部分，仅限于理解本公开所需的部分。
非易失性存储器件10包括具有多个存储器单元的存储器阵列20。与图1中的存储器阵列2相同的存储器阵列20的元件由相同的参考号标识并且不再进一步详细描述。
存储器单元3因此可以借助于字线WL和位线BL而被选择。具体地，“m+1”多个字线(WL<0>，...，WL<m>)以及“n+1”多个位线(BL<0>，...，BL<n>)被表示。
存储器单元3包括相变元件3a以及可操作性地耦合至相变元件3a的选择器元件3b。在所展示的实施例中，选择器元件3b是N型MOS晶体管，该N型MOS晶体管具有连接至相应字线WL的栅极端子G、连接至相变元件3a的第一导电端子(漏极)D、以及连接至相应源极线4的第二导电端子(源极)S，该相应的源极线可以借助于驱动元件或驱动器42而被偏置。具体地，驱动器42被设计成用于在参考电压(例如，接地，0V)或者高于0(例如，1V)的电压处对相应的源极线4进行偏置。控制选择器元件3b以便在选择(即，通过与其耦合的相应的本地字线WL的信号导通)时使得编程电流(用于设置/复位操作的写入电流)或读取电流在相应的操作条件下能够通过相变元件3a。
非易失性存储器件10进一步包括被设计成用于选择与每次被寻址的存储器单元3相对应的字线WL的行解码器(属于已知类型，在此未展示)、以及被设计成用于选择被寻址的存储器单元3的位线的列解码器(属于已知类型并且也未展示)。给定阵列结构，字线WL以及位线BL的激活使得能够唯一地选择一个且仅一个存储器单元3。用于编程存储器单元3的编程阶段(其本身也是已知的并且设置有编程驱动器)是存在的但未被展示，因为它不构成本公开的主题。
根据本公开的一个方面，存储器阵列20进一步包括至少一个放电线44，该至少一个放电线形成存储器阵列20的类似于存储器阵列20的列的另一列，但并不具有任何的相变元件3a。
根据非限制性实施例，从布局的观点来看，放电线44平行于位线BL并横向于源极线4。在任何情况下都可以设想其他布局。
放电线44耦合至参考端子GND(例如，耦合至接地电位，具体为0V)。放电线44具有类似于选择器件3b的多个选择器件46，例如，N型MOS晶体管。选择器件46与设置在同一行(即，与源极线4本身相关联)上的选择器件3b共享同一字线WL，并且因此具有连接至相应的字线WL的栅极端子G。具体地，选择器件46的第一导电端子(漏极)D连接至参考端子GND，并且选择器件46的第二导电端子(源极)S连接至相应的源极线4(即，与设置在同一行上的选择器件3b共享的源极线4)。选择器件3b以及共享同一字线WL<0>,…,WL<m>的选择器件46还共享耦合至相应的第二导电端子S的同一个源极线4。
参照图4，在使用中(例如，由虚线圆标识的用于对存储器单元3进行编程)，字线WL<0>在接通电压处被偏置以用于接通每一个晶体管3b及晶体管46(在图中，WL<0>＝ON)，而剩余的字线WL<1>,…,WL<m>在断开电压处被偏置以用于断开与其耦合的晶体管3b、46(在图中，WL<1>,…,WL<m>＝OFF)。导电路径因此在选定的源极线4与通过导通(即，通过耦合至与被选择用于编程的存储器单元3耦合的同一个源极线4的晶体管46)的晶体管46的参考端子GND之间形成。以这种方式，泄漏电流iL(参照图2所描述的)找到通过放电线44(电流用iL_TOT表示)至接地GND的优先放电路径。更具体地，通过提供足够数量的放电线44，在源极线4上选定的电流iL_TOT的路径在延伸方面受到限制，并且因此，由于该源极线4的电阻引起的电压降不显著并且不会干扰由字线WL<0>上的接通信号“ON”驱动的选择晶体管3b的期望操作。因此，选定的源极线4上的电压不会显著地增加。
因为剩余的晶体管46在由字线WL<1>,…,WL<m>供应的断开电压“OFF”处被偏置，所以它们被抑制(处于断开状态)，并且与其耦合的相应的源极线4(在高于0V的电压(通常等于大约1V)处被偏置)在参考电位GND处与端子有效地解耦合。
参照图4所描述的用于对存储器单元3中的逻辑数据进行编程的内容以本领域技术人员显而易见的方式应用于读取存储在存储器单元3的逻辑数据的操作中。
显而易见的是，为了将存在于选定的源极线4上的电流(具体为泄漏电流iL)最大化地放电至接地GND，设想(首先在大尺寸的存储器阵列中)引入类似于图3和图4中所展示放电线的多个放电线44可能是权宜之计。例如，可以每128字线BL引入放电线44。
一般而言，关于要引入的放电线44的数量的选择应考虑到在选定的源极线4上的期望电压降。为此目的，图5示出了展示作为在存储器阵列20中引入的放电线44的数量的函数的在源极线4上的电压降的曲线图。显而易见的是，在图5的曲线图中展示的特定值涉及一个实施例，并且针对存储器阵列的任何实施例，此评估可以由分支领域技术人员用实验方法或借助于仿真来完成(例如，特定数值可以根据所使用的材料、电子部件、存储器阵列的布局等而变化)。
在任何情况下，从图5可以注意到，随着(以规律间隔(例如，如已经描述的，每128位线BL)安排的)放电线44的数量增加，在相应的源极线4上的电压降降低，这证实了本公开的优点。
考虑到具有2304本地位线BL(列)的存储器阵列20，每128位线BL插入放电线44意味着提供总共18个放电线44，这使得与如图1和图2中所表示的已知领域相比能够将电压降减半而其面积增加被认为是不明显的(低于1％)。
图6展示了根据本公开的一个实施例的电子系统50的一部分。电子系统50可以用于电子设备中，诸如：PDA(个人数字助理)；便携式或固定式计算机，其可能具有无限数据传输能力；蜂窝电话；数字音频播放器；摄影机或摄像机；或者能够处理、存储、传输和接收信息的另外设备。
详细地，电子系统50包括：控制器51(例如，设置有微处理器、DSP或者微控制器)；输入/输出设备52(例如，设置有键盘以及显示器)，用于输入和显示数据；非易失性存储器件53，其包括之前所描述的存储器阵列10；无线接口54，例如天线，用于通过射频无限通信网络来发射和接收数据；以及RAM 55。所有这些元件通过总线56耦合在一起。电池57可以用作电子系统50中的电力供应源，该电子系统此外可以设置有摄影机或摄像机58。
从在此已经描述和展示的内容，本发明根据本公开提供的优点清楚地涌现。
具体地，本公开使得能够将不期望的电流(泄漏电流)放电至接地，从而使得这些电流将不会流过贯穿其延伸所选定的源极线，引起不可忽略的非期望电压降。
最终，显而易见的是，可以对本文中已经描述和图示的内容作出修改和变化，而不因此脱离本发明的如所附权利要求中所限定的保护范围。
例如，之前已经描述的内容还以本身显而易见的方式应用于其他类型的非易失性存储器，诸如闪存储器或其他存储器。

Claims (10)

1.一种非易失性存储器(10，20)，包括：
-多个位线(BL<n:0>)；
-多个源极线(4)；
-多个非易失性类型的存储器单元(3)，每个存储器单元(3)耦合在相应的位线(BL<n:0>)与相应的源极线(4)之间；
-一个或多个放电线(44)，所述一个或多个放电线耦合至参考电压端子(GND)；以及
-多个受控开关(46)，所述多个受控开关耦合在相应的源极线(4)与相应的放电线(44)之间、可被选择性地控制以用于将所述相应的源极线(4)连接至所述相应的放电线(44)，以便在所述相应的源极线(4)与所述参考电压端子(GND)之间形成导电路径。
2.根据权利要求1所述的非易失性存储器，进一步包括多个字线(WL<m:0>)，其中，耦合至同一个源极线(4)的所述存储器单元(3)和所述受控开关(46)此外可操作地耦合至相同的字线(WL<m:0>)，所述相同的字线不同于与所述其他存储器单元(3)以及所述其他受控开关(46)耦合的字线(WL<m:0>)，
其中，可以选择性地偏置每个字线(WL<m:0>)以使得能够对所述相应的存储器单元(3)进行编程/读取，并且同时接通所述相应的受控开关(46)。
3.根据权利要求2所述的非易失性存储器，其中，所述受控开关(46)是具有控制端子(G)的晶体管，所述控制端子在接通状态下以及替代性地在断开状态下通过相应的字线(WL<m:0>)而被驱动。
4.根据以上权利要求中任一项所述的非易失性存储器，其中，所述存储器单元(3)包括设置有电阻加热器的相变元件(3a)以及选择器件(3b)，
并且其中，所述加热器元件以及所述选择器件连接在相应的位线(BL<n:0>)与相应的源极线(4)之间，从而使得当所述选择器件(3b)处于接通状态时，电流在所述相应的位线(BL<n:0>)与源极线(4)之间流过所述加热器。
5.根据权利要求4所述的非易失性存储器，其中，所述选择器件(3b)是N型MOS晶体管，该N型MOS晶体管具有耦合至所述存储器单元(3)的所述加热器的漏极端子(D)以及耦合至所述源极线(4)的源极端子(S)，
并且其中，所述受控开关(46)是N型MOS，该N型MOS具有经由所述放电线(44)耦合至所述参考电压端子(GND)的漏极端子(D)以及耦合至所述源极线(4)的源极端子(S)。
6.根据以上权利要求中任一项所述的非易失性存储器，其中，所述放电线(44)与所述位线(BL<n:0>)并联安排，并且所述源极线(4)在横向于所述位线的方向上延伸。
7.一种电子设备(50)，包括根据权利要求1至6中任一项所述的非易失性存储器(10，20)。
8.根据权利要求7所述的电子设备，所述电子设备选自：PDA(个人数字助理)；便携式计算机；便携式电话；智能电话；数字音频播放器；摄影机和/或摄像机。
9.一种用于控制非易失性存储器(10，20)的方法，所述非易失性存储器包括：多个位线(BL<n:0>)；多个源极线(4)；多个非易失性类型的存储器单元(3)，每个存储器单元耦合在相应的位线与相应的源极线之间；一个或多个放电线(44)，所述一个或多个放电线耦合至参考电压端子(GND)；以及多个受控开关(46)，所述多个受控开关耦合在相应的源极线(4)与相应的放电线(44)之间，
所述方法包括以下步骤：
-选择源极线(4)，包括将所述源极线(4)之一偏置成第一工作电压，以便对在与其耦合的所述存储器单元(3)之一中的逻辑数据执行读取/编程操作；
-选择位线(BL<n:0>)，包括向耦合至待读取/编程的所述存储器单元(3)的所述位线供应电流(iP)；
-选择性地驱动每个受控开关(46)，以用于仅将所述选定的源极线(4)连接至所述相应的放电线(44)，以便在所述读取/编程操作期间，在所述选定的源极线(4)与所述参考电压端子(GND)之间形成导电路径。
10.根据权利要求9所述的方法，其中，所述非易失性存储器(10，20)进一步包括多个字线(WL<m:0>)，其中，连接至同一个源极线(4)的所述存储器单元(3)和所述受控开关(46)此外可操作性地耦合至同一字线(WL<m:0>)，所述同一字线不同于与所述其他存储器单元(3)以及所述其他受控开关(46)耦合的所述字线(WL<m:0>)，所述方法进一步包括以下步骤：选择性地偏置字线以便对相应的存储器单元(3)进行读取/编程，并且同时将耦合至所述待读取/编程的存储器单元(3)的源极线(4)连接至所述参考电压端子(GND)。
CN201710474796.8A 2016-10-28 2017-06-21 非易失性存储器、包括存储器的系统和控制存储器的方法 Pending CN108022618A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
IT102016000109360 2016-10-28
IT102016000109360A IT201600109360A1 (it) 2016-10-28 2016-10-28 Memoria non volatile, sistema includente la memoria e metodo di comando della memoria

Publications (1)

Publication Number Publication Date
CN108022618A true CN108022618A (zh) 2018-05-11

Family

ID=58010291

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710474796.8A Pending CN108022618A (zh) 2016-10-28 2017-06-21 非易失性存储器、包括存储器的系统和控制存储器的方法

Country Status (4)

Country Link
US (1) US20180122470A1 (zh)
CN (1) CN108022618A (zh)
DE (1) DE102017113136A1 (zh)
IT (1) IT201600109360A1 (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1477639A (zh) * 2002-08-12 2004-02-25 ������������ʽ���� 低消耗电流半导体存储装置
CN1885432A (zh) * 2005-06-22 2006-12-27 三星电子株式会社 相变随机存取存储器器件
US20090296458A1 (en) * 2008-05-27 2009-12-03 Samsung Electronics Co., Ltd. Resistance variable memory device and method of writing data
CN101968973A (zh) * 2010-09-21 2011-02-09 中国科学院上海微系统与信息技术研究所 能抑制位线间漏电流的相变存储器电路结构
CN102714056A (zh) * 2009-11-24 2012-10-03 英特尔公司 重置相变存储器位
CN103339680A (zh) * 2011-02-01 2013-10-02 松下电器产业株式会社 非易失性半导体存储装置
US20150140772A1 (en) * 2013-03-14 2015-05-21 Intermolecular Inc. Using multi-layer mimcaps with defective barrier layers as selector element for a cross bar memory array
US9355717B1 (en) * 2014-08-27 2016-05-31 Crossbar, Inc. Memory array with embedded source line driver and improved voltage regularity

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218665A1 (en) * 2006-03-15 2007-09-20 Marvell International Ltd. Cross-point memory array

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1477639A (zh) * 2002-08-12 2004-02-25 ������������ʽ���� 低消耗电流半导体存储装置
CN1885432A (zh) * 2005-06-22 2006-12-27 三星电子株式会社 相变随机存取存储器器件
US20090296458A1 (en) * 2008-05-27 2009-12-03 Samsung Electronics Co., Ltd. Resistance variable memory device and method of writing data
CN102714056A (zh) * 2009-11-24 2012-10-03 英特尔公司 重置相变存储器位
CN101968973A (zh) * 2010-09-21 2011-02-09 中国科学院上海微系统与信息技术研究所 能抑制位线间漏电流的相变存储器电路结构
CN103339680A (zh) * 2011-02-01 2013-10-02 松下电器产业株式会社 非易失性半导体存储装置
US20150140772A1 (en) * 2013-03-14 2015-05-21 Intermolecular Inc. Using multi-layer mimcaps with defective barrier layers as selector element for a cross bar memory array
US9355717B1 (en) * 2014-08-27 2016-05-31 Crossbar, Inc. Memory array with embedded source line driver and improved voltage regularity

Also Published As

Publication number Publication date
IT201600109360A1 (it) 2018-04-28
DE102017113136A1 (de) 2018-05-03
US20180122470A1 (en) 2018-05-03

Similar Documents

Publication Publication Date Title
CN209433877U (zh) 存储器器件和电子设备
CN102122528B (zh) 将相变存储器并入cmos工艺的非易失性sram单元
US7940555B2 (en) Row decoder for non-volatile memory devices, in particular of the phase-change type
CN101847442A (zh) 具有双向阈值开关的非易失性存储器
US10593400B2 (en) Row decoding architecture for a phase-change non-volatile memory device and corresponding row decoding method
US8947906B2 (en) High-efficiency driving stage for phase change non-volatile memory devices
CN100442388C (zh) 将mos选择门用于相变存储器
US20130301348A1 (en) Row decoder circuit for a phase change non-volatile memory device
US10186317B2 (en) Phase change memory device and method of operation
CN108022618A (zh) 非易失性存储器、包括存储器的系统和控制存储器的方法
US11380380B2 (en) Non volatile memory device with an asymmetric row decoder and method for selecting word lines
CN212675920U (zh) 相变存储器设备和电子系统
US11328768B2 (en) Phase change memory device, system including the memory device, and method for operating the memory device
US10255973B2 (en) Memory device and method of operation thereof
US10522220B2 (en) Phase change memory device with selector MOS transistors and source line clustering
US11355191B2 (en) Method for programming a phase-change memory device of differential type, phase-change memory device, and electronic system
CN113724755B (zh) 具有程序驱动器电路的非易失性存储器设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180511