CN1448944A - 设有数据读出参照用伪单元的薄膜磁性体存储装置 - Google Patents

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Abstract

在存储阵列(10)内连续地设置标准存储单元(MC)和伪单元(DMC)。数据读出时，第一与第二数据线(LIO、LIOr)分别连接选择存储单元与伪单元，其中通过差动放大器(60)的工作电流。在第一与第二数据线(LIO、LIOr)的通过电流之间，加上对应于来自电压发生电路(55、56)的第一与第二偏置控制电压(Vofd、Vofr)之电压差的偏置；通过伪单元的基准电流(Iref)被设于通过选择存储单元的数据读出电流(Idat)的对应于存储数据的两种电平之间的中间电平上。

Description

设有数据读出参照用伪单元的薄膜磁性体存储装置
技术领域
本发明涉及薄膜磁性体存储装置，具体涉及设有带磁隧道结(MJT：Magnetic Tunnel Junction)存储单元的薄膜磁性体存储装置。
背景技术
作为可作低耗电非易失数据存储的存储装置，MRAM器件正在为人们所关注。MRAM器件是一种随机存取存储装置，它采用在半导体集成电路上形成的多个薄膜磁体，分别作为进行非易失数据存储的薄膜磁体存储单元。
特别是，近年发表的文献表明，通过以利用磁隧道结的薄膜磁体作为存储单元，MRAM器件的性能有了飞跃发展。设有含磁隧道结的薄膜磁体的存储单元的MRAM器件公开于如下技术文献：“一种各单元采用磁隧道结与FET开关的10ns读写非易失存储阵列”(“A10ns Read and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.)；“基于磁隧道结单元的非易失RAM”(“Nonvolatile RAM based on Magnetic Tunnel Junction Elements”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.)以及“一种256kb3.0V 1T1MTJ非易失磁阻RAM”(Nonvolatile Magnetoresistive RAM”，ISSCC Digest of Technical Papers，TA7.6，Feb.2001.)。
图30是含磁隧道结的存储单元(以下也简称为“MTJ存储单元”)的结构示意图。
参照图30，MTJ存储单元包含：电阻按照磁写入的存储数据的数据电平变化的隧道磁电阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL和源电压线SRL之间，跟隧道磁电阻元件TMR串联连接。典型地，采用半导体基片上形成的场效应晶体管作为存取晶体管ATR。
为MTJ存储单元设有：用以在数据写入时分别流过不同方向的数据写入电流的位线BL和数位驱动线DL，用以指令数据读出的读字线RWL，以及数据读出时将隧道磁电阻元件TMR下拉至预定电压Vss(例如接地电压)的源电压线SRL。在数据读出时，隧道磁电阻元件TMR响应存取晶体管ATR的导通，电气连接于源电压线SRL与位线BL之间。
图31是说明MTJ存储单元中数据写入动作的示意图。
参照图31，隧道磁电阻元件TMR中有：具有固定磁化方向的强磁体层(以下简称为“固定磁化层”)FL和按照外部磁场方向被磁化的强磁体层(以下简称为“自由磁化层”)VL。在固定磁化层FL和自由磁化层VL之间，设有以绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL，按照写入存储数据的电平，跟固定磁化层FL同向或反向地被磁化。固定磁化层FL、隧道阻挡层TB和自由磁化层VL三者共同构成磁隧道结。
隧道磁电阻元件TMR的电阻，随固定磁化层FL和自由磁化层VL各自的磁化方向的相对关系而变化。具体而言，隧道磁电阻元件TMR的电阻，在固定磁化层FL的磁化方向跟自由磁化层VL的磁化方向相同(平行)时取最小值Rmin，二者的磁化方向相反(反向平行)时取最大值Rmax。
数据写入时，读字线RWL被去激活，且存取晶体管ATR导通。在该状态下，用以磁化自由磁化层VL的数据写入电流，分别在位线BL和数位驱动线DL中在写入数据的电平所确定的方向流动。
图32是说明数据写入时数据写入电流和隧道磁电阻元件的磁化方向之间的关系的示意图。
参照图32，横轴H(EA)表示隧道磁电阻元件TMR内自由磁化层VL中在易磁化轴(EA：Easy Axis)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中作用于难磁化轴(HA：Hard Axis)方向的磁场。磁场H(EA)和H(HA)分别对应于分别流过位线BL和数位驱动线DL的电流所产生的两个磁场中的一个。
在MTJ存储单元中，固定磁化层FL的固定磁化方向在自由磁化层VL的易磁化轴方向上；自由磁化层VL基于存储数据的电平(“1”和“0”)沿易磁化轴方向跟固定磁化层FL平行或反向平行地被磁化。对应于自由磁化层VL的两个磁化方向，MTJ存储单元可以存储1位数据(“1”和“0”)。
自由磁化层VL的磁化方向，只在施加的磁场H(EA)和H(HA)之和位于图32所示的星形特性曲线的外侧区域的场合才能够重新改写。换言之，施加的数据写入磁场相当于星形特性曲线的内侧区域的强度时，自由磁化层VL的磁化方向不发生改变。
如星形特性曲线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可以降低使沿易磁化轴的磁化方向变化所必要的磁化阈值。
如图32给出的所示例所示，设计了数据写入的动作点(operationpoint)之后，在作伪数据写入对象的MTJ存储单元中，易磁化轴方向的数据写入磁场的强度被设计为HWR。也就是，按照获得该数据写入磁场HWR的目标来设计流过位线BL或数位驱动线DL的数据写入电流的值。数据写入磁场HWR，一般用切换磁化方向所需的开关磁场HSW与容限ΔH之和来表示，即表示为HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据，即隧道磁电阻元件TMR的磁化方向，在数位驱动线DL和位线BL中必须流过预定电平以上的数据写入电流。由此，按照沿易磁化轴(EA)数据写入磁场的方向，隧道磁电阻元件TMR中的自由磁化层VL在跟固定磁化层FL平行或反平行的方向磁化。一经写入隧道磁电阻元件TMR的磁化方向，即MTJ存储单元的存储数据，将一直不丢失地保持到进行新的数据写入时为止。
图33是说明从MTJ存储单元读出数据的数据读出动作的示意图。
参照图33，数据读出时，存取晶体管ATR响应读字线RWL的激活而导通。于是，隧道磁电阻元件TMR在下拉至预定电压VSS的状态跟位线BL电气连接。
在该状态下，如位线BL被上拉至另一预定电压，在包含位线BL和隧道磁电阻元件TMR的电流通路中，流过跟隧道磁电阻元件TMR的电阻对应的，也就是跟MTJ存储单元的存储数据的电平对应的存储单元电流Icell。例如，通过将该存储单元电流Icell和预定的基准电流比较，就可从MTJ存储单元读出存储数据。
这种隧道磁电阻元件TMR，可按照施加的数据写入磁场来改写磁化方向，从而相应地改变其电阻，因此，通过在隧道磁电阻元件TMR的电阻Rmax和Rmin跟存储数据的电平(“1”和“0”)之间建立对应关系，可以实现数据的非易失存储。
这样，MRAM器件中，利用作为对应存储数据的电平的差异的隧道磁电阻元件TMR中的结电阻差的电阻差ΔR＝(Rmax-Rmin)实现数据存储。也就是，基于对选择存储单元的通过电流Icell的检测来实现数据的读出。
一般，在数据存储用的标准MTJ存储单元以外，另设有用以产生跟存储单元电流Icell比较的基准电流的参考单元(reference cell)。这种由参考单元产生的基准电流，设计成位于分别对应于MTJ存储单元的两种电阻Rmax和Rmin的两种存储单元电流Icell之间的中间值。
换言之，参考单元需要按照具有电阻Rmax和Rmin之间的中间电平的电阻的要求来制作，但是，为了实现这样的电阻，必须要有特殊的设计与制作工艺。因此，存在参考电阻的结构变得很复杂，芯片的面积增大、存储单元阵列的加工容限降低等问题。
特别是，存在这样的问题：采用将这样的伪单元(dummy cell)设置在标准单元的存储单元阵列以外的区域的结构，包含伪单元的电流通路和包含选择为存取对象的标准MTJ存储单元的电流通路分别形成于相隔一定距离的区域，因此，数据读出时的噪声影响很大，从而使读出容限降低。
发明内容
本发明旨在提供一种薄膜磁性体存储装置的结构，采用这种结构可用和标准MTJ存储单元相同的设计与制作工艺实现的参考单元(伪单元)进行数据读出。
概要地说，本发明是一种薄膜磁性体存储装置，其中设有：多个存储单元、伪单元、第一与第二数据线、差动放大部分以及第一偏置调整电路。多个存储单元均形成具有对应磁化方向的电阻的结构，在对应于存储数据的方向被磁化。伪单元，具有和各存储单元相同的结构与形状，在对应于存储数据的预定电平的方向预先磁化。第一与第二数据线，在数据读出时，分别经由多个存储单元中的选择存储单元和伪单元之一方与另一方跟固定电压电气连接。差动放大部分，基于选择存储单元和伪单元的电阻比较读出存储数据。差动放大部分包括：设有电气连接于动作电压和第一与第二读出节点(sense node)之间的、其各自的栅极跟第一与第二读出节点之一连接的第一与第二晶体管的电流供给电路，以及设有电气连接于第一与第二数据线和第一与第二读出节点之间的第三与第四晶体管的电流放大电路。第一偏置调整电路分别向第三与第四晶体管的栅极供给第一与第二偏置控制电压。必要时，差动放大部分将第一偏置设在第一与第二数据线各自的通过电流之间，以将第一与第二数据线中和伪单元电气连接的一方的数据线中的通过电流，设定在分别与和选择存储单元电气连接的另一方的数据线中的存储数据的电平对应的两种通过电流之间的中间电平上。
因此，本发明的主要优点在于，可以采用和存储单元相同结构与形状的伪存储单元，通过比较分别跟二者连接的数据线中的通过电流进行数据读出。结果，由于伪存储单元不必采用特殊的设计与制作工艺，因此，不会导致结构变得很复杂，芯片的面积增大、存储单元阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储单元阵列内，从而确保数据读出容限。
依据本发明的另一方面，本发明是这样的薄膜磁性体存储装置，其中设有：多个存储单元、伪单元、第一电压布线、第二电压布线、第一与第二数据线以及数据读出部分。多个存储单元各自形成具有显示对应磁化方向的电阻的结构，在对应于存储数据的方向磁化。伪单元具有和各存储单元相同的结构与形状，在对应于存储数据的预定电平的方向预先磁化。第一电压布线对应于多个存储单元设置，传送第一预定电压。第二电压布线对应于伪单元设置，传送跟第一预定电压不同的第二预定电压。第一与第二数据线，在数据读出时，分别经由多个存储单元中的选择存储单元和伪单元分别跟第一与第二电压布线电气连接。数据读出部分根据第一与第二电压布线的通过电流差进行数据读出。第一与第二预定电压被确定在适当的值上，以使伪单元中的通过电流设定在分别与和选择存储单元上的存储数据的电平对应的两种通过电流之间的中间电平上。
这样的薄膜磁性体存储装置，不用在数据读出电路侧设置用以在选择存储单元和伪单元的通过电流之间设定偏置的结构，而可采用跟普通MTJ存储单元具有相同结构的伪单元DMC进行数据读出。因此，由于伪存储单元不必采用特殊的设计与制作工艺，因此，不会导致结构变得很复杂，芯片的面积增大、存储单元阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储单元阵列内，从而确保数据读出容限。因此，可以进一步简化数据读出电路系统的结构。
依据本发明的又一方面，本发明是这样的薄膜磁性体存储装置，其中设有：多个存储单元、伪单元、第一与第二数据线以及数据读出部分。多个存储单元各自包含在与存储数据的电平对应的方向上磁化、具有对应磁化方向的第一与第二电阻中任一阻值的结构的磁电阻元件，以及跟磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管。所设置的伪单元，是为了在数据读出时和多个存储单元中选作存取对象的选择存储单元比较通过电流。第一与第二数据线，在数据读出时，分别经由选择存储单元和伪单元跟固定电压电气连接。数据读出部分执行对应于第一与第二数据线的通过电流差的数据读出。伪单元中设有：具有和磁电阻元件相同的结构与形状、预先磁化以具有第一与第二电阻中较小阻值的伪磁电阻元件，跟伪磁电阻元件串联连接、数据读出时有选择地导通、跟存取晶体管有相同设计的伪存取晶体管，以及跟伪磁电阻元件串联连接的、具有比第一与第二电阻之差小的电阻的伪电阻附加部分。伪电阻附加部分含有至少一个跟存取晶体管相同设计的晶体管，其各栅极上输入可调整控制电压。
这样的薄膜磁性体存储装置，因构成伪电阻附加部分的晶体管和伪存取元件采用跟存取元件相同的尺寸与设计，可以高效率地将伪单元按照存储单元的排列间距进行设置。这样，连续地设置存储单元和伪单元，可以避免存储阵列加工容限低下的问题。
依据本发明的又一方面，本发明是这样的薄膜磁性体存储装置，其中设有：存储阵列、第一电压布线、第二电压布线、伪电阻附加部分、第一与第二数据线以及数据读出部分。存储阵列中设有：多个存储单元，以及为了在数据读出时和多个存储单元中选作存取对象的选择存储单元比较通过电流而所设置的伪单元。各存储单元包含在与存储数据的电平对应的方向上磁化、具有对应磁化方向的第一与第二电阻中任一阻值的结构的磁电阻元件，以及跟磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管。伪单元中设有：和磁电阻元件结构与形状相同的、被预先磁化以固定具有第一与第二电阻中较小阻值的伪磁电阻元件，跟伪磁电阻元件串联连接、数据读出时有选择地导通、跟存取晶体管有相同设计的伪存取晶体管。第一电压布线对应于多个存储单元设置，传送固定电压。第二电压布线对应于伪单元设置，传送固定电压。第一与第二数据线，在数据读出时，分别经由选择存储单元和伪单元分别跟第一与第二电压布线电气连接。数据读出部分执行对应于第一与第二数据线的通过电流差的数据读出。伪电阻附加部分在存储阵列的外部跟第二电压布线串联连接，具有小于第一与第二电阻之差的电阻。
这样的薄膜磁性体存储装置，设置在存储阵列外部的伪电阻附加部分和伪单元的合成电阻，构成与选择存储单元的存储数据对应的两种电阻之间的中间值。因此，不用在数据读出电路侧设置用以形成选择存储单元和伪单元的通过电流之间的偏置的结构，可以用跟普通MTJ相同结构的伪单元DMC实现数据读出。结果，由于不需要用以制作伪单元的特殊设计、制作工艺及磁化工序，不会因结构的复杂化造成芯片的面积增大和存储阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储阵列内，确保数据读出容限。另外，还可简化数据读出电路系统的结构。
依据本发明的又一方面，本发明是这样的薄膜磁性体存储装置，其中设有：存储阵列、第一与第二数据线、数据读出部分、第一电阻附加部分以及第二电阻附加部分。存储阵列中设有：多个存储单元，以及为了在数据读出时和多个存储单元中选作存取对象的选择存储单元比较通过电流而所设置的伪单元。各存储单元包含在与存储数据的电平对应的方向上磁化、具有对应磁化方向的第一与第二电阻中任一阻值的结构的磁电阻元件，以及跟磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管。伪单元中设有：和磁电阻元件结构与形状相同的、被预先磁化以固定地具有第一与第二电阻中任一阻值的伪磁电阻元件，跟伪磁电阻元件串联连接、数据读出时有选择地导通、跟存取晶体管有相同设计的伪存取晶体管。第一与第二数据线，在数据读出时，分别经由选择存储单元和伪单元中的一个与另一个跟固定电压布线电气连接。数据的读出部分执行对应于第一与第二数据线的通过电流差的数据读出。第一电阻附加部分在存储阵列外部，将第三电阻串联连接于第一与第二数据线中跟选择存储单元连接的一条数据线上。第二电阻附加部分在存储阵列外部，将第四电阻串联连接于第一与第二数据线中跟伪单元连接的另一条数据线上。第三与第四电阻的值这样确定，就是让伪单元的电阻和第四电阻之和取第一与第三电阻之和与第二与第三电阻之和之间的中间电平值。
这样的薄膜磁性体存储装置，通过将设于存储阵列外部的第一与第二电阻附加部分跟选择存储单元与伪单元串联连接，将伪单元的通过电流设定在选择单元的两种通过电流中间的中间值上。因此，不用在数据读出电路侧设置用以形成选择存储单元和伪单元的通过电流之间的偏置的结构，可以用跟普通MTJ存储单元相同结构的伪单元DMC实现数据读出。结果，由于不需要用以制作伪单元的特殊设计与制作工艺，不会因结构的复杂化造成芯片的面积增大和存储阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储阵列内，确保数据读出容限。另外，还可简化数据读出电路系统的结构。
依据本发明的又一方面，本发明是这样的薄膜磁性体存储装置，其中设有：存储阵列、第一与第二数据线、数据读出部分以及电阻附加部分。存储阵列中设有：多个存储单元，以及为了在数据读出时和多个存储单元中选作存取对象的选择存储单元比较通过电流而所设置的伪单元。各存储单元包含在与存储数据的电平对应的方向上磁化、具有对应磁化方向的第一与第二电阻中任一阻值的结构的磁电阻元件，以及跟磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管。伪单元中设有：和磁电阻元件结构与形状相同的、被预先磁化以固定地具有第一与第二电阻中任一阻值的伪磁电阻元件，跟伪磁电阻元件串联连接、数据读出时有选择地导通、跟存取晶体管有相同设计和制作的伪存取晶体管。第一与第二数据线，在数据读出时，分别经由多个存储单元中的选择存储单元和伪单元中的一个与另一个跟固定电压电气连接。数据读出部分执行对应于第一与第二数据线的通过电流差的数据读出。电阻附加部分在存储阵列外部，将第三电阻串联连接于第一与第二数据线中的一条数据线上。第三电阻的值这样确定，就是使伪单元的电阻取并联连接的第一与第三电阻的合成电阻和并联连接的第二与第三电阻的的合成电阻之间的中间电平值。
这样的薄膜磁性体存储装置，通过将设于存储阵列外部的电阻附加部分跟选择存储单元与伪单元中预定的一方并联连接，将伪单元的通过电流设定在选择存储单元的两种通过电流之间的中间值上。因此，不用在数据读出电路侧设置用以形成选择存储单元和伪单元的通过电流之间的偏置的结构，可以用跟普通MTJ存储单元相同结构的伪单元DMC实现数据读出。结果，由于不需要用以制作伪单元的特殊设计与制作工艺，不会因结构的复杂化造成芯片的面积增大和存储阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储阵列内，确保数据读出容限。另外，还可简化数据读出电路系统的结构。
依据本发明的又一方面，本发明是这样的薄膜磁性体存储装置，其中设有：存储阵列、第一与第二数据线、数据读出部分以及偏置磁场施加部分。存储阵列中设有：多个存储单元，以及为了在数据读出时和多个存储单元中选作存取对象的选择存储单元比较通过电流而所设置的伪单元。各存储单元包含具有其电阻对应磁化方向改变的结构的、对应存储数据的电平沿易磁化轴在正方向与负方向中任一方向磁化的磁电阻元件，以及跟磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管。伪单元中设有：和磁电阻元件结构与形状相同的、在正方向与负方向中的任一方向被预先磁化的伪磁电阻元件，跟伪磁电阻元件串联连接、数据读出时有选择地导通、跟存取晶体管有相同设计和制作的伪存取晶体管。第一与第二数据线，在数据读出时，分别经由选择存储单元和伪单元中的一个与另一个跟固定电压电气连接。数据读出部分执行对应于第一与第二数据线的通过电流差的数据读出。偏置磁场施加部分在数据读出时，将沿难磁化轴的偏置磁场施加到伪磁电阻元件上。
这样的薄膜磁性体存储装置，不用具备伪电阻跟含伪单元的电流通路和含选择存储单元的电流通路串联或并联连接，用以在伪单元与选择存储单元的通过电流之间设偏置的结构，可以根据用跟标准存储单元相同的制作与设计的伪单元和选择存储单元之间的通过电流差实现数据读出。因此，由于不需要用以制作伪单元的特殊设计与制作工艺，不会因结构的复杂化造成芯片的面积增大和存储阵列的加工容限降低等问题；可以将标准存储单元与伪存储单元设置在同一存储阵列内，确保数据读出容限。另外，还可简化数据读出电路系统的结构。
附图说明
图1是表示本发明实施例的MRAM器件的整体结构的简略框图。
图2是表示依据实施例1的用以执行对存储阵列的数据读出的数据读出电路系统的结构的电路图。
图3是说明用依据实施例1的数据读出电路系统进行数据读出的动作波形图。
图4是表示依据实施例1的数据读出电路系统之结构的电路图。
图5是说明图4所示的连接切换电路之结构的电路图。
图6是说明用依据实施例1之变形例1的数据读出电路系统进行数据读出的动作波形图。
图7是表示实施例1之变形例2的差动放大器之结构的电路图。
图8是说明图7所示的差动放大器之动作的动作波形图。
图9是表示依据实施例2的数据读出电路系统之结构的电路图。
图10是说明用依据实施例2的数据读出电路系统进行数据读出动作的波形图。
图11是表示依据实施例2之变形例1的数据读出电路系统之结构的电路图。
图12是表示依据实施例2之变形例2的数据读出电路系统之结构的电路图。
图13是表示依据实施例3的数据读出电路系统之结构的电路图。
图14是表示依据实施例3之变形例1的数据读出电路系统之结构的电路图。
图15是表示依据实施例3之变形例2的数据读出电路系统之结构的电路图。
图16是表示依据实施例3之变形例3的数据读出电路系统之结构的电路图。
图17是表示图16所示的源电压线的基准电压产生结构的示意图。
图18是表示依据实施例4的数据读出电路系统之结构的电路图。
图19是表示依据实施例4之变形例的数据读出电路系统之结构的电路图。
图20是说明依据实施例5的伪单元之结构和第一配置例的电路图。
图21是说明依据实施例5的伪单元之结构和第二配置例的电路图。
图22是表示依据实施例6的数据读出电路系统之结构的电路图。
图23是表示依据实施例6之变形例1的数据读出电路系统之第一结构例的电路图。
图24是表示依据实施例6之变形例1的数据读出电路系统之第二结构例的电路图。
图25是表示依据实施例6之变形例2的数据读出电路系统之结构的电路图。
图26是表示依据实施例6之变形例3的数据读出电路系统之结构的电路图。
图27是表示依据实施例6之变形例4的数据读出电路系统之结构的电路图。
图28是表示依据实施例7的数据读出电路系统之结构的电路图。
图29A、29B是说明流过伪数位驱动线的电流和伪磁电阻元件的电阻之间的关系的示意图。
图30是表示MTJ存储单元之结构的示意图。
图31是说明对MTJ存储单元的数据写入动作的示意图。
图32是说明数据写入时数据写入电流和隧道磁电阻元件的磁化方向之间关系的示意图。
图33是说明从MTJ存储单元进行数据读出动作的示意图。
具体实施方式
以下，参照附图就本发明的实施例作详细说明。再有，图中相同的符号表示同一或相当的部分。实施例1
参照图1，依据本发明实施例的MRAM器件1，响应来自外部的控制信号CMD和地址信号ADD进行随机存取，执行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1中有：响应控制信号CMD控制MRAM器件1的整体动作的控制电路5；以及包含行列状设置的MTJ存储单元MC的存储阵列10。
存储阵列10中，对应MTJ存储单元的各行设置读字线RWL和数位驱动线DL，对应MTJ存储单元的各列设置位线BL。或者，也可以为构成折返型位线而采用对应各存储单元列设置由位线BL和/BL构成的位线对BLP的结构。图1中，代表性地示出了1个MTJ存储单元MC，以及与之对应的读字线RWL、数位驱动线DL与位线BL(或者位线对BLP)。
MRAM器件1中还设有：对用地址信号表示的行地址进行解码、在存储阵列10中作行选择的行解码器20；对用地址信号ADD表示的列地址CA进行解码、在存储阵列10中作列选择的列解码器25；以及读出/写入控制电路30与35。
读出/写入控制电路30与35，是对存储阵列10进行数据写入动作的电路群和从存储阵列10读出数据的电路群(以下也称为“数据读出电路系统”)的总称。
数位驱动线DL，跨过存储阵列10，在行解码器20的对侧区域跟预定电压Vss(例如接地电压)连接。
图2示出了依据实施例1的用以执行对存储阵列数据读出的数据读出电路系统的结构。
参照图2，存储阵列10中设有行列状布置的各自进行1位数据存储的多个标准MTJ存储单元MC(以下也简称为“标准存储单元MC”)。各标准存储单元MC包含具有和图30所示相同的结构的串联连接的隧道磁电阻元件TMR和存取晶体管(存取元件)ATR。存取晶体管ATR的栅极跟对应的读字线RWL连接。隧道磁电阻元件TMR在对应存储数据(“1”或“0”)的方向上被磁化，具有电阻Rmax或Rmin。
各标准存储单元的电阻，严格地说，是隧道磁电阻元件TMR、存取晶体管ATR的导通电阻与其他寄生电阻之和，但是由于隧道磁电阻元件TMR以外的电阻恒定且跟存储数据无关，下文就以Rmax和Rmin表示对应存储数据的两种标准存储单元的电阻，用ΔR表示二者之差(即ΔR＝Rmax-Rmin)。
存储单元10中还有多个伪单元DMC。各伪单元DMC，是为了跟选作存取对象的标准存储单元(以下也称为“选择存储单元”)进行通过电流比较而设置的。各伪单元DMC具有跟标准存储单元MC相同的结构与形状，由伪磁电阻元件TMRd和伪存取元件ATRd构成。
伪磁电阻元件TMRd，采用跟标准存储单元MC中的隧道磁电阻元件TMR相同的设计与制作工艺，预先写入存储数据“1”或“0”。伪存取元件ATRd，采用跟标准存储单元MC中的存取晶体管ATR相同的设计与制作工艺。也就是，伪存取元件ATRd和存取晶体管ATR的导通电阻具有相同的电平，其晶体管尺寸也有相同的设计。因此，伪单元DMC的电阻，和标准存储单元的两种电阻Rmax与Rmin中预定的一方相同。
伪单元DMC具有跟标准存储单元MC相同的结构与形状，因此可以在存储阵列10内跟标准存储单元MC连续地排列布置。在依据实施例1的结构中，伪单元DMC构成伪单元列，它和标准存储单元MC之间共有存储单元行。
在每个由标准存储单元MC和伪单元DMC共有的存储单元行处，设置读字线RWL和数位驱动线DL。另一方面，标准存储单元MC的列(也称为“标准存储单元列”)和伪单元列各自独立，每个标准存储单元列处设置位线BL，并给伪单元列设置伪位线BLd。
图2代表性示出了：与第i个(i：自然数)的存储单元行和第一、第j(j：自然数)及最后的存储单元列相对应的读字线RWLi、数位驱动线DLi、位线BL0、BLi、BLn及伪位线BLd，以及对应的标准存储单元MC和伪单元DMC。
并且，以下将信号、信号线及数据等二值的高电压状态(例如电源电压Vcc)和低电压状态(例如预定电压Vss)分别称为“H电平”与“L电平”。
另外，数据线LIO和LIOr邻接存储阵列10设置。在各存储单元列中，列选择栅CSG设置在各位线BL与数据线LIO之间，伪列选择栅CSGd设置在伪位线BLd与伪数据线LIOr之间。列选择栅CSG，响应对应的列选择线CSL的激活(H电平)而导通。又，伪列选择栅CSGd，响应对应的伪列选择线CSLd的激活(H电平)而导通。
图2代表性地示出了，对应于位线BL0、BLj、BLn及伪位线BLd设置的列选择线CSL0、CSLj、CSLn及伪列选择线CSLd，列选择栅CSG0、CSGj、CSGn以及伪选择栅CSGd。
行解码器20，按照行地址RA在数据读出时有选择地激活(H电平)读字线RWL，在数据写入时激活(H电平)数位驱动线DL。被激活的数位驱动线DLi的一端经由行解码器20跟电源电压Vcc连接，其另一端如图1所示跟预定电压Vss连接；因此，可使数据写入电流Ip流入选择行的数位驱动线。这里省略关于数据写入动作的详细说明，接着，通过使对应于写入数据电平的方向的数据写入电流流入选择列的位线，可以向其对应的数位驱动线与位线均被供给数据写入电流的存储单元执行数据写入。
列解码器25，在数据读出时，按照列选择结果有选择地激活(H电平)列选择线CSL与伪列选择线CSLd。
另外，还设有：用以预充电并均衡数据线LIO、LIOr的数据线均衡电路50，以及基于选择存储单元与伪单元之间的电阻差进行数据读出的差动放大器60。
数据线均衡电路50中有：连接于数据线LIO与LIOr之间的晶体管开关51，连接于数据线LIOr与预定电压Vss之间的晶体管开关52，以及连接于数据线LIO与预定电压Vss之间的晶体管开关53。晶体管开关51、52与53各自由N型MOS晶体管构成。
行解码器20产生的数据线均衡信号LIOEQ，被输入晶体管开关51～53各自的栅极。数据线均衡信号LIOEQ，至少在数据读出前的预定期间被激活至H电平。通过对此作出响应的预充电及均衡动作，数据线LIO与LIOr分别被设定于预定电压Vss上。
差动放大器60中有：连接于读出节点Ns和数据线LIO之间的N型MOS晶体管61，连接于读出节点/Ns和数据线LIOr之间的N型MOS晶体管62，连接于节点Nsp和读出节点/Ns之间的P型MOS晶体管63，连接于节点Nsp和读出节点Ns之间的P型MOS晶体管64，以及连接于作为工作电压提供的电源电压Vcc和节点Nsp之间的P型MOS晶体管65。
晶体管63与64各自的栅极，跟读出节点Ns与/Ns中的一个相连接。图2示出了晶体管63与64各自的栅极跟读出节点/Ns连接的结构。晶体管63与64构成电流发射镜电路，它们被设定成分别向读出节点Ns与/Ns供给同一电流。
由构成偏置调整电路的电压发生电路55与56分别产生的偏置控制电压Vofd与Vofr，被分别输入晶体管61与62的栅极。晶体管61与62将数据线LIO与LIOr分别维持在偏置控制电压Vofd与Vofr以下，同时将数据线LIO与LIOr的通过电流差放大并变换成读出节点Ns与/Ns之间的电压差。
行解码器20执行数据读出动作时，被激活至L电平的读出使能信号/SE被输入至晶体管65的栅极。例如，如图2所示的设有多个数据读出电路系统的结构中，行解码器20反映上述多个数据读出电路系统的选择结果，有选择地激活读出使能信号/SE。晶体管65响应读出使能信号/SE的激活(L电平)而供给工作电流，使差动放大器60动作。
接着，借助图3说明依据实施例1的MRAM器件中的数据读出动作。图3中，以第i行与第j列的标准存储单元被选作数据读出对象为代表，进行动作说明。
参照图3，在进行数据读出前的时刻t1之前，数据线均衡信号LIOEQ被激活至H电平。由此，数据线LIO、LIOr被预充电至预定电压Vss上。
在时刻t1数据读出动作一经开始，首先数据线均衡信号LIOEQ被去激活至L电平，数据线LIO、LIOr脱离预定电压Vss。于是，完成了开始数据读出的准备。
另外，在时刻t2，读出使能信号/SE被激活至L电平，差动放大器60开始工作。由此，开始对数据线LIO与LIOr分别供给电流。并且，在相同的定时，选择行的读字线RWLi与选择列的列选择线CSLj分别被激活至H电平。
数据线LIO响应选择行的字线Wli和选择列的列选择线CSLj的激活，经由位线BLi与选择存储单元跟预定电压Vss电气连接；数据线LIOr，经由伪位线BLd与伪单元跟预定电压Vss电气连接。在依据实施例1的结构中，数据线LIO、LIOr跟选择存储单元和伪单元之间的连接对应关系被确定下来。换言之，数据读出时，数据线LIO与LIOr分别跟选择存储单元与伪单元电气连接，跟地址选择结果无关。
如已经说明的那样，由于选择存储单元的电阻对应于存储数据取Rmax与Rmin中的任一个值，因此跟选择存储单元电气连接的数据线LIO的通过电流Idat取Idat(Rmax)与Idat(Rmin)中的任一个值。下文，跟选择存储单元电气连接的数据线的通过电流Idat，也称伪数据读出电流Idat，并将两种数据读出电流Idat(Rmax)和Idat(Rmin)之差记为ΔI，即ΔI＝Idat(Rmin)-Idat(Rmax)。
另一方面，数据线LIOr的通过电流Iref，最好取Idat(Rmax)和Idat(Rmin)之间的中间电平，并满足下面的式(1)。下文，也把跟伪单元电气连接的数据线的通过电流Iref称为基准电流Iref。换言之，差动放大器60向数据线LIO与LIOr的通过电流提供满足式(1)的偏置。
Idat(Rmax)+ΔI/2＝Iref＝Idat(Rmin)-ΔI/2          …(1)
例如，为了给予这样的偏置，电压发生电路55与56产生的偏置控制电压Vofd与Vofr分别被设定在不同的电平上。
更具体地说，伪单元的电阻被预先设定于Rmin时，为了提供使数据线LIOr的通过电流即基准电流Iref减少ΔI/2的偏置，偏置控制电压设定为Vofr＝Vofd-Vα。从而，由于跟伪单元电气连接的晶体管62的栅电压低于跟选择存储单元电气连接的晶体管61的栅电压，因此能够提供上述的偏置。偏置控制电压Vofr与Vofd之差Vα，按照上述的ΔI/2加以调整。
相反地，伪单元的电阻被预先设定于Rmax时，为了提供使数据线LIOr的通过电流即基准电流Iref增加的ΔI/2偏置，偏置控制电压设定为Vofr＝Vofd+Vα。从而，由于跟伪单元电气连接的晶体管62的栅电压高于跟选择存储单元电气连接的晶体管61的栅电压，能够提供上述的偏置。同样地，偏置控制电压Vofr与Vofd之差Vα，按照上述的ΔI/2加以调整。
或者，作为在差动放大器60上提供上述偏置的另一种结构，也可采用构成电流发射镜的晶体管63与64具有不同电流驱动能力(晶体管尺寸)的结构。采用这种结构时，偏置控制电压Vofd与Vofr被设定于一个共用的电平。
具体而言，伪单元的电阻被预先设定于Rmin时，为了提供数据线LIOr的通过电流(基准电流Iref)减少ΔI/2的偏置，晶体管64的电流驱动能力(晶体管尺寸)被设计得小于晶体管63的电流驱动能力(晶体管尺寸)。相反地，伪单元的电阻被预先设定于Rmax时，为了提供数据线LIOr的通过电流(基准电流Iref)增加ΔI/2的偏置，晶体管64的电流驱动能力(晶体管尺寸)被设计得大于晶体管63的电流驱动能力(晶体管尺寸)。
在时刻t3与t4之间，差动放大器60对基于选择存储单元与伪单元的电阻、对通过上述偏置产生的数据读出电流Idat与基准电流Iref的电流差ΔI/2进行放大，并转换成读出节点Ns与/Ns之间的电压差ΔV/2。由于该电压差ΔV/2具有跟选择存储单元的存储数据对应的极性，可以从读出节点Ns与/Ns之间的电压检测出选择存储单元的存储数据。
当数据读出结束时，在时刻t4，读出使能信号/SE、选择行的读字线RWLi与选择列的列选择线CSLj被去激活。进而，在时刻t5，数据线均衡信号LIOEQ被激活至H电平，数据线LIO、LIOr被再次预充电，重新回到数据读出前的电路状态。
如以上说明的那样，在依据实施例1的结构中，由于使基准电流得以产生的伪单元具有跟标准存储单元相同的结构与形状，可以采用在同一存储阵列内连续制作的MTJ存储单元的一部分来构成伪单元。也就是，无须为制作伪单元而采用特殊的设计与制造工艺，因此，不会引发因结构的复杂化而导致的芯片面积增大及存储单元加工容限的下降等问题，从而可以将标准存储单元和伪单元设置在同一存储阵列内，确保数据读出容限。
另外，由于将差动放大器60的工作电流用作选择存储单元与伪单元的通过电流，可以减少数据读出电路系统的电路元件数量。并且，在具有相同特性的选择存储单元与伪单元之间，设置使对应于存储数据电平的极性的通过电流得以产生的偏置，不会导致电路结构的复杂化。
实施例1之变形例1
参照图4，在依据实施例1之变形例1的结构中，跟图2所示的实施例1的结构不同的地方在于：存储阵列10具有所谓的“折返型位线结构”，以及其新设置的连接切换电路70。
在存储阵列10中，和各存储单元列对应，设有由互补的位线BL与/BL构成的位线对BLP。标准存储单元MC，在奇数行与位线BL连接，在偶数行与位线/BL连接，每隔一行交替设置。
伪单元DMC，在存储阵列10内和标准存储单元MC一起被连续地成行列状设置，并构成分别与奇数行及偶数行对应的两个伪单元行，它和标准存储单元MC之间共有存储单元列。
因此，被设置在各存储单元列的在存储阵列10中，对应各存储阵列，互补的位线BL与/BL由标准存储单元MC与伪单元DMC所共有。另一方面，标准存储单元MC的行(也称为“标准存储单元行”)与伪单元行各自独立，在每个标准存储单元行中设置读字线RWL与数位驱动线DL。并且，对应于两个伪单元行，分别设置伪读字线DRWLe、DRWLo和伪数位驱动线DDLe、DDLo。
图4中代表性表示了：标准存储单元的偶数行与奇数行各一个及两个伪单元行，以及对应第一与最末存储单元列的读字线RWLe、RWLo，数位驱动线Dle、Dlo，伪读字线DRWLe、DRWLo，伪数位驱动线DDLe、DDLo，位线对BLP0、BLPn及所对应的标准存储单元MC与伪单元DMC。
对应于伪读字线DRWLe的伪单元群，分别连接在位线BL与预定电压Vss之间。另一方面，对应伪读字线DRWLo的伪单元群，分别连接在位线/BL与预定电压Vss之间。
邻接存储阵列10设置构成数据线对LIOP的互补数据线LIO与/LIO。对应于各存储阵列设置的列选择栅CSG0～CSGn，分别设置于数据线对LIOP与位线对BLP0～BLPn之间。因此，数据读出时，对应选择列的互补的位线BL与/BL，分别跟数据线LIO与/LIO电气连接。也就是，有折返型位线结构的存储阵列的场合，数据线LIO与/LIO跟选择存储单元与伪单元之间的连接关系并不固定，数据线LIO、/LIO跟伪单元DMC与选择存储单元之间的连接对应关系，根据奇数行与偶数行中的哪一个被选择而转换。具体而言，奇数行被选择时，数据线LIO与/LIO经由位线BL与/BL分别跟选择存储单元与伪单元电气连接。相反地，偶数行被选择时，数据线LIO与/LIO经由位线BL与/BL分别跟伪单元与选择存储单元电气连接。
与此对应，连接切换电路70根据选择结果即偶数行与奇数行中哪个被选择，对差动放大器60与数据线LIO、/LIO之间的连接对应关系进行切换。连接切换电路70设置在供给数据读出电流Idat的节点Nd(晶体管61的源侧)与供给基准电流Iref的节点Nr(晶体管62的源侧)跟数据线LIO与/LIO之间。
图5是说明连接切换电路70之结构的电路图。
参照图5，连接切换电路70中有：电气连接于节点Nd与数据线LIO之间的N型MOS晶体管71，电气连接于节点Nd与数据线/LIO之间的N型MOS晶体管72，电气连接于节点Nr与数据线/LIO之间的N型MOS晶体管73，以及电气连接于节点Nr与数据线LIO之间的N型MOS晶体管74。晶体管71与73的栅极被输入地址信号RA0，该信号在选择奇数行时设定于H电平(“1”)，选择偶数行时设定于L电平(“0”)；晶体管72与晶体管74的各栅极被输入相反的信号，即地址信号/RA0。
通过这样的结构，不论奇数行与偶数行中哪一个被选择，各自供给数据读出电流Idat与基准电流Iref的节点Nd与Nr，可分别跟选择存储单元与伪单元电气连接。
以下用图6说明依据实施例1之变形例1的数据读出电路系统的数据读出动作。
参照图6，在奇数行被选择的时刻t1至t2期间的数据读出动作中，地址信号RA0与/RA0被分别设定于H电平与L电平，进而，选择行的读字线RWLo与伪读字线DRWLo和对应于选择列的列选择线CSL0被激活至H电平。
电压发生电路55、56和差动放大器60具有跟实施例1相同的设计，以在数据读出电流Idat与基准电流Iref之间形成所要的偏置。
结果，奇数行被选择时，数据读出电流Idat通过跟选择存储单元连接的数据线LIO，基准电流Tref通过跟伪单元DMC连接的数据线/LIO。因此，跟依据实施例1的数据读出动作相同，由差动放大器60放大数据读出电流Idat与基准电流Iref之差，并转换成读出节点Ns与/Ns之间的电压差，从而可从读出节点Ns与/Ns的电压检测出选择存储单元的存储数据。
另一方面，在偶数行被选择的时刻t3至t4期间的数据读出动作中，地址信号RA0与/RA0被分别设定于L电平与H电平，进而，选择行的读字线RWLe与伪读字线DRWLe和对应于选择列的列选择线CSL0被激活至H电平。
结果，偶数行被选择时，数据读出电流Idat通过跟选择存储单元连接的数据线(/LIO)，基准电流Iref通过跟伪单元DMC连接的数据线(LIO)。
因此，不论选择奇数行与偶数行中的哪一个，跟依据实施例1的数据读出动作相同，由差动放大器60放大数据读出电流Idat与基准电流Iref之差ΔI/2，并转换成读出节点Ns与/Ns之间的电压差ΔV/2，从而可从读出节点Ns与/Ns的电压检测出选择存储单元的存储数据。
换言之，依据实施例1之变形例1的结构，即使对于折返位线结构的存储阵列，也可以获得跟实施例1相同的效果，在该结构中按照地址选择结果转换互补的数据线跟选择存储单元与伪单元之间的连接对应关系。在如此由折返位线构成的存储阵列中，通过基于邻接位线与数据线之间的比较动作进行数据读出动作，可以实现更抗噪声的正确的数据读出。
实施例1之变形例2
在实施例1之变形例2中，说明差动放大器的结构，该结构适用于实施例1之变形例1中所述的、按照地址选择结果转换数据线LIO、/LIO跟选择存储单元与伪单元之间的连接对应关系的结构。
参照图7，依据实施例1之变形例2的差动放大器60#和图2所示的差动放大器60的不同之处在于，用晶体管61A、61B、62A、62B取代了晶体管61与62。晶体管61A与61B并联连接于读出节点Ns与数据线LIO之间。同样，晶体管62A与62B并联连接于读出节点/Ns与数据线/LIO之间。
另外，取代构成偏置调整电路的电压发生电路55与56，分别设置了电压发生电路55’与56’。向晶体管61A与62B的各栅极输入来自电压发生电路55的偏置控制电压Vof1，并向晶体管61B与62A的各栅极输入来自电压发生电路56的偏置控制电压Vof2。电压发生电路55’对应地址信号RA0动作，该信号在奇数行选择时设定于H电平；电压发生电路56’对应地址信号/RA0动作，该信号在偶数行选择时设定于H电平。
按照地址选择结果，具体说按照选择奇数行还是偶数行，设定偏置控制电压Vof1与Vof2中的任一个，以使晶体管组61A、62B与晶体管组61B、62A中的一组截止，对此后文有详细说明。另外，晶体管61A与62A各自的电流驱动能力(晶体管尺寸)，晶体管61B与62B各自的电流驱动能力(晶体管尺寸)，设定于不同的电平。再有，差动放大器60#的其他部分的结构跟图2所示的差动放大器60相同，因此不再详细说明。
图8是说明差动放大器60#的动作波形图。
参照图8，在奇数行被选择的时刻t1至t2期间的数据读出动作中，地址信号RA0与/RA0分别设于H电平与L电平；进而，选择行的读字线RWLo与对应的伪读字线DRWLo，以及对应选择列的列选择线CSL0被激活至H电平。
来自电压发生电路55’的偏置电压Vof1设定于可使晶体管61A与62B导通的电平Vof，来自电压发生电路56’的偏置电压Vof2为使晶体管61B与62A截止而设于例如接地电压电平上。
与此形成对比，偶数行被选择的时刻t3至t4期间的数据读出动作中，地址信号RA0与/RA0分别设于L电平与H电平；进而，选择行的读字线RWLe与对应的伪读字线DRWLe，以及对应选择列的列选择线CSL0被激活至H电平。
来自电压发生电路55’的偏置电压Vof1设定于可使晶体管61A与62B截止的电平(例如接地电压)，来自电压发生电路56’的偏置电压Vof2设定于可使晶体管61B与62A导通的电平Vof。
因此，无论选择奇数行还是偶数行，晶体管61A或62A串联连接于数据线LIO与/LIO中跟选择存储单元电气连接的一方，晶体管61B或62B串联连接于数据线LIO与/LIO中跟伪单元电气连接的另一方。
各晶体管61A、62A和各晶体管61B、62B之间在导通时的电流驱动能力的大小关系，如图2说明的用以给予偏置的晶体管63与64的电流驱动能力(晶体管尺寸)的大小关系同样地进行设定，以在数据读出电流Idat与基准电流Iref之间提供跟实施例1相同的偏置。
具体而言，在预先设定伪单元的电阻于Rmin时，将晶体管61B、62B的电流驱动能力(晶体管尺寸)设计得小于晶体管61A、62A的电流驱动能力(晶体管尺寸)，以使基准电流Iref减小ΔI/2。相反地，在预先设定伪单元的电阻Rmax时，将晶体管61B、62B的电流驱动能力(晶体管尺寸)设计得大于晶体管61A、62A的电流驱动能力(晶体管尺寸)，以使数据线LIOr的通过电流(基准电流Iref)增大ΔI/2。
结果，无论选择奇数行还是偶数行，在流过跟选择存储单元连接的数据线数据读出电流Idat和流过跟伪单元DMC连接的数据线基准电流Iref之间，与上述式(1)相同的关系均成立。
因此，无论选择奇数行还是偶数行，跟依据实施例1的数据读出动作相同，差动放大器60将数据读出电流Idat与基准电流Iref之差放大并转换成读出节点Ns与/Ns之间的电压差，从而可以从读出节点Ns与/Ns的电压检测出选择存储单元的存储数据。
综上所述，依据实施例1之变形例2的结构，采用在图2所示的差动放大器60上增加两个晶体管构成的差动放大器60#，从而可省略图4与图5所示的连接切换电路70而实现于实施例1之变形例1相同的数据读出。因此，在取得实施例1之变形例1的结构所具有的效果以外，还可进一步减小电路面积。
实施例2
以下说明，在实施例2中设置两级差动放大器的场合，用以提供与实施例1相同的偏置的结构。
参照图9，在依据实施例2的结构中，在差动放大器60的后级再设置全局差动放大器80。全局差动放大器80，将读出节点Ns与/Ns之间的电压差变换成互补的全局数据线GIO与/GIO之间的通过电流差，将该电流差放大而产生全局读出节点Ngs与/Ngs之间的电压差。
差动放大器60为具有图2所示的结构的存储阵列10而设。因此，数据读出时，跟读出节点Ns电气连接的数据线LIO被串联连接于选择存储单元，跟读出节点/Ns电气连接的数据线LIOr被串联连接于伪单元DMC(未作图示)。
全局差动放大器80包含：其栅极连接读出节点Ns的N型MOS晶体管81，其栅极连接读出节点/Ns的N型MOS晶体管82，其栅极被输入来自电压发生电路90的偏置电压Vofd的N型MOS晶体管83，以及其栅极被输入来自电压发生电路91的偏置电压Vofr的N型MOS晶体管84。晶体管81将全局数据线GIO和预定电压Vss电气连接，晶体管82将全局数据线/GIO和预定电压Vss电气连接。晶体管83跟全局数据线GIO串联连接，晶体管84跟全局数据线/GIO串联连接。
全局差动放大器80还包含：电气连接于电源电压Vcc和节点Nspg之间的P型MOS晶体管85，以及分别电气连接于节点Nspg和全局读出节点Ngs与/Ngs之间的P型MOS晶体管86与87。与全局差动放大器80的使能信号相当的控制信号/ASE由行解码器20输入晶体管85的栅极。晶体管85，响应控制信号/ASE的激活(L电平)而提供工作电流，使全局差动放大器80工作。晶体管86与87各自的栅极跟全局读出节点Ngs与/Ngs中预定的一个相连接，例如跟全局读出节点/Ngs连接。
由电压发生电路90与91分别产生的偏置控制电压Vofd与Vofr，如后文详细说明的那样，分别被设于不同的电平，以在互补的全局数据线GIO与/GIO的通过电流之间提供所要的偏置。如此，全局差动放大器80，除了具有由晶体管81、82、86与87构成的、将读出节点Ns与/Ns的电压差放大的差动放大器的结构以外，还具有可通过分别输入晶体管83与84栅极的偏置控制电压Vofd与Vofr，在全局数据线GIO与/GIO的通过电流间提供所要偏置的结构。
另一方面，共用的偏置控制电压Vof被输入差动放大器60内的晶体管61与62的各栅极。也就是，在前级差动放大器60中，不提供数据线LIO与LIOr的通过电流之间所要的偏置。因此，数据线LIO与LIOr的通过电流取决于选择存储单元与伪单元的电阻。
接着，借助图10说明依据实施例2的数据读出动作。图10代表性地说明了在伪单元的电阻被预先设于Rmin的场合，第i行、第j列的标准存储单元被选伪数据读出对象时的动作。
数据读出动作在时刻t1开始时，首先数据线均衡信号LIOEQ被去激活至L电平，使数据线LIO、LIOr脱离预定电压Vss。由此，完成开始数据读出的准备。
进而，在时刻t2，读出使能信号/SE与控制信号/ASE被激活至L电平，使差动放大器60与全局差动放大器80开始工作。由此，向各数据线LIO、LIOr与全局数据线GIO、/GIO提供电流。并且，以相同的定时，各选择行的读字线RWLi与选择列的列选择线CSLj被激活至H电平。
响应选择行的字线Wli与选择列的列选择线CSLj的激活，数据线LIO与LIOr分别跟选择存储单元与伪单元电气连接。由此，在时刻t3电流开始流向数据线LIO与LIOr。并且，对应于分别由数据线LIO与LIOr的通过电流确定的读出节点Ns与/Ns的电压，在时刻t4电流开始流向全局数据线GIO与/GIO。
与选择存储单元电气连接的数据线LIO的通过电流Ild，根据存储数据取Idat(Rmax)与Idat(Rmin)中的任一个。Idat(Rmin)与Idat(Rmax)之差用ΔI’表示。
另一方面，由于预先将伪单元的电阻设于Rmin，数据线LIOr的通过电流Ilr跟Idat(Rmin)同一电平。因此，选择存储单元的存储数据跟电阻Rmin相当的场合，读出节点Ns与/Ns之间不产生电压差。结果，分别向晶体管83与84的栅极输入偏置控制电压Vofd与Vofr为同一电平时，全局数据线GIO与/GIO的通过电流Igd与Igr之间也无偏置产生。
对此，由于选择存储单元的存储数据跟电阻Rmax相当时，数据线LIO的通过电流Idat(Rmax)小于数据线LIOr的通过电流Ilr，读出节点Ns的电压比读出节点/Ns的电压高ΔV’。因此，由于晶体管81的栅电压高于晶体管82的栅电压，所以即使当偏置控制电压Vofd与Vofr为同一电平时，全局数据线/GIO的数据通过电流Igr也高于全局数据线/GIO的数据通过电流Igr。
如此，如伪单元DMC的电阻具有相当于Rmin的电阻，对应于选择存储单元的全局数据线GIO的通过电流Igd，或者跟对应于伪单元的全局数据线/GIO的通过电流Igr相等，或者大于该值。
因此，全局差动放大器80必须提供满足下面的式(2)的偏置，全局数据线/GIO的通过电流Igr，以形成对应全局数据线GIO的选择存储单元的存储数据的两种通过电流Igd(Rmin)与Igd(Rmax)之间的中间电平。
Igd(Rmax)+ΔIof＝Igr＝Igd(Rmin)-ΔIof    …(2)
换言之，伪单元的电阻被预先设于Rmin时，偏置控制电压被设为Vofr＝Vofd-Vα，以使全局数据线GIOr的通过电流即基准电流Igr减少ΔIpf。偏置控制电压Vofr与Vofd之差Vα对应上述的ΔIof进行调整。
或者，也可将偏置控制电压Vofr与Vofd设于共用电平上，而将连接于全局数据线GIOr的晶体管87的电流驱动能力(晶体管尺寸)设计得小于跟全局数据线GIO连接的晶体管86的电流驱动能力(晶体管尺寸)，以提供使数据线LIOr的通过电流(基准电流kef)减少ΔIof的偏置。
并且，伪单元DMC被设于电阻Rmax时，偏置控制电压被设为Vofr＝Vofd+Vα，以提供使全局数据线GIOr的通过电流即基准电流Igr增加ΔIof的偏置。
或者，也可将偏置控制电压Vofr与Vofd设于共用电平上，而将连接于全局数据线GIO的晶体管87的电流驱动能力(晶体管尺寸)设计得大于跟全局数据线GIO连接的晶体管86的电流驱动能力(晶体管尺寸)，以提供使数据线LIOr的通过电流(基准电流Iref)增加ΔIof的偏置。
在时刻t4至t5期间，通过如上提供的偏置，基于选择存储单元与伪单元的电阻产生的全局数据线GIO与/GIO之间的通过电流差ΔIof，通过全局差动放大器80转换成全局读出节点Ngs与/Ngs之间的电压差ΔVof。由于该电压差ΔVof具有对应于选择存储单元的存储数据的极性，可以从全局读出节点Ngs与/Ngs的电压读出选择存储单元的存储数据。
在时刻t5以后数据读出结束时的动作，跟图3所示的时刻t4以后的动作相同，不再作详细说明。
在依据实施例2的结构中，在将差动放大器2设置为两级的场合也可实现跟实施例1相同的数据读出动作。通过两级的差动放大器动作进行数据读出，不用设置大型的MOS晶体管就可获得足够的放大率进行数据读出，从而可以减小数据读出电路系统的电路面积。实施例2之变形例1
以下的说明涉及依据实施例2之变形例1的结构，在图4所示的数据线LIO、/LIO和选择存储单元与伪单元之间的连接对应关系按照地址选择结果转换的结构，特别涉及用以实现两级差动放大器的结构。
参照图11，在依据实施例2之变形例1的结构的不同点在于，除了图9所示的依据实施例2的结构之外，还在差动放大器60和数据线LIO与/LIO之间设有连接切换电路70。差动放大器60为具有图4所示结构的存储阵列10而设置。因此，数据读出时，分别跟读出节点Ns与/Ns电气连接的数据线LIO与/LIO，按照地址选择结果分别跟选择存储单元与伪单元DMC中的一方与另一方串联连接(未作图示)。
连接切换电路70的结构跟图5所示的相同，按照地址选择结果，将数据线LIO与/LIO中连接于选择存储单元的一方固定连接于节点Nd(晶体管61侧)，连接于伪单元的另一方固定连接于节点Nr(晶体管62侧)。
因此，使差动放大器60、全局差动放大器80与电压发生电路90、91按实施例2所说明的那样动作，即使对于具有折返位线结构的存储阵列也能获得跟实施例2相同的效果，在该结构中按照地址选择结果转换互补的数据线和选择存储单元与伪单元之间的连接对应关系。另外，通过在存储阵列中采用折返型位线结构，可以实现抗噪声性能更佳的正确数据读出。实施例2之变形例2
参照图12，在依据实施例2之变形例2的结构中，连接切换电路70对应地设置在全局差动放大器80的内部。也就是，将全局数据线GIO与/GIO分开而设置连接切换电路70，按照地址选择结果控制晶体管81与82和晶体管83与84之间的连接对应关系。
换言之，如果选择奇数行且地址信号RA0被设于H电平，连接切换电路70将晶体管81跟其栅极输入偏置控制电压Vofd的晶体管83串联连接，晶体管81的通过电流被按照经由数据线LIO跟选择存储单元电气连接的读出节点Ns的电压所控制；并将晶体管82跟其栅极输入偏置控制电压Vofr的晶体管84串联连接，晶体管82的通过电流被按照经由数据线/LIO跟伪单元电气连接的读出节点/Ns的电压所控制。
相反地，如选择偶数行且地址信号/RAO被设于H电平，其通过电流被按照经由数据线LIO跟伪单元电气连接的读出节点Ns的电压所控制的晶体管81跟其栅极输入偏置控制电压Vofr的晶体管84串联连接；其通过电流被按照经由数据线/LIO跟选择存储单元电气连接的读出节点/Ns的电压所控制的晶体管82跟其栅极输入偏置控制电压Vofd的晶体管83串联连接。
如此，连接切换电路70设在差动放大器60的后级，也就是对应于全局差动放大器80的位置；使差动放大器60、全局差动放大器80与电压发生电路90、91按实施例2中所说明的那样动作，即使对于具有折返位线结构的存储阵列也能获得跟实施例2相同的效果，在该结构中按照地址选择结果转换互补的数据线和选择存储单元与伪单元之间的连接对应关系。另外，通过在存储阵列中采用折返型位线结构，可以实现抗噪声性能更佳的正确数据读出。
在依据这种结构，例如在分割为多个存储块的存储阵列结构中，在每个存储块处设置相当于差动放大器60的初级放大电路，并设置为这些存储块共用的全局差动放大器80的场合，可以减少连接切换电路70的设置数，从而缩小电路面积。
再有，在实施例1与2所示的差动放大器60、60#与全局差动放大器80中，用N型MOS晶体管构成晶体管61、61A、61B、62、62A、62B、81～84，用P型MOS晶体管构成晶体管63～65、85～87；但是，如果考虑各差动放大器的工作电压或者各晶体管的栅极电压(例如偏置控制电压的设定)的极性，可适当改变这些晶体管的极性(N型/P型)。实施例3
在实施例3中，就另一结构例进行说明，在该例中采用跟标准存储单元相同结构的伪单元进行数据读出。
图13是依据实施例3的数据读出电路系统之结构的电路图。
参照图13可知，存储阵列10具有跟图4所示相同的结构，因此不再对它作详细说明。图13中，代表性地表示了对应一个偶数行上开头的存储单元列的读字线RWLe，数位驱动线Dle、位线BL0、/BL0，标准存储单元及对应的伪单元DMC，以及伪读字线DRWLe及伪数位驱动线DDLe。
因伪数据线LIO与/LIO构成的数据线对LIOP和存储阵列10之间的连接关系跟图4所示的相同，不再重复详细说明。并且，跟图4所示的结构相比，本例中省略了连接切换电路70，并用数据读出电路160取代了差动放大器60。数据读出电路160，不具备差动放大器60那样在数据线LIO与/LIO的通过电流之间提供偏置的功能，它将直接反映选择存储单元与伪单元之间的通过电流差的数据线LIO与/LIO之间的通过电流差，转换成读出节点Ns与/Ns之间的电压差，然后从选择存储单元进行数据读出。
例如，在差动放大器60中，使电流驱动能力(晶体管尺寸)分别在晶体管61与62之间和晶体管63与64之间均衡，进而，通过在晶体管61与62的栅极处提供共同的控制电压Vref，就可以实现这样的数据读出电路160。
在依据实施例3的结构中的标准存储单元MC中，存取晶体管ATR的源电压，经未作图示的源电压线SL设于预定电压Vss；伪单元DMC中，伪存取晶体管ATRd的源电压，设于经伪源电压线DSL供给的源电压Vs1(Vs1≠Vss)。
数据读出时，数据线LIO与/LIO各自被设于对应于控制电压Vref的共用电压。由此，在其存取晶体管ATR导通的存储单元两端所加电压和其伪存取晶体管ATRd导通的伪单元两端所加电压之间存在电压差。结果，选择存储单元中的隧道磁电阻元件TMR两端所加电压和对应的伪单元中的伪磁电阻元件TMRd两端所加电压，各不相同。
例如，伪单元DMC被预先设于电阻Rmin时，源电压Vs1设定得高于预定电压Vss(Vs1＞Vss)，如果伪磁电阻元件TMRd两端所加电压小于隧道磁电阻元件TMR两端所加电压，则可将通过伪单元的基准电流Iref设于通过选择存储单元的两种数据读出电流Idat之间的中间电平上。再有，通过抑制加于伪磁电阻元件TMRd两端的电压，可以使存取频度高于标准存储单元的伪单元DMC的动作可靠性得到提高。
相反地，伪单元DMC的电阻预先设于Rmax时，通过将源电压Vs1设定得低于预定电压Vss(Vs1＜Vss)，并使伪磁电阻元件TMRd两端所加电压大于隧道磁电阻元件TMR两端所加电压，则可将基准电流Iref设于选择存储单元的两种通过电流的中间电平上。
如此，依据实施例3的结构，不用设置在差动放大器60侧即数据线LIO与/LIO的通过电流之间提供偏置的特殊结构，而可通过调整供给伪单元DMC的源电压，也就是采用更简单的数据读出电路系统，用其结构跟标准存储单元相同的伪单元DMC实现数据读出。实施例3之变形例1
参照图14，跟图13所示的依据实施例3的结构相比，依据实施例3之变形例的结构的不同点在于：数据读出时，在位线BL或/BL和伪源电压线DSL之间并联连接多个伪单元DMC。
也就是，跟依据实施例3的结构不同，在存储阵列10内设置N倍(N：不小于2的整数)个数的伪单元行。图14中给出了N＝2时的例子，即数据读出时位线BL或/BL和伪源电压线DSL之间并联连接两个伪单元DMC的结构。图14代表性地示出了，分别跟对应于偶数行设置的两个伪单元行相对应的伪读字线DRWLe0与DRWLe1，以及与之对应的存储单元列上开头的两个伪单元。
伪读字线DRWLe0与DRWLe1被共同激活和去激活。因此，选择偶数行进行数据读出时，在各位线BL与伪源电压线DSL之间并联地连接两个伪单元DMC。对应奇数行的伪单元也同样跨接在两行之间，但图中未示出。
通过采用这样的结构，由于用多个伪磁电阻元件的通过电流来产生基准电流Iref，所以每个伪单元的通过电流可得到抑制。例如，如各伪单元DMC的电阻被设于Rmin，即使因由伪源电压线DSL供给的源电压Vs1被升至高于图13所示的结构中的程度，而使加于各伪单元磁电阻元件TMRd两端的电压减少，也可以产生所要的基准电流Iref。
由此，可以确保存取频度高于标准存储单元的伪单元DMC的动作可靠性，实现跟实施例3相同的数据读出。实施例3之变形例2
图15是表示依据实施例3之变形例2的读出电路系统之结构的电路图。
参照图15，跟图13所示的依据实施例3的结构相比，依据实施例3之变形例2的结构的不同点在于：设有用以控制伪源电压线DSL的电压的电流传递电路100。
电流传递电路100包含：电气连接于供给预定电压Vss的节点103和伪源电压线DSL之间的晶体管101，将伪源电压线DSL的电压和相当于其基准值的源电压Vs1之间的电压差放大后在晶体管101的栅极处输出的读出放大器102。由此，晶体管101的通过电流受到控制，以将伪源电压线DSL维持在源电压Vs1上。
采用这样的结构，由于可在依据实施例3的结构中，将伪源电压线DSL稳定地设定于源电压Vs1上，可以实现稳定的数据读出。实施例3之变形例3
参照图16，跟图15所示的实施例3之变形例2的结构相比，依据实施例3之变形例3的结构的不同点在于：为用以向标准存储单元供给预定电压Vss的源电压线SL，另外设置了电流传递电路105。
电流传递电路105包含：电气连接于源电压线SL与接地节点104之间的晶体管106，将源电压线SL的电压和相当于其基准值的预定电压Vss之间的电压差放大后在晶体管106的栅极处输出的读出放大器107。由此，晶体管106的通过电流受到控制，以将源电压线SL维持在预定电压Vss上。另外，在电流传递电路100中，晶体管101设在伪源电压线与接地节点104之间。
这样，在依据实施例3之变形例3的结构中，作为标准存储单元的存取晶体管ATR的源电压提供的预定电压Vss，被设为不同于接地电压GND的电压。
如图17所示，采用同一分压路径，使伪单元用的源电压Vs1与标准存储单元用的源电压(Vss)中的一个基于另一个产生。一般说来，很难将作为基准电压产生的这些源电压Vs1与Vss严格维持在各自的绝对电平上，但是，通过上述的结构，可稳定地维持源电压Vs1与Vss之间的相对电平差。
在依据实施例3的数据读出动作中，由于可通过使得选择存储单元的两端所加电压和伪单元两端所加电压之间产生所要的电压差来产生基准电流Iref，依据实施例3之变形例3，可以抑制基准电流Iref的变动，更准确地进行设定基准电流Iref。实施例4
在实施例4中，将讨论在MTJ存储单元被划分给多个存储块的结构中，让数据读出电路系统为多个存储块之间所共有的结构。
图18是表示依据实施例4的数据读出电路系统之结构的电路图。
参照图18，多个MTJ存储单元被有选择地划分给选作数据读出对象的存储块MBa与MBa。
存储单元列在存储块MBa与MBa之间共用。因此，分别对应于存储单元列而设置的列选择线CSL0～CSLn，在存储块MBa于MBa之间共用。列解码器25根据列地址CA有选择地激活列选择线CSL0～CSLn。
另一方面，每个存储块独立设置分别对应于存储单元行的读字线RWL。另外，按照在存储块MBa与MBa中分别形成伪单元行110a与110b的要求，进行伪单元DMC的设置。例如，在存储块MBa中，对应(m+1)个(m：自然数)标准存储单元行分别布置读字线RWL0a～RWLma。同样地，在存储块MBa中，对应(m+1)个标准存储单元行分别布置读字线RWL0b～RWLmb。
对应存储块MBa与MBa，分别设置行解码器20a与20b。行解码器20a与20b，接收分别表示存储块MBa与MBa的选择结果的块选择信号BSa与BSb，根据行地址RA执行行选择。
具体而言，在存储块MBa被选作数据读出对象而将块选择信号BSa激活(H电平)时，行解码器20a根据行地址RA有选择地激活读字线RWL0a～RWLma中的一个。另一方面，行解码器20b为选择伪单元行110b而将伪读字线DRWLb激活。
相反地，在存储块MBa被选作读出对象而将块选择信号BSb激活(H电平)时，行解码器20b根据行地址RA有选择地激活读字线RWL0b～RWLmb中的一个。另一方面，行解码器20a为选择伪单元行110a而将伪读字线DRWLa激活。
分别对应(n+1)个(n：自然数)的存储单元列，在存储块MBa与MBa中各自独立地设置位线BL0a～BLna与BL0b～BLnb。互补的数据线LIO与/LIO沿读字线RWL方向布置，为存储块MBa与MBa之间所共用。另外，分别对应存储单元列设置列选择栅CSG0～CSGn。各列选择栅CSG0～CSGn对列选择线CSL0～CSLn中与之对应的一条的激活(H电平)作出响应，将位线BL0a～BLna中对应的一条跟数据线LIO连接，将位线BL0b～BLnb中对应的一条跟数据线/LIO连接。
在数据读出电路161具有跟图7所示的差动放大器60#相同的结构与功能。数据读出电路161，不按照图7中的地址信号RAO、/RAO而按照块选择信号BSa、BSb进行动作。逻辑门69将块选择信号BSa与BSb之间的“或非”逻辑运算结果作为读出使能信号/SE输入数据读出电路161。这样产生的读出使能信号/SE被输入图2所示的晶体管65的栅极，因此，当存储块MBa与MBa中的一个被选伪数据读出对象，块选择信号BSa与BSb中的任一个被激活至H电平时，开始供给用于在数据读出电路161中进行差动放大的工作电流。
如果存储块MBa被选作数据读出对象，存储块MBa中的选择存储单元被连接至数据线LIO，存储块MBa中的伪单元被连接至数据线/LIO。相反地，如果存储块MBa被选作数据读出对象，则存储块MBa中的选择存储单元被连接至数据线/LIO，存储块MBa中的伪单元被连接至数据线LIO。
如此，根据分别跟选择存储单元与伪单元中的一个连接的数据线LIO与/LIO之间的通过电流差，进行依据实施例1之变形例2的数据读出，可以将选择存储单元中的存储数据读出。
依据这种结构，可以在两个存储块之间共用互补的数据线LIO、/LIO和跟差动放大器相当的数据读出电路，因此，可以减小数据读出电路的电路规模。实施例4之变形例
参照图19，跟图18所示的结构相比，依据实施例4之变形例的结构的不同点在于：按照分别在存储块MBa与MBa中形成伪单元列115a与115b的要求进行伪单元的设置。
因此，分别设于存储块MBa与MBa的各读字线RWL0a～RWLma、RWL0b～RWLmb，为标准存储单元MC与伪单元DMC所共有。另一方面，位线BL0a～BLna，在存储块MBa中分别对应标准存储单元列布置；位线BL0b～BLnb，在存储块MBa中分别对应标准存储单元列布置。另外，在存储块MBa与MBa中，分别对应伪单元列115a与115b布置伪位线BLda与BLdb。
列选择栅CSG0～CSGn分别对应(n+1)个标准存储列设置，伪列选择栅CSGd对应伪单元列115a与115b设置。各列选择栅CSG0～CSGn，响应列选择线CSL0～CSLn中与之对应的一条的激活(H电平)，将位线BL0a～BLna中与之对应的一条跟数据线LIO连接，同时将位线BL0b～BLnd中与之对应的一条跟数据线/LIO连接。与此对应，伪列选择栅CSGd响应伪列选择线CSLd的激活，将伪位线BLda跟数据线/LIO连接，将位线BLdb跟数据线LIO连接。
列解码器25在数据读出时，按照列地址CA有选择地将列选择线CSL0～CSLn中的一条激活，与此同时，与地址选择结果无关地将伪列选择线CSLd激活至H电平。另一方面，行解码器20a，在存储块MBa包含选择存储单元时，按照行地址RA有选择地将读字线RWL0a～RWLma中的一条激活。行解码器20b，在存储块MBa包含选择存储单元时，按照行地址RA有选择地将读字线RWL0b～RWLmb中的一条激活。其他部分的结构与动作跟图18所示的实施例4的结构相同，因此不再作详细说明。
通过这种结构，如进行数据读出时存储块MBa包含选择存储单元，选择存储单元被连接于数据线LIO，同时存储块MBa中和选择存储单元同属一个存储单元行的伪单元被连接于数据线/LIO。另一方面，如进行数据读出时存储块MBb包含选择存储单元，选择存储单元被连接于数据线/LIO，同时存储块MBb中和选择存储单元同属一个存储行的伪单元被连接于数据线LIO。
因此，即使按在各存储块中构成伪单元的存储单元列的要求进行设置时，也可跟实施例4相同，在两个存储块之间共有数据线LIO、/LIO与数据读出电路161，实现电路规模缩小的数据读出结构。
再有，实施例4及其变形例中，也可如实施例1之变形例1那样，通过差动放大器60和连接切换电路70的组合，构成在两个存储块之间共有的数据读出电路161。在这种情况下，连接切换电路70必须按照块选择信号BSa、BSb，切换数据线LIO、/LIO和图2所示的晶体管61、62之间的连接对应关系。
或者，在存储块MBa与MBa中，如实施例3那样，使供给标准存储单元与伪单元的源电压相互独立。在这种情况下，取代数据读出电路161而设置图13所示的数据读出电路160。如此，即使采用将依据实施例3的结构和实施例4及其变形例相组合的结构，在两个存储块之间可以共有数据读出电路160、数据线LIO、/LIO及分别对应标准存储单元与伪单元的源电压线。实施例5
在实施例5中，就自身带中间电阻的、且能按标准存储单元的间距高效率设置的伪单元的结构进行说明。
参照图20，在依据实施例5的结构的存储阵列10中，标准存储单元MC与依据实施例5的伪单元200，如图4所示的结构那样，基于折返型位线结构在每一行交互设置。换言之，伪单元200如图4所示的伪单元DMC那样设置，以形成分别对应标准存储单元的奇数行与偶数行的两个伪单元行。也就是，伪读字线DRWLo和伪数位驱动线DDLo跟对应于奇数行的伪单元行相对应地设置；伪读字线DRWLe和伪数位驱动线DDLe跟对应于偶数行的伪单元行相对应地设置。
图20中，代表性地表示了第一个存储单元行、第二个存储单元行和对应于第j个存储单元列的读字线RWL0、RWL1，数位驱动线DL0、DL1，位线对BLP对应的标准存储单元，以及与这些标准存储单元对应的伪单元。位线对BLPj由互补的位线BLj和/BLj构成。
各存储单元列中，互补的位线BL与/BL，经由与之对应的列选择栅CSG，分别跟构成数据总线对DBP的数据总线DB与/DB连接。例如，对应于第j个存储单元列的位线BLj与/BLj，响应与之对应的列选择线CSLj的激活，分别跟数据总线DB与/DB连接。
数据读出电路160，具有跟实施例3中所说明的相同的结构，它通过检测并放大数据总线DB与/DB之间的通过电流差(该通过电流差直接反映选择存储单元与伪单元之间的通过电流差)，进行从选择存储单元的数据读出。
伪单元200包含：串联连接于预定电压Vss和与之对应的位线BL或/BL之间的伪存取元件ATRd、伪磁电阻元件TMRd与伪电阻附加部分205。伪磁电阻元件TMRd被预先磁化，以使各伪单元DMC的电阻成为Rmin。伪存取元件ATRd的栅极在各自的伪单元行中跟伪读字线DRWLo与DRWLe之一连接。
伪电阻附加部分205的电阻Rd，必须至少设定得小于ΔR，最好设定于ΔR/2。这样，伪单元200的电阻成为Rmin+ΔR/2，即选择存储单元的两种电阻Rmax与Rmin之间的中间值。
伪电阻附加部分205，至少有一个并联连接的晶体管。图20给出了由两个场效应晶体管206与207构成伪电阻附加部分205的示例。构成伪电阻附加部分205的场效应晶体管206、207，跟标准存储单元MC中的存取晶体管ATR同样地制作与设计，并具有相同的尺寸。
因此，在半导体基片上制作伪单元200时，如采用将伪存取元件ATRd与场效应晶体管206与207并联的布局，其间距在行方向上可以和标准存储的设置间距(即位线间距)相一致，从而可以高效率地设置各伪单元200。
另外，场效应晶体管206与207的各栅极，在各自的伪单元行中，跟传送可调整控制电压Vrd的控制电压线DCLo与DCLe之一连接。由此，通过调整控制电压Vrd，可以调整伪电阻附加部分205的伪电阻Rd。也就是，调整控制电压Vrd，以获得理想的伪电阻值(ΔR/2)。
通过这样的结构，数据读出电路160中，不需要用以在数据总线DB与/DB的通过电流之间提供偏置的特殊结构，就可以形成可在与标准存储单元相同的间距内设置的、带中间电阻的伪单元。
再有，依据实施例5的伪单元200可以设置在存储阵列10内，从而如图21所示形成伪单元列。
参照图21，对应于按形成伪单元列的要求设置的伪单元200，设有位线BLd与控制电压线DCL。这些伪单元200的设置，满足和标准存储单元MC共有存储单元行的要求。也就是，如按照行选择结果选择行的读字线RWL被激活至H电平，与之对应的伪单元内的伪存取元件ATRd就被导通。
对应于伪单元列设置伪列选择栅CSGd，以响应伪列选择线CSLd的激活对数据总线/DB和位线BLd之间的连接进行控制。数据读出时，伪列选择线CSLd与地址选择结果无关地被激活至H电平，使数据总线/DB跟与伪单元连接的位线BLd相连接。同时，对应于选择存储单元的位线(例如位线BLj)跟数据总线DB连接。于是，数据读出时，按照列选择结果，对应标准存储单元的多条位线BL中对应于选择列的一条跟数据总线DB相连接。
因此，数据读出电路160检测并放大分别串联连接于选择存储单元与伪单元的数据总线DB和/DB之间的通过电流差，这样就可从选择存储单元读出数据。
再有，依据图21所示的结构，通过在行方向连续设置各具相同尺寸的伪存取晶体管ATRd、场效应晶体管206与207，使伪单元200可按照列方向上的标准存储单元的设置间距(即读字线间距)进行设置。由此，可以防止存储阵列10的面积增大，高效率地进行伪单元200的设置。实施例6
在实施例6中，就采用具有跟标准存储单元相同结构与形状的伪单元进行数据读出的又一结构例进行说明。
参照图22，在依据实施例6的结构的存储阵列10中，标准存储单元MC与伪单元DMC，如图4所示的结构那样，基于折返型位线结构在每一行交互设置。如已说明的那样，伪单元DMC具有跟标准存储单元MC相同的结构与形状，因此，可以在存储阵列10内和标准存储单元MC一起连续地行列布置。各伪单元DMC中的伪磁电阻元件TMRd在形成电阻Rmin的方向被预先磁化。
对应标准存储单元行而设的读字线RWL、数位驱动线DL，对应伪单元行而设的伪读字线DRWLe、DRWLo与伪数位驱动线DDLe、DDLo，以及为标准存储单元与伪单元共有的、对应存储单元列而设的互补位线BL、/BL，均如图4所示进行设置，因此不再对它们作详细说明。
另外，分别对应标准存储单元行设置用以将存取晶体管ATR的源极设定于预定电压Vss的源电压线SL0、SL1、…。与此对应，在伪单元DMC中，经由分别对应两个伪单元设置的伪源电压线DSLe、DSLo，向伪存取晶体管ATRd的源极供给预定电压Vss。
在存储阵列10的外部，伪电阻附加部分205连接于各伪源电压线DSLe、DSLo和预定电压Vss之间。通过这种结构，可将伪电阻附加部分205的电阻Rd串联地加到属于其对应的伪读字线DRWLe、DRWLo被激活的伪单元行的各伪单元DMC上。于是，可以在属于同一伪单元行的伪单元DMC之间共有伪电阻附加部分205。
通过这样的结构，如实施例1那样地，用在同一存储阵列内连续制作的MTJ存储单元一部分来构成伪单元。这样，由于不需要专用于伪单元的特殊设计与制作工艺，不会导致结构复杂化引起的芯片面积增大与存储阵列的加工容限下降等问题；并可将标准存储单元与伪单元设置在同一存储阵列内，从而能确保数据读出容限。
另外，跟实施例3相同，在数据读出电路160中不用设置用以在数据总线DB与/DB的通过电流之间提供偏差的特殊结构，于是，可以通过简单的数据读出电路系统进行数据读出。实施例6之变形例1
参照图23，跟图22所示的依据实施例6的结构相比，依据实施例6之变形例1的结构的不同点在于：除了伪电阻附加部分205之外，还设有伪电阻附加部分208。伪电阻附加部分205与208，设置在存储阵列10的外部的数据总线DB、/DB和数据读出电路160之间。伪电阻附加部分205跟一个读出输入节点Nsi串联连接，伪电阻附加部分208跟另一个读出输入节点/Nsi串联连接。
由于存储阵列10的结构和图22所示的相同，不再重复详细说明。由于在存储阵列10中基于折返型位线结构设置标准存储单元与伪单元DMC，因此，数据总线DB与/DB和选择存储单元与伪单元之间的连接对应关系，按照地址选择结果即选择奇数行和偶数行中的被选择行来进行转换。
与此对应，在依据实施例6之变形例1的结构中，另外设置用以按照地址选择结果切换数据总线DB、/DB和伪电阻附加部分205、208之间的连接对应关系的连接切换电路210。
连接切换电路210中有：分别电气连接于数据总线/DB和伪电阻附加部分205与208之间的晶体管开关211于212，以及分别电气连接于数据总线DB和伪电阻附加部分205与208之间的晶体管开关213与214。在晶体管开关212与213的各栅极处，输入奇数行选择时设于H电平的地址信号RA0；在晶体管开关211与214的各栅极处，输入偶数行选择时设于H电平的地址信号/RA0。
结果，选择奇数行时，跟选择存储单元电气连接的数据总线DB和伪电阻附加部分205串联连接，跟伪单元电气连接的数据总线/DB和伪电阻附加部分208串联连接。与此对应，选择偶数行时，跟伪单元电气连接的数据总线DB串联连接伪电阻附加部分208，跟选择存储单元电气连接的数据总线DB串联连接伪电阻附加部分205。
于是，通过连接切换电路210，跟地址选择结果无关地，伪电阻附加部分205串联连接于选择存储单元，伪电阻附加部分208串联连接于伪单元。
伪电阻附加部分205、208的电阻这样设定，就是使伪单元的电阻与伪电阻附加部分208之和表示的电阻成为用选择存储单元的两种电阻(Rmax、Rmin)与伪电阻附加部分205之和表示的两种电阻的中间电平。例如，伪单元的电阻设于Rmin时，如伪电阻附加部分205的电阻设为ΔR/2，伪电阻附加部分208的电阻设为ΔR，则满足如下式(3)给出的上述条件。
Rmin+ΔR/2＜Rmin+ΔR＜Rmax+ΔR/2    …(3)
图23中，示出了这样设计的伪电阻附加部分205与208的结构例。伪电阻附加部分205包含并联连接的场效应晶体管206、207，伪电阻附加部分208由伪电阻附加部分205的一半的个数即一个场效应晶体管构成。共用控制电压Vrd输入晶体管206～208的各栅极。由此，伪电阻附加部分205的电阻，被设于伪电阻附加部分205电阻的1/2。于是，如果调整控制电压Vrd使伪电阻附加部分208的电阻成为ΔR，则按此调整，就可将伪电阻附加部分205的电阻设定于ΔR/2。
通过这种结构，就可使数据读出电路160的读出输入节点Nsi与/Nsi之间，产生对应于选择存储单元的存储数据极性的通过电流差。因此，通过检测并放大该通过电流差，就可从选择存储单元读出数据。
如此，通过依据实施例6之变形例1的结构，由于可用同一存储阵列10内连续制作的MTJ存储单元的一部分构成伪单元，可以取得跟实施例6相同的效果。
并且，如图24所示，可以在存储阵列10内地设置伪单元DMC，作为对应伪位线BLd附加的伪单元列，这跟图21所示的相同。
这时，如图21中说明的那样，数据总线DB与/DB和选择存储单元与伪单元之间的连接对应关系被固定下来，跟地址选择结果无关。于是，不用设置在数据读出时用以将数据总线DB与/DB分别跟选择存储单元与伪单元DMC电气连接的、图23所示的连接切换电路210，就可以将伪电阻附加部分205与208分别设于数据总线DB与/DB和读出输入节点Nsi与/Nsi之间。实施例6之变形例2
在图24所示的结构中，数据总线DB与/DB的负载容量不平衡，实施例6之变形例2可以消除这种不平衡。
参照图25，跟图24所示的相比，依据实施例6之变形例2的结构的不同点在于：存储阵列10被分为两个区域10a与10b。例如，按照地址信号RAn进行区域10a与10b之间的选择。例如，地址信号RAn设于H电平时，选择存储单元包含在区域10a中；地址信号RAn设于L电平时，选择存储单元包含在区域10b中。
在区域10a中，各位线经由列选择栅连接于数据总线/DB。另一方面，在区域10b中，各位线经由列选择栅连接于数据总线DB。图25中，代表性地表示了分别在区域10a与10b中的、对应于第j个存储单元列的位线BLAj与BLBj。
由伪单元DMC形成的伪单元列，分别设置在区域10a与10b中。对应于区域10a内的伪单元列而设置的伪位线BLAd，经由伪列选择栅CSGAd连接数据总线DB，对应于区域10b内的伪单元列而设置的伪位线BLBdb，经由伪列选择栅CSGBd连接数据总线/DB。另外，数据总线DB与/DB的配置关系，在相当于区域10a与10b的中间点的区域220转换。通过这样的结构，可以使数据总线DB与/DB之间的负载容量得到平衡。
跟图23所示的相同，在数据总线DB与/DB跟数据读出电路160之间，设有连接切换电路210与伪电阻附加部分205、208。
连接切换电路210按照地址信号RAn与/RAn进行动作，数据总线DB与/DB中，与选择存储单元电气连接的一方跟伪电阻附加部分205连接，与伪单元电气连接的一方跟伪电阻附加部分208连接。
因此，在依据实施例6之变形例2的结构中，可以使数据总线DB与/DB的负载容量达到均衡，并能取得跟依据实施例6之变形例1的结构相同的效果。由此，可以实现高速的数据读出。实施例6之变形例3
参照图26，在依据实施例6之变形例3的结构中，跟实施例6之变形例1与2相同，伪电阻附加部分208(电阻ΔR)跟伪单元DMC串联连接，伪电阻附加部分205(电阻ΔR/2)跟选择存储单元串联连接；但是这两个伪电阻附加部分205与208不在数据读出电路160与数据总线DB、/DB之间，而是如图22所示的那样分别对应于源电压线SL0、SL1、…及伪源电压线DSLo、DSLe设置，这是它们之间的不同点。
具体而言，伪电阻附加部分205(电阻ΔR/2)设于在标准存储单元的各源电压线SL0、SL1、…和预定电压Vss之间，伪电阻附加部分208设于在伪源电压线DSLo、DSLe和预定电压Vss之间。
依据这样的结构，可以进行跟实施例6之变形例1与变形例2相同的数据读出。并且，通过这种结构，即使对于采用折返型位线结构的存储阵列10，也可以不设置图25等所示的连接切换电路210而进行数据读出。于是，可以简化数据读出系统的电路结构。实施例6之变形例4
参照图27，跟图23所示的结构相比，依据实施例6中变形例4的结构的不同点在于：只是伪电阻附加部分208并联连接于读出输入节点Nsi。如已说明，读出输入节点Nsi，通过连接切换电路210，与地址选择结果(奇数行/偶数行的选择)无关地跟选择存储单元(电阻Rmax或Rmin)电气连接。而读出输入节点/Nsi跟伪单元(电阻Rmin)串联连接。
因此，伪电阻附加部分208的电阻Rdd这样设定，使伪单元电阻取合成电阻(Rmin∥Rdd)与(Rmax∥Rdd)之间的中间电平，上述合成电阻通过将选择存储单元的两种电阻Rmax、Rmin与电阻Rdd并联连接后得到。例如，伪单元的电阻可以为Rmin。伪电阻附加部分208的电阻Rdd可通过控制电压Vrd调整。
通过这样的结构，可以实现具有跟实施例6之变形例1相同效果的数据读出。
在实施例6及其变形例1～4(图20～图27)中，就将伪单元中的伪磁电阻元件TMRd的电阻预先设定于Rmin的情况作了说明。这是因为，在MRAM器件的制造过程中，在存储阵列10制作后进行的、如图31所示的固定磁化层FL的磁化工序结束时，固定磁化层FL与自由磁化层VL在同一方向进行磁化，所以伪单元具有电阻Rmin。因此，为了将伪单元DMC中的电阻设于Rmax，需要有一个新的伪磁电阻元件TMRd的磁化工序。换言之，通过将伪磁电阻元件TMRd的电阻设于Rmin，可以不需要设立新的磁化工序。
但是，将伪单元DMC的电阻预先设定于Rmax的场合，也可以采用如图23至27所示的实施例6之变形例1～4所示的结构。这种场合，在依据实施例6之变形例1～3的结构(图23～图26)中，仅需将伪电阻附加部分205与208对调即可；在依据实施例6之变形例4的结构(图27)中，如将伪电阻附加部分208跟总是连接于伪单元的读出输入节点/Nsi并联连接，就可以实现同样进行数据读出。实施例7
在实施例7的结构中，不用另设如实施例6及其变形例所示的伪电阻附加部分，就可实现基于以相同方式制作的选择存储单元与伪单元之间的通过电流差的数据读出，以下就此进行说明。
参照图28，在依据实施例7的结构中，不设置跟实施例6及其变形例所示的伪单元与选择存储单元中至少一方串联或并联连接的伪电阻附加部分。于是，在存储阵列10中，跟图4所示的结构相同，标准存储单元MC与伪单元DMC连续设置，它们共有存储单元列。
并且，位线BL与/BL被设于这样的方向，在该方向其通过电流可以沿隧道磁电阻元件TMR与伪磁电阻元件TMRd的易磁化轴产生磁场。另一方面，数位驱动线DL与伪数位驱动线DDLe、DDLo被设于这样的方向，在该方向其通过电流沿隧道磁电阻元件TMR与伪磁电阻元件TMRd的难磁化轴产生磁场。一般，位线BL、/BL沿隧道磁电阻元件TMR与伪磁电阻元件TMRd的难磁化轴设置；数位驱动线DL与伪数位驱动线DDLe、DDLo沿隧道磁电阻元件TMR与伪磁电阻元件TMRd的易磁化轴设置。
如已说明，数据写入电流对应于选作数据写入对象的标准存储单元，同时进入位线BL与数位驱动线DL。由此，通过按照流过位线BL的数据写入电流的方向，沿易磁化轴磁化选作存储单元的隧道磁电阻元件TMR来进行数据写入。
伪单元DMC的电阻，即伪磁电阻元件TMRd的磁化方向，必须保持一定。因此，未必一定要设置用以进行数据写入选择的伪数位驱动线DDLe与DDLo。但是，在依据实施例7的结构中，即使在数据读出时，也有沿难磁化轴给伪磁电阻元件TMRd施加偏置磁场的偏置电流Ib通过伪数位驱动线DDLe或DDLo。
接着，用图29A与图29B说明通过伪数位驱动线的电流和伪磁电阻元件的电阻之间的关系。
图29A中表示了，伪数位驱动线DDLe(DDLo)中无电流通过的场合，即I(DL)＝0时的伪磁电阻元件TMRd的磁化方向。也就是，如果伪磁电阻元件TMRd的电阻为Rmin，沿易磁化轴方向(EA)的自由磁化层的磁化方向235跟固定磁化层的磁化方向230一致。
此状态之后，如图29B所示，偏置电流Ib通过伪数位驱动线DDLe(DDLo)时，即I(DL)＝Ib时，自由磁化层的磁化方向235因偏置电流Ib产生的难磁化轴方向的偏置磁场而发生偏转。
由此，由于固定磁化层的磁化方向230与自由磁化层的磁化方向235不再一致，伪磁电阻元件TMRd的电阻变成Rmin与Rmax之间的中间电平。该中间电平的电阻，可以通过偏置电流Ib的大小进行调整。
并且，如图29A、29B中的虚线所示，伪磁电阻元件TMRd中，固定磁化层与自由磁化层各自的磁化方向230与235被设为反平行方向，即使在其电阻被预先设于Rmax的场合，由于偏置电流Ib产生的偏置磁场的影响，也同样可将伪磁电阻元件TMRd的电阻设于电阻Rmin与Rmax之间的中间电平上。
再参照图28，对于与选择列对应的伪单元DMC，数据读出电流通过与之对应的位线BL或/BL；通常，该数据读出电流保持在跟需要将数据写入时易磁化轴方向反转的数据写入电流相比非常小的电平上。因此，如上所述，即使数据读出时有偏置电流Ib流入伪数位驱动线DDLe、DDLo，也不会进行对伪单元的数据误写入。
如上说明，没有必要用连接切换电路将伪电阻跟含伪单元的电流路径和含选择存储单元的电流路径进行串联或并联连接，或者用连接切换电路按照地址选择结果切换相对数据总线DB、/DB的连接关系；另外，无须采用在伪单元与选择存储单元的通过电流之间提供偏置的结构，而可以按照与标准存储单元同样制作与设计的伪单元和选择存储单元之间的通过电流差进行数据读出。
因此，可以构成这样的数据读出电路，该电路不会导致数据读出电路系统的复杂化即增大电路面积，且不会因存储阵列10的加工复杂而产生制造工艺上的困难。

Claims (15)

1.一种薄膜磁性体存储装置，其中设有：
各自具有表现对应于磁化方向的电阻之结构的、在对应于存储数据的方向被磁化的多个存储单元；
具有和各所述存储单元相同的结构与形状、在对应于所述存储数据的预定电平的方向被预先磁化的伪单元；
数据读出时，分别经由所述多个存储单元中的选择存储单元和所述伪单元之一方与另一方跟固定电压电气连接的第一与第二数据线；
基于所述选择存储单元和所述伪单元之间的电阻比较，读出所述存储数据的差动放大部分，
所述差动放大部分包括：
设有电气连接于工作电压和第一与第二读出节点之间的、其各自栅极跟所述第一与第二读出节点之一连接的第一与第二晶体管的电流供给电路，以及
设有分别电气连接于所述第一与第二数据线和所述第一与第二读出节点之间的第三与第四晶体管的电流放大电路；以及
分别向所述第三与第四晶体管的栅极供给第一与第二偏置控制电压的第一偏置调整电路；
所述差动放大部分必要时将第一偏置设在所述第一与第二数据线各通过电流之间，以将所述第一与第二数据线中跟所述伪单元电气连接的一方的数据线中的通过电流，设定在分别与跟所述选择存储单元电气连接的另一方的数据线上的所述存储数据的电平对应的两种通过电流之间的中间电平上。
2.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
所述第一偏置，通过用所述第一偏置调整电路将所述第一与第二偏置控制电压分别设于不同电平来提供。
3.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
所述第一偏置调整电路将所述第一与第二偏置控制电压设定在公共电平上；
所述第一偏置，通过所述第一与第二晶体管分别具有不同的电流驱动能力来提供。
4.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
包含第一与第二上级数据线，以及
使第一与第二上级读出节点之间的电压差根据所述第一与第二读出节点之间的电压差产生的上级差动放大部分；
所述上级差动放大部分包括：
分别电气连接于第一电压和第一与第二上级读出节点之间的、其各栅极跟所述第一与第二上级读出节点之一连接的第五与第六晶体管，
电气连接于所述第一上级数据线与第二电压之间的、其栅极跟所述第一读出节点连接的第七晶体管，
电气连接于所述第二上级数据线与第二电压之间的、其栅极跟所述第二读出节点连接的第八晶体管，
跟所述第一上级数据线串联电气连接的第九晶体管，以及
跟所述第二上级数据线串联电气连接的第十晶体管；
所述差动放大部分与所述第一偏置调整电路，按照不在所述第一与第二数据线各自的通过电流之间提供所述第一偏置的要求设计；
所述薄膜磁性体存储装置，
还设有第二偏置调整电路，用以分别将第三与第四偏置控制电压加到所述第九与第十晶体管的栅极上，
所述上级差动放大部分在所述第一与第二上级数据线各自的通过电流之间提供第二偏置，以将所述第一与第二上级数据线中对应于跟所述伪单元电气连接的一方的读出节点的一方的上级数据线的通过电流，设定在对应于跟所述选择存储单元电气连接的另一方的读出节点的另一方的上级数据线上的、分别对应于所述存储数据的两种通过电流之间的中间电平上。
5.如权利要求1所述的薄膜磁性体存储装置，其特征在于：
所述数据读出时，所述第一与第二数据线和所述选择存储单元与所述伪单元之间的连接对应关系按照地址选择结果进行切换；
所述薄膜磁性体存储装置还设有连接于所述第一与第二数据线和所述差动放大部分之间的连接切换电路，用以按照所述地址选择结果切换所述第一与第二数据线和所述第三与第四晶体管之间的连接对应关系。
6.一种薄膜磁性体存储装置，其中设有：
各自具有表现对应于磁化方向的电阻之结构的、在对应于存储数据的方向被磁化的多个存储单元；
具有和各所述存储单元相同的结构与形状、在对应于所述存储数据的预定电平的方向被预先磁化的伪单元；
对应于所述多个存储单元设置的、传送第一预定电压的第一电压布线；
对应于所述伪单元设置的、传送跟所述第一预定电压不同的第二预定电压的第二电压布线；
数据读出时，分别经由所述多个存储单元中的选择存储单元和所述伪单元分别跟所述第一与第二电压布线电气连接的第一与第二数据线；以及
用以根据所述第一与第二数据线的通过电流差进行数据读出的数据读出部分；
所述第一与第二预定电压被确定于适当的值，以使所述伪单元中的通过电流设定在分别与所述选择存储单元上的所述存储数据的电平对应的两种通过电流之间的中间电平上。
7.如权利要求6所述的薄膜磁性体存储装置，其特征在于：
各所述存储单元可被磁化，以具有对应于所述存储数据的第一或第二电阻；
所述伪单元被预先磁化，以具有所述第一与第二电阻二者中较小的阻值；
所述第一与第二预定电压被确定于适当的值，使得在所述数据读出时，所述伪单元两端所加电压低于所述选择存储单元两端所加电压。
8.如权利要求6所述的薄膜磁性体存储装置，其特征在于：
所述数据读出时，在所述第二数据线和所述第二电压布线之间多个所述伪单元被并联连接。
9.一种薄膜磁性体存储装置，其中设有：
各自包含在对应于存储数据电平的方向上被磁化的、具有对应于磁化方向的第一与第二电阻中任一电阻的磁电阻元件，以及跟所述磁电阻元件串联连接的、数据读出时有选择地导通的存取晶体管的多个存储单元；
用以在所述数据读出时跟所述多个存储单元中选作存取对象的选择存储单元比较通过电流的伪单元；
在数据读出时，分别经由所述选择存储单元与所述伪单元跟固定电压电气连接的第一与第二数据线；
用以进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出部分；
伪单元中设有：具有和各所述存储元件相同的结构与形状、预先被磁化而具有所述第一与第二电阻中较小阻值的伪磁电阻元件，
跟所述伪磁电阻元件串联连接、数据读出时有选择地导通的、跟所述存取晶体管相同设计的伪存取晶体管，以及
跟所述伪磁电阻元件串联连接的、具有比所述第一与第二电阻之差小的电阻值的伪电阻附加部分，
所述伪电阻附加部分至少含有一个跟所述存取晶体管设计相同的晶体管，所述晶体管的各栅极上被输入可调整控制电压。
10.一种薄膜磁性体存储装置，其中设有：
设有多个存储单元及用以在所述数据读出时和所述多个存储单元中选作存取对象的选择存储单元比较通过电流的伪单元的存储阵列；
各所述存储单元包含：
在与存储数据的电平对应的方向上被磁化、具有对应于磁化方向的第一与第二电阻中任一阻值之结构的磁电阻元件，以及
跟所述磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管；
所述伪单元包含：
和所述磁电阻元件结构与形状相同的、被预先磁化以固定于所述第一与第二电阻中较小阻值的伪磁电阻元件，以及
跟所述伪磁电阻元件串联连接、数据读出时有选择地导通、跟所述存取晶体管相同设计的伪存取晶体管；
所述薄膜磁性体存储装置还设有：
对应于所述多个存储单元设置的、传送固定电压的第一电压布线，
对应于所述伪单元设置的、传送所述固定电压第二电压布线；
数据读出时，分别经由所述选择存储单元和所述伪单元分别跟所述第一与第二电压布线电气连接的第一与第二数据线，
进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出部分，以及
在所述存储阵列的外部跟所述第二电压布线串联连接的、具有小于所述第一与第二电阻之差的阻值的伪电阻附加部分。
11.如权利要求10所述的薄膜磁性体存储装置，其特征在于：
所述伪电阻附加部分中设有：电气连接于所述第二电压布线与所述固定电压之间的、其栅极被输入可调整控制电压的场效应晶体管。
12.一种薄膜磁性体存储装置，其中设有：
设有多个存储单元及用以在所述数据读出时和所述多个存储单元中选作存取对象的选择存储单元比较通过电流的伪单元的存储阵列；
各所述存储单元包含：
在对应于存储数据电平的方向上被磁化、具有对应于磁化方向的第一与第二电阻中任一阻值之结构的磁电阻元件，以及
跟所述磁电阻元件串联连接的、数据读出时有选择地导通的存取晶体管；
所述伪单元包含：
和所述磁电阻元件结构与形状相同的、被预先磁化以固定于第一与第二电阻中任一阻值的伪磁电阻元件，以及
跟所述伪磁电阻元件串联连接、数据读出时有选择地导通、跟所述存取晶体管相同设计的伪存取晶体管；
所述薄膜磁性体存储装置中设有：
数据读出时，分别经由所述选择存储单元和所述伪单元之一方与另一方跟固定电压布线电气连接的第一与第二数据线；
进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出部分；
在所述存储阵列的外部、将第三电阻串联连接于所述第一与第二数据线中跟所述选择存储单元连接的一数据线上的第一电阻附加部分；
在所述存储阵列外部、将第四电阻串联连接于所述第一与第二数据线中跟所述伪单元连接的另一数据线上第二电阻附加部分；
所述第三与第四电阻被确定于适当的值，以使所述伪单元的电阻和第四电阻之和取所述第一与第三电阻之和与所述第二与第三电阻之和之间的中间电平值。
13.如权利要求12所述的薄膜磁性体存储装置，其特征在于：
所述伪磁电阻元件被预先磁化，以具有所述第一与第二电阻中较小的阻值；
所述第四电阻的阻值和所述第一与第二电阻之差相当；
所述第三电阻的阻值为所述第四电阻的一半。
14.一种薄膜磁性体存储装置，其中设有：
设有多个存储单元及用以在所述数据读出时和所述多个存储单元中选作存取对象的选择存储单元比较通过电流的伪单元的存储阵列；
各所述存储单元包含：
在对应于存储数据电平的方向上被磁化、具有对应于磁化方向的第一与第二电阻中任一阻值之结构的磁电阻元件，以及
跟所述磁电阻元件串联连接的数据读出时有选择地导通的存取晶体管；
所述伪单元包含：
和磁电阻元件结构与形状相同的、被预先磁化以固定于所述第一与第二电阻中任一阻值的伪磁电阻元件，以及
跟所述伪磁电阻元件串联连接、数据读出时有选择地导通、跟所述存取晶体管相同设计的伪存取晶体管；
所述薄膜磁性体存储装置还设有：
数据读出时，分别经由所述选择存储单元和所述伪单元之一方与另一方跟固定电压电气连接的第一与第二数据线，
进行对应于所述第一与第二数据线的通过电流差的数据读出的数据读出部分，以及
在所述存储阵列外部，用以将第三电阻并联连接于所述第一与第二数据线之一的电阻附加部分；
所述第三电阻被确定于适当的值，以使所述伪单元的电阻取并联连接的所述第一与第三电阻的合成电阻和并联连接的所述第二与第三电阻的合成电阻之间的中间电平值。
15.一种薄膜磁性体存储装置，其中设有：
设有多个存储单元及用以在所述数据读出时和所述多个存储单元中选作存取对象的选择存储单元比较通过电流的伪单元的存储阵列；
各所述存储单元包含：
具有其电阻对应于磁化方向改变的结构的、对应于存储数据的电平沿易磁化轴在正方向与负方向中任一方向磁化的磁电阻元件，以及
跟所述磁电阻元件串联连接的、数据读出时有选择地导通的存取晶体管；
所述伪单元包含：
和所述磁电阻元件结构与形状相同的、在所述正方向与所述负方向中的任一方向被预先磁化的伪磁电阻元件，以及
跟所述伪磁电阻元件串联连接、数据读出时有选择地导通、跟所述存取晶体管相同设计和制作的伪存取晶体管；
所述薄膜磁性体存储装置中设有：
数据读出时，分别经由所述选择存储单元和所述伪单元之一方与另一方跟固定电压电气连接的第一与第二数据线，
进行对应于所述第一与第二电压布线的通过电流差的数据读出的数据读出部分，以及
所述数据读出时，将沿难磁化轴的偏置磁场施加到所述伪磁电阻元件上偏置磁场施加部分；
所述偏置磁场被设定在所述伪磁电阻元件的所述易磁化轴的磁化方向被保持的范围内。
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