JP2003297072A - 薄膜磁性体記憶装置 - Google Patents

薄膜磁性体記憶装置

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Abstract

(57)【要約】 【課題】 正規メモリセルと同様に構成されたダミーセ
ルを用いてデータ読出を実行可能な薄膜磁性体記憶装置
を提供する。 【解決手段】 正規メモリセルＭＣおよびダミーセルＤ
ＭＣは、メモリアレイ１０に連続的に配置される。デー
タ読出時に、データ線ＬＩＯおよびＬＩＯｒは、選択メ
モリセルおよびダミーセルとそれぞれ接続されて、差動
増幅器６０の動作電流を流される。電圧発生回路５５お
よび５６からのオフセット制御電圧ＶｏｆｄおよびＶｏ
ｆｒの電圧差に応じたオフセットがデータ線ＬＩＯおよ
びＬＩＯｒの通過電流間に与えられて、ダミーセルを通
過する基準電流Ｉｒｅｆは、選択メモリセルを通過する
データ読出電流Ｉｄａｔの記憶データに応じた２種類の
レベルの中間レベルに設定される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、薄膜磁性体装置
に関し、より特定的には、磁気トンネル接合（ＭＴＪ：
Magnetic Tunnel Junction）を有するメモリセルを備え
た薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】低消費電力で不揮発的なデータ記憶が可
能な記憶装置として、ＭＲＡＭデバイスが注目されてい
る。ＭＲＡＭデバイスは、半導体集積回路に形成された
複数の薄膜磁性体を用いて、不揮発的なデータ記憶を行
ない薄膜磁性体の各々をメモリセルとして、ランダムア
クセスが可能な記憶装置である。
【０００３】特に、近年では磁気トンネル接合を利用し
た薄膜磁性体をメモリセルとして用いることによって、
ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表
されている。磁気トンネル接合を有するメモリセルを備
えたＭＲＡＭデバイスについては、“A 10ns Read and
Write Non-Volatile Memory Array Using a MagneticTu
nnel Junction and FET Switch in each Cell", ISSCC
Digest of TechnicalPapers, TA7.2, Feb. 2000.、 “N
onvolatile RAM based on Magnetic TunnelJunction El
ements", ISSCC Digest of Technical Papers, TA7.3,
Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatil
e Magnetoresistive RAM", ISSCC Digest of Technical
Papers, TA7.6, Feb. 2001.等の技術文献に開示されて
いる。
【０００４】図３０は、磁気トンネル接合部を有するメ
モリセル（以下、単に「ＭＴＪメモリセル」とも称す
る）の構成を示す概略図である。
【０００５】図３０を参照して、ＭＴＪメモリセルは、
磁気的に書込まれた記憶データのデータレベルに応じて
電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、ア
クセストランジスタＡＴＲとを含む。アクセストランジ
スタＡＴＲは、ビット線ＢＬおよびソース電圧線ＳＲＬ
の間に、トンネル磁気抵抗素子ＴＭＲと直列に接続され
る。代表的には、アクセストランジスタＡＴＲとして、
半導体基板上に形成された電界効果型トランジスタが適
用される。
【０００６】ＭＴＪメモリセルに対しては、データ書込
時に異なった方向のデータ書込電流をそれぞれ流すため
のビット線ＢＬおよびディジット線ＤＬと、データ読出
を指示するためのリードワード線ＲＷＬと、データ読出
時にトンネル磁気抵抗素子ＴＭＲを所定電圧Ｖｓｓ（た
とえば、接地電圧）にプルダウンするためのソース電圧
線ＳＲＬとが設けられる。データ読出時においては、ア
クセストランジスタＡＴＲのターンオンに応答して、ト
ンネル磁気抵抗素子ＴＭＲは、ソース電圧線ＳＲＬおよ
びビット線ＢＬの間に電気的に結合される。
【０００７】図３１は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。
【０００８】図３１を参照して、トンネル磁気抵抗素子
ＴＭＲは、固定された一定の磁化方向を有する強磁性体
層（以下、単に「固定磁化層」とも称する）ＦＬと、外
部かの印加磁界に応じた方向に磁化される強磁性体層
（以下、単に「自由磁化層」とも称する）ＶＬとを有す
る。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶
縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢ
が設けられる。自由磁化層ＶＬは、書込まれる記憶デー
タのレベルに応じて、固定磁化層ＦＬと同一方向または
固定磁化層ＦＬと反対方向に磁化される。これらの固定
磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬ
によって、磁気トンネル接合が形成される。
【０００９】トンネル磁気抵抗素子ＴＭＲの電気抵抗
は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの
磁化方向の相対関係に応じて変化する。具体的には、ト
ンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層Ｆ
Ｌの磁化方向と自由磁化層ＶＬの磁化方向とが同じ（平
行）である場合に最小値Ｒｍｉｎとなり、両者の磁化方
向が反対（反平行）方向である場合に最大値Ｒｍａｘと
なる。
【００１０】データ書込時においては、リードワード線
ＲＷＬが非活性化されて、アクセストランジスタＡＴＲ
はターンオフされる。この状態で、自由磁化層ＶＬを磁
化するためのデータ書込電流は、ビット線ＢＬおよびデ
ィジット線ＤＬのそれぞれにおいて、書込データのレベ
ルに応じた方向に流される。
【００１１】図３２は、データ書込時におけるデータ書
込電流とトンネル磁気抵抗素子の磁化方向との関係を説
明する概念図である。
【００１２】図３２を参照して、横軸Ｈ（ＥＡ）は、ト
ンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて
磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界
を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにお
いて磁化困難軸（ＨＡ：HardAxis）方向に作用する磁界
を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線
ＢＬおよびディジット線ＤＬをそれぞれ流れる電流によ
って生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１３】ＭＴＪメモリセルにおいては、固定磁化層
ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容
易軸に沿っており、自由磁化層ＶＬは、記憶データのレ
ベル（“１”および“０”）に応じて、磁化容易軸方向
に沿って、固定磁化層ＦＬと平行あるいは反平行（反
対）方向に磁化される。ＭＴＪメモリセルは、自由磁化
層ＶＬの２通りの磁化方向と対応させて、１ビットのデ
ータ（“１”および“０”）を記憶することができる。
【００１４】自由磁化層ＶＬの磁化方向は、印加される
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図３２に示さ
れるアステロイド特性線の外側の領域に達する場合にお
いてのみ新たに書換えることができる。すなわち、印加
されたデータ書込磁界がアステロイド特性線の内側の領
域に相当する強度である場合には、自由磁化層ＶＬの磁
化方向は変化しない。
【００１５】アステロイド特性線に示されるように、自
由磁化層ＶＬに対して磁化困難軸方向の磁界を印加する
ことによって、磁化容易軸に沿った磁化方向を変化させ
るのに必要な磁化しきい値を下げることができる。
【００１６】図３２に示した例のようにデータ書込時の
動作点を設計した場合には、データ書込対象であるＭＴ
Ｊメモリセルにおいて、磁化容易軸方向のデータ書込磁
界は、その強度がＨWRとなるように設計される。すなわ
ち、このデータ書込磁界ＨWRが得られるように、ビット
線ＢＬまたはディジット線ＤＬを流されるデータ書込電
流の値が設計される。一般的に、データ書込磁界Ｈ
WRは、磁化方向の切換えに必要なスイッチング磁界ＨSW
と、マージン分ΔＨとの和で示される。すなわち、ＨWR
＝ＨSW＋ΔＨで示される。
【００１７】ＭＴＪメモリセルの記憶データ、すなわち
トンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるため
には、ディジット線ＤＬとビット線ＢＬとの両方に所定
レベル以上のデータ書込電流を流す必要がある。これに
より、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬ
は、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向き
に応じて、固定磁化層ＦＬと平行もしくは、反対（反平
行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに
一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの
記憶データは、新たなデータ書込が実行されるまでの間
不揮発的に保持される。
【００１８】図３３は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図３３を参照して、
データ読出動作時においては、アクセストランジスタＡ
ＴＲは、リードワード線ＲＷＬの活性化に応答してター
ンオンする。これにより、トンネル磁気抵抗素子ＴＭＲ
は、所定電圧Ｖｓｓへプルダウンされた状態でビット線
ＢＬと電気的に結合される。
【００１９】この状態で、ビット線ＢＬを所定電圧へプ
ルアップすれば、ビット線ＢＬおよびトンネル磁気抵抗
素子ＴＭＲを含む電流経路を、トンネル磁気抵抗素子Ｔ
ＭＲの電気抵抗に応じた、すなわちＭＴＪメモリセルの
記憶データのレベルに応じたメモリセル電流Ｉｃｅｌｌ
が通過する。たとえば、このメモリセル電流Ｉｃｅｌｌ
を所定の基準電流と比較することにより、ＭＴＪメモリ
セルから記憶データを読出すことができる。
【００２０】このようにトンネル磁気抵抗素子ＴＭＲ
は、印加されるデータ書込磁界によって書換可能な磁化
方向に応じてその電気抵抗が変化するので、トンネル磁
気抵抗素子ＴＭＲの電気抵抗ＲｍａｘおよびＲｍｉｎ
と、記憶データのレベル（“１”および“０”）とそれ
ぞれ対応付けることによって、不揮発的なデータ記憶を
実行することができる。
【００２１】
【発明が解決しようとする課題】このように、ＭＲＡＭ
デバイスにおいては、記憶データレベルの違いに対応し
たトンネル磁気抵抗素子ＴＭＲでの接合抵抗差である電
気抵抗差ΔＲ＝（Ｒｍａｘ−Ｒｍｉｎ）を利用してデー
タ記憶が実行される。すなわち、選択メモリセルの通過
電流Ｉｃｅｌｌの検知に基づいてデータ読出が実行され
る。
【００２２】一般的には、データ記憶を実行するための
正規のＭＴＪメモリセルとは別に、メモリセル電流Ｉｃ
ｅｌｌと比較される基準電流を生成するためのリファレ
ンスセルが設けられる。このようなリファレンスセルに
よって生成される基準電流は、ＭＴＪメモリセルに２種
類の電気抵抗ＲｍａｘおよびＲｍｉｎにそれぞれ対応す
る２種類のメモリセル電流Ｉｃｅｌｌの中間値となるよ
うに設計される。
【００２３】すなわち、リファレンスセルは、電気抵抗
ＲｍａｘおよびＲｍｉｎの中間レベルの電気抵抗を有す
るように作製する必要があるが、このような電気抵抗を
実現するためには、特別な設計および作製を行なう必要
がある。これにより、リファレンスセルの構造が複雑化
して、チップ面積の増大やメモリセルアレイの加工マー
ジン低下といった問題点が生じるおそれがある。
【００２４】特に、このようなダミーセルを正規のメモ
リセルが配置されるメモリアレイと別領域に配置する構
成においては、ダミーセルを含む電流経路と、アクセス
対象に選択された正規のＭＴＪメモリセルを含む電流経
路とが、離れた領域にそれぞれ形成されるため、データ
読出時におけるノイズ等の影響が大きくなり、読出マー
ジンを低下させるおそれもある。
【００２５】この発明は、このような問題点を解決する
ためになされたものであって、正規のＭＴＪメモリセル
と同様に設計および作製されるリファレンスセル（ダミ
ーセル）を用いてデータ読出を実行可能な薄膜磁性体記
憶装置の構成を提供することである。
【００２６】
【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、各々が、磁化方向に応じた電気抵抗を示
すように構成されて、記憶データに応じた方向に磁化さ
れる、複数のメモリセルと、各メモリセルと同様の構成
および形状を有し、記憶データの所定レベルに対応する
方向へ予め磁化されるダミーセルと、データ読出時にお
いて、複数のメモリセルのうちの選択メモリセル、およ
びダミーセルの一方ずつをそれぞれ介して、固定電圧と
電気的に結合される第１および第２のデータ線と、選択
メモリセルおよびダミーセルの電気抵抗の比較に基づい
て、記憶データを読出すための差動増幅部とを備える。
差動増幅部は、動作電圧と第１および第２のセンスノー
ドとの間に電気的にそれぞれ結合され、各々のゲートが
第１および第２のセンスノードの一方と接続される第１
および第２のトランジスタを有する電流供給回路と、第
１および第２のデータ線と第１および第２のセンスノー
ドとの間に電気的にそれぞれ結合される第３および第４
のトランジスタを有する電流増幅回路とを含む。薄膜磁
性体記憶装置は、第３および第４のトランジスタのゲー
トに対して、第１および第２のオフセット制御電圧をそ
れぞれ与えるための第１のオフセット調整回路をさらに
備える。差動増幅部は、必要に応じて、第１および第２
のデータ線のうちのダミーセルと電気的に結合された一
方のデータ線の通過電流が、選択メモリセルと電気的に
結合された他方のデータ線における記憶データのレベル
にそれぞれ応じた２種類の通過電流の中間レベルに設定
されるように、第１および第２のデータ線のそれぞれの
通過電流間に第１のオフセットを与える。
【００２７】好ましくは、第１のオフセットは、第１の
オフセット調整回路によって第１および第２のオフセッ
ト制御電圧をそれぞれ異なるレベルへ設定することによ
って与えられる。
【００２８】また好ましくは、第１のオフセット調整回
路は、第１および第２のオフセット制御電圧を共通のレ
ベルに設定し、第１のオフセットは、第１および第２の
トランジスタがそれぞれ異なる電流駆動能力を有するこ
とによって与えられる。
【００２９】あるいは好ましくは、薄膜磁性体記憶装置
は、第１および第２の上位データ線と、第１および第２
のセンスノード間の電圧差に応じて、第１および第２の
上位センスノード間に電圧差を生じさせる上位差動増幅
部をさらに備える。上位差動増幅部は、第１の電圧と第
１および第２の上位センスノードとの間に電気的にそれ
ぞれ結合され、各々のゲートが第１および第２の上位セ
ンスノードの一方と接続される第５および第６のトラン
ジスタと、第１の上位データ線および第２の電圧の間に
電気的に結合され、第１のセンスノードと接続されたゲ
ートを有する第７のトランジスタと、第２の上位データ
線および第２の電圧の間に電気的に結合され、第２のセ
ンスノードと接続されたゲートを有する第８のトランジ
スタと、第１の上位データ線と直列に電気的に結合され
る第９のトランジスタと、第２の上位データ線と直列に
電気的に結合される第１０のトランジスタとを含む。差
動増幅部および第１のオフセット調整回路は、第１およ
び第２のデータ線のそれぞれの通過電流間に第１のオフ
セットを与えないように設計され、薄膜磁性体記憶装置
は、第９および第１０のトランジスタのゲートに対し
て、第３および第４のオフセット制御電圧をそれぞれ与
えるための第２のオフセット調整回路をさらに備える。
上位差動増幅部は、第１および第２の上位データ線のう
ちの、ダミーセルと電気的に結合された一方のセンスノ
ードに対応する一方の上位データ線の通過電流が、選択
メモリセルと電気的に結合された他方のセンスノードに
対応する他方の上位データ線における記憶データにそれ
ぞれ応じた２種類の通過電流の中間レベルに設定される
ように、第１および第２の上位データ線のそれぞれの通
過電流間に第２のオフセットを与える。
【００３０】さらに好ましくは、データ読出時におけ
る、第１および第２のデータ線と選択メモリセルおよび
ダミーセルとの間の接続対応関係は、アドレス選択結果
に応じて切換えられる。薄膜磁性体記憶装置は、第１お
よび第２のデータ線と差動増幅部との間に接続されて、
アドレス選択結果に応じて、第１および第２のデータ線
と第３および第４のトランジスタとの間の接続対応関係
を切換えるための接続切換回路をさらに備える。
【００３１】また、さらに好ましくは、第２のオフセッ
ト調整回路は、第２のオフセットを生じさせるために、
第３および第４のオフセット制御電圧をそれぞれ異なる
レベルへ設定する。
【００３２】あるいは、さらに好ましくは、第２のオフ
セット調整回路は、第３および第４のオフセット制御電
圧を共通のレベルに設定し、第５および第６のトランジ
スタは、第２のオフセットを生じさせるためにそれぞれ
が異なる電流駆動能力を有する。
【００３３】また、さらに好ましくは、データ読出時に
おける、第１および第２のデータ線と選択メモリセルお
よびダミーセルとの間の接続対応関係は、アドレス選択
結果に応じて切換えられ、薄膜磁性体記憶装置は、アド
レス選択結果に応じて、第７および第８のトランジスタ
と第１および第２の上位データ線との間の接続対応関係
を切換えるための接続切換回路をさらに備える。
【００３４】また好ましくは、データ読出時における、
第１および第２のデータ線と選択メモリセルおよびダミ
ーセルとの間の接続対応関係は、アドレス選択結果に応
じて切換えられ、電流増幅回路は、第３のトランジスタ
と並列接続され、ゲートに第２のオフセット制御電圧を
受ける第５のトランジスタと、第４のトランジスタと並
列接続され、ゲートに第１のオフセット制御電圧を受け
る第６のトランジスタとをさらに有する。第４および第
５のトランジスタの各々の電流駆動能力と、第３および
第６のトランジスタの各々の電流駆動能力とは互いに異
なるように設計され、第１のオフセット調整回路は、ア
ドレス選択結果に応じて、第４および第５のトランジス
タの組と、第３および第６のトランジスタの組との一方
の組がターンオフされるように、第１および第２のオフ
セット制御電圧を設定する。
【００３５】あるいは好ましくは、複数のメモリセルお
よびダミーセルは、選択的にデータ読出対象となる第１
および第２のメモリブロックに分割配置され、第１およ
び第２のメモリブロックの各々は、ダミーセルを含み、
第１および第２のデータ線と、差動増幅部とは、第１お
よび第２のメモリブロックによって共有される。データ
読出時において、第１および第２のデータ線の一方は、
選択メモリセルを介して固定電圧と電気的に結合され、
第１および第２のデータ線の他方は、第１および第２の
メモリブロックのいずれか一方に属するダミーセルを介
して固定電圧と電気的に結合される。
【００３６】この発明に従う他の薄膜磁性体記憶装置
は、各々が、磁化方向に応じた電気抵抗を示すように構
成されて、記憶データに応じた方向に磁化される、複数
のメモリセルと、各メモリセルと同様の構成および形状
を有し、記憶データの所定レベルに対応する方向へ予め
磁化されるダミーセルと、複数のメモリセルに対応して
設けられ、第１の所定電圧を伝達する第１の電圧配線
と、ダミーセルに対応して設けられ、第１の所定電圧と
は異なる第２の所定電圧を伝達する第２の電圧配線と、
データ読出時において、複数のメモリセルのうちの選択
メモリセルおよびダミーセルをそれぞれ介して、第１お
よび第２の電圧配線とそれぞれ電気的に結合される第１
および第２のデータ線と、第１および第２のデータ線の
通過電流差に応じたデータ読出を行なうためのデータ読
出部とを備える。第１および第２の所定電圧は、ダミー
セルの通過電流が、選択メモリセルにおける記憶データ
のレベルにそれぞれ応じた２種類の通過電流の中間レベ
ルに設定されるように決定される。
【００３７】好ましくは、ダミー磁気抵抗素子は、第１
および第２の電気抵抗のうちのより小さい一方を有する
ように予め磁化され、第１および第２の所定電圧は、デ
ータ読出時において、ダミーセルの両端印加電圧が選択
メモリセルの両端印加電圧よりも低くなるように決定さ
れる。
【００３８】また好ましくは、データ読出時において、
第２のデータ線と第２の電圧配線の間には、複数個のダ
ミーセルが並列に接続される。
【００３９】あるいは好ましくは、薄膜磁性体記憶装置
は、固定された電圧を供給する電源ノードと、電源ノー
ドおよび第２の電圧配線の間に設けられる第１のトラン
ジスタと、第２の所定電圧と第２の電圧配線の電圧との
差に応じて、第１のトランジスタの通過電流を制御する
ための第１の電圧比較器とをさらに備える。
【００４０】さらに好ましくは、薄膜磁性体記憶装置
は、電源ノードおよび第１の電圧配線の間に設けられる
第２のトランジスタと、第１の所定電圧と第１の電圧配
線の電圧との差に応じて、第２のトランジスタの通過電
流を制御するための第２の電圧比較器とをさらに備え
る。第１および第２の所定電圧の一方は、第１および第
２の所定電圧の他方に基づいて設定される。
【００４１】この発明の他の構成に従う薄膜磁性体記憶
装置は、各々が、記憶データのレベルに応じた方向に磁
化されて磁化方向に応じて第１および第２の電気抵抗の
いずれかを有するように構成された有する磁気抵抗素子
および、磁気抵抗素子と直列に接続されてデータ読出時
に選択的にオンするアクセストランジスタを含む複数の
メモリセルと、データ読出時に、複数のメモリセルのう
ちのアクセス対象に選択された選択メモリセルとの間で
通過電流を比較するためのダミーセルと、データ読出時
において、選択メモリセルおよびダミーセルをそれぞれ
介して、固定電圧と電気的に結合される第１および第２
のデータ線と、第１および第２のデータ線の通過電流差
に応じたデータ読出を行なうためのデータ読出部とを備
える。ダミーセルは、各メモリセルと同様の構成および
形状を有し、第１および第２の電気抵抗のうちのより小
さい一方を有するように予め磁化されたダミー磁気抵抗
素子と、ダミー磁気抵抗素子と直列に接続されてデータ
読出時に選択的にオンし、アクセストランジスタと同様
に設計されたダミーアクセストランジスタと、ダミー磁
気抵抗素子と直列に接続されて、第１および第２の電気
抵抗の差よりも小さい電気抵抗を有するダミー抵抗付加
部とを含む。ダミー抵抗付加部は、アクセス素子と同様
に設計された少なくとも１個のトランジスタを有し、ト
ランジスタの各ゲートへは調整可能な制御電圧が入力さ
れる。
【００４２】この発明のさらに別の構成に従う薄膜磁性
体記憶装置は、複数のメモリセルおよび、データ読出時
に、複数のメモリセルのうちのアクセス対象に選択され
た選択メモリセルとの間で通過電流を比較するためにの
ダミーセルが配置されたメモリアレイを備える。各メモ
リセルは、記憶データのレベルに応じた方向に磁化され
て磁化方向に応じて第１および第２の電気抵抗のいずれ
かを有するように構成された有する磁気抵抗素子と、磁
気抵抗素子と直列に接続されてデータ読出時に選択的に
オンするアクセストランジスタとを含む。ダミーセル
は、磁気抵抗素子と同様の構成および形状を有し、第１
および第２の電気抵抗のうちのより小さい一方を有する
ように予め磁化されたダミー磁気抵抗素子と、ダミー磁
気抵抗素子と直列に接続されてデータ読出時に選択的に
オンし、アクセストランジスタと同様に設計されたダミ
ーアクセストランジスタとを含む。薄膜磁性体記憶装置
は、複数のメモリセルに対応して設けられ、固定電圧を
伝達する第１の電圧配線と、ダミーセルに対応して設け
られ、固定電圧を伝達する第２の電圧配線と、データ読
出時において、選択メモリセルおよびダミーセルをそれ
ぞれ介して、第１および第２の電圧配線とそれぞれ電気
的に結合される第１および第２のデータ線と、第１およ
び第２のデータ線の通過電流差に応じたデータ読出を行
なうためのデータ読出部と、メモリアレイの外部におい
て第２の電圧配線に対して直列に接続されて、第１およ
び第２の電気抵抗の差よりも小さい電気抵抗を有するダ
ミー抵抗付加部とをさらに備える。
【００４３】好ましくは、ダミー抵抗付加部は、第２の
電圧配線と固定電圧との間に電気的に結合され、ゲート
へ調整可能な制御電圧を受ける電界効果型トランジスタ
を有する。
【００４４】この発明のさらに別の１つの構成に従う薄
膜磁性体記憶装置は、複数のメモリセルおよび、データ
読出時に、複数のメモリセルのうちのアクセス対象に選
択された選択メモリセルとの間で通過電流を比較するた
めにのダミーセルが配置されたメモリアレイを備える。
各メモリセルは、記憶データのレベルに応じた方向に磁
化されて磁化方向に応じて第１および第２の電気抵抗の
いずれかを有するように構成された有する磁気抵抗素子
と、磁気抵抗素子と直列に接続されてデータ読出時に選
択的にオンするアクセストランジスタとを含む。ダミー
セルは、磁気抵抗素子と同様の構成および形状を有し、
第１および第２の電気抵抗のいずれか一方を有するよう
に予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵
抗素子と直列に接続されてデータ読出時に選択的にオン
し、アクセストランジスタと同様に設計されたダミーア
クセストランジスタとを含む。薄膜磁性体記憶装置は、
データ読出時において、選択メモリセルおよびダミーセ
ルの一方ずつをそれぞれ介して、固定電圧と電気的に結
合される第１および第２のデータ線と、第１および第２
のデータ線の通過電流差に応じたデータ読出を行なうた
めのデータ読出部と、メモリアレイ外部において、第１
および第２のデータ線のうちの選択メモリセルと結合さ
れた一方のデータ線に対して、第３の電気抵抗を直列に
接続するための第１の抵抗付加部と、メモリアレイ外部
において、第１および第２のデータ線のうちのダミーセ
ルと結合された他方のデータ線に対して、第４の電気抵
抗を直列に接続するための第２の抵抗付加部とをさらに
備える。第３および第４の電気抵抗は、ダミーセルの電
気抵抗および第４の電気抵抗の和が、第１および第３の
電気抵抗の和と、第２および第３の電気抵抗の和との中
間レベルとなるように決定される。
【００４５】好ましくは、ダミー磁気抵抗素子は、第１
および第２の電気抵抗のより小さい一方を有するように
予め磁化され、第４の電気抵抗は、第１および第２の電
気抵抗の差に相当し、第３の電気抵抗は、第４の電気抵
抗の半分である。
【００４６】さらに好ましくは、第１の抵抗付加部は、
各ゲートへ調整可能な制御電圧を受ける並列に接続され
たＬ個（Ｌ：２以上の偶数かつ正の整数）のトランジス
タを含み、第２の抵抗付加部は、各ゲートへ制御電圧を
受ける並列に接続された（Ｌ／２）個のトランジスタを
含む。
【００４７】また好ましくは、薄膜磁性体記憶装置は、
複数のメモリセルに対応して設けられ、固定電圧を伝達
するための第１の電圧配線と、ダミーセルに対応して設
けられ、固定電圧を伝達するための第２の電圧配線とを
さら備える。第１の抵抗付加部は、第１の電圧配線およ
び固定電圧の間に直列に接続され、第２の抵抗付加部
は、第２の電圧配線および固定電圧の間に直列に接続さ
れる。
【００４８】あるいは好ましくは、複数のメモリセルお
よびダミーセルは、相補にデータ読出対象となる第１お
よび第２のメモリブロックに分割配置され、第１および
第２のメモリブロックの各々は、ダミーセルを含み、第
１のメモリブロックにおいて、各メモリセルおよびダミ
ーセルは、第１および第２のデータ配線と固定電圧との
間にそれぞれ電気的に結合され、第２のメモリブロック
において、ダミーセルおよび各メモリセルは、第１およ
び第２のデータ配線と固定電圧との間にそれぞれ電気的
に結合され、薄膜磁性体記憶装置は、第１および第２の
メモリブロック間の選択結果に応じて、第１および第２
のデータ線のそれぞれに対して、第１および第２の抵抗
付加部の一方ずつを相補的に直列接続するための接続切
換部をさらに備える。
【００４９】この発明のさらに別の１つの構成に従う薄
膜磁性体記憶装置は、複数のメモリセルおよび、データ
読出時に、複数のメモリセルのうちのアクセス対象に選
択された選択メモリセルとの間で通過電流を比較するた
めにのダミーセルが配置されたメモリアレイを備え、各
メモリセルは、記憶データのレベルに応じた方向に磁化
されて磁化方向に応じて第１および第２の電気抵抗のい
ずれかを有するように構成された有する磁気抵抗素子
と、磁気抵抗素子と直列に接続されてデータ読出時に選
択的にオンするアクセストランジスタとを含む。ダミー
セルは、磁気抵抗素子と同様の構成および形状を有し、
第１および第２の電気抵抗のいずれか一方を有するよう
に予め磁化されたダミー磁気抵抗素子と、ダミー磁気抵
抗素子と直列に接続されてデータ読出時に選択的にオン
し、アクセストランジスタと同様に設計されたダミーア
クセストランジスタとを含む。薄膜磁性体記憶装置は、
データ読出時において、選択メモリセルおよびダミーセ
ルの一方ずつをそれぞれ介して、固定電圧と電気的に結
合される第１および第２のデータ線と、第１および第２
のデータ線の通過電流差に応じたデータ読出を行なうた
めのデータ読出部と、メモリアレイの外部において、第
１および第２のデータ線の一方のデータ線に対して、第
３の電気抵抗を並列に接続するための抵抗付加部とをさ
らに備える。第３の電気抵抗は、ダミーセルの電気抵抗
が、並列接続された第１および第３の電気抵抗の合成抵
抗および、並列接続された第２および第３の電気抵抗の
合成抵抗の中間レベルとなるように決定される。
【００５０】好ましくは、ダミー磁気抵抗素子は、第１
および第２の電気抵抗のより小さい一方を有するように
予め磁化され、データ読出時において、抵抗付加部が並
列に接続される一方のデータ線は、選択メモリセルを介
して固定電圧と電気的に結合される。
【００５１】この発明のさらに別のもう１つの構成に従
う薄膜磁性体記憶装置は、複数のメモリセルおよび、デ
ータ読出時に、複数のメモリセルのうちのアクセス対象
に選択された選択メモリセルとの間で通過電流を比較す
るためにのダミーセルが配置されたメモリアレイを備
え、各メモリセルは、磁化方向に応じて電気抵抗が変化
する構成を有し、記憶データのレベルに応じて、磁化容
易軸方向に沿って正方向および負方向のいずれかに磁化
される磁気抵抗素子と、磁気抵抗素子と直列に接続され
てデータ読出時に選択的にオンするアクセストランジス
タを含む複数のメモリセルとを含み、ダミーセルは、磁
気抵抗素子と同様の構成および形状を有し、正方向およ
び負方向のいずれかに予め磁化されたダミー磁気抵抗素
子と、ダミー磁気抵抗素子と直列に接続されてデータ読
出時に選択的にオンし、アクセストランジスタと同様に
設計および作製されたダミーアクセストランジスタとを
含む。薄膜磁性体記憶装置は、データ読出時において、
選択メモリセルおよびダミーセルの一方ずつをそれぞれ
介して、固定電圧と電気的に結合される第１および第２
のデータ線と、第１および第２のデータ線の通過電流差
に応じたデータ読出を行なうためのデータ読出部と、デ
ータ読出時において、ダミー磁気抵抗素子に対して、磁
化困難軸方向に沿ったバイアス磁界を印加するためのバ
イアス磁界印加部とを備える。バイアス磁界は、ダミー
磁気抵抗素子の磁化容易軸に沿った磁化方向が保持され
る範囲内に設定される。
【００５２】好ましくは、バイアス磁界印加部は、ダミ
ーセルに対応して、磁化容易軸方向に沿って配置され、
データ読出時にバイアス電流の供給を受けるバイアス電
流配線を有する。
【００５３】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示すものとする。
【００５４】［実施の形態１］図１は、本発明の実施の
形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブ
ロック図である。
【００５５】図１を参照して、本発明の実施の形態に従
うＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤお
よびアドレス信号ＡＤＤに応答してランダムアクセスを
行ない、書込データＤＩＮの入力および読出データＤＯ
ＵＴの出力を実行する。
【００５６】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、行列状に配置されたＭＴＪメモリセ
ルＭＣを含むメモリアレイ１０とを備える。
【００５７】メモリアレイ１０においては、ＭＴＪメモ
リセルの行にそれぞれ対応して、リードワード線ＲＷＬ
およびディジット線ＤＬが配置され、ＭＴＪメモリセル
の列にそれぞれ対応して、ビット線ＢＬが配置される。
あるいは、折返し型ビット線構成とするために、各メモ
リセル列に対応して、ビット線ＢＬおよび／ＢＬから構
成されるビット線対ＢＬＰを配置する構成としてもよ
い。図１においては、代表的に示される１個のＭＴＪメ
モリセルＭＣと、これに対応するリードワード線ＲＷ
Ｌ、ディジット線ＤＬ、およびビット線ＢＬ（またはビ
ット線対ＢＬＰ）の配置が示される。
【００５８】ＭＲＡＭデバイス１は、アドレス信号によ
って示されるロウアドレスＲＡをデコードして、メモリ
アレイ１０における行選択を実行するための行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡをデコードして、メモリアレイ１０における
列選択を実行するための列デコーダ２５と、読出／書込
制御回路３０および３５とをさらに備える。
【００５９】読出／書込制御回路３０および３５は、メ
モリアレイ１０に対してデータ書込動作を行なうための
回路群、およびメモリアレイ１０からデータ読出を行な
うための回路群（以下、「データ読出回路系」とも称す
る）を総称したものである。
【００６０】ディジット線ＤＬは、メモリアレイ１０を
挟んで行デコーダ２０と反対側の領域において、所定電
圧Ｖｓｓ（たとえば、接地電圧）と結合される。
【００６１】図２は、メモリアレイに対してデータ読出
を実行するためのデータ読出回路系の実施の形態１に従
う構成を示す回路図である。
【００６２】図２を参照して、メモリアレイ１０は、行
列状に配置された、各々が１ビットのデータ記憶を行な
う複数の正規のＭＴＪメモリセルＭＣ（以下、単に「正
規メモリセルＭＣ」とも称する）を有する。各正規メモ
リセルＭＣは、図３０に示したのと同様の構成を有し、
直列に接続された、トンネル磁気抵抗素子ＴＭＲおよび
アクセストランジスタ（アクセス素子）ＡＴＲとを含
む。アクセストランジスタＡＴＲのゲートは、対応する
リードワード線ＲＷＬと接続される。トンネル磁気抵抗
素子ＴＭＲは、記憶データ（“１”もしくは“０”）に
応じた方向に磁化されて、電気抵抗ＲｍａｘおよびＲｍ
ｉｎのいずれかを有する。
【００６３】各正規メモリセルの電気抵抗は、厳密に
は、トンネル磁気抵抗素子ＴＭＲ、アクセストランジス
タＡＴＲのオン抵抗、およびその他の寄生抵抗の和であ
るが、トンネル磁気抵抗素子ＴＭＲ以外の抵抗分は記憶
データによらず一定であるので、以下においては、記憶
データに応じた２種類の正規メモリセルの電気抵抗につ
いても、ＲｍａｘおよびＲｍｉｎで示し、両者の差をΔ
Ｒ（すなわち、ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）と示すもの
とする。
【００６４】メモリアレイ１０は、さらに、複数のダミ
ーセルＤＭＣを含む。各ダミーセルＤＭＣは、アクセス
対象に選択された正規メモリセル（以下、「選択メモリ
セル」とも称する）との間で通過電流を比較するために
設けられる。各ダミーセルＤＭＣは、正規メモリセルＭ
Ｃと同様の構成および形状を有し、ダミー磁気抵抗素子
ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄから構成さ
れる。
【００６５】ダミー磁気抵抗素子ＴＭＲｄは、正規メモ
リセルＭＣ中のトンネル磁気抵抗素子ＴＭＲと同様に設
計および作製されて、記憶データ“１”もしくは“０”
を予め書込まれる。ダミーアクセス素子ＡＴＲｄは、正
規メモリセルＭＣ中のアクセストランジスタＡＴＲと同
様に作製および設計される。すなわち、ダミーアクセス
素子ＡＴＲｄとアクセストランジスタＡＴＲとのオン抵
抗は同レベルであり、そのトランジスタサイズも同様に
設計されている。したがって、ダミーセルＤＭＣの電気
抵抗は、正規メモリセルの２種類の電気抵抗Ｒｍａｘお
よびＲｍｉｎの所定の一方と同様である。
【００６６】ダミーセルＤＭＣは、正規メモリセルＭＣ
と同様の構成および形状を有するので、メモリアレイ１
０内において正規メモリセルＭＣと連続的に行列配置す
ることができる。実施の形態１に従う構成においては、
ダミーセルＤＭＣは、ダミーセル列を構成して、正規メ
モリセルＭＣとの間でメモリセル行を共有するように配
置される。
【００６７】正規メモリセルＭＣおよびダミーセルＤＭ
Ｃによって共有されたメモリセル行ごとに、リードワー
ド線ＲＷＬおよびディジット線ＤＬが配置される。一
方、正規メモリセルＭＣの列（「正規メモリセル列」と
も称する）およびダミーセル列はそれぞれ独立であり、
正規メモリセル列ごとにビット線ＢＬが配置され、ダミ
ーセル列に対してダミービット線ＢＬｄが設けられる。
【００６８】図２においては、第ｉ番目（ｉ：自然数）
のメモリセル行および先頭、第ｊ番目（ｊ：自然数）お
よび最終のメモリセル列に対応する、リードワード線Ｒ
ＷＬｉ、ディジット線ＤＬｉ、ビット線ＢＬ０，ＢＬ
ｊ，ＢＬｎおよびダミービット線ＢＬｄ、ならびに、対
応する正規メモリセルＭＣおよびダミーセルＤＭＣが代
表的に示される。
【００６９】また、以下においては、信号、信号線およ
びデータ等の２値的な高電圧状態（たとえば、電源電圧
Ｖｃｃ）および低電圧状態（たとえば、所定電圧Ｖｓ
ｓ）を、それぞれ「Ｈレベル」および「Ｌレベル」とも
称する。
【００７０】さらに、メモリアレイ１０に隣接して、デ
ータ線ＬＩＯおよびＬＩＯｒが配置される。各メモリセ
ル列において、各ビット線ＢＬとデータ線ＬＩＯとの間
にコラム選択ゲートＣＳＧが設けられ、ダミービット線
ＢＬｄとデータ線ＬＩＯｒとの間にダミーコラム選択ゲ
ートＣＳＧｄが設けられる。コラム選択ゲートＣＳＧ
は、対応するコラム選択線ＣＳＬの活性化（Ｈレベル）
に応答してオンする。また、ダミーコラム選択ゲートＣ
ＳＧｄは、ダミーコラム選択線ＣＳＬｄの活性化（Ｈレ
ベル）に応答してオンする。
【００７１】図２には、ビット線ＢＬ０，ＢＬｊ、ＢＬ
ｎおよびダミービット線ＢＬｄに対応して設けられる、
コラム選択線ＣＳＬ０，ＣＳＬｊ，ＣＳＬｎ、ダミーコ
ラム選択線ＣＳＬｄ、コラム選択ゲートＣＳＧ０，ＣＳ
Ｇｊ，ＣＳＧｎ、およびダミーコラム選択ゲートＣＳＧ
ｄが代表的に示される。
【００７２】行デコーダ２０は、ロウアドレスＲＡに応
じて、データ読出時にリードワード線ＲＷＬを選択的に
活性化（Ｈレベル）し、データ書込時にディジット線Ｄ
Ｌを選択的に活性化（Ｈレベル）する。活性化されたデ
ィジット線ＤＬｉは、その一端を行デコーダ２０によっ
て電源電圧Ｖｃｃと接続され、他端を図１に示したよう
に所定電圧Ｖｓｓと接続されるので、選択行のディジッ
ト線にデータ書込電流Ｉｐを流すことができる。データ
書込動作についての詳細な説明は省略するが、さらに、
選択列のビット線に書込データレベルに応じた方向のデ
ータ書込電流を流すことにより、対応するディジット線
およびビット線の両方にデータ書込電流が供給されたメ
モリセルに対してデータ書込を実行できる。
【００７３】列デコーダ２５は、データ読出時におい
て、列選択結果に応じて、コラム選択線ＣＳＬおよびダ
ミーコラム選択線ＣＳＬｄを選択的に活性化（Ｈレベ
ル）する。
【００７４】さらに、データ線ＬＩＯ，ＬＩＯｒをプリ
チャージ・イコライズするためのデータ線イコライズ回
路５０と、選択メモリセルおよびダミーセル間の電気抵
抗差に基づいてデータ読出を実行するための差動増幅器
６０とが設けられる。
【００７５】データ線イコライズ回路５０は、データ線
ＬＩＯおよびＬＩＯｒの間に接続されるトランジスタス
イッチ５１と、データ線ＬＩＯｒおよび所定電圧Ｖｓｓ
の間に接続されるトランジスタスイッチ５２と、データ
線ＬＩＯおよび所定電圧Ｖｓｓの間に接続されるトラン
ジスタスイッチ５３とを有する。トランジスタスイッチ
５１、５２および５３の各々は、たとえばＮ型ＭＯＳト
ランジスタで構成される。
【００７６】トランジスタスイッチ５１〜５３の各々の
ゲートには、行デコーダ２０によって生成されるデータ
線イコライズ信号ＬＩＯＥＱが入力される。データ線イ
コライズ信号ＬＩＯＥＱは、少なくともデータ読出動作
前の所定期間において、Ｈレベルへ活性化される。これ
に応答したプリチャージ・イコライズ動作によって、デ
ータ線ＬＩＯおよびＬＩＯｒの各々は、所定電圧Ｖｓｓ
へ設定される。
【００７７】差動増幅器６０は、センスノードＮｓおよ
びデータ線ＬＩＯの間に接続されたＮ型ＭＯＳトランジ
スタ６１と、センスノード／Ｎｓとデータ線ＬＩＯｒと
の間に接続されたＮ型ＭＯＳトランジスタ６２と、ノー
ドＮｓｐおよびセンスノードＮｓの間に接続されるＰ型
ＭＯＳトランジスタ６３と、ノードＮｓｐおよびセンス
ノード／Ｎｓの間に接続されるＰ型ＭＯＳトランジスタ
６４と、動作電圧として供給される電源電圧Ｖｃｃおよ
びノードＮｓｐの間に接続されるＰ型ＭＯＳトランジス
タ６５とを有する。
【００７８】トランジスタ６３および６４の各々のゲー
トは、センスノードＮｓおよび／Ｎｓの一方と接続され
る。図２には、一例として、トランジスタ６３および６
４の各々のゲートがセンスノード／Ｎｓと接続される構
成が示される。トランジスタ６３および６４は、カレン
トミラー回路を構成し、センスノードＮｓおよび／Ｎｓ
の各々に対して、同一電流を供給しようとする。
【００７９】トランジスタ６１および６２のゲートに
は、オフセット調整回路を構成する電圧発生回路５５お
よび５６によってそれぞれ生成されるオフセット制御電
圧ＶｏｆｄおよびＶｏｆｒがそれぞれ入力される。トラ
ンジスタ６１および６２は、データ線ＬＩＯおよびＬＩ
Ｏｒをオフセット制御電圧ＶｏｆｄおよびＶｏｆｒ以下
にそれぞれ維持するとともに、データ線ＬＩＯおよびＬ
ＩＯｒの通過電流差を増幅して、センスノードＮｓおよ
び／Ｎｓ間の電圧差に変換する。
【００８０】トランジスタ６５のゲートへは、行デコー
ダ２０によってデータ読出動作時にＬレベルに活性化さ
れるセンスイネーブル信号／ＳＥが入力される。たとえ
ば、図２に示されるデータ読出回路系が複数配置される
構成において、行デコーダ２０は、これらの複数のデー
タ読出回路系の選択結果を反映して、センスイネーブル
信号／ＳＥを選択的に活性化する。トランジスタ６５
は、センスイネーブル信号／ＳＥの活性化（Ｌレベル）
に応答して動作電流を供給して、差動増幅器６０を動作
させる。
【００８１】次に、図３を用いて、実施の形態１に従う
ＭＲＡＭデバイスにおけるデータ読出動作を説明する。
図３においては、第ｉ行・第ｊ列がデータ読出対象に選
択された場合の動作について代表的に説明する。
【００８２】図３を参照して、データ読出実行前の時刻
ｔ１以前において、データ線イコライズ信号ＬＩＯＥＱ
は、Ｈレベルに活性化されている。これにより、データ
線ＬＩＯ，ＬＩＯｒは、所定電圧Ｖｓｓにプリチャージ
される。
【００８３】時刻ｔ１においてデータ読出動作が開始さ
れると、まず、データ線イコライズ信号ＬＩＯＥＱがＬ
レベルへ非活性化されて、データ線ＬＩＯ，ＬＩＯｒ
は、所定電圧Ｖｓｓから切離される。これにより、デー
タ読出を開始する準備が整う。
【００８４】さらに、時刻ｔ２において、センスイネー
ブル信号／ＳＥがＬレベルに活性化されて、差動増幅器
６０の動作が開始される。これにより、データ線ＬＩＯ
およびＬＩＯｒの各々に対する電流供給が開始される。
また、同様のタイミングで、選択行のリードワード線Ｒ
ＷＬｉおよび選択列のコラム選択線ＣＳＬｊが各々Ｈレ
ベルに活性化される。
【００８５】選択行のワード線ＷＬｉおよび選択列のコ
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
Ｏは、ビット線ＢＬｊおよび選択メモリセルを介して所
定電圧Ｖｓｓと電気的に結合され、データ線ＬＩＯｒ
は、ダミービット線ＢＬｄおよびダミーセルＤＭＣを介
して所定電圧Ｖｓｓと電気的に結合される。実施の形態
１に従う構成においては、データ線ＬＩＯ，ＬＩＯｒと
選択メモリセルおよびダミーセルとの間の接続対応関係
は固定されている。すなわち、データ読出時に、アドレ
ス選択結果にかかわらず、データ線ＬＩＯおよびＬＩＯ
ｒは、選択メモリセルおよびダミーセルとそれぞれ電気
的に結合される。
【００８６】既に説明したように、選択メモリセルの電
気抵抗は、記憶データに応じて電気抵抗がＲｍａｘおよ
びＲｍｉｎのいずれかであるので、選択メモリセルと電
気的に結合されたデータ線ＬＩＯの通過電流Ｉｄａｔ
は、記憶データに応じて、Ｉｄａｔ（Ｒｍａｘ）および
Ｉｄａｔ（Ｒｍｉｎ）のいずれかとなる。以下において
は、選択メモリセルと電気的に結合されたデータ線の通
過電流Ｉｄａｔを、データ読出電流Ｉｄａｔとも称し、
２種類のデータ読出電流Ｉｄａｔ（Ｒｍａｘ）およびＩ
ｄａｔ（Ｒｍｉｎ）の差をΔＩと表記する。すなわち、
ΔＩ＝Ｉｄａｔ（Ｒｍｉｎ）−Ｉｄａｔ（Ｒｍａｘ）で
示される。
【００８７】一方、データ線ＬＩＯｒの通過電流Ｉｒｅ
ｆは、Ｉｄａｔ（Ｒｍａｘ）およびＩｄａｔ（Ｒｍｉ
ｎ）の中間レベルに、好ましくは、下記（１）式を満た
す様に設定される。以下においては、ダミーセルと電気
的に結合されたデータ線の通過電流Ｉｒｅｆを基準電流
Ｉｒｅｆとも称する。言換えれば、差動増幅器６０は、
データ線ＬＩＯおよびＬＩＯｒの通過電流に対して、下
記（１）式を満足するようなオフセットを与える必要が
ある。
【００８８】 Ｉｄａｔ（Ｒｍａｘ）＋ΔＩ／２＝Ｉｒｅｆ＝Ｉｄａｔ（Ｒｍｉｎ）−ΔＩ／ ２ …（１） たとえば、このようなオフセットを与えるために、電圧
発生回路５５および５６によって生成されるオフセット
制御電圧ＶｏｆｄおよびＶｏｆｒが、それぞれ異なるレ
ベルへ設定される。
【００８９】より具体的には、ダミーセルの電気抵抗が
Ｒｍｉｎに予め設定されているときには、データ線ＬＩ
Ｏｒの通過電流である基準電流ＩｒｅｆをΔＩ／２だけ
減少させるオフセットを与えるために、オフセット制御
電圧Ｖｏｆｒ＝Ｖｏｆｄ−Ｖαに設定する。これによ
り、ダミーセルと電気的に結合されるトランジスタ６２
のゲート電圧が選択メモリセルと電気的に結合されるト
ランジスタ６１のゲート電圧よりも低くなるので、上述
したオフセットを与えることができる。オフセット制御
電圧ＶｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩ／２
に対応して調整される。
【００９０】反対に、ダミーセルの電気抵抗がＲｍａｘ
に予め設定されているときには、データ線ＬＩＯｒの通
過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させる
オフセットを与えるために、オフセット制御電圧Ｖｏｆ
ｒ＝Ｖｏｆｄ＋Ｖαに設定する。これにより、ダミーセ
ルと電気的に結合されるトランジスタ６２のゲート電圧
が選択メモリセルと電気的に結合されるトランジスタ６
１のゲート電圧よりも高くなるので、上述したオフセッ
トを与えることができる。同様に、オフセット制御電圧
ＶｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩ／２に対
応して調整される。
【００９１】あるいは、差動増幅器６０における上述し
たオフセットを与えるための他の構成として、カレント
ミラーを成すトランジスタ６３および６４がそれぞれ異
なる電流駆動能力（トランジスタサイズ）を有する構成
としてもよい。このような構成とする場合には、オフセ
ット制御電圧ＶｏｆｄおよびＶｏｆｒは、共通レベルに
設定される。
【００９２】具体的には、ダミーセルの電気抵抗がＲｍ
ｉｎに予め設定されているときには、データ線ＬＩＯｒ
の通過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ減少さ
せるオフセットを与えるために、トランジスタ６４の電
流駆動能力（トランジスタサイズ）は、トランジスタ６
３の電流駆動能力（トランジスタサイズ）よりも小さく
設計される。反対に、ダミーセルの電気抵抗がＲｍａｘ
に予め設定されているときには、データ線ＬＩＯｒの通
過電流（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させる
オフセットを与えるために、トランジスタ６４の電流駆
動能力（トランジスタサイズ）は、トランジスタ６３の
電流駆動能力（トランジスタサイズ）よりも大きく設計
される。
【００９３】時刻ｔ３からｔ４の間において、差動増幅
器６０は、選択メモリセルおよびダミーセルの電気抵抗
に基づいて上述したオフセットによって生じたデータ読
出電流Ｉｄａｔおよび基準電流Ｉｒｅｆの電流差ΔＩ／
２を増幅して、センスノードＮｓおよび／Ｎｓの電圧差
ΔＶ／２に変換する。この電圧差ΔＶ／２は、選択メモ
リセルの記憶データに応じた極性を有するので、センス
ノードＮｓおよび／Ｎｓの電圧から選択メモリセルの記
憶データを検知することができる。
【００９４】データ読出終了時には、時刻ｔ４におい
て、センスイネーブル信号／ＳＥ、選択行のリードワー
ド線ＲＷＬｉおよび選択列のコラム選択線ＣＳＬｊが非
活性化される。さらに、時刻ｔ５において、データ線イ
コライズ信号ＬＩＯＥＱがＨレベルへ活性化されて、デ
ータ線ＬＩＯ，ＬＩＯｒが再びプリシャージされて、デ
ータ読出前の回路状態が再現される。
【００９５】以上説明したように、実施の形態１に従う
構成においては、基準電流を発生させるためのダミーセ
ルを、正規メモリセルと同様の構成および形状とするこ
とができるので、同一のメモリアレイ内に連続的に作製
されたＭＴＪメモリセルの一部を用いて、ダミーセルを
構成できる。すなわち、ダミーセルを作製するために特
別の設計や製造工程を必要としないため、構造の複雑化
によるチップ面積の増大およびメモリアレイの加工マー
ジンの低下等といった問題を招くことなく、正規メモリ
セルおよびダミーセルを同一メモリアレイ内に設けてデ
ータ読出マージンを確保することができる。
【００９６】さらに、差動増幅器６０の動作電流を選択
メモリセルおよびダミーセルの通過電流として用いてい
るのでデータ読出回路系の回路素子数を削減できる。ま
た、同様の特性を有する選択メモリセルおよびダミーセ
ルの間に、記憶データレベルに応じた極性の通過電流差
を生じさせるためのオフセットを、回路構成の複雑化を
招くことなく与えることができる。
【００９７】［実施の形態１の変形例１］図４は、実施
の形態１の変形例１に従うデータ読出回路系の構成を示
す回路図である。
【００９８】図４を参照して、実施の形態１の変形例１
に従う構成においては、メモリアレイ１０が、いわゆる
「折返し型ビット線構成」を有する点と、新たに接続切
換回路７０が配置される点とが、図２に示した実施の形
態１に従う構成と異なる。
【００９９】メモリアレイ１０において、各メモリセル
列に対応して、相補のビット線ＢＬおよび／ＢＬから構
成されるビット線対ＢＬＰが配置される。正規メモリセ
ルＭＣは、奇数行においてビット線ＢＬと接続され、偶
数行においてビット線／ＢＬと接続されるように、１行
おきに交互配置される。
【０１００】ダミーセルＤＭＣは、メモリアレイ１０内
において正規メモリセルＭＣと連続的に行列配置され、
奇数行および偶数行にそれぞれ対応する２個のダミーセ
ル行を構成して、正規メモリセルＭＣとの間でメモリセ
ル列を共有するように配置される。
【０１０１】したがって、各メモリセル列に配置された
相補のビット線ＢＬおよび／ＢＬは、正規メモリセルＭ
ＣおよびダミーセルＤＭＣによって共有される。一方、
正規メモリセルＭＣの行（「正規メモリセル行」とも称
する）およびダミーセル行はそれぞれ独立であり、正規
メモリセル行ごとにリードワード線ＲＷＬおよびディジ
ット線ＤＬが配置される。また、２個のダミーセル行に
それぞれ対応して、ダミーリードワード線ＤＲＷＬｅ，
ＤＲＷＬｏと、ダミーディジット線ＤＤＬｅ，ＤＤＬｏ
が配置される。
【０１０２】図４においては、代表的に示される正規メ
モリセルの１個ずつの偶数行および奇数行と、２個のダ
ミーセル行と、先頭および最終のメモリセル列に対応す
る、リードワード線ＲＷＬｅ，ＲＷＬｏ、ディジット線
ＤＬｅ，ＤＬｏ、ダミーリードワード線ＤＲＷＬｅ，Ｄ
ＲＷＬｏ、ダミーディジット線ＤＤＬｅ，ＤＤＬｏ、ビ
ット線対ＢＬＰ０，ＢＬＰｎならびに、対応する正規メ
モリセルＭＣおよびダミーセルＤＭＣが代表的に示され
る。
【０１０３】ダミーリードワード線ＤＲＷＬｅに対する
ダミーセル群は、ビット線ＢＬと所定電圧Ｖｓｓとの間
にそれぞれ接続される。一方、ダミーリードワード線Ｄ
ＲＷＬｏに対応するダミーセル群は、ビット線／ＢＬと
所定電圧Ｖｓｓとの間にそれぞれ接続される。
【０１０４】メモリアレイ１０に隣接してデータ線対Ｌ
ＩＯＰを構成する相補のデータ線ＬＩＯおよび／ＬＩＯ
が配置される。各メモリセル列にそれぞれ対応して配置
されるコラム選択ゲートＣＳＧ０〜ＣＳＧｎは、データ
線対ＬＩＯＰおよびビット線対ＢＬＰ０〜ＢＬＰｎの間
にそれぞれ設けられる。したがって、データ読出時にお
いて、選択列に対応する相補のビット線ＢＬおよび／Ｂ
Ｌが、データ線ＬＩＯおよび／ＬＩＯとそれぞれ電気的
に結合される。すなわち、折返し型ビット線構成のメモ
リアレイを有する場合には、データ線ＬＩＯおよび／Ｌ
ＩＯと、選択メモリセルおよびダミーセルとの間の結合
関係は固定されず、奇数行および偶数行のいずれが選択
されるかに応じて、データ線ＬＩＯ，／ＬＩＯと、ダミ
ーセルＤＭＣおよび選択メモリセルとの間の接続対応関
係が入替わる。具体的には、奇数行の選択時には、デー
タ線ＬＩＯおよび／ＬＩＯが、ビット線ＢＬおよび／Ｂ
Ｌを介して、選択メモリセルおよびダミーセルとそれぞ
れ電気的に結合される。これに対して、偶数行の選択時
には、データ線ＬＩＯおよび／ＬＩＯが、ビット線ＢＬ
および／ＢＬを介して、ダミーセルおよび選択メモリセ
ルとそれぞれ電気的に結合される。
【０１０５】これに対応して、接続切換回路７０は、差
動増幅器６０とデータ線ＬＩＯ，／ＬＩＯとの間の接続
対応関係を、アドレス選択結果、すなわち偶数行および
奇数行のいずれが選択されるかに応じて切換える。接続
切換回路７０は、データ読出電流Ｉｄａｔが供給される
ノードＮｄ（トランジスタ６１のソース側）および基準
電流Ｉｒｅｆが供給されるノードＮｒ（トランジスタ６
２のソース側）とデータ線ＬＩＯおよび／ＬＩＯの間に
設けられる。
【０１０６】図５は、接続切換回路７０の構成を説明す
る回路図である。図５を参照して、接続切換回路７０
は、ノードＮｄおよびデータ線ＬＩＯの間に電気的に結
合されるＮ型ＭＯＳトランジスタ７１と、ノードＮｄお
よびデータ線／ＬＩＯの間に電気的に結合されるＮ型Ｍ
ＯＳトランジスタ７２と、ノードＮｒおよびデータ線／
ＬＩＯの間に電気的に結合されるＮ型ＭＯＳトランジス
タ７３と、ノードＮｒとデータ線ＬＩＯとの間に電気的
に結合されるＮ型ＭＯＳトランジスタ７４とを有する。
トランジスタ７１および７３のゲートには、奇数行の選
択時にＨレベル（“１”）に設定され、偶数行の選択時
にＬレベル（“０”）に設定されるアドレス信号ＲＡ０
が入力され、トランジスタ７２および７４の各ゲートに
は、その反転信号であるアドレス信号／ＲＡ０が入力さ
れる。
【０１０７】このような構成とすることにより、奇数行
および偶数行のいずれの選択時においても、選択メモリ
セルおよびダミーセルを、データ読出電流Ｉｄａｔおよ
び基準電流Ｉｒｅｆをそれぞれ供給するノードＮｄおよ
びＮｒと電気的にそれぞれ結合することができる。
【０１０８】図６は、実施の形態１の変形例１に従うデ
ータ読出回路系によるデータ読出動作を説明する動作波
形図である。
【０１０９】図６を参照して、奇数行が選択される時刻
ｔ１からｔ２の間のデータ読出動作においては、アドレ
ス信号ＲＡ０および／ＲＡ０は、ＨレベルおよびＬレベ
ルにそれぞれ設定され、さらに、選択行のリードワード
線ＲＷＬｏおよびダミーリードワード線ＤＲＷＬｏと、
選択列に対応するコラム選択線ＣＳＬ０とがＨレベルに
活性化される。
【０１１０】電圧発生回路５５，５６および差動増幅器
６０は、実施の形態１と同様に、データ読出電流Ｉｄａ
ｔおよび基準電流Ｉｒｅｆの間に所望のオフセットを与
えるように設計されている。
【０１１１】この結果、奇数行の選択時においては、選
択メモリセルと結合されたデータ線ＬＩＯをデータ読出
電流Ｉｄａｔが通過し、ダミーセルＤＭＣと結合された
データ線／ＬＩＯを基準電流Ｉｒｅｆが通過する。した
がって、実施の形態１に従うデータ読出動作と同様に、
差動増幅器６０によって、データ読出電流Ｉｄａｔおよ
び基準電流Ｉｒｅｆの差を増幅して、センスノードＮｓ
および／Ｎｓの電圧差に変換し、センスノードＮｓおよ
び／Ｎｓの電圧から選択メモリセルの記憶データを検知
することができる。
【０１１２】一方、偶数行が選択される時刻ｔ３からｔ
４の間のデータ読出動作においては、アドレス信号ＲＡ
０および／ＲＡ０は、ＬレベルおよびＨレベルにそれぞ
れ設定され、さらに、選択行のリードワード線ＲＷＬｅ
およびダミーリードワード線ＤＲＷＬｅと、選択列に対
応するコラム選択線ＣＳＬ０とがＨレベルに活性化され
る。
【０１１３】この結果、偶数行の選択時においても、選
択メモリセルと結合されたデータ線（／ＬＩＯ）をデー
タ読出電流Ｉｄａｔが通過し、ダミーセルＤＭＣと結合
されたデータ線（ＬＩＯ）を基準電流Ｉｒｅｆが通過す
る。
【０１１４】したがって、奇数行および偶数行のいずれ
の選択時においても、実施の形態１に従うデータ読出動
作と同様に、差動増幅器６０によって、データ読出電流
Ｉｄａｔおよび基準電流Ｉｒｅｆの電流差ΔＩ／２を増
幅して、センスノードＮｓおよび／Ｎｓの電圧差ΔＶ／
２に変換できるので、センスノードＮｓおよび／Ｎｓの
電圧から選択メモリセルの記憶データを検知することが
できる。
【０１１５】すなわち、実施の形態１の変形例１に従う
構成によれば、相補のデータ線と選択メモリセルおよび
ダミーセルの間の接続対応関係がアドレス選択結果に応
じて入替わる折返しビット線構成のメモリアレイに対し
ても、実施の形態１と同様の効果を享受することができ
る。このような、折返しビット線構成のメモリアレイで
は、隣接するビット線、データ線間での比較動作に基づ
いてデータ読出動作により、よりノイズ耐性の高い正確
なデータ読出を実行できる。
【０１１６】［実施の形態１の変形例２］実施の形態１
の変形例２においては、実施の形態１の変形例１で示し
たデータ線ＬＩＯ，／ＬＩＯと選択メモリセルおよびダ
ミーセルとの間の接続対応関係がアドレス選択結果に応
じて入替わる構成に対応可能な差動増幅器の構成につい
て説明する。
【０１１７】図７は、実施の形態１の変形例２に従う差
動増幅器の構成を示す回路図である。
【０１１８】図７を参照して、実施の形態１の変形例２
に従う差動増幅器６０♯は、図２に示した差動増幅器６
０と比較して、トランジスタ６１および６２に代えて、
トランジスタ６１Ａ，６１Ｂ，６２Ａ，６２Ｂを有する
点で異なる。トランジスタ６１Ａおよび６１Ｂは、セン
スノードＮｓおよびデータ線ＬＩＯの間に並列に接続さ
れる。同様に、トランジスタ６２Ａおよび６２Ｂは、セ
ンスノード／Ｎｓおよびデータ線／ＬＩＯの間に並列に
接続される。
【０１１９】さらに、オフセット調整回路を構成する電
圧発生回路５５および５６に代えて、電圧発生回路５
５′および５６′がそれぞれ設けられる。トランジスタ
６１Ａおよび６２Ｂの各ゲートには、電圧発生回路５
６′からのオフセット制御電圧Ｖｏｆ１が入力され、ト
ランジスタ６１Ｂおよび６２Ａの各ゲートには、電圧発
生回路５７′からのオフセット制御電圧Ｖｏｆ２が入力
される。電圧発生回路５６′は、奇数行の選択時にＨレ
ベルに設定されるアドレス信号ＲＡ０に応じて動作し、
電圧発生回路５７は、偶数行の選択時にＨレベルに設定
されるアドレス信号／ＲＡ０に応じて動作する。
【０１２０】詳細は後程説明するが、アドレス選択結
果、具体的には奇数行および偶数行のいずれが選択され
るかに応じて、オフセット制御電圧Ｖｏｆ１およびＶｏ
ｆ２のいずれか一方は、トランジスタ６１Ａ，６２Ｂの
組およびトランジスタ６１Ｂ，６２Ａの組の一方の組を
ターンオフさせるように設定される。さらに、トランジ
スタ６１Ａおよび６２Ａの各々の電流駆動能力（トラン
ジスタサイズ）は、トランジスタ６１Ｂおよび６２Ｂの
各々の電流駆動能力（トランジスタサイズ）とは異なる
レベルに設定される。なお、差動増幅器６０♯のその他
の部分の構成は、図２に示した差動増幅器６０と同様で
あるので詳細な説明は繰返さない。
【０１２１】図８は、差動増幅器６０♯の動作を説明す
るための動作波形図である。図８を参照して、奇数行が
選択される時刻ｔ１からｔ２の間のデータ読出動作にお
いては、アドレス信号ＲＡ０および／ＲＡ０は、Ｈレベ
ルおよびＬレベルにそれぞれ設定され、さらに、選択行
のリードワード線ＲＷＬｏおよび対応するダミーリード
ワード線ＤＲＷＬｏと、選択列に対応するコラム選択線
ＣＳＬ０とがＨレベルに活性化される。
【０１２２】電圧発生回路５５′からのオフセット制御
電圧Ｖｏｆ１は、トランジスタ６１Ａおよび６２Ｂをタ
ーンオン可能なレベルＶｏｆに設定され、電圧発生回路
５６′からのオフセット制御電圧Ｖｏｆ２は、トランジ
スタ６１Ｂおよび６２Ａをターンオフさせるために、た
とえば接地電圧レベルに設定される。
【０１２３】これに対して、偶数行が選択される時刻ｔ
３からｔ４の間のデータ読出動作においては、アドレス
信号ＲＡ０および／ＲＡ０は、ＬレベルおよびＨレベル
にそれぞれ設定され、さらに、選択行のリードワード線
ＲＷＬｅおよび対応するダミーリードワード線ＤＲＷＬ
ｅと、選択列に対応するコラム選択線ＣＳＬ０とがＨレ
ベルに活性化される。
【０１２４】電圧発生回路５５′からのオフセット制御
電圧Ｖｏｆ１は、トランジスタ６１Ａおよび６２Ｂをタ
ーンオフさせるレベル（たとえば接地電圧）に設定さ
れ、電圧発生回路５６′からのオフセット制御電圧Ｖｏ
ｆ２は、トランジスタ６１Ｂおよび６２Ａをターンオン
可能なレベルＶｏｆに設定される。
【０１２５】したがって、奇数行および偶数行のいずれ
が選択された場合においても、データ線ＬＩＯおよび／
ＬＩＯのうちの、選択メモリセルと電気的に結合された
一方に対してトランジスタ６１Ａまたは６２Ａが直列に
接続され、ダミーセルと電気的に結合された他方に対し
てトランジスタ６１Ｂまたは６２Ｂが直列に接続され
る。
【０１２６】これらのトランジスタ６１Ａ，６２Ａの各
々と、トランジスタ６１Ｂ，６２Ｂの各々との、ターン
オン時の電流駆動能力の大小関係は、データ読出電流Ｉ
ｄａｔおよび基準電流Ｉｒｅｆの間に、実施の形態１と
同様のオフセットを与えるように、図２で説明した、オ
フセットを与えるためのトランジスタ６３および６４の
電流駆動能力（トランジスタサイズ）の大小関係と同様
に設定される。
【０１２７】具体的には、ダミーセルの電気抵抗がＲｍ
ｉｎに予め設定されているときには、基準電流Ｉｒｅｆ
をΔＩ／２だけ減少させるオフセットを与えるように、
トランジスタ６１Ｂ，６２Ｂの電流駆動能力（トランジ
スタサイズ）は、トランジスタ６１Ａ，６２Ａの電流駆
動能力（トランジスタサイズ）よりも小さく設計され
る。反対に、ダミーセルの電気抵抗がＲｍａｘに予め設
定されているときには、データ線ＬＩＯｒの通過電流
（基準電流Ｉｒｅｆ）をΔＩ／２だけ増加させるオフセ
ットを与えるように、トランジスタ６１Ｂ，６２Ｂの電
流駆動能力（トランジスタサイズ）は、トランジスタ６
１Ａ，６１Ａの電流駆動能力（トランジスタサイズ）よ
りも大きく設計される。
【０１２８】この結果、奇数行および偶数行のいずれの
選択時においても、選択メモリセルと結合されたデータ
線を流れるデータ読出電流Ｉｄａｔと、ダミーセルＤＭ
Ｃと結合されたデータ線を流れる基準電流Ｉｒｅｆとの
間に、上記（１）式と同様の関係を成立させることがで
きる。
【０１２９】したがって、奇数行および偶数行のいずれ
の選択時においても、実施の形態１に従うデータ読出動
作と同様に、差動増幅器６０によって、データ読出電流
Ｉｄａｔおよび基準電流Ｉｒｅｆの差を増幅して、セン
スノードＮｓおよび／Ｎｓの電圧差に変換し、センスノ
ードＮｓおよび／Ｎｓの電圧から選択メモリセルの記憶
データを検知することができる。
【０１３０】以上説明したように、実施の形態１の変形
例２に従う構成によれば、図２に示された差動増幅器６
０へ２個のトランジスタを追加して構成された差動増幅
器６０＃を用いて、図４および図５に示された接続切換
回路７０の配置を省略して、実施の形態１の変形例１と
同様のデータ読出を実行できる。したがって、実施の形
態１の変形例１に従う構成による効果に加えて、さら
に、回路面積を削減することができる。
【０１３１】［実施の形態２］実施の形態２において
は、差動増幅器を２段階に設けた場合において、実施の
形態１と同様のオフセットを与えるための構成について
説明する。
【０１３２】図９は、実施の形態２に従うデータ読出回
路系の構成を示す回路図である。図９を参照して、実施
の形態２に従う構成においては、差動増幅器６０の後段
にグローバル差動増幅器８０がさらに備えられる。グロ
ーバル差動増幅器８０は、センスノードＮｓおよび／Ｎ
ｓの電圧差を相補のグローバルデータ線ＧＩＯおよび／
ＧＩＯの通過電流差に変換し、この電流差を増幅してグ
ローバルセンスノードＮｇｓおよび／Ｎｇｓの間に電圧
差を生じさせる。
【０１３３】差動増幅器６０は、図２に示した構成のメ
モリアレイ１０に対して設けられている。したがって、
図示しないが、データ読出時において、センスノードＮ
ｓと電気的に結合されるデータ線ＬＩＯは、選択メモリ
セルと直列に接続され、センスノード／Ｎｓと電気的に
結合されるデータ線ＬＩＯｒはダミーセルＤＭＣと直列
に接続されている。
【０１３４】グローバル差動増幅器８０は、センスノー
ドＮｓと接続されたゲートを有するＮ型ＭＯＳトランジ
スタ８１と、センスノード／Ｎｓと接続されたゲートを
有するＮ型ＭＯＳトランジスタ８２と、電圧発生回路９
０からのオフセット制御電圧Ｖｏｆｄをゲートに受ける
Ｎ型ＭＯＳトランジスタ８３と、電圧発生回路９１から
のオフセット制御電圧Ｖｏｆｒをゲートに受けるＮ型Ｍ
ＯＳトランジスタ８４とを含む。トランジスタ８１は、
グローバルデータ線ＧＩＯおよび所定電圧Ｖｓｓの間に
電気的に結合され、トランジスタ８２は、グローバルデ
ータ線／ＧＩＯおよび所定電圧Ｖｓｓの間に電気的に結
合される。トランジスタ８３はグローバルデータ線ＧＩ
Ｏに直列に接続され、トランジスタ８４はグローバルデ
ータ線／ＧＩＯに直列に接続される。
【０１３５】グローバル差動増幅器８０は、さらに、電
源電圧ＶｃｃとノードＮｓｐｇの間に電気的に結合され
るＰ型ＭＯＳトランジスタ８５と、ノードＮｓｐｇとグ
ローバルセンスノードＮｇｓおよび／Ｎｇｓの間にそれ
ぞれ電気的に結合されるＰ型ＭＯＳトランジスタ８６お
よび８７とを含む。トランジスタ８５のゲートへは、グ
ローバル差動増幅器８０のイネーブル信号に相当する制
御信号／ＡＳＥが行デコーダ２０から入力される。トラ
ンジスタ８５は、制御信号／ＡＳＥの活性化（Ｌレベ
ル）に応答して動作電流を供給して、グローバル差動増
幅器８０を動作させる。トランジスタ８６および８７の
各ゲートは、グローバルセンスノードＮｇｓおよび／Ｎ
ｇｓの所定の一方、たとえばグローバルセンスノード／
Ｎｇｓと接続される。
【０１３６】電圧発生回路９０および９１がそれぞれ生
成するオフセット制御電圧ＶｏｆｄおよびＶｏｆｒは、
後程詳細に説明するように、相補のグローバルデータ線
ＧＩＯおよび／ＧＩＯの通過電流間に所望のオフセット
を与えるために、それぞれ異なるレベルへ設定される。
このように、グローバル差動増幅器８０は、トランジス
タ８１、８２、８６および８７で構成される、センスノ
ードＮｓおよび／Ｎｓの電圧差を増幅する差動アンプに
加えて、トランジスタ８３および８４のゲートへそれぞ
れ入力されるオフセット制御電圧ＶｏｆｄおよびＶｏｆ
ｒによって、グローバルデータ線ＧＩＯおよび／ＧＩＯ
の通過電流間に、所望のオフセットを与えることが可能
な構成となっている。
【０１３７】一方、差動増幅器６０内のトランジスタ６
１および６２の各ゲートには、共通のオフセット制御電
圧Ｖｏｆが入力される。すなわち、前段の差動増幅器６
０においては、データ線ＬＩＯおよびＬＩＯｒの通過電
流間に意図的なオフセットは与えられない。この結果、
データ線ＬＩＯおよびＬＩＯｒの通過電流は、選択メモ
リセルおよびダミーセルの電気抵抗に依存する。
【０１３８】次に、図１０を用いて、実施の形態２に従
うデータ読出動作を説明する。図１０においては、ダミ
ーセルの電気抵抗がＲｍｉｎに予め設定されている場合
について、第ｉ行・第ｊ列がデータ読出対象に選択され
たときの動作を代表的に説明する。
【０１３９】時刻ｔ１においてデータ読出動作が開始さ
れると、まず、データ線イコライズ信号ＬＩＯＥＱがＬ
レベルへ非活性化されて、データ線ＬＩＯ，ＬＩＯｒ
は、所定電圧Ｖｓｓから切離される。これにより、デー
タ読出を開始する準備が整う。
【０１４０】さらに、時刻ｔ２において、センスイネー
ブル信号／ＳＥおよび制御信号／ＡＳＥがＬレベルに活
性化されて、差動増幅器６０およびグローバル差動増幅
器８０の動作が開始される。これにより、データ線ＬＩ
Ｏ、ＬＩＯｒおよびグローバルデータ線ＧＩＯ，／ＧＩ
Ｏの各々に対する電流供給が開始される。また、同様の
タイミングで、選択行のリードワード線ＲＷＬｉおよび
選択列のコラム選択線ＣＳＬｊが各々Ｈレベルに活性化
される。
【０１４１】選択行のワード線ＷＬｉおよび選択列のコ
ラム選択線ＣＳＬｊの活性化に応答して、データ線ＬＩ
ＯおよびＬＩＯｒは、選択メモリセルおよびダミーセル
とそれぞれ電気的に結合される。これにより、時刻ｔ３
よりデータ線ＬＩＯおよびＬＩＯｒへ電流が流れ始め
る。また、データ線ＬＩＯおよびＬＩＯｒの通過電流に
よってそれぞれ決まるセンスノードＮｓおよび／Ｎｓの
電圧に応じて、時刻ｔ４よりグローバルデータ線ＧＩＯ
および／ＧＩＯへ電流が流れ始める。
【０１４２】選択メモリセルと電気的に結合されたデー
タ線ＬＩＯの通過電流Ｉｌｄは、記憶データに応じて、
Ｉｌｄ（Ｒｍａｘ）およびＩｌｄ（Ｒｍｉｎ）のいずれ
かとなる。電流Ｉｌｄ（Ｒｍｉｎ）およびＩｌｄ（Ｒｍ
ａｘ）の差をΔＩ´と表記する。
【０１４３】一方、ダミーセルの電気抵抗がＲｍｉｎに
予め設定されているので、データ線ＬＩＯｒの通過電流
Ｉｌｒは、Ｉｌｄ（Ｒｍｉｎ）と同レベルである。した
がって、選択メモリセルの記憶データが電気抵抗Ｒｍｉ
ｎに相当する場合には、センスノードＮｓおよび／Ｎｓ
の間に電圧差は生じない。この結果、トランジスタ８３
および８４のゲートへそれぞれ入力されるオフセット制
御電圧ＶｏｆｄおよびＶｏｆｒが同レベルであるときに
は、グローバルデータ線ＧＩＯおよび／ＧＩＯの通過電
流ＩｇｄおよびＩｇｒの間にもオフセットが生じない。
【０１４４】これに対して、選択メモリセルの記憶デー
タが電気抵抗Ｒｍａｘに相当する場合には、データ線Ｌ
ＩＯの通過電流Ｉｌｄ（Ｒｍａｘ）は、データ線ＬＩＯ
ｒの通過電流Ｉｌｒよりも小さくなるので、センスノー
ドＮｓの電圧がセンスノード／Ｎｓの電圧よりΔＶ´高
くなる。したがって、トランジスタ８１のゲート電圧が
トランジスタ８２のゲート電圧よりも高いので、オフセ
ット制御電圧ＶｏｆｄおよびＶｏｆｒが同レベルである
ときにも、グローバルデータ線ＧＩＯの通過電流Ｉｇｄ
は、グローバルデータ線／ＧＩＯのデータ通過電流Ｉｇ
ｒよりも大きくなる。
【０１４５】このように、ダミーセルＤＭＣの電気抵抗
がＲｍｉｎに相当する場合には、選択メモリセルに対応
するグローバルデータ線ＧＩＯの通過電流Ｉｇｄは、ダ
ミーセルに対応するグローバルデータ線／ＧＩＯの通過
電流Ｉｇｒと同等であるか、あるいはそれよりも大きい
かのいずれかとなる。
【０１４６】したがって、グローバル差動増幅器８０
は、グローバルデータ線／ＧＩＯの通過電流Ｉｇｒが、
グローバルデータ線ＧＩＯの選択メモリセルの記憶デー
タに応じた２種類の通過電流Ｉｇｄ（Ｒｍｉｎ）および
Ｉｇｄ（Ｒｍａｘ）の中間レベルとなるように、上記
（２）を満足するようなオフセットを与える必要があ
る。
【０１４７】 Ｉｇｄ（Ｒｍａｘ）＋ΔＩｏｆ＝Ｉｇｒ＝Ｉｇｄ（Ｒｍｉｎ）−ΔＩｏｆ … （２） すなわち、ダミーセルの電気抵抗がＲｍｉｎに予め設定
されているときには、グローバルデータ線ＧＩＯｒの通
過電流である基準電流ＩｇｒをΔＩｏｆだけ減少させる
オフセットを与えるために、オフセット制御電圧Ｖｏｆ
ｒ＝Ｖｏｆｄ−Ｖαに設定する。オフセット制御電圧Ｖ
ｏｆｒおよびＶｏｆｄの差Ｖαは、上記ΔＩｏｆに対応
して調整される。
【０１４８】あるいは、オフセット制御電圧Ｖｏｆｒお
よびＶｏｆｄを共通レベルに設定して、データ線ＬＩＯ
ｒの通過電流（基準電流Ｉｒｅｆ）をΔＩｏｆだけ減少
させるオフセットを与えるように、グローバルデータ線
ＧＩＯｒと接続されるトランジスタ８７の電流駆動能力
（トランジスタサイズ）を、グローバルデータ線ＧＩＯ
と接続されるトランジスタ８６の電流駆動能力（トラン
ジスタサイズ）よりも小さく設計してもよい。
【０１４９】また、ダミーセルＤＭＣの電気抵抗Ｒｍａ
ｘに設定されているケースには、グローバルデータ線Ｇ
ＩＯｒの通過電流である基準電流ＩｇｒをΔＩｏｆだけ
増加させるオフセットを与えるために、オフセット制御
電圧Ｖｏｆｒ＝Ｖｏｆｄ＋Ｖαに設定すればよい。
【０１５０】あるいは、オフセット制御電圧Ｖｏｆｒお
よびＶｏｆｄを共通レベルに設定して、データ線ＬＩＯ
ｒの通過電流（基準電流Ｉｒｅｆ）をΔＩｏｆだけ増加
させるオフセットを与えるように、グローバルデータ線
ＧＩＯｒと接続されるトランジスタ８７の電流駆動能力
（トランジスタサイズ）を、グローバルデータ線ＧＩＯ
と接続されるトランジスタ８６の電流駆動能力（トラン
ジスタサイズ）よりも大きく設計してもよい。
【０１５１】時刻ｔ４からｔ５の間において、このよう
に与えられたオフセットによって、選択メモリセルおよ
びダミーセルの電気抵抗に基づいて生じたグローバルデ
ータ線ＧＩＯおよび／ＧＩＯの通過電流差ΔＩｏｆは、
グローバル差動増幅器８０によって、グローバルセンス
ノードＮｇｓおよび／Ｎｇｓの電圧差ΔＶｏｆに変換さ
れる。この電圧差ΔＶｏｆは、選択メモリセルの記憶デ
ータに応じた極性を有するので、グローバルセンスノー
ドＮｇｓおよび／Ｎｇｓの電圧から選択メモリセルの記
憶データを検知することができる。
【０１５２】時刻ｔ５以降のデータ読出終了時における
動作は、図３における時刻ｔ４以降の動作と同様である
ので、詳細な説明は繰り返さない。
【０１５３】実施の形態２に従う構成においては、実施
の形態１と同様のデータ読出動作を、差動増幅器を２段
構成とした場合にも実行することができる。２段階の差
動増幅動作によってデータ読出を実行することにより、
それほど大型なＭＯＳトランジスタを設けることなく、
十分な増幅率を得てデータ読出を実行することが可能と
なるので、データ読出回路系の回路面積を小型化でき
る。
【０１５４】［実施の形態２の変形例１］実施の形態２
の変形例１に従う構成においては、図４に示したデータ
線ＬＩＯ，／ＬＩＯと選択メモリセルおよびダミーセル
との間の接続対応関係がアドレス選択結果に応じて入替
わる構成において、２段階の差動増幅を実行するための
構成について説明する。
【０１５５】図１１は、実施の形態２の変形例１に従う
データ読出回路系の構成を示す回路図である。
【０１５６】図１１を参照して、実施の形態２の変形例
１に従う構成においては、図９に示した実施の形態２に
従う構成に加えて、差動増幅器６０とデータ線ＬＩＯお
よび／ＬＩＯの間に接続切換回路７０が配置される点で
異なる。差動増幅器６０は、図４に示した構成のメモリ
アレイ１０に対して設けられている。したがって、図示
しないが、データ読出時において、センスノードＮｓお
よび／Ｎｓとそれぞれ電気的に結合されるデータ線ＬＩ
Ｏおよび／ＬＩＯは，アドレス選択結果に応じて、選択
メモリセルおよびダミーセルＤＭＣの一方ずつと直列に
接続されている。
【０１５７】接続切換回路７０の構成は、図５に示した
のと同様であり、アドレス選択結果に応じて、データ線
ＬＩＯおよび／ＬＩＯのうちの、選択メモリセルと接続
された一方を固定的にノードＮｄ（トランジスタ６１
側）と接続し、ダミーセルと接続された他方をノードＮ
ｒ（トランジスタ６２側）と固定的に接続する。
【０１５８】これにより、差動増幅器６０、グローバル
差動増幅器８０および電圧発生回路９０，９１を、実施
の形態２で説明したのと同様に動作させて、相補のデー
タ線と選択メモリセルおよびダミーセルの間の接続対応
関係がアドレス選択結果に応じて入替わる折返しビット
線構成のメモリアレイに対しても、実施の形態２と同様
の効果を得ることができる。さらに、メモリアレイを折
返し型ビット線構成とすることにより、よりノイズ耐性
の高い正確なデータ読出を実行できる。
【０１５９】［実施の形態２の変形例２］図１２は、実
施の形態２の変形例２に従うデータ読出回路系の構成を
示す回路図である。
【０１６０】図１２を参照して、実施の形態２の変形例
２に従う構成においては、接続切換回路７０が、グロー
バル差動増幅器８０の内部に対応して設けられる。すな
わち、接続切換回路７０は、グローバルデータ線ＧＩＯ
および／ＧＩＯを分割するように設けられ、トランジス
タ８１および８２と、トランジスタ８３および８４との
間の接続対応関係をアドレス選択結果に応じて制御す
る。
【０１６１】すなわち、奇数行が選択されて、アドレス
信号ＲＡ０がＨレベルに設定されると、接続切換回路７
０は、データ線ＬＩＯを介して選択メモリセルと電気的
に結合されたセンスノードＮｓの電圧に応じて通過電流
が制御されるトランジスタ８１と、オフセット制御電圧
Ｖｏｆｄをゲートに受けるトランジスタ８３と直列に接
続し、データ線／ＬＩＯを介してダミーセルと電気的に
結合されたセンスノード／Ｎｓの電圧に応じて通過電流
が制御されるトランジスタ８２を、オフセット制御電圧
Ｖｏｆｒをゲートに受けるトランジスタ８４と直列に接
続する。
【０１６２】これに対して、アドレス信号／ＲＡ０がＨ
レベルに設定される偶数行の選択時には、データ線ＬＩ
Ｏを介してダミーセルと電気的に結合されたセンスノー
ドＮｓの電圧に応じて通過電流が制御されるトランジス
タ８１と、オフセット制御電圧Ｖｏｆｒをゲートに受け
るトランジスタ８４と直列に接続し、データ線／ＬＩＯ
を介して選択メモリセルと電気的に結合されたセンスノ
ード／Ｎｓの電圧に応じて通過電流が制御されるトラン
ジスタ８２を、オフセット制御電圧Ｖｏｆｄをゲートに
受けるトランジスタ８３と直列に接続する。
【０１６３】このように、接続切換回路７０を、差動増
幅器６０の後段、すなわちグローバル差動増幅器８０に
対応して設けても、差動増幅器６０、グローバル差動増
幅器８０および電圧発生回路９０，９１を、実施の形態
２で説明したのと同様に動作させて、相補のデータ線と
選択メモリセルおよびダミーセルの間の接続対応関係が
アドレス選択結果に応じて入替わる折返しビット線構成
のメモリアレイに対しても、実施の形態２と同様の効果
を得ることができる。さらに、メモリアレイを折返し型
ビット線構成とすることにより、よりノイズ耐性の高い
正確なデータ読出を実行できる。
【０１６４】このような構成とすれば、たとえば複数の
メモリブロックに分割されたメモリアレイ構成におい
て、各メモリブロックごとに差動増幅器６０に相当する
初段の増幅回路を設置し、かつこれらの複数のブロック
に共通にグローバル差動増幅器８０を設ける構成とした
場合に、接続切換回路７０の配置個数を削減して、回路
面積の縮小を図ることができる。
【０１６５】なお、実施の形態１および２に示した差動
増幅器６０，６０＃およびグローバル差動増幅器８０に
おいては、トランジスタ６１，６１Ａ，６１Ｂ，６２，
６２Ａ，６２Ｂ、８１〜８４をＮ型ＭＯＳトランジスタ
で構成し、トランジスタ６３〜６５，８５〜８７をＰ型
ＭＯＳトランジスタで構成しているが、それぞれの差動
増幅器の動作電圧、あるいはそれぞれのトランジスタの
ゲート電圧（たとえばオフセット制御電圧の設定）の極
性を考慮すれば、これらのトランジスタの極性（Ｎ型／
Ｐ型）は適宜変更可能である。
【０１６６】［実施の形態３］実施の形態３において
は、ダミーセルを正規メモリセルと同様の構成としてデ
ータ読出を実行するための、他の構成例について説明す
る。
【０１６７】図１３は、実施の形態３に従うデータ読出
回路系の構成を示す回路図である。図１３を参照して、
メモリアレイ１０は、図４に示した構成と同様の構成を
有するので詳細な説明は繰り返さない。図１３において
は、代表的に示される１つの偶数行における先頭メモリ
セル列に対応する、リードワード線ＲＷＬｅ、ディジッ
ト線ＤＬｅ、ビット線ＢＬ０，／ＢＬ０と正規メモリセ
ル、ならびに、対応するダミーセルＤＭＣ、ダミーリー
ドワード線ＤＲＷＬｅおよびダミーディジット線ＤＤＬ
ｅが代表的に示されている。
【０１６８】データ線ＬＩＯおよび／ＬＩＯから構成さ
れるデータ線対ＬＩＯＰと、メモリアレイ１０の間の接
続関係は、図４と同様であるので詳細な説明は繰返さな
い。また、図４の構成と比較して、接続切換回路７０の
配置が省略され、差動増幅器６０に代えてデータ読出回
路１６０が配置される。データ読出回路１６０は、差動
増幅器６０のようにデータ線ＬＩＯおよび／ＬＩＯの通
過電流間にオフセットを与える機能を備えておらず、選
択メモリセルおよびダミーセルの通過電流差がそのまま
反映されたデータ線ＬＩＯおよび／ＬＩＯの通過電流差
を、センスノードＮｓおよび／Ｎｓ間の電圧差に変換す
ることにより、選択メモリセルからのデータ読出を実行
する。
【０１６９】たとえば、差動増幅器６０において、トラ
ンジスタ６１および６２の間、ならびにトランジスタ６
３および６４の間のそれぞれにおいて、電流駆動能力
（トランジスタサイズ）を均衡させ、さらに、トランジ
スタ６１および６２のゲートに共通の制御電圧Ｖｒｅｆ
を与えることにより、このようなデータ読出回路１６０
を実現できる。
【０１７０】実施の形態３に従う構成においては、正規
メモリセルＭＣにおいて、アクセストランジスタＡＴＲ
のソース電圧が、所定電圧Ｖｓｓに設定される一方で、
ダミーセルＤＭＣにおいては、ダミーアクセストランジ
スタＡＴＲｄのソース電圧は、ダミーソース電圧線ＤＳ
Ｌによって供給されるソース電圧Ｖｓｌ（Ｖｓｌ≠Ｖｓ
ｓ）に設定される。
【０１７１】データ読出時には、データ線ＬＩＯおよび
／ＬＩＯの各々は、制御電圧Ｖｒｅｆに応じた共通の電
圧に設定される。これにより、アクセストランジスタＡ
ＴＲおよびダミーアクセストランジスタＡＴＲｄがそれ
ぞれオンした選択メモリセルおよびダミーセルにおい
て、その両端印加電圧に差が生じる。この結果、選択メ
モリセル中のトンネル磁気抵抗素子ＴＭＲおよび対応す
るダミーセル中のダミー磁気抵抗素子ＴＭＲｄの両端印
加電圧は、それぞれ異なってくる。
【０１７２】たとえば、ダミーセルＤＭＣが電気抵抗Ｒ
ｍｉｎに予め設定されるときには、ソース電圧Ｖｓｌが
所定電圧Ｖｓｓよりも高くなるように（Ｖｓｌ＞Ｖｓ
ｓ）設定して、ダミー磁気抵抗素子ＴＭＲｄの両端印加
電圧がトンネル磁気抵抗素子ＴＭＲの両端印加電圧より
も小さくなるようにすれば、ダミーセルを通過する基準
電流Ｉｒｅｆを、選択メモリセルを通過する２種類のデ
ータ読出電流Ｉｄａｔの中間レベルにできる。なお、ダ
ミー磁気抵抗素子ＴＭＲｄの両端印加電圧の抑制によっ
て、アクセス頻度が正規メモリセルよりも高いダミーセ
ルＤＭＣの動作信頼性を向上させることができる。
【０１７３】反対に、ダミーセルＤＭＣの電気抵抗がＲ
ｍａｘに予め設定されるときには、ソース電圧Ｖｓｌを
所定電圧Ｖｓｓよりも低く設定して（Ｖｓｌ＜Ｖｓ
ｓ）、ダミー磁気抵抗素子ＴＭＲｄの両端印加電圧をト
ンネル磁気抵抗素子ＴＭＲの両端印加電圧よりも大きく
することによって、基準電流Ｉｒｅｆを、選択メモリセ
ルの２種類の通過電流の中間レベルとすることができ
る。
【０１７４】このように、実施の形態３に従う構成によ
れば、差動増幅器６０側、すなわちデータ線ＬＩＯおよ
び／ＬＩＯの通過電流にオフセットを与えるための特別
な構成が設けることなく、ダミーセルＤＭＣに供給され
るソース電圧を調整することによって、すなわち、より
簡易なデータ読出回路系によって、正規メモリセルと同
様の構成のダミーセルＤＭＣを用いてデータ読出を実行
することが可能である。
【０１７５】［実施の形態３の変形例１］図１４は、実
施の形態３の変形例１に従うデータ読出回路系の構成を
示す回路図である。
【０１７６】図１４を参照して、実施の形態３の変形例
に従う構成においては、図１３に示した実施の形態３に
従う構成と比較して、データ読出時において、ビット線
ＢＬまたは／ＢＬとダミーソース電圧線ＤＳＬの間に、
複数のダミーセルＤＭＣが並列に接続される点が異な
る。
【０１７７】すなわち、実施の形態３に従う構成と比較
して、Ｎ倍（Ｎ：２以上の整数）のダミーセル行がメモ
リアレイ１０内に配置される。一例として、図１４に
は、Ｎ＝２である場合、すなわち、データ読出時にビッ
ト線ＢＬまたは／ＢＬとダミーソース電圧線ＤＳＬの間
に、２個のダミーセルＤＭＣが並列に接続される構成が
示される。図１４には、偶数行に対応して配置された２
行のダミーセル行にそれぞれ対応するダミーリードワー
ド線ＤＲＷＬｅ０およびＤＲＷＬｅ１と、これに対応す
る先頭メモリセル列の２個のダミーセルが代表的に示さ
れる。
【０１７８】ダミーリードワード線ＤＲＷＬｅ０および
ＤＲＷＬｅ１は、共通に活性化および非活性化される。
したがって、偶数行が選択されたデータ読出時には、各
ビット線ＢＬおよびダミーソース電圧線ＤＳＬの間に、
２個ずつのダミーセルＤＭＣが並列に接続される。図示
しないが、奇数行に対応してするダミーセルも、同様に
２行に渡って配置される。
【０１７９】このような構成とすることにより、複数の
ダミー磁気抵抗素子の通過電流によって基準電流Ｉｒｅ
ｆを生成するため、ダミーセル１個あたりの通過電流を
抑制できる。たとえば、各ダミーセルＤＭＣの電気抵抗
がＲｍｉｎに設定されている場合には、ダミーソース電
圧線ＤＳＬによって供給されるソース電圧Ｖｓｌを図１
３に示した構成の場合よりもさらに上昇させて、各ダミ
ー磁気抵抗素子ＴＭＲｄの両端印加電圧を低減しても、
所望の基準電流Ｉｒｅｆを生成することができる。
【０１８０】これにより、アクセス頻度が正規メモリセ
ルよりも高いダミーセルＤＭＣの動作信頼性を確保し
て、実施の形態３と同様のデータ読出を実行できる。
【０１８１】［実施の形態３の変形例２］図１５は、実
施の形態３の変形例２に従うデータ読出回路系の構成を
示す回路図である。
【０１８２】図１５を参照して、実施の形態３の変形例
２に従う構成においては、図１３に示した実施の形態３
に従う構成と比較して、ダミーソース電圧線ＤＳＬの電
圧を制御するための電流伝達回路１００がさらに設けら
れる点が異なる。
【０１８３】電流伝達回路１００は、所定電圧Ｖｓｓを
供給するノード１０３およびダミーソース電圧線ＤＳＬ
の間に電気的に結合されたトランジスタ１０１と、ダミ
ーソース電圧線ＤＳＬの電圧およびその基準値に相当す
るソース電圧Ｖｓｌの電圧差を増幅してトランジスタ１
０１のゲートに増幅するセンスアンプ１０２とを含む。
これにより、トランジスタ１０１の通過電流は、ダミー
ソース電圧線ＤＳＬがソース電圧Ｖｓｌに維持されるよ
うに制御される。
【０１８４】このような構成とすることにより、実施の
形態３に従う構成において、ダミーソース電圧線ＤＳＬ
を安定的にソース電圧Ｖｓｌに設定できるので、安定的
なデータ読出を実行できる。
【０１８５】［実施の形態３の変形例３］図１６は、実
施の形態３の変形例３に従うデータ読出回路系の構成を
示す回路図である。
【０１８６】図１６を参照して、実施の形態３の変形例
３に従う構成においては、図１５に示した実施の形態３
の変形例２に従う構成と比較して、正規メモリセルに対
して所定電圧Ｖｓｓを供給するためのソース電圧線ＳＬ
に対して、電流伝達回路１０５がさらに設けられる点が
異なる。
【０１８７】電流伝達回路１０５は、ソース電圧線ＳＬ
および接地ノード１０４の間に電気的に結合されるトラ
ンジスタ１０６と、ソース電圧線ＳＬの電圧およびその
基準値に相当する所定電圧Ｖｓｓの電圧差を増幅してト
ランジスタ１０６のゲートに出力するセンスアンプ１０
７とを含む。これにより、トランジスタ１０６の通過電
流は、ソース電圧線ＳＬが所定電圧Ｖｓｓに維持される
ように制御される。さらに、電流伝達回路１００におい
ても、トランジスタ１０１は、ダミーソース電圧線およ
び接地ノード１０４の間に設けられる。
【０１８８】このように、実施の形態３の変形例３に従
う構成においては、正規メモリセルのアクセストランジ
スタＡＴＲのソース電圧として与えられる所定電圧Ｖｓ
ｓが、接地電圧ＧＮＤとは異なる電圧に設定される。
【０１８９】図１７に示すように、同一の分圧経路を用
いて、ダミーセル用のソース電圧Ｖｓｌおよび正規メモ
リセル用のソース電圧（Ｖｓｓ）の一方を他方に基づい
て発生させる。一般に、基準電圧として生成されるこれ
らのソース電圧ＶｓｌおよびＶｓｓのそれぞれの絶対レ
ベルを厳密に維持することは困難であるが、上述した構
成とすることにより、ソース電圧ＶｓｌおよびＶｓｓの
間の相対的なレベル差は安定的に維持できる。
【０１９０】実施の形態３に従うデータ読出動作におい
ては、選択メモリセルの両端印加電圧と、ダミーセルの
両端印加電圧との間に所望の差を生じさせることによっ
て基準電流Ｉｒｅｆを生成するので、実施の形態３の変
形例３に従う構成によれば、基準電流Ｉｒｅｆについて
その変動を抑制して、より正確に設定することができ
る。
【０１９１】［実施の形態４］実施の形態４において
は、ＭＴＪメモリセルが複数のメモリブロックに分割配
置された構成において、データ読出回路系を複数のメモ
リブロック間で共有するための構成について説明する。
【０１９２】図１８は、実施の形態４に従うデータ読出
回路系の構成を示す回路図である。図１８を参照して、
複数のＭＴＪメモリセルは、選択的にデータ読出対象に
選択されるメモリブロックＭＢａおよびＭＢｂに分割配
置される。
【０１９３】メモリブロックＭＢａおよびＭＢｂの間で
は、メモリセル列が共有される。したがって、メモリセ
ル列にそれぞれ対応して設けられるコラム選択線ＣＳＬ
０〜ＣＳＬｎは、メモリブロックＭＢａおよびＭＢｂの
間で共有される。列デコーダ２５は、コラム選択線ＣＳ
Ｌ０〜ＣＳＬｎをコラムアドレスＣＡに応じて選択的に
活性化する。
【０１９４】一方、メモリセル行にそれぞれ対応するリ
ードワード線ＲＷＬは、メモリブロックごとに独立に配
置される。さらに、ダミーセルＤＭＣは、メモリブロッ
クＭＢａおよびＭＢｂにおいて、ダミーセル行１１０ａ
および１１０ｂをそれぞれ形成するように配置される。
たとえば、メモリブロックＭＢａには、（ｍ＋１）個
（ｍ：自然数）の正規メモリセル行にそれぞれ対応し
て、リードワード線ＲＷＬ０ａ〜ＲＷＬｍａが配置さ
れ、ダミーセル行１１０ａに対応してダミーリードワー
ド線ＤＲＷＬａが配置される。同様に、メモリブロック
ＭＢｂにおいては、（ｍ＋１）個の正規メモリセル行に
それぞれ対応して、リードワード線ＲＷＬ０ｂ〜ＲＷＬ
ｍｂが配置され、ダミーセル行１１０ｂに対応してダミ
ーリードワード線ＤＲＷＬｂが配置される。
【０１９５】メモリブロックＭＢａおよびＭＢｂにそれ
ぞれ対応して、行デコーダ２０ａおよび２０ｂがそれぞ
れ設けられる。行デコーダ２０ａおよび２０ｂは、メモ
リブロックＭＢａおよびＭＢｂの選択結果をそれぞれ示
すブロック選択信号ＢＳａおよびＢＳｂを受けて、ロウ
アドレスＲＡに応じた行選択を実行する。
【０１９６】具体的には、メモリブロックＭＢａがデー
タ読出対象に選択されてブロック選択信号ＢＳａが活性
化（Ｈレベル）されたときには、行デコーダ２０ａは、
ロウアドレスＲＡに基づいて、リードワード線ＲＷＬ０
ａ〜ＲＷＬｍａのうちの１個を選択的に活性化する。一
方、行デコーダ２０ｂは、ダミーセル行１１０ｂを選択
すべく、ダミーリードワード線ＤＲＷＬｂを活性化す
る。
【０１９７】これに対して、メモリブロックＭＢｂがデ
ータ読出対象に選択されてブロック選択信号ＢＳｂが活
性化（Ｈレベル）されたときには、行デコーダ２０ｂ
は、ロウアドレスＲＡに基づいて、リードワード線ＲＷ
Ｌ０ｂ〜ＲＷＬｍｂのうちの１個を選択的に活性化す
る。一方、行デコーダ２０ａは、ダミーセル行１１０ａ
を選択すべく、ダミーリードワード線ＤＲＷＬａを活性
化する。
【０１９８】（ｎ＋１）個（ｎ：自然数）のメモリセル
列にそれぞれ対応して、ビット線ＢＬ０ａ〜ＢＬｎａお
よびＢＬ０ｂ〜ＢＬｎｂが、メモリブロックＭＢａおよ
びＭＢｂのそれぞれに独立に配置される。相補のデータ
線ＬＩＯおよび／ＬＩＯは、リードワード線ＲＷＬ方向
に沿って配置され、メモリブロックＭＢａおよびＭＢｂ
の間で共有される。さらに、メモリセル列にそれぞれ対
応してコラム選択ゲートＣＳＧ０〜ＣＳＧｎが配置され
る。コラム選択ゲートＣＳＧ０〜ＣＳＧｎの各々は、コ
ラム選択線ＣＳＬ０〜ＳＣＬｎのうちの対応する１つの
活性化（Ｈレベル）に応答して、ビット線ＢＬ０ａ〜Ｂ
Ｌｎａのうちの対応する１つをデータ線ＬＩＯと接続
し、ビット線ＢＬ０ｂ〜ＢＬｎｂのうちの対応する１つ
をデータ線／ＬＩＯと接続する。
【０１９９】データ読出回路１６１は、図７に示された
差動増幅器６０＃と同様の構成および機能を有する。デ
ータ読出回路１６１は、図７におけるアドレス信号ＲＡ
０，／ＲＡ０に代えて、ブロック選択信号ＢＳａ，ＢＳ
ｂに応じて動作する。論理ゲート６９は、ブロック選択
信号ＢＳａおよびＢＳｂのＮＯＲ論理演算結果をセンス
イネーブル信号／ＳＥとしてデータ読出回路１６１に入
力する。このように生成されたセンスイネーブル信号／
ＳＥは、図２に示されたトランジスタ６５のゲートに入
力されるので、メモリブロックＭＢａおよびＭＢｂの一
方がデータ読出対象に選択されて、ブロック選択信号Ｂ
ＳａおよびＢＳｂのいずれか一方がＨレベルに活性化さ
れたときに、データ読出回路１６１における差動増幅動
作を実行するための動作電流の供給が開始される。
【０２００】メモリブロックＭＢａがデータ読出対象に
選択された場合には、データ線ＬＩＯに対してメモリブ
ロックＭＢａ中の選択メモリセルが接続され、データ線
／ＬＩＯに対してメモリブロックＭＢｂ中のダミーセル
が接続される。反対に、メモリブロックＭＢｂがデータ
読出対象に選択された場合には、メモリブロックＭＢａ
中の選択メモリセルがデータ線／ＬＩＯと接続され、デ
ータ線ＬＩＯがメモリブロックＭＢｂ内のダミーセルと
接続される。
【０２０１】このように、選択メモリセルおよびダミー
セルの１個ずつがそれぞれ接続されたデータ線ＬＩＯお
よび／ＬＩＯの間の通過電流差に応じて、実施の形態１
の変形例２に従うデータ読出を実行して、選択メモリセ
ルからの記憶データを読出すことができる。
【０２０２】このような構成とすることにより、２つの
メモリブロック間で、相補のデータ線ＬＩＯ，／ＬＩＯ
および差動増幅器に相当するデータ読出回路を共有する
ことができるので、データ読出系回路の回路規模を小さ
くできる。
【０２０３】［実施の形態４の変形例］図１９は、実施
の形態４の変形例に従うデータ読出回路系の構成を示す
回路図である。
【０２０４】図１９を参照して、実施の形態４の変形例
に従う構成においては、図１８に示した実施の形態４に
従う構成と比較して、メモリブロックＭＢａおよびＭＢ
ｂのそれぞれにおいて、ダミーセルはダミーセル列１１
５ａおよび１１５ｂをそれぞれ形成するように配置され
る点が異なる。
【０２０５】したがって、メモリブロックＭＢａおよび
ＭＢｂにそれぞれ配置されるリードワード線ＲＷＬ０ａ
〜ＲＷＬｍａ，ＲＷＬ０ｂ〜ＲＷＬｍｂの各々は、正規
メモリセルＭＣとダミーセルＤＭＣとの間で共有され
る。一方、ビット線ＢＬ０ａ〜ＢＬｎａは、メモリブロ
ックＭＢａにおいて、正規メモリセル列にそれぞれ対応
して配置され、メモリブロックＭＢｂにおいては、ビッ
ト線ＢＬ０ｂ〜ＢＬｎｂが、正規メモリセル列にそれぞ
れ対応して配置される。さらに、メモリブロックＭＢａ
およびＭＢｂのそれぞれにおいて、ダミーセル列１１５
ａおよび１１５ｂにそれぞれ対応して、ダミービット線
ＢＬｄａおよびＢＬｄｂがそれぞれ配置される。
【０２０６】コラム選択ゲートＣＳＧ０〜ＣＳＧｎは、
（ｎ＋１）個の正規メモリセル列にそれぞれ対応して設
けられ、ダミーコラム選択ゲートＣＳＧｄは、ダミーセ
ル列１１５ａおよび１１５ｂに対応して設けられる。コ
ラム選択ゲートＣＳＧ０〜ＣＳＧｎの各々は、コラム選
択線ＣＳＬ０〜ＣＳＬｎのうちの対応する１つの活性化
（Ｈレベル）に応答して、ビット線ＢＬ０ａ〜ＢＬｎａ
のうちの対応する１つをデータ線ＬＩＯと接続するとと
もに、ビット線ＢＬ０ｂ〜ＢＬｎｄのうちの対応する１
つをデータ線／ＬＩＯと接続する。これに対してダミー
コラム選択ゲートＣＳＧｄは、ダミーコラム選択線ＣＳ
Ｌｄの活性化に応答して、ダミービット線ＢＬｄａをデ
ータ線／ＬＩＯと接続し、ビット線ＢＬｄｂをデータ線
ＬＩＯと接続する。
【０２０７】列デコーダ２５は、データ読出時におい
て、コラム選択線ＣＳＬ０〜ＣＳＬｎのうちの１つをコ
ラムアドレスＣＡに応じて選択的に活性化し、その一方
でアドレス選択結果にかかわらずダミーコラム選択線Ｃ
ＳＬｄをＨレベルに活性化する。一方、行デコーダ２０
ａは、メモリブロックＭＢａが選択メモリセルを含む場
合に、ロウアドレスＲＡに応じて、リードワード線ＲＷ
Ｌ０ａ〜ＲＷＬｍａのうちの１つを選択的に活性化す
る。行デコーダ２０ｂは、メモリブロックＭＢｂが選択
メモリセルを含む場合に、ロウアドレスＲＡに応じて、
リードワード線ＲＷＬ０ｂ〜ＲＷＬｍｂのうちの１つを
選択的に活性化する。その他の部分の構成および動作に
ついては、図１８に示した実施の形態４に従う構成と同
様であるので詳細な説明は繰返さない。
【０２０８】このような構成とすることにより、選択メ
モリセルがメモリブロックＭＢａに含まれるデータ読出
時においては、選択メモリセルがデータ線ＬＩＯに接続
されるとともに、メモリブロックＭＢａ中の選択メモリ
セルと同一のメモリセル行に属するダミーセルがデータ
線／ＬＩＯに接続される。一方、選択メモリセルがメモ
リブロックＭＢｂに含まれるデータ読出時においては、
選択メモリセルがデータ線／ＬＩＯに接続されるととも
に、メモリブロックＭＢｂ中の選択メモリセルと同一の
メモリセル行に属するダミーセルがデータ線ＬＩＯに接
続される。
【０２０９】したがって、各メモリブロックにおいてダ
ミーセルのメモリセル列を構成するように配置する場合
においても、実施の形態４と同様に、２つのメモリブロ
ック間で相補のデータ線ＬＩＯ，／ＬＩＯおよびデータ
読出回路１６１を共有して、回路規模を縮小したデータ
読出構成を実現することができる。
【０２１０】なお、実施の形態４およびその変形例にお
いて、実施の形態１の変形例１と同様に、差動増幅器６
０および接続切換回路７０の組合せによって、２つのメ
モリブロック間で共有されるデータ読出回路１６１を構
成してもよい。この場合には、接続切換回路７０は、ブ
ロック選択信号ＢＳａ，ＢＳｂに応じて、データ線ＬＩ
Ｏ，／ＬＩＯと図２に示されたトランジスタ６１，６２
との間の接続対応関係を切換える必要がある。
【０２１１】あるいは、メモリブロックＭＢａおよびＭ
Ｂｂにおいて、実施の形態３と同様に、正規メモリセル
およびダミーセルに供給されるソース電圧をそれぞれ独
立化させることもできる。この場合には、データ読出回
路１６１に代えて図１３に示したデータ読出回路１６０
が配置される。このように、実施の形態３に従う構成
を、実施の形態４およびその変形例と組合せた構成とし
ても、データ読出回路１６０、データ線ＬＩＯ，／ＬＩ
Ｏおよび、正規メモリセルおよびダミーセルにそれぞれ
対応するソース電圧線は、２個のメモリブロック間で共
有することができる。
【０２１２】［実施の形態５］実施の形態５において
は、自身が中間的な電気抵抗を有し、かつ、正規メモリ
セルのピッチに合わせて効率的に配置可能なダミーセル
の構成について説明する。
【０２１３】図２０は、実施の形態５に従うダミーセル
の構成および配置を説明する回路図である。
【０２１４】図２０を参照して、実施の形態５に従う構
成では、メモリアレイ１０において、正規メモリセルＭ
Ｃおよび実施の形態５に従うダミーセル２００は、図４
に示した構成と同様に、折返し型ビット線構成に基づい
て１行ごとに交互配置される。すなわち、ダミーセル２
００は、図４に示されたダミーセルＤＭＣと同様に、正
規メモリセルの奇数行および偶数行にそれぞれ対応する
２個のダミーセル行を形成するように配置される。すな
わち、奇数行に対応するダミーセル行に対応してダミー
リードワード線ＤＲＷＬｏおよびダミーディジット線Ｄ
ＤＬｏが配置され、偶数行に対応するダミーセル行に対
応してダミーリードワード線ＤＲＷＬｅおよびダミーデ
ィジット線ＤＤＬｅが配置される。
【０２１５】図２０においては、代表的に、先頭のメモ
リセル行およびその次のメモリセル行と、第ｊ番目のメ
モリセル列とに対応する、リードワード線ＲＷＬ０，Ｒ
ＷＬ１、ディジット線ＤＬ０，ＤＬ１，ビット線対ＢＬ
Ｐおよびに対応する正規メモリセルと、これらの正規メ
モリセルに対応するダミーセルが代表的に示される。ビ
ット線対ＢＬＰｊは、相補のビット線ＢＬｊ，／ＢＬｊ
から構成される。
【０２１６】各メモリセル列において、相補のビット線
ＢＬおよび／ＢＬは、対応するコラム選択ゲートＣＳＧ
を介して、データバス対ＤＢＰを構成するデータバスＤ
Ｂおよび／ＤＢとそれぞれ接続される。たとえば、第ｊ
番目のメモリセル列に対応するビット線ＢＬｊおよび／
ＢＬｊは、対応するコラム選択線ＣＳＬｊの活性化に応
答して、データバスＤＢおよび／ＤＢとそれぞれ接続さ
れる。
【０２１７】データ読出回路１６０は、実施の形態３で
説明したのと同様に構成され、選択メモリセルおよびダ
ミーセルの通過電流差がそのまま反映されたデータバス
ＤＢおよび／ＤＢの通過電流差を検知・増幅して、選択
メモリセルからのデータ読出を実行する。
【０２１８】ダミーセル２００は、所定電圧Ｖｓｓおよ
び対応するビット線ＢＬもしくは／ＢＬの間に直列に接
続された、ダミーアクセス素子ＡＴＲｄ、ダミー磁気抵
抗素子ＴＭＲｄおよびダミー抵抗付加部２０５とを含
む。ダミー磁気抵抗素子ＴＭＲｄは、各ダミーセルＤＭ
Ｃの電気抵抗がＲｍｉｎとなるように予め磁化される。
ダミーアクセス素子ＡＴＲｄのゲートは、それぞれのダ
ミーセル行において、ダミーリードワード線ＤＲＷＬｏ
およびＤＲＷＬｅの一方と接続される。
【０２１９】ダミー抵抗付加部２０５の電気抵抗Ｒｄ
は、少なくともΔＲよりも小さく設定する必要があり、
好ましくはΔＲ／２に設定される。これにより、ダミー
セル２００の電気抵抗は、Ｒｍｉｎ＋ΔＲ／２となり、
選択メモリセルの２種類の電気抵抗ＲｍａｘおよびＲｍ
ｉｎの中間レベルとなる。
【０２２０】ダミー抵抗付加部２０５は、並列に接続さ
れた少なくとも１個のトランジスタを有する。図２０に
は、２個の電界効果型トランジスタ２０６および２０７
でダミー抵抗付加部２０５が構成される例が示される。
ダミー抵抗付加部２０５を構成するこれらの電界効果型
トランジスタ２０６，２０７は、正規メモリセルＭＣ中
のアクセストランジスタＡＴＲと同様に作製および設計
され、同一のサイズを有する。
【０２２１】したがって、ダミーセル２００を半導体基
板上に作製する場合に、ダミーアクセス素子ＡＴＲｄお
よび電界効果型トランジスタ２０６および２０７を、並
列に配置するレイアウトとすれば、行方向における正規
メモリセルの配置ピッチ（すなわち、ビット線ピッチ）
に合致させて、各ダミーセル２００を効率的に配置でき
る。
【０２２２】さらに、電界効果型トランジスタ２０６お
よび２０７の各ゲートは、それぞれのダミーセル行にお
いて、調整可能な制御電圧Ｖｒｄを伝達する制御電圧線
ＤＣＬｏおよびＤＣＬｅの一方と接続される。これによ
り、制御電圧Ｖｒｄの調整によって、ダミー抵抗付加部
２０５のダミー抵抗Ｒｄをチューニングすることができ
る。言換えれば、好ましいダミー抵抗値（ΔＲ／２）と
なるように、制御電圧Ｖｒｄが調整される。
【０２２３】このような構成とすることにより、データ
読出回路１６０にデータバスＤＢおよび／ＤＢの通過電
流間にオフセットを与えるための特別な構成を必要とす
ることなく、正規メモリセルと同一のピッチ内に配置可
能な、中間的な電気抵抗を有するダミーセルを形成する
ことができる。
【０２２４】なお、実施の形態５に従うダミーセル２０
０は、図２１に示すように、ダミーセル列を形成するよ
うにメモリアレイ１０内に配置することもできる。
【０２２５】図２１を参照して、ダミーセル列を構成す
るように配置されたダミーセル２００に対して、ビット
線ＢＬｄおよび制御電圧線ＤＣＬが設けられる。これら
のダミーセル２００は、正規メモリセルＭＣと、メモリ
セル行を共有するように配置される。すなわち、行選択
結果に応じて、選択行のリードワード線ＲＷＬがＨレベ
ルに活性化されると、対応するダミーセル内のダミーア
クセス素子ＡＴＲｄがターンオンする。
【０２２６】ダミーセル列に対応してダミーコラム選択
ゲートＣＳＧｄが配置され、データバス／ＤＢと、ビッ
ト線ＢＬｄの間を、ダミーコラム選択線ＣＳＬｄの活性
化に応答して制御する。データ読出時においては、ダミ
ーコラム選択線ＣＳＬｄはアドレス選択結果にかかわら
ずＨレベルに活性化され、データバス／ＤＢはダミーセ
ルと接続されたビット線ＢＬｄと接続される。一方、選
択メモリセルに対応するビット線（たとえばビット線Ｂ
Ｌｊ）は、データバスＤＢと接続される。すなわち、デ
ータ読出時においては、列選択結果に応じて、正規メモ
リセルに対応する複数のビット線ＢＬのうちの選択列に
対応する１本が、データバスＤＢと接続される。
【０２２７】したがって、データ読出回路１６０によっ
て、選択メモリセルおよびダミーセルとそれぞれ直列に
接続されたデータバスＤＢおよび／ＤＢ間の通過電流差
を検知・増幅して、選択メモリセルからのデータ読出を
実行することが可能である。
【０２２８】なお、図２１に従う構成においては、それ
ぞれが同一サイズを有する、ダミーアクセストランジス
タＡＴＲｄ、電界効果型トランジスタ２０６および２０
７を行方向に連続的に配置することにより、ダミーセル
２００は、列方向における正規メモリセルの配置ピッチ
（すなわち、リードワード線ピッチ）に合わせて配置で
きる。これにより、メモリアレイ１０の面積増大を防止
して、ダミーセル２００を効率的に配置することが可能
となる。
【０２２９】［実施の形態６］実施の形態６において
は、正規メモリセルと同様の構成および形状を有するダ
ミーセルを用いてデータ読出を実行するための、さらに
他の構成例について説明する。
【０２３０】図２２は、実施の形態６に従うデータ読出
回路系の構成を示す回路図である。図２２を参照して、
実施の形態６に従う構成においては、メモリアレイ１０
において、正規メモリセルＭＣおよびダミーセルＤＭＣ
は、図４に示した構成と同様に、折返し型ビット線構成
に基づいて１行ごとに交互配置される。既に説明した様
に、ダミーセルＤＭＣは、正規メモリセルＭＣと同様の
構成および形状を有するので、メモリアレイ１０内にお
いて正規メモリセルＭＣと連続的に行列配置することが
できる。各ダミーセルＤＭＣ中のダミー磁気抵抗素子Ｔ
ＭＲｄは、電気抵抗がＲｍｉｎとなるような方向に予め
磁化される。
【０２３１】正規メモリセル行に対応して設けられるリ
ードワード線ＲＷＬ，ディジット線ＤＬ、ダミーセル行
に対応して設けられるダミーリードワード線ＤＲＷＬ
ｅ，ＤＲＷＬｏ，ダミーディジット線ＤＤＬｅ，ＤＤＬ
ｏ、および正規メモリセルとダミーセルとで共有される
メモリセル列に対応して設けられる相補ビット線ＢＬ，
／ＢＬについても、図４と同様に配置されるので、詳細
な説明は繰り返さない。
【０２３２】さらに、正規メモリセル行にそれぞれ対応
して、アクセストランジスタＡＴＲのソースを所定電圧
Ｖｓｓに設定するためのソース電圧線ＳＬ０，ＳＬ１，
…が配置される。これに対して、ダミーセルＤＭＣに対
しては、２つのダミーセル行にそれぞれ対応して配置さ
れるダミーソース電圧線ＤＳＬｅ，ＤＳＬｏをそれぞれ
介して、所定電圧Ｖｓｓがダミーアクセストランジスタ
ＡＴＲｄのソースに供給される。
【０２３３】メモリアレイ１０の外部において、ダミー
抵抗付加部２０５は、ダミーソース電圧線ＤＳＬｅ，Ｄ
ＳＬｏの各々と、所定電圧Ｖｓｓとの間に接続される。
このような構成とすることにより、対応するダミーリー
ドワード線ＤＲＷＬｅ，ＤＲＷＬｏが活性化されたダミ
ーセル行に属するダミーセルＤＭＣの各々に対して、ダ
ミー抵抗付加部２０５の電気抵抗Ｒｄを直列に付加でき
る。すなわち、同一のダミーセル行に属するダミーセル
ＤＭＣ間でダミー抵抗付加部２０５を共有できる。
【０２３４】このような構成とすることにより、実施の
形態１と同様に、同一のメモリアイ内に連続的に作製さ
れたＭＴＪメモリセルの一部を用いて、ダミーセルを構
成できる。すなわち、ダミーセルを作製するために特別
の設計や製造工程を必要としないため、構造の複雑化に
よるチップ面積の増大およびメモリアレイの加工マージ
ンの低下等といった問題を招くことなく、正規メモリセ
ルおよびダミーセルを同一メモリアレイ内に設けてデー
タ読出マージンを確保することができる。
【０２３５】さらに、実施の形態３と同様に、データ読
出回路１６０にデータバスＤＢ，／ＤＢの通過電流にオ
フセットを与えるための特別な構成が設けることなく、
すなわち、より簡易なデータ読出回路系によって、デー
タ読出を実行することが可能である。
【０２３６】［実施の形態６の変形例１］図２３は、実
施の形態６の変形例１に従うデータ読出回路系の構成を
示す回路図である。
【０２３７】図２３を参照して、実施の形態６の変形例
１に従う構成においては、図２２に示した実施の形態６
に従う構成と比較して、ダミー抵抗付加部２０５に加え
てダミー抵抗付加部２０８がさらに設けられる点が異な
る。ダミー抵抗付加部２０５および２０８は、メモリア
レイ１０の外部において、データバスＤＢ，／ＤＢとデ
ータ読出回路１６０との間に配置される。ダミー抵抗付
加部２０５は、一方のセンス入力ノードＮｓｉと直列に
接続され、ダミー抵抗付加部２０８は、他方のセンス入
力ノード／Ｎｓｉと直列に接続される。
【０２３８】メモリアレイ１０の構成は、図２２と同様
であるので、詳細な説明は繰り返さない。すなわち、メ
モリアレイ１０においては、折返し型ビット線構成に基
づいて、正規メモリセルおよびダミーセルＤＭＣが配置
されているので、データバスＤＢおよび／ＤＢと、選択
メモリセルおよびダミーセルとの間の接続対応関係が、
アドレス選択結果、すなわち奇数および偶数行のいずれ
が選択されるかによって入れ換わる。
【０２３９】これに対応して、実施の形態６の変形例１
に従う構成においては、データバスＤＢ，／ＤＢと、ダ
ミー抵抗付加部２０５，２０８との間の接続対応関係
を、アドレス選択結果に応じて切換えるための接続切換
回路２１０がさらに設けられる。
【０２４０】接続切換回路２１０は、データバス／ＤＢ
とダミー抵抗付加部２０５および２０８との間に電気的
にそれぞれ結合されるトランジスタスイッチ２１１およ
び２１２と、データバスＤＢとダミー抵抗付加部２０５
および２０８との間に電気的にそれぞれ結合されるトラ
ンジスタスイッチ２１３および２１４とを有する。トラ
ンジスタスイッチ２１２および２１３の各ゲートには、
奇数行の選択時にＨレベルに設定されるアドレス信号Ｒ
Ａ０が入力され、トランジスタスイッチ２１１および２
１４の各ゲートには、偶数行の選択時にＨレベルに設定
されるアドレス信号／ＲＡ０が入力される。
【０２４１】この結果、奇数行の選択時には、選択メモ
リセルと電気的に結合されるデータバスＤＢはダミー抵
抗付加部２０５と直列に接続され、ダミーセルと電気的
に結合されるデータバス／ＤＢはダミー抵抗付加部２０
８と直列に接続される。これに対して、偶数行の選択時
には、ダミーセルと電気的に結合されるデータバスＤＢ
はダミー抵抗付加部２０８と直列に接続され、選択メモ
リセルと電気的に結合されるデータバスＤＢはダミー抵
抗付加部２０５と直列に接続される。
【０２４２】すなわち、接続切換回路２１０によって、
アドレス選択結果にかかわらず、ダミー抵抗付加部２０
５は選択メモリセルと直列に接続され、ダミー抵抗付加
部２０８はダミーセルと直列に接続される。
【０２４３】ダミー抵抗付加部２０５，２０８の電気抵
抗は、ダミーセルの電気抵抗とダミー抵抗付加部２０８
との和で示される電気抵抗が、選択メモリセルの２種類
の電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）とダミー抵抗付加部
２０５との和で示される２つの電気抵抗の中間レベルと
なるように設定される。たとえば、ダミーセルの電気抵
抗がＲｍｉｎに設定されているときには、ダミー抵抗付
加部２０５の電気抵抗をΔＲ／２とし、ダミー抵抗付加
部２０８の電気抵抗をΔＲとすれば、下記（３）式のよ
うにして、上記の条件を満足できる。
【０２４４】 Ｒｍｉｎ＋ΔＲ／２＜Ｒｍｉｎ＋ΔＲ＜Ｒｍａｘ＋ΔＲ／２ …（３） 図２３には、このように設計されたダミー抵抗付加部２
０５および２０８の構成例が示される。ダミー抵抗付加
部２０５は、並列接続された電界効果型トランジスタ２
０６，２０７を有し、ダミー抵抗付加部２０８は、ダミ
ー抵抗付加部２０５の半分の個数、すなわち１個の電界
効果型トランジスタによって構成される。トランジスタ
２０６〜２０８の各ゲートには、共通の制御電圧Ｖｒｄ
が入力される。これにより、ダミー抵抗付加部２０５の
電気抵抗をダミー抵抗付加部２０５の電気抵抗の１／２
に設定される。すなわち、ダミー抵抗付加部２０８の電
気抵抗がΔＲとなるように制御電圧Ｖｒｄを調整すれ
ば、これに追随して、ダミー抵抗付加部２０５の電気抵
抗をΔＲ／２に設定できる。
【０２４５】このような構成とすることにより、データ
読出回路１６０のセンス入力ノードＮｓｉおよび／Ｎｓ
ｉの間に、選択メモリセルの記憶データに応じた極性の
通過電流差を生じさせることができる。したがって、当
該通過電流差の検知・増幅によって、選択メモリセルか
らのデータ読出を実行できる。
【０２４６】このように、実施の形態６の変形例１に従
う構成によっても、同一のメモリアレイ１０内に連続的
に作製されたＭＴＪメモリセルの一部を用いて、ダミー
セルを構成できるので、実施の形態６と同様の効果を享
受することができる。
【０２４７】また、図２４に示されるように、メモリア
レイ１０内において、ダミーセルＤＭＣを、図２１と同
様に、ダミービット線ＢＬｄと対応付けられるダミーセ
ル列として配置することもできる。
【０２４８】この場合には、図２１でも説明したよう
に、データバスＤＢおよび／ＤＢと、選択メモリセルお
よびダミーセルとの間の接続対応関係は、アドレス選択
結果にかかわらず固定される。すなわち、データ読出時
において、データバスＤＢおよび／ＤＢは、選択メモリ
セルおよびダミーセルＤＭＣとそれぞれ電気的に結合さ
れる、図２３に示すような接続切換回路２１０を配置す
ることなく、データバスＤＢおよび／ＤＢと、センス入
力ノードＮｓｉおよび／Ｎｓｉとの間に、ダミー抵抗付
加部２０５および２０８をそれぞれ配置することができ
る。
【０２４９】［実施の形態６の変形例２］図２４に示す
構成においては、データバスＤＢおよび／ＤＢの負荷容
量がアンバランスになるので、実施の形態６の変形例２
では、この点を解消するための構成を示す。
【０２５０】図２５は、実施の形態６の変形例２に従う
データ読出回路系の第２の構成を示す回路図である。
【０２５１】図２５を参照して、実施の形態６の変形例
２に従う構成においては、図２４に示した構成と比較し
て、メモリアレイ１０が、２つの領域１０ａおよび１０
ｂに分割される点で異なる。たとえば、領域１０ａおよ
び１０ｂの間の選択は、アドレス信号ＲＡｎに応じて実
行されるものとする。たとえば、アドレス信号ＲＡｎが
Ｈレベルのときには、選択メモリセルが領域１０ａに含
まれ、アドレス信号ＲＡｎ＝Ｌレベルのときには、選択
メモリセルが領域１０ｂに含まれるものとする。
【０２５２】領域１０ａにおいては、各ビット線は、コ
ラム選択ゲートを介してデータバスＤＢと接続される。
一方、領域１０ｂにおいては、各ビット線は、コラム選
択ゲートを介してデータバス／ＤＢと接続される。図２
５には、領域１０ａおよび１０ｂのそれぞれにおいて、
第ｊ番目のメモリセル列に対応するビット線ＢＬＡｊお
よびＢＬＢｊが代表的に示される。
【０２５３】ダミーセルＤＭＣによって形成されるダミ
ーセル列は、領域１０ａおよび１０ｂの各々に設けられ
る。領域１０ａ内のダミーセル列に対応して設けられる
ダミービット線ＢＬＡｄは、ダミーコラム選択ゲートＣ
ＳＧＡｄを介してデータバスＤＢと接続され、領域１０
ｂ内のダミーセル列に対応するダミービット線ＢＬＢｄ
ｂは、ダミーコラム選択ゲートＣＳＧＢｄを介してデー
タバス／ＤＢと接続される。さらに、データバスＤＢお
よび／ＤＢは、領域１０ａおよび１０ｂの中間点に相当
する領域２２０において、その配置関係が入換えられ
る。このような構成とすることにより、データバスＤＢ
および／ＤＢの間における負荷容量をバランスさせるこ
とができる。
【０２５４】データバスＤＢおよび／ＤＢと、データ読
出回路１６０との間には、図２３に説明したのと同様
に、接続切換回路２１０およびダミー抵抗付加部２０
５，２０８が配置される。
【０２５５】接続切換回路２１０は、アドレス信号ＲＡ
ｎおよび／ＲＡｎに応じて動作し、データバスＤＢおよ
び／ＤＢのうちの、選択メモリセルと電気的に結合され
た一方をダミー抵抗付加部２０８と接続するとともに、
ダミーセルと電気的に結合された一方をダミー抵抗付加
部２０５と接続する。
【０２５６】したがって、実施の形態６の変形例２に従
う構成においては、実施の形態６の変形例１に従うのと
同様の効果を、データバスＤＢおよび／ＤＢの負荷容量
を均衡化させた上で実行することができる。これによ
り、データ読出の高速化を図ることが可能となる。
【０２５７】［実施の形態６の変形例３］図２６は、実
施の形態６の変形例３に従うデータ読出回路系の構成を
示す回路図である。
【０２５８】図２６を参照して、実施の形態６の変形例
３に従う構成においては、実施の形態６の変形例１およ
び２と同様に、ダミーセルＤＭＣに対してダミー抵抗付
加部２０８（電気抵抗ΔＲ）を直列接続し、選択メモリ
セルに対してダミー抵抗付加部２０５（電気抵抗ΔＲ／
２）を直列接続する点は同様であるが、これらのダミー
抵抗付加部２０５および２０８が、データ読出回路１６
０およびデータバスＤＢ，／ＤＢ間ではなく、図２２と
同様に設けられたソース電圧線ＳＬ０，ＳＬ１，…およ
びダミーソース電圧線ＤＳＬｏ，ＤＳＬｅにそれぞれ対
応して配置される点が異なる。
【０２５９】具体的には、正規メモリセルにソース電圧
線ＳＬ０，ＳＬ１，…の各々と所定電圧Ｖｓｓとの間
に、ダミー抵抗付加部２０５（電気抵抗ΔＲ／２）が設
けられ、ダミーソース電圧線ＤＳＬｏおよびＤＳＬｅの
各々と所定電圧Ｖｓｓとの間に、ダミー抵抗付加部２０
８が設けられる。
【０２６０】このような構成としても、実施の形態６の
変形例１および変形例２と同様のデータ読出を実行する
ことができる。また、このような構成とすることによ
り、折返し型ビット線構成を用いたメモリアレイ１０に
対しても、図２５等に示した接続切換回路２１０を設け
ることなくデータ読出を実行することができる。すなわ
ちデータ読出系の回路構成を簡素化することが可能とな
る。
【０２６１】［実施の形態６の変形例４］図２７は、実
施の形態６の変形例４に従うデータ読出回路系の構成を
示す回路図である。
【０２６２】図２７を参照して、実施の形態６の変形例
４に従う構成においては、図２３に示した構成と比較し
て、ダミー抵抗付加部２０８のみがセンス入力ノードＮ
ｓｉに対して並列に接続される点が異なる。既に説明し
たように、センス入力ノードＮｓｉは、接続切換回路２
１０によって、アドレス選択結果（奇数行／偶数行の選
択）にかかわらず選択メモリセル（電気抵抗Ｒｍａｘま
たはＲｍｉｎ）と電気的に結合される。一方、センス入
力ノード／Ｎｓｉは、ダミーセル（電気抵抗Ｒｍｉｎ）
と直列に接続される。
【０２６３】したがって、ダミー抵抗付加部２０８の電
気抵抗Ｒｄｄは、ダミーセルの電気抵抗が、選択メモリ
セルの２種類の電気抵抗Ｒｍａｘ，Ｒｍｉｎと電気抵抗
Ｒｄｄとの並列接続による合成抵抗である、（Ｒｍｉｎ
／／Ｒｄｄ）および（Ｒｍａｘ／／Ｒｄｄ）の中間レベ
ルとなるように設定される。ダミー抵抗付加部２０８の
電気抵抗Ｒｄｄは、制御電圧Ｖｒｄによって調整可能で
ある。
【０２６４】このような構成とすることにより、実施の
形態６の変形例１と同様の効果を享受したデータ読出を
実行することができる。
【０２６５】このように実施の形態６およびその変形例
１〜４（図２０〜図２７）においては、ダミーセル中の
ダミー磁気抵抗素子ＴＭＲｄの電気抵抗がＲｍｉｎに予
め設定される場合について説明してきた。これは、ＭＲ
ＡＭデバイスの製造工程において、メモリアレイ１０の
作製後に実行される、図３１に示した固定磁化層ＦＬの
磁化工程を終了時において、固定磁化層ＦＬおよび自由
磁化層ＶＬの磁化方向が揃っており、ダミーセルの電気
抵抗がＲｍｉｎになるからである。したがって、ダミー
セルＤＭＣ中の電気抵抗をＲｍａｘに設定するために
は、ダミー磁気抵抗素子ＴＭＲｄの磁化工程が新たに必
要となってしまう。言換えれば、ダミー磁気抵抗素子Ｔ
ＭＲｄの電気抵抗をＲｍｉｎとすることによって、ダミ
ーセルのための新たな磁化工程が不要となる。
【０２６６】しかしながら、ダミーセルＤＭＣの電気抵
抗をＲｍａｘに予め設定する場合においても、図２３か
ら図２７に示した実施の形態６の変形例１〜４に示す構
成を適用することが可能である。このような場合には、
実施の形態６の変形例１〜３に従う構成（図２３〜図２
６）においては、ダミー抵抗付加部２０５および２０８
を配置を入替えればよく、実施の形態６の変形例４に従
う構成（図２７）においては、ダミー抵抗付加部２０８
を、ダミーセルと常に接続されるセンス入力ノード／Ｎ
ｓｉに対して並列に接続する構成とすれば、同様のデー
タ読出を実行することが可能である。
【０２６７】［実施の形態７］実施の形態７において
は、実施の形態６およびその変形例で示した、ダミー抵
抗付加部を新たに設けることなく、同様に作製された選
択メモリセルおよびダミーセルの間の通過電流差に基づ
いてデータ読出が実行可能な構成について説明する。
【０２６８】図２８は、実施の形態７に従うデータ読出
構成を示す回路図である。図２８を参照して、実施の形
態７に従う構成においては、実施の形態６およびその変
形例で示された、ダミーセルおよび選択メモリセルの少
なくとも一方に対して直列あるいは並列に接続されるダ
ミー抵抗付加部は配置されない。すなわち、メモリアレ
イ１０において、正規メモリセルＭＣおよびダミーセル
ＤＭＣは、図４に示した構成と同様に、メモリセル列を
共有するように連続的に配置される。
【０２６９】また、ビット線ＢＬおよび／ＢＬは、その
通過電流によって、トンネル磁気抵抗素子ＴＭＲおよび
ダミー磁気抵抗素子ＴＭＲｄの磁化容易軸に沿った磁界
が発生する方向に設けられる。一方、ディジット線ＤＬ
およびダミーディジット線ＤＤＬｅ，ＤＤＬｏは、その
通過電流によって、トンネル磁気抵抗素子ＴＭＲおよび
ダミー磁気抵抗素子ＴＭＲｄの磁化困難軸に沿った磁界
が発生する方向に設けられる。一般的には、ビット線Ｂ
Ｌ，／ＢＬは、トンネル磁気抵抗素子ＴＭＲおよびダミ
ー磁気抵抗素子ＴＭＲｄの磁化困難軸に沿って配置さ
れ、ディジット線ＤＬおよびダミーディジット線ＤＤＬ
ｅ，ＤＤＬｏは、トンネル磁気抵抗素子ＴＭＲおよびダ
ミー磁気抵抗素子ＴＭＲｄの磁化容易軸に沿って配置さ
れる。
【０２７０】すでに説明したように、データ書込対象に
選択された正規メモリセルに対して、対応するビット線
ＢＬおよびディジット線ＤＬの双方にデータ書込電流が
流される。これにより、選択されたメモリセルのトンネ
ル磁気抵抗素子ＴＭＲを、ビット線ＢＬを流れるデータ
書込電流の方向に応じて、磁化容易軸に沿って磁化する
ことによりデータ書込が実行される。
【０２７１】ダミーセルＤＭＣの電気抵抗、すなわちダ
ミー磁気抵抗素子ＴＭＲｄの磁化方向は、一定に維持さ
れる必要がある。したがって、データ書込選択を実行す
るためのダミーディジット線ＤＤＬｅおよびＤＤＬｏの
配置は必ずしも必要ではない。しかしながら、実施の形
態７に従う構成においては、データ読出時においても、
ダミー磁気抵抗素子ＴＭＲｄに対して、磁化困難軸方向
に沿ったバイアス磁界を印加するためのバイアス電流Ｉ
ｂが、ダミーディジット線ＤＤＬｅまたはＤＤＬｏに流
される。
【０２７２】図２９は、ダミーディジット線を流れる電
流とダミー磁気抵抗素子の電気抵抗との関係を説明する
概念図である。
【０２７３】図２９（ａ）には、ダミーディジット線Ｄ
ＤＬｅ（ＤＤＬｏ）に電流が流されていない場合、すな
わちＩ（ＤＬ）＝０の場合のダミー磁気抵抗素子ＴＭＲ
ｄの磁化方向が示される。すなわち、ダミー磁気抵抗素
子ＴＭＲｄの電気抵抗がＲｍｉｎであるときには、磁化
容易軸方向（ＥＡ）に沿って、自由磁化層の磁化方向２
３５は、固定磁化層の磁化方向２３０と同一である。
【０２７４】この状態から、図２９（ｂ）に示すよう
に、ダミーディジット線ＤＤＬｅ（ＤＤＬｏ）にバイア
ス電流Ｉｂを流すと、すなわちＩ（ＤＬ）＝Ｉｂとする
と、自由磁化層の磁化方向２３５は、バイアス電流Ｉｂ
によって生じた磁化困難軸方向のバイアス磁界によって
回転される。
【０２７５】これにより、固定磁化層の磁化方向２３０
および自由磁化層の磁化方向２３５が一致しなくなるの
で、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗は、Ｒｍｉ
ｎおよびＲｍａｘの中間レベルに変化する。この中間レ
ベルの電気抵抗は、バイアス電流Ｉｂの電流量によって
チューニングすることができる。
【０２７６】また、図２９（ａ），（ｂ）中に点線で示
すように、ダミー磁気抵抗素子ＴＭＲｄにおいて、固定
磁化層および自由磁化層のそれぞれの磁化方向２３０お
よび２３５が反平行方向に設定されて、その電気抵抗が
Ｒｍａｘに予め設定された場合においても同様に、バイ
アス電流Ｉｂによって生じるバイアス磁界の影響によっ
て、ダミー磁気抵抗素子ＴＭＲｄの電気抵抗を、電気抵
抗ＲｍｉｎおよびＲｍａｘの中間レベルに設定すること
ができる。
【０２７７】再び図２８を参照して、選択列に対応する
ダミーセルＤＭＣに対しては、対応するビット線ＢＬま
たは／ＢＬについてデータ読出電流が流れるが、通常こ
のデータ読出電流は、データ書込時に磁化容易軸方向の
磁化方向を反転するのに必要なデータ書込電流に比較す
ると非常に小さいレベルに留まる。したがって、上述し
たように、データ読出時にダミーディジット線ＤＤＬ
ｅ，ＤＤＬｏへバイアス電流Ｉｂを流しても、ダミーセ
ルに対するデータ誤書込が実行されることはない。
【０２７８】以上説明したように、ダミーセルを含む電
流経路および選択メモリセルを含む電流経路に対して、
ダミー抵抗を直列あるいは並列に接続したり、あるいは
データバスＤＢ，／ＤＢに対する接続関係をアドレス選
択結果に応じて切換えるような接続切換回路を用いるこ
となく、さらに、ダミーセルおよび選択メモリセルの通
過電流間にオフセットを与えるための構成を備えること
なく、正規メモリセルと同様に作製および設計されたダ
ミーセルと、選択メモリセルとの通過電流差に応じて、
データ読出を実行することが可能である。
【０２７９】このため、データ読出回路系の複雑化を招
くことなく、すなわち回路面積の大型化を招くことな
く、さらにはメモリアレイ１０の加工が複雑化して製造
工程を困難化することなく、データ読出回路系を構成す
ることができる。
【０２８０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０２８１】
【発明の効果】請求項１から３に記載の薄膜磁性体記憶
装置は、メモリセルと同様の構成および形状のダミーメ
モリセルを用いて、両者とそれぞれ接続されたデータ線
の通過電流の比較に応じたデータ読出を実行できる。し
たがって、ダミーメモリセルを作製するために特別の設
計や製造工程を必要としないため、構造の複雑化による
チップ面積の増大およびメモリアレイの加工マージンの
低下等といった問題を招くことなく、正規メモリセルお
よびダミーメモリセルを同一メモリアレイ内に設けてデ
ータ読出マージンを確保することができる。
【０２８２】請求項４、６、７および８に記載の薄膜磁
性体記憶装置は、２段階の差動増幅動作によってデータ
読出を実行できるので、請求項１に記載の薄膜磁性体記
憶装置が奏する効果に加えて、各トランジスタをそれ程
大型化することなく、十分な増幅率を得ることが可能で
ある。したがって、データ読出回路系の回路面積を小型
化できる。
【０２８３】請求項５および９に記載の薄膜磁性体記憶
装置は、第１および第２のデータ線と選択メモリセルお
よびダミーセルとの間の接続対応関係がアドレス選択結
果に応じて入替わる、折返し型ビット線構成に基づくメ
モリアレイに対しても、請求項１に記載の薄膜磁性体記
憶装置と同様のデータ読出が実行できるので、耐ノイズ
性をさらに高めることができる。
【０２８４】請求項１０に記載の薄膜磁性体記憶装置
は、２つのメモリブロック間で、データ読出に関連する
回路系を共有することができるので、請求項１に記載の
薄膜磁性体記憶装置が奏する効果に加えて、回路規模を
小さくできる。
【０２８５】請求項１１に記載の薄膜磁性体記憶装置
は、選択メモリセルおよびダミーセルの通過電流間にオ
フセットを与えるための構成をデータ読出回路側に設け
ることなく、通常のＭＴＪメモリセルと同様の構成のダ
ミーセルＤＭＣを用いてデータ読出を実行することが可
能である。したがって、ダミーメモリセルを作製するた
めに特別の設計や製造工程を必要としないため、構造の
複雑化によるチップ面積の増大およびメモリアレイの加
工マージンの低下等といった問題を招くことなく、正規
メモリセルおよびダミーメモリセルを同一メモリアレイ
内に設けてデータ読出マージンを確保することができ
る。さらに、データ読出回路系の構成を簡易化できる。
【０２８６】請求項１２に記載の薄膜磁性体記憶装置
は、データ読出時におけるダミーセルの両端印加電圧が
選択メモリセルの両端印加電圧よりも小さいので、請求
項１１に記載の薄膜磁性体記憶装置が奏する効果に加え
て、アクセス頻度が正規メモリセルよりも高いダミーセ
ルの動作信頼性を向上させることができる。
【０２８７】請求項１３に記載の薄膜磁性体記憶装置
は、データ読出時におけるダミーセル１個当たりの通過
電流を抑制できるので、請求項１１に記載の薄膜磁性体
記憶装置が奏する効果に加えて、アクセス頻度が正規メ
モリセルよりも高いダミーセルの動作信頼性を向上させ
ることができる。
【０２８８】請求項１４に記載の薄膜磁性体記憶装置
は、第２の電圧配線（ダミーソース線）の電圧を安定化
できるので、請求項１１に記載の薄膜磁性体記憶装置が
奏する効果に加えて、ダミーセルの通過電流の変動を抑
制して、安定的に所望レベルに維持できる。
【０２８９】請求項１５に記載の薄膜磁性体記憶装置
は、第１および第２の電圧配線間（ソース線およびダミ
ーソース線）の電圧差を安定化できるので、請求項１４
に記載の薄膜磁性体記憶装置が奏する効果に加えて、ダ
ミーセルの通過電流を選択メモリセルの２種類の通過電
流の中間レベルへ安定的に維持できる。
【０２９０】請求項１６に記載の薄膜磁性体記憶装置
は、ダミー抵抗付加部を構成するトランジスタおよびダ
ミーアクセス素子がアクセス素子と同様のサイズに設計
されるので、ダミーセルをメモリセルの配置ピッチに合
わせて効率的に配置できる。メモリセルとダミーセルと
を連続的に配置して、メモリアレイの加工マージンの低
下を避けることができる。
【０２９１】請求項１７に記載の薄膜磁性体記憶装置
は、メモリアレイの外部に配置されたダミー抵抗付加部
とダミーセルとの合成抵抗が、選択メモリセルの記憶デ
ータに応じた２種類の電気抵抗の中間値となるように構
成される。したがって、選択メモリセルおよびダミーセ
ルの通過電流間にオフセットを与えるための構成をデー
タ読出回路側に設けることなく、通常のＭＴＪメモリセ
ルと同様の構成のダミーセルＤＭＣを用いてデータ読出
を実行することが可能である。この結果、ダミーメモリ
セルを作製するために特別の設計、製造工程、磁化工程
等を必要としないため、構造の複雑化によるチップ面積
の増大およびメモリアレイの加工マージンの低下等とい
った問題を招くことなく、正規メモリセルおよびダミー
メモリセルを同一メモリアレイ内に設けてデータ読出マ
ージンを確保することができる。さらに、データ読出回
路系の構成を簡易化できる。
【０２９２】請求項１８に記載の薄膜磁性体記憶装置
は、請求項１７に記載の薄膜磁性体記憶装置が奏する効
果に加えて、ダミー抵抗付加部の電気抵抗を精密に調整
することができる。
【０２９３】請求項１９に記載の薄膜磁性体記憶装置
は、メモリアレイの外部に配置された第１および第２の
抵抗付加部を、選択メモリセルおよびダミーセルと直列
に接続することによって、ダミーセルの通過電流を選択
メモリセルの２種類の通過電流の中間レベルに設定す
る。したがって、選択メモリセルおよびダミーセルの通
過電流間にオフセットを与えるための構成をデータ読出
回路側に設けることなく、通常のＭＴＪメモリセルと同
様の構成のダミーセルＤＭＣを用いてデータ読出を実行
することが可能である。この結果、ダミーメモリセルを
作製するために特別の設計や製造工程を必要としないた
め、構造の複雑化によるチップ面積の増大およびメモリ
アレイの加工マージンの低下等といった問題を招くこと
なく、正規メモリセルおよびダミーメモリセルを同一メ
モリアレイ内に設けてデータ読出マージンを確保するこ
とができる。さらに、データ読出回路系の構成を簡易化
できる。
【０２９４】請求項２０に記載の薄膜磁性体記憶装置
は、ダミーセルを単独で磁化するための専用工程を設け
る必要がないので、請求項１９に記載の薄膜磁性体記憶
装置が奏する効果に加えて、製造工程を簡略化できる。
【０２９５】請求項２１に記載の薄膜磁性体記憶装置
は、請求項２０に記載の薄膜磁性体記憶装置が奏する効
果に加えて、第１および第２の抵抗付加部の電気抵抗を
正確に設定することができる。
【０２９６】請求項２２に記載の薄膜磁性体記憶装置
は、第１および第２のデータ線と選択メモリセルおよび
ダミーセルとの間の接続対応関係がアドレス選択結果に
応じて入替わる、折返し型ビット線構成に基づくメモリ
アレイに対しても、接続切換回路を設けることなく、第
１および第２の抵抗付加部を、選択メモリセルおよびダ
ミーセルと直列に接続することができる。したがって、
請求項１９に記載に薄膜磁性体記憶装置が奏する効果に
加えて、回路面積の増加を招くことなく、ノイズ耐性の
高いデータ読出を実行できる。
【０２９７】請求項２３に記載の薄膜磁性体記憶装置
は、第１および第２のデータ線の負荷容量を均衡化させ
ることができるので、請求項１９に記載の薄膜磁性体記
憶装置が奏する効果に加えて、データ読出を高速化でき
る。
【０２９８】請求項２４に記載の薄膜磁性体記憶装置
は、メモリアレイの外部に配置された抵抗付加部を、選
択メモリセルおよびダミーセルの所定の一方と並列接続
することによって、ダミーセルの通過電流を選択メモリ
セルの２種類の通過電流の中間レベルに設定する。した
がって、選択メモリセルおよびダミーセルの通過電流間
にオフセットを与えるための構成をデータ読出回路側に
設けることなく、通常のＭＴＪメモリセルと同様の構成
のダミーセルＤＭＣを用いてデータ読出を実行すること
が可能である。この結果、ダミーメモリセルを作製する
ために特別の設計や製造工程を必要としないため、構造
の複雑化によるチップ面積の増大およびメモリアレイの
加工マージンの低下等といった問題を招くことなく、正
規メモリセルおよびダミーメモリセルを同一メモリアレ
イ内に設けてデータ読出マージンを確保することができ
る。さらに、データ読出回路系の構成を簡易化できる。
【０２９９】請求項２５に記載の薄膜磁性体記憶装置
は、ダミーセルを単独で磁化するための専用工程を設け
る必要がないので、請求項２４に記載の薄膜磁性体記憶
装置が奏する効果に加えて、製造工程を簡略化できる。
【０３００】請求項２６および２７に記載の薄膜磁性体
記憶装置は、ダミーセルを含む電流経路および選択メモ
リセルを含む電流経路に対して、ダミー抵抗を直列ある
いは並列に接続したり、ダミーセルおよび選択メモリセ
ルの通過電流間にオフセットを与えるための構成を備え
ることなく、正規メモリセルと同様に作製および設計さ
れたダミーセルと、選択メモリセルとの通過電流差に応
じて、データ読出を実行することが可能である。したが
って、ダミーメモリセルを作製するために特別の設計や
製造工程を必要としないため、構造の複雑化によるチッ
プ面積の増大およびメモリアレイの加工マージンの低下
等といった問題を招くことなく、正規メモリセルおよび
ダミーメモリセルを同一メモリアレイ内に設けてデータ
読出マージンを確保することができる。さらに、データ
読出回路系の構成を簡易化できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス
の全体構成を示す概略ブロック図である。
【図２】 メモリアレイに対してデータ読出を実行する
ためのデータ読出回路系の実施の形態１に従う構成を示
す回路図である。
【図３】 実施の形態１に従うデータ読出回路系による
データ読出動作を説明する動作波形図である。
【図４】 実施の形態１の変形例１に従うデータ読出回
路系の構成を示す回路図である。
【図５】 図４に示した接続切換回路の構成を説明する
回路図である。
【図６】 実施の形態１の変形例１に従うデータ読出回
路系によるデータ読出動作を説明する動作波形図であ
る。
【図７】 実施の形態１の変形例２に従う差動増幅器の
構成を示す回路図である。
【図８】 図７に示される差動増幅器の動作を説明する
ための動作波形図である。
【図９】 実施の形態２に従うデータ読出回路系の構成
を示す回路図である。
【図１０】 実施の形態２に従うデータ読出回路系によ
るデータ読出動作を説明する動作波形図である。
【図１１】 実施の形態２の変形例１に従うデータ読出
回路系の構成を示す回路図である。
【図１２】 実施の形態２の変形例２に従うデータ読出
回路系の構成を示す回路図である。
【図１３】 実施の形態３に従うデータ読出回路系の構
成を示す回路図である。
【図１４】 実施の形態３の変形例１に従うデータ読出
回路系の構成を示す回路図である。
【図１５】 実施の形態３の変形例２に従うデータ読出
回路系の構成を示す回路図である。
【図１６】 実施の形態３の変形例３に従うデータ読出
回路系の構成を示す回路図である。
【図１７】 図１６に示されるソース電圧線の基準電圧
を生成する構成を示す概念図である。
【図１８】 実施の形態４に従うデータ読出回路系の構
成を示す回路図である。
【図１９】 実施の形態４の変形例に従うデータ読出回
路系の構成を示す回路図である。
【図２０】 実施の形態５に従うダミーセルの構成およ
び第１の配置例を説明する回路図である。
【図２１】 実施の形態５に従うダミーセルの構成およ
び第２の配置例を説明する回路図である。
【図２２】 実施の形態６に従うデータ読出回路系の構
成を示す回路図である。
【図２３】 実施の形態６の変形例１に従うデータ読出
回路系の第１の構成例を示す回路図である。
【図２４】 実施の形態６の変形例１に従うデータ読出
回路系の第２の構成例を示す回路図である。
【図２５】 実施の形態６の変形例２に従うデータ読出
回路系の構成を示す回路図である。
【図２６】 実施の形態６の変形例３に従うデータ読出
回路系の構成を示す回路図である。
【図２７】 実施の形態６の変形例４に従うデータ読出
回路系の構成を示す回路図である。
【図２８】 実施の形態７に従うデータ読出回路系の構
成を示す回路図である。
【図２９】 ダミーディジット線を流れる電流とダミー
磁気抵抗素子の電気抵抗との関係を説明する概念図であ
る。
【図３０】 ＭＴＪメモリセルの構成を示す概略図であ
る。
【図３１】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。
【図３２】 データ書込時におけるデータ書込電流とト
ンネル磁気抵抗素子の磁化方向との関係を説明する概念
図である。
【図３３】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、１０ａ，
１０ｂ 領域、２０，２０ａ，２０ｂ 行デコーダ、５
５，５６，５７，９０，９１ 電圧発生回路、６０，６
０＃ 差動増幅器、６１〜６５，６１Ａ，６１Ｂ，６２
Ａ，６２Ｂ，８１〜８７ トランジス、７０，２１０
接続切換回路、８０ グローバル差動増幅器、１００，
１０５ 電流伝達回路、１６０，１６１ データ読出回
路、２００，ＤＭＣ ダミーセル、２０５，２０８ ダ
ミー抵抗付加部、２３０，２３５磁化方向、ＡＴＲ ア
クセストランジスタ、ＡＴＲｄ ダミーアクセストラン
ジスタ、ＢＬ，／ＢＬ ビット線、ＢＬｄ ダミービッ
ト線、ＢＳａ，ＢＳｂブロック選択信号、ＤＢ，／ＤＢ
データバス、ＤＤＬｅ，ＤＤＬｏ ダミーディジット
線、ＤＬ，ＤＬｅ，ＤＬｏ ディジット線、ＤＬｉ デ
ィジット線、ＤＲＷＬａ，ＤＲＷＬｂ，ＤＲＷＬｅ，Ｄ
ＲＷＬｏ ダミーリードワード線、ＤＳＬ，ＤＳＬｅ，
ＤＳＬｏ ダミーソース電圧線、ＧＩＯ，／ＧＩＯ グ
ローバルデータ線、ＧＮＤ 接地電圧、Ｉｂ バイアス
電流、Ｉｄａｔ データ読出電流、Ｉｒｅｆ 基準電
流、ＬＩＯ，ＬＩＯｒ，／ＬＩＯ データ線、ＭＢａ，
ＭＢｂ メモリブロック、ＭＣ 正規メモリセル、Ｎｇ
ｓ，／Ｎｇｓ グローバルセンスノード、Ｎｓ，／Ｎｓ
センスノード、Ｎｓｉ，／Ｎｓｉ センス入力ノー
ド、ＲＡ０，／ＲＡ０，ＲＡｎ，／ＲＡｎ アドレス信
号、ＲＷＬ，ＲＷＬｉ，ＲＷＬｏ，ＲＷＬｅ リードワ
ード線、ＳＬ ソース電圧線、ＴＭＲ トンネル磁気抵
抗素子、ＴＭＲｄ ダミー磁気抵抗素子、Ｖｃｃ 電源
電圧、Ｖｏｆ，Ｖｏｆ１，Ｖｏｆ２ オフセット制御電
圧、Ｖｓｌ ソース電圧（ダミーセル）、Ｖｓｓ 固定
電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 辻 高晴 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F083 FZ10 GA12 LA03 LA04 LA05 LA07 LA10 LA14 ZA28

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 各々が、磁化方向に応じた電気抵抗を示
    すように構成されて、記憶データに応じた方向に磁化さ
    れる、複数のメモリセルと、 各前記メモリセルと同様の構成および形状を有し、前記
    記憶データの所定レベルに対応する方向へ予め磁化され
    るダミーセルと、 データ読出時において、前記複数のメモリセルのうちの
    選択メモリセル、および前記ダミーセルの一方ずつをそ
    れぞれ介して、固定電圧と電気的に結合される第１およ
    び第２のデータ線と、 前記選択メモリセルおよび前記ダミーセルの電気抵抗の
    比較に基づいて、前記記憶データを読出すための差動増
    幅部とを備え、 前記差動増幅部は、 動作電圧と第１および第２のセンスノードとの間に電気
    的にそれぞれ結合され、各々のゲートが前記第１および
    第２のセンスノードの一方と接続される第１および第２
    のトランジスタを有する電流供給回路と、 前記第１および第２のデータ線と前記第１および第２の
    センスノードとの間に電気的にそれぞれ結合される第３
    および第４のトランジスタを有する電流増幅回路とを含
    み、 前記第３および第４のトランジスタのゲートに対して、
    第１および第２のオフセット制御電圧をそれぞれ与える
    ための第１のオフセット調整回路をさらに備え、 前記差動増幅部は、必要に応じて、前記第１および第２
    のデータ線のうちの前記ダミーセルと電気的に結合され
    た一方のデータ線の通過電流が、前記選択メモリセルと
    電気的に結合された他方のデータ線における前記記憶デ
    ータのレベルにそれぞれ応じた２種類の通過電流の中間
    レベルに設定されるように、前記第１および第２のデー
    タ線のそれぞれの通過電流間に第１のオフセットを与え
    る、薄膜磁性体記憶装置。
  2. 【請求項２】 前記第１のオフセットは、前記第１のオ
    フセット調整回路によって前記第１および第２のオフセ
    ット制御電圧をそれぞれ異なるレベルへ設定することに
    よって与えられる、請求項１に記載の薄膜磁性体記憶装
    置。
  3. 【請求項３】 前記第１のオフセット調整回路は、前記
    第１および第２のオフセット制御電圧を共通のレベルに
    設定し、 前記第１のオフセットは、前記第１および第２のトラン
    ジスタがそれぞれ異なる電流駆動能力を有することによ
    って与えられる、請求項１に記載の薄膜磁性体記憶装
    置。
  4. 【請求項４】 第１および第２の上位データ線と、 前記第１および第２のセンスノード間の電圧差に応じ
    て、第１および第２の上位センスノード間に電圧差を生
    じさせる上位差動増幅部をさらに備え、 前記上位差動増幅部は、 第１の電圧と第１および第２の上位センスノードとの間
    に電気的にそれぞれ結合され、各々のゲートが前記第１
    および第２の上位センスノードの一方と接続される第５
    および第６のトランジスタと、 前記第１の上位データ線および第２の電圧の間に電気的
    に結合され、前記第１のセンスノードと接続されたゲー
    トを有する第７のトランジスタと、 前記第２の上位データ線および前記第２の電圧の間に電
    気的に結合され、前記第２のセンスノードと接続された
    ゲートを有する第８のトランジスタと、 前記第１の上位データ線と直列に電気的に結合される第
    ９のトランジスタと、 前記第２の上位データ線と直列に電気的に結合される第
    １０のトランジスタとを含み、 前記差動増幅部および前記第１のオフセット調整回路
    は、前記第１および第２のデータ線のそれぞれの通過電
    流間に前記第１のオフセットを与えないように設計さ
    れ、 前記薄膜磁性体記憶装置は、 前記第９および第１０のトランジスタのゲートに対し
    て、第３および第４のオフセット制御電圧をそれぞれ与
    えるための第２のオフセット調整回路をさらに備え、 前記上位差動増幅部は、前記第１および第２の上位デー
    タ線のうちの、前記ダミーセルと電気的に結合された一
    方のセンスノードに対応する一方の上位データ線の通過
    電流が、前記選択メモリセルと電気的に結合された他方
    のセンスノードに対応する他方の上位データ線における
    前記記憶データにそれぞれ応じた２種類の通過電流の中
    間レベルに設定されるように、前記第１および第２の上
    位データ線のそれぞれの通過電流間に第２のオフセット
    を与える、請求項１に記載の薄膜磁性体記憶装置。
  5. 【請求項５】 前記データ読出時における、前記第１お
    よび第２のデータ線と前記選択メモリセルおよび前記ダ
    ミーセルとの間の接続対応関係は、アドレス選択結果に
    応じて切換えられ、 前記薄膜磁性体記憶装置は、 前記第１および第２のデータ線と前記差動増幅部との間
    に接続されて、前記アドレス選択結果に応じて、前記第
    １および第２のデータ線と前記第３および第４のトラン
    ジスタとの間の接続対応関係を切換えるための接続切換
    回路をさらに備える、請求項１から４のいずれか１項に
    記載の薄膜磁性体記憶装置。
  6. 【請求項６】 前記第２のオフセット調整回路は、前記
    第２のオフセットを生じさせるために、前記第３および
    第４のオフセット制御電圧をそれぞれ異なるレベルへ設
    定する、請求項４に記載の薄膜磁性体記憶装置。
  7. 【請求項７】 前記第２のオフセット調整回路は、前記
    第３および第４のオフセット制御電圧を共通のレベルに
    設定し、 前記第５および第６のトランジスタは、前記第２のオフ
    セットを生じさせるためにそれぞれが異なる電流駆動能
    力を有する、請求項４に記載の薄膜磁性体記憶装置。
  8. 【請求項８】 前記データ読出時における、前記第１お
    よび第２のデータ線と前記選択メモリセルおよび前記ダ
    ミーセルとの間の接続対応関係は、アドレス選択結果に
    応じて切換えられ、 前記薄膜磁性体記憶装置は、 前記アドレス選択結果に応じて、前記第７および第８の
    トランジスタと前記第１および第２の上位データ線との
    間の接続対応関係を切換えるための接続切換回路をさら
    に備える、請求項４に記載の薄膜磁性体記憶装置。
  9. 【請求項９】 前記データ読出時における、前記第１お
    よび第２のデータ線と前記選択メモリセルおよび前記ダ
    ミーセルとの間の接続対応関係は、アドレス選択結果に
    応じて切換えられ、 前記電流増幅回路は、 前記第３のトランジスタと並列接続され、ゲートに前記
    第２のオフセット制御電圧を受ける第５のトランジスタ
    と、 前記第４のトランジスタと並列接続され、ゲートに前記
    第１のオフセット制御電圧を受ける第６のトランジスタ
    とをさらに有し、 前記第４および第５のトランジスタの各々の電流駆動能
    力と、前記第３および第６のトランジスタの各々の電流
    駆動能力とは互いに異なるように設計され、 前記第１のオフセット調整回路は、前記アドレス選択結
    果に応じて、前記第４および第５のトランジスタの組
    と、前記第３および第６のトランジスタの組との一方の
    組がターンオフされるように、前記第１および第２のオ
    フセット制御電圧を設定する、請求項１に記載の薄膜磁
    性体記憶装置。
  10. 【請求項１０】 前記複数のメモリセルおよび前記ダミ
    ーセルは、選択的にデータ読出対象となる第１および第
    ２のメモリブロックに分割配置され、 前記第１および第２のメモリブロックの各々は、前記ダ
    ミーセルを含み、 前記第１および第２のデータ線と、前記差動増幅部と
    は、前記第１および第２のメモリブロックによって共有
    され、 前記データ読出時において、前記第１および第２のデー
    タ線の一方は、前記選択メモリセルを介して前記固定電
    圧と電気的に結合され、前記第１および第２のデータ線
    の他方は、前記第１および第２のメモリブロックのいず
    れか一方に属する前記ダミーセルを介して前記固定電圧
    と電気的に結合される、請求項１に記載の薄膜磁性体記
    憶装置。
  11. 【請求項１１】 各々が、磁化方向に応じた電気抵抗を
    示すように構成されて、記憶データに応じた方向に磁化
    される、複数のメモリセルと、 各前記メモリセルと同様の構成および形状を有し、前記
    記憶データの所定レベルに対応する方向へ予め磁化され
    るダミーセルと、 前記複数のメモリセルに対応して設けられ、第１の所定
    電圧を伝達する第１の電圧配線と、 前記ダミーセルに対応して設けられ、前記第１の所定電
    圧とは異なる第２の所定電圧を伝達する第２の電圧配線
    と、 データ読出時において、前記複数のメモリセルのうちの
    選択メモリセルおよび前記ダミーセルをそれぞれ介し
    て、前記第１および第２の電圧配線とそれぞれ電気的に
    結合される第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部とを備え、 前記第１および第２の所定電圧は、前記ダミーセルの通
    過電流が、前記選択メモリセルにおける前記記憶データ
    のレベルにそれぞれ応じた２種類の通過電流の中間レベ
    ルに設定されるように決定される、薄膜磁性体記憶装
    置。
  12. 【請求項１２】 前記ダミー磁気抵抗素子は、前記第１
    および第２の電気抵抗のうちのより小さい一方を有する
    ように予め磁化され、 前記第１および第２の所定電圧は、前記データ読出時に
    おいて、前記ダミーセルの両端印加電圧が前記選択メモ
    リセルの両端印加電圧よりも低くなるように決定され
    る、請求項１１に記載の薄膜磁性体記憶装置。
  13. 【請求項１３】 前記データ読出時において、前記第２
    のデータ線と前記第２の電圧配線の間には、複数個の前
    記ダミーセルが並列に接続される、請求項１１に記載の
    薄膜磁性体記憶装置。
  14. 【請求項１４】 固定された電圧を供給する電源ノード
    と、 前記電源ノードおよび前記第２の電圧配線の間に設けら
    れる第１のトランジスタと、 前記第２の所定電圧と前記第２の電圧配線の電圧との差
    に応じて、前記第１のトランジスタの通過電流を制御す
    るための第１の電圧比較器とをさらに備える、請求項１
    １に記載の薄膜磁性体記憶装置。
  15. 【請求項１５】 前記電源ノードおよび前記第１の電圧
    配線の間に設けられる第２のトランジスタと、 前記第１の所定電圧と前記第１の電圧配線の電圧との差
    に応じて、前記第２のトランジスタの通過電流を制御す
    るための第２の電圧比較器とをさらに備え、 前記第１および第２の所定電圧の一方は、前記第１およ
    び第２の所定電圧の他方に基づいて設定される、請求項
    １４に記載の薄膜磁性体記憶装置。
  16. 【請求項１６】 各々が、記憶データのレベルに応じた
    方向に磁化されて磁化方向に応じて第１および第２の電
    気抵抗のいずれかを有するように構成された有する磁気
    抵抗素子および、前記磁気抵抗素子と直列に接続されて
    データ読出時に選択的にオンするアクセストランジスタ
    を含む複数のメモリセルと、 前記データ読出時に、前記複数のメモリセルのうちのア
    クセス対象に選択された選択メモリセルとの間で通過電
    流を比較するためのダミーセルと、 データ読出時において、前記選択メモリセルおよび前記
    ダミーセルをそれぞれ介して、固定電圧と電気的に結合
    される第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部とを備え、 前記ダミーセルは、各前記メモリセルと同様の構成およ
    び形状を有し、前記第１および第２の電気抵抗のうちの
    より小さい一方を有するように予め磁化されたダミー磁
    気抵抗素子と、 前記ダミー磁気抵抗素子と直列に接続されてデータ読出
    時に選択的にオンし、前記アクセストランジスタと同様
    に設計されたダミーアクセストランジスタと、 前記ダミー磁気抵抗素子と直列に接続されて、前記第１
    および第２の電気抵抗の差よりも小さい電気抵抗を有す
    るダミー抵抗付加部とを含み、 前記ダミー抵抗付加部は、前記アクセス素子と同様に設
    計された少なくとも１個のトランジスタを有し、前記ト
    ランジスタの各ゲートへは調整可能な制御電圧が入力さ
    れる、薄膜磁性体記憶装置。
  17. 【請求項１７】 複数のメモリセルおよび、前記データ
    読出時に、前記複数のメモリセルのうちのアクセス対象
    に選択された選択メモリセルとの間で通過電流を比較す
    るためにのダミーセルが配置されたメモリアレイを備
    え、 各前記メモリセルは、 記憶データのレベルに応じた方向に磁化されて磁化方向
    に応じて第１および第２の電気抵抗のいずれかを有する
    ように構成された有する磁気抵抗素子と、 前記磁気抵抗素子と直列に接続されてデータ読出時に選
    択的にオンするアクセストランジスタとを含み、 前記ダミーセルは、 前記磁気抵抗素子と同様の構成および形状を有し、前記
    第１および第２の電気抵抗のうちのより小さい一方を有
    するように予め磁化されたダミー磁気抵抗素子と、 前記ダミー磁気抵抗素子と直列に接続されてデータ読出
    時に選択的にオンし、前記アクセストランジスタと同様
    に設計されたダミーアクセストランジスタとを含み、 前記薄膜磁性体記憶装置は、 前記複数のメモリセルに対応して設けられ、固定電圧を
    伝達する第１の電圧配線と、 前記ダミーセルに対応して設けられ、前記固定電圧を伝
    達する第２の電圧配線と、 データ読出時において、前記選択メモリセルおよび前記
    ダミーセルをそれぞれ介して、前記第１および第２の電
    圧配線とそれぞれ電気的に結合される第１および第２の
    データ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部と、 前記メモリアレイの外部において前記第２の電圧配線に
    対して直列に接続されて、前記第１および第２の電気抵
    抗の差よりも小さい電気抵抗を有するダミー抵抗付加部
    とをさらに備える、薄膜磁性体記憶装置。
  18. 【請求項１８】 前記ダミー抵抗付加部は、前記第２の
    電圧配線と前記固定電圧との間に電気的に結合され、ゲ
    ートへ調整可能な制御電圧を受ける電界効果型トランジ
    スタを有する、請求項１７に記載の薄膜磁性体記憶装
    置。
  19. 【請求項１９】 複数のメモリセルおよび、前記データ
    読出時に、前記複数のメモリセルのうちのアクセス対象
    に選択された選択メモリセルとの間で通過電流を比較す
    るためにのダミーセルが配置されたメモリアレイを備
    え、 各前記メモリセルは、 記憶データのレベルに応じた方向に磁化されて磁化方向
    に応じて第１および第２の電気抵抗のいずれかを有する
    ように構成された有する磁気抵抗素子と、 前記磁気抵抗素子と直列に接続されてデータ読出時に選
    択的にオンするアクセストランジスタとを含み、 前記ダミーセルは、 前記磁気抵抗素子と同様の構成および形状を有し、前記
    第１および第２の電気抵抗のいずれか一方を有するよう
    に予め磁化されたダミー磁気抵抗素子と、 前記ダミー磁気抵抗素子と直列に接続されてデータ読出
    時に選択的にオンし、前記アクセストランジスタと同様
    に設計されたダミーアクセストランジスタとを含み、 前記薄膜磁性体記憶装置は、 データ読出時において、前記選択メモリセルおよび前記
    ダミーセルの一方ずつをそれぞれ介して、固定電圧と電
    気的に結合される第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部と、 前記メモリアレイ外部において、前記第１および第２の
    データ線のうちの前記選択メモリセルと結合された一方
    のデータ線に対して、第３の電気抵抗を直列に接続する
    ための第１の抵抗付加部と、 前記メモリアレイ外部において、前記第１および第２の
    データ線のうちの前記ダミーセルと結合された他方のデ
    ータ線に対して、第４の電気抵抗を直列に接続するため
    の第２の抵抗付加部とをさらに備え、 前記第３および第４の電気抵抗は、前記ダミーセルの電
    気抵抗および第４の電気抵抗の和が、前記第１および第
    ３の電気抵抗の和と、前記第２および第３の電気抵抗の
    和との中間レベルとなるように決定される、薄膜磁性体
    記憶装置。
  20. 【請求項２０】 前記ダミー磁気抵抗素子は、前記第１
    および第２の電気抵抗のより小さい一方を有するように
    予め磁化され、 前記第４の電気抵抗は、前記第１および第２の電気抵抗
    の差に相当し、 前記第３の電気抵抗は、前記第４の電気抵抗の半分であ
    る、請求項１９に記載の薄膜磁性体記憶装置。
  21. 【請求項２１】 前記第１の抵抗付加部は、各ゲートへ
    調整可能な制御電圧を受ける並列に接続されたＬ個
    （Ｌ：２以上の偶数かつ正の整数）のトランジスタを含
    み、 前記第２の抵抗付加部は、各ゲートへ前記制御電圧を受
    ける並列に接続された（Ｌ／２）個の前記トランジスタ
    を含む、請求項２０に記載の薄膜磁性体記憶装置。
  22. 【請求項２２】 前記複数のメモリセルに対応して設け
    られ、前記固定電圧を伝達するための第１の電圧配線
    と、 前記ダミーセルに対応して設けられ、前記固定電圧を伝
    達するための第２の電圧配線とをさら備え、 前記第１の抵抗付加部は、前記第１の電圧配線および前
    記固定電圧の間に直列に接続され、 前記第２の抵抗付加部は、前記第２の電圧配線および前
    記固定電圧の間に直列に接続される、請求項１９に記載
    の薄膜磁性体記憶装置。
  23. 【請求項２３】 前記複数のメモリセルおよび前記ダミ
    ーセルは、相補にデータ読出対象となる第１および第２
    のメモリブロックに分割配置され、 前記第１および第２のメモリブロックの各々は、前記ダ
    ミーセルを含み、 前記第１のメモリブロックにおいて、各前記メモリセル
    および前記ダミーセルは、前記第１および第２のデータ
    配線と前記固定電圧との間にそれぞれ電気的に結合さ
    れ、 前記第２のメモリブロックにおいて、前記ダミーセルお
    よび各前記メモリセルは、前記第１および第２のデータ
    配線と前記固定電圧との間にそれぞれ電気的に結合さ
    れ、 前記薄膜磁性体記憶装置は、前記第１および第２のメモ
    リブロック間の選択結果に応じて、前記第１および第２
    のデータ線のそれぞれに対して、前記第１および第２の
    抵抗付加部の一方ずつを相補的に直列接続するための接
    続切換部をさらに備える、請求項１９に記載の薄膜磁性
    体記憶装置。
  24. 【請求項２４】 複数のメモリセルおよび、前記データ
    読出時に、前記複数のメモリセルのうちのアクセス対象
    に選択された選択メモリセルとの間で通過電流を比較す
    るためにのダミーセルが配置されたメモリアレイを備
    え、 各前記メモリセルは、 記憶データのレベルに応じた方向に磁化されて磁化方向
    に応じて第１および第２の電気抵抗のいずれかを有する
    ように構成された有する磁気抵抗素子と、 前記磁気抵抗素子と直列に接続されてデータ読出時に選
    択的にオンするアクセストランジスタとを含み、 前記ダミーセルは、 前記磁気抵抗素子と同様の構成および形状を有し、前記
    第１および第２の電気抵抗のいずれか一方を有するよう
    に予め磁化されたダミー磁気抵抗素子と、 前記ダミー磁気抵抗素子と直列に接続されてデータ読出
    時に選択的にオンし、前記アクセストランジスタと同様
    に設計されたダミーアクセストランジスタとを含み、 前記薄膜磁性体記憶装置は、 データ読出時において、前記選択メモリセルおよび前記
    ダミーセルの一方ずつをそれぞれ介して、固定電圧と電
    気的に結合される第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部と、 前記メモリアレイの外部において、前記第１および第２
    のデータ線の一方のデータ線に対して、第３の電気抵抗
    を並列に接続するための抵抗付加部とをさらに備え、 前記第３の電気抵抗は、前記ダミーセルの電気抵抗が、
    並列接続された前記第１および第３の電気抵抗の合成抵
    抗および、並列接続された前記第２および第３の電気抵
    抗の合成抵抗の中間レベルとなるように決定される、薄
    膜磁性体記憶装置。
  25. 【請求項２５】 前記ダミー磁気抵抗素子は、前記第１
    および第２の電気抵抗のより小さい一方を有するように
    予め磁化され、 前記データ読出時において、前記抵抗付加部が並列に接
    続される前記一方のデータ線は、前記選択メモリセルを
    介して前記固定電圧と電気的に結合される、請求項２４
    に記載の薄膜磁性体記憶装置。
  26. 【請求項２６】 複数のメモリセルおよび、前記データ
    読出時に、前記複数のメモリセルのうちのアクセス対象
    に選択された選択メモリセルとの間で通過電流を比較す
    るためにのダミーセルが配置されたメモリアレイを備
    え、 各前記メモリセルは、 磁化方向に応じて電気抵抗が変化する構成を有し、記憶
    データのレベルに応じて、磁化容易軸方向に沿って正方
    向および負方向のいずれかに磁化される磁気抵抗素子
    と、 前記磁気抵抗素子と直列に接続されてデータ読出時に選
    択的にオンするアクセストランジスタを含む複数のメモ
    リセルとを含み、 前記ダミーセルは、 前記磁気抵抗素子と同様の構成および形状を有し、前記
    正方向および前記負方向のいずれかに予め磁化されたダ
    ミー磁気抵抗素子と、 前記ダミー磁気抵抗素子と直列に接続されてデータ読出
    時に選択的にオンし、前記アクセストランジスタと同様
    に設計および作製されたダミーアクセストランジスタと
    を含み、 前記薄膜磁性体記憶装置は、 データ読出時において、前記選択メモリセルおよび前記
    ダミーセルの一方ずつをそれぞれ介して、固定電圧と電
    気的に結合される第１および第２のデータ線と、 前記第１および第２のデータ線の通過電流差に応じたデ
    ータ読出を行なうためのデータ読出部と、 前記データ読出時において、前記ダミー磁気抵抗素子に
    対して、磁化困難軸方向に沿ったバイアス磁界を印加す
    るためのバイアス磁界印加部とを備え、 前記バイアス磁界は、前記ダミー磁気抵抗素子の前記磁
    化容易軸に沿った磁化方向が保持される範囲内に設定さ
    れる、薄膜磁性体記憶装置。
  27. 【請求項２７】 前記バイアス磁界印加部は、前記ダミ
    ーセルに対応して、前記磁化容易軸方向に沿って配置さ
    れ、データ読出時にバイアス電流の供給を受けるバイア
    ス電流配線を有する、請求項２６に記載の薄膜磁性体記
    憶装置。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294206A (ja) * 2005-03-16 2006-10-26 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007012140A (ja) * 2005-06-29 2007-01-18 Renesas Technology Corp 不揮発性記憶装置
US7167389B2 (en) 2004-01-20 2007-01-23 Kabushiki Kaisha Toshiba Magnetic random access memory with a reference cell array and dummy cell arrays
JP2007164969A (ja) * 2005-12-15 2007-06-28 Samsung Electronics Co Ltd 選択された基準メモリセルを具備する抵抗型メモリ素子
WO2007077625A1 (ja) * 2006-01-05 2007-07-12 Fujitsu Limited データ読出し用増幅回路及びそれを備えた半導体記憶装置
US7995379B2 (en) 2008-03-06 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device
US8014219B2 (en) 2008-09-04 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor memory device
US8345467B2 (en) 2005-12-15 2013-01-01 Samsung Electronics Co., Ltd. Resistive memory devices including selected reference memory cells operating responsive to read operations
JP2013089279A (ja) * 2011-10-13 2013-05-13 Sk Hynix Inc 抵抗性メモリ装置、そのレイアウト構造及びセンシング回路
US8508977B2 (en) 2010-03-23 2013-08-13 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014525110A (ja) * 2011-07-11 2014-09-25 クアルコム，インコーポレイテッド 磁気的に焼きなまされた基準セルによるｍｒａｍ感知

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003242771A (ja) * 2002-02-15 2003-08-29 Toshiba Corp 半導体記憶装置
JP4071531B2 (ja) * 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7027318B2 (en) * 2003-05-30 2006-04-11 Hewlett-Packard Development Company, L.P. Method and system for adjusting offset voltage
FR2867300B1 (fr) * 2004-03-05 2006-04-28 Commissariat Energie Atomique Memoire vive magnetoresistive a haute densite de courant
US7606409B2 (en) * 2004-11-19 2009-10-20 Hitachi High-Technologies Corporation Data processing equipment, inspection assistance system, and data processing method
JP4897225B2 (ja) * 2005-02-17 2012-03-14 株式会社 日立ディスプレイズ 画像表示装置
EP1883113B1 (en) 2006-07-27 2010-03-10 STMicroelectronics S.r.l. Phase change memory device
US7911830B2 (en) * 2007-05-17 2011-03-22 Integrated Magnetoelectronics Scalable nonvolatile memory
US7974119B2 (en) 2008-07-10 2011-07-05 Seagate Technology Llc Transmission gate-based spin-transfer torque memory unit
KR101432126B1 (ko) * 2008-07-23 2014-08-21 삼성디스플레이 주식회사 유기전계발광 표시장치
US7755923B2 (en) * 2008-09-18 2010-07-13 Seagate Technology Llc Memory array with read reference voltage cells
US7936580B2 (en) 2008-10-20 2011-05-03 Seagate Technology Llc MRAM diode array and access method
US9030867B2 (en) * 2008-10-20 2015-05-12 Seagate Technology Llc Bipolar CMOS select device for resistive sense memory
US7936583B2 (en) 2008-10-30 2011-05-03 Seagate Technology Llc Variable resistive memory punchthrough access method
US7876599B2 (en) * 2008-10-31 2011-01-25 Seagate Technology Llc Spatial correlation of reference cells in resistive memory array
US7825478B2 (en) * 2008-11-07 2010-11-02 Seagate Technology Llc Polarity dependent switch for resistive sense memory
US7800941B2 (en) * 2008-11-18 2010-09-21 Seagate Technology Llc Magnetic memory with magnetic tunnel junction cell sets
US8178864B2 (en) 2008-11-18 2012-05-15 Seagate Technology Llc Asymmetric barrier diode
US8203869B2 (en) * 2008-12-02 2012-06-19 Seagate Technology Llc Bit line charge accumulation sensing for resistive changing memory
KR101068573B1 (ko) * 2009-04-30 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8159856B2 (en) 2009-07-07 2012-04-17 Seagate Technology Llc Bipolar select device for resistive sense memory
US8158964B2 (en) 2009-07-13 2012-04-17 Seagate Technology Llc Schottky diode switch and memory units containing the same
JP5802202B2 (ja) * 2010-06-09 2015-10-28 パナソニック株式会社 リファレンスセルのための主ビット線のシールド方法
US8648426B2 (en) 2010-12-17 2014-02-11 Seagate Technology Llc Tunneling transistors
JP2012203944A (ja) * 2011-03-24 2012-10-22 Toshiba Corp 抵抗変化型メモリ
JP5811693B2 (ja) * 2011-08-25 2015-11-11 ソニー株式会社 抵抗変化型メモリデバイスおよびその駆動方法
US8902641B2 (en) * 2012-04-10 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Adjusting reference resistances in determining MRAM resistance states
JP5337277B1 (ja) * 2012-05-14 2013-11-06 株式会社東芝 磁気ランダムアクセスメモリ及びメモリシステム
US8891292B2 (en) * 2012-12-19 2014-11-18 Avalanche Technology, Inc. Magnetoresistive layer structure with voltage-induced switching and logic cell application
KR20150022241A (ko) * 2013-08-22 2015-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치
CN107851451B (zh) * 2015-09-11 2021-11-30 东芝存储器株式会社 阻变型存储器
KR102396117B1 (ko) * 2015-10-27 2022-05-10 에스케이하이닉스 주식회사 페이지 버퍼 및 이를 포함하는 반도체 메모리 장치
JP2018156697A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP6505902B1 (ja) 2018-03-20 2019-04-24 株式会社東芝 磁気メモリ及びメモリシステム
US10839879B2 (en) * 2018-09-27 2020-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Read techniques for a magnetic tunnel junction (MTJ) memory device with a current mirror
US10896722B1 (en) * 2019-11-15 2021-01-19 Micron Technology, Inc. Integrated assemblies having sense-amplifier-circuitry distributed amongst two or more locations, and having circuitry configured to isolate local column-select-structures from a global structure
US11139025B2 (en) 2020-01-22 2021-10-05 International Business Machines Corporation Multi-level cell threshold voltage operation of one-selector-one-resistor structure included in a crossbar array
CN112763078B (zh) * 2020-12-23 2022-11-01 杭州海康微影传感科技有限公司 一种非制冷红外焦平面阵列探测器的信号读出电路及方法
CN116705086B (zh) * 2023-06-08 2024-04-09 厦门半导体工业技术研发有限公司 一种存储器阵列

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5831920A (en) * 1997-10-14 1998-11-03 Motorola, Inc. GMR device having a sense amplifier protected by a circuit for dissipating electric charges
IT1295910B1 (it) * 1997-10-31 1999-05-28 Sgs Thomson Microelectronics Circuito di lettura per memorie non volatili
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
DE19914489C1 (de) * 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
DE19914488C1 (de) * 1999-03-30 2000-05-31 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6191989B1 (en) * 2000-03-07 2001-02-20 International Business Machines Corporation Current sensing amplifier
US6205073B1 (en) 2000-03-31 2001-03-20 Motorola, Inc. Current conveyor and method for readout of MTJ memories
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
JP4667594B2 (ja) * 2000-12-25 2011-04-13 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3920565B2 (ja) * 2000-12-26 2007-05-30 株式会社東芝 磁気ランダムアクセスメモリ
JP2003016777A (ja) * 2001-06-28 2003-01-17 Mitsubishi Electric Corp 薄膜磁性体記憶装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7167389B2 (en) 2004-01-20 2007-01-23 Kabushiki Kaisha Toshiba Magnetic random access memory with a reference cell array and dummy cell arrays
JP2006294206A (ja) * 2005-03-16 2006-10-26 Renesas Technology Corp 不揮発性半導体記憶装置
JP2007012140A (ja) * 2005-06-29 2007-01-18 Renesas Technology Corp 不揮発性記憶装置
JP4731219B2 (ja) * 2005-06-29 2011-07-20 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
US8345467B2 (en) 2005-12-15 2013-01-01 Samsung Electronics Co., Ltd. Resistive memory devices including selected reference memory cells operating responsive to read operations
JP2007164969A (ja) * 2005-12-15 2007-06-28 Samsung Electronics Co Ltd 選択された基準メモリセルを具備する抵抗型メモリ素子
WO2007077625A1 (ja) * 2006-01-05 2007-07-12 Fujitsu Limited データ読出し用増幅回路及びそれを備えた半導体記憶装置
US7995379B2 (en) 2008-03-06 2011-08-09 Kabushiki Kaisha Toshiba Semiconductor memory device
US8014219B2 (en) 2008-09-04 2011-09-06 Kabushiki Kaisha Toshiba Semiconductor memory device
US8508977B2 (en) 2010-03-23 2013-08-13 Kabushiki Kaisha Toshiba Semiconductor memory device
US8773890B2 (en) 2010-03-23 2014-07-08 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2014525110A (ja) * 2011-07-11 2014-09-25 クアルコム，インコーポレイテッド 磁気的に焼きなまされた基準セルによるｍｒａｍ感知
KR101575069B1 (ko) * 2011-07-11 2015-12-07 퀄컴 인코포레이티드 자기적으로 어닐링된 레퍼런스 셀을 통한 mram 감지
US9324404B2 (en) 2011-07-11 2016-04-26 Qualcomm Incorporated MRAM sensing with magnetically annealed reference cell
JP2013089279A (ja) * 2011-10-13 2013-05-13 Sk Hynix Inc 抵抗性メモリ装置、そのレイアウト構造及びセンシング回路

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Publication number Publication date
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