JP2008258362A - 半導体記憶装置 - Google Patents

Abstract

【課題】スイッチング電流を低減することによってセルトランジスタのサイズを小さくし、小型の半導体記憶装置を提供する。
【解決手段】複数の磁気抵抗素子Ｒ０１等と、複数のスイッチング素子とを含むメモリセルアレイを有する半導体記憶装置において、ディジット線ＤＬ００等を有する。複数の磁気抵抗素子は、互いに実質的に平行に配置されたソース線ＳＬ００等及びビット線ＢＬ００等に接続され、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる。複数のスイッチング素子は、それぞれ複数の磁気抵抗素子に直列に接続され、ソース線及びビット線に対して実質的に垂直に配置されたワード線ＷＬ４ｎ等により制御される。ディジット線は、所定の磁界が磁気抵抗素子に対して発生するように磁気抵抗素子に近接し、かつ、ソース線に実質的に平行に配置される。
【選択図】図５

Description

本発明は、磁気抵抗素子に対してデータを記憶保持する半導体記憶装置に関する。

従来例の磁気抵抗素子を用いてデータを記憶保持するＭＲＡＭ（Magneto-resistive Random Access Memory）が非特許文献１に開示されている。フォールデッド構成のＭＲＡＭは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、平行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。

図９は、従来例に係るＭＲＡＭのメモリセルのレイアウト構成を示す平面図である。また、図１０は、図９のＡ−Ａ’における断面図である。図９及び図１０において、ビット線ＢＬ及びソース線ＳＬは互いに平行に配置され、ワード線ＷＬは、ビット線ＢＬ及びソース線ＳＬに対して垂直に配置される。ＴＭＲ（Tunnel Magnetic Resistance）素子は、ビット線ＢＬとストラップ配線ＳＴとの間に配置され、活性領域ＡＡに形成されたトランジスタを介してソース線ＳＬに接続される。

Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004. Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005. M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005. W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.

一般的なＳＴＴ−ＭＲＡＭ（Spin Torque Transfer-Magneto-resistive Random Access Memory）においては、ＴＭＲ素子等の磁気抵抗素子にデータを書き込むとき、磁気抵抗素子に流す電流の向きを変えるための一定以上のスイッチング電流を必要とする。上記従来例に係るＭＲＡＭでは、データの書き込みに十分な磁界を磁気抵抗素子に発生させるためのスイッチング電流が大きく、セルトランジスタのサイズＷ（ゲート幅；図９参照）を小さくすることが困難である、という問題があった。

本発明の目的は以上の問題点を解決し、スイッチング電流を低減することによってセルトランジスタのサイズを小さくし、小型の半導体記憶装置を提供することにある。

第１の発明に係る半導体記憶装置は、互いに実質的に平行に配置されたソース線及びビット線に接続され、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる複数の磁気抵抗素子と、それぞれ前記複数の磁気抵抗素子に直列に接続され、前記ソース線及び前記ビット線に対して実質的に垂直に配置されたワード線により制御される複数のスイッチング素子とを備えた少なくとも１つのメモリセルアレイを備えた半導体記憶装置において、所定の磁界が前記磁気抵抗素子に対して発生するように前記磁気抵抗素子に近接し、かつ、前記ソース線に実質的に平行に配置されたディジット線を備えたことを特徴とする。

上記半導体記憶装置において、前記ビット線は、前記磁気抵抗素子の容易軸に対して実質的に平行に配置されることを特徴とする。

また、上記半導体記憶装置において、前記磁気抵抗素子は、前記ディジット線よりも上に配置されたことを特徴とする。

さらに、上記半導体記憶装置において、前記磁気抵抗素子と前記ビット線との間に配置され、前記磁気抵抗素子と前記ビット線とを接続するための配線層をさらに備え、前記磁気抵抗素子は、前記ビット線よりも前記ディジット線に近接して配置されることを特徴とする。

またさらに、上記半導体記憶装置において、前記複数の磁気抵抗素子のうち同一活性領域に存在する２つの磁気抵抗素子は、前記配線層と前記ビット線とのコンタクトを共用することを特徴とする。

また、上記半導体記憶装置において、前記少なくとも１つのメモリセルアレイは、前記ビット線を共用しない複数のメモリセルアレイであって、前記複数のメモリセルアレイは、前記ディジット線を共用することを特徴とする。

さらに、上記半導体記憶装置において、前記ディジット線は、一端において所定の電源に接続され、他端において接地されることを特徴とする。

本発明に係る半導体記憶装置によれば、所定の磁界が磁気抵抗素子に対して発生するように磁気抵抗素子に近接し、かつ、ソース線に実質的に平行に配置されたディジット線を備えることによって、スイッチング電流を低減することができるので、セルトランジスタのサイズを小さくし、半導体記憶装置全体を小型化できるという有利な効果を奏する。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。

実施の形態．
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。本実施の形態に係る半導体記憶装置は、例えばＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる複数の磁気抵抗素子を備えることによりデータを記憶保持するＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magneto-resistive Random Access Memory）である。

図１において、ＳＴＴ−ＭＲＡＭは、列アドレスバッファ１と、列デコーダ及びＷＬドライバ２と、ダミーメモリ列３と、メモリセルアレイ４と、ドライバ回路５と、行アドレスバッファ６と、行デコーダ及びＢＬドライバ７と、２ビット信号及び切り替え信号生成器８と、センスアンプ回路１０とを備えて構成される。列アドレスバッファ１は、外部から入力される列アドレス信号ＲＡ０−ｘを一時的に保管する。列デコーダ及びＷＬドライバ２は、列アドレスバッファ１から入力した列アドレス信号ＲＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのワード線（ＷＬ）を選択する。行アドレスバッファ６は、外部から入力される行アドレス信号ＣＡ０−ｘを一時的に保管する。行デコーダ及びＢＬドライバ７は、行アドレスバッファ６から入力した行アドレス信号ＣＡ０−ｘをデコードして、書き込み又は読み出しを行う、メモリセルアレイ４内の所望のメモリセルにアクセスするためのビット線（ＢＬ）を選択するために行選択線（ＣＳＬ）を選択する。

メモリセルアレイ４は、フォールデッド構成で、データを蓄積するための例えばＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える。メモリセルアレイ４において、各メモリセルが接続されるビット線（ＢＬ）及びワード線（ＷＬ）が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列３は、メモリセルアレイ４に隣接して配置され、メモリセルアレイ４の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える。メモリセルアレイ４内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリ列３のワード線を同時に活性化させ、後述のセンスアンプ回路１０により、所望のメモリセルから流れる読み出し電流と、ダミーメモリセルから流れるリファレンス電流とを比較することによって、メモリセル内に蓄積されたデータが「０」であるか、「１」であるかを判別する。

２ビット信号及び切り替え信号生成器８は、２ビットの書き込みデータＤ０，Ｄ１と、ドライバ回路５の書き込み動作及び読み出し動作を切り替えるための切り替え信号Ｒ／Ｗとを生成し、ドライバ回路５に出力する。ドライバ回路５は、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって書き込み動作に切り替えられたとき、書き込みデータＤ０，Ｄ１をメモリセルアレイ４に書き込む一方、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって読み出し動作に切り替えられたとき、メモリセルアレイ４の所望のメモリセルから読み出したデータＱ０，Ｑ１を、センスアンプ回路１０を介して出力する。センスアンプ回路１０は、メモリセルアレイ４から読み出した電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅して出力するための回路である。なお、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１上には、それぞれ寄生容量Ｃ５，Ｃ７，Ｃ６，Ｃ８が存在する。

図２は、図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。図２において、メモリセルアレイ４は、それぞれが互いに直列に接続されたトランジスタ及び磁気抵抗素子を有する複数のメモリセル（ＭＣ）を、格子状に配置する。本実施の形態においては、２ビットのデータを記憶保持できるように、上下２段のメモリセルＭＣ０，ＭＣ１が対をなしている。例えば、磁気抵抗素子Ｒｉ０（ｉ＝０，１，…，Ｍ）には書き込みデータＤ０，Ｄ１のうち１ビット目のデータＤ０が記憶保持され、磁気抵抗素子Ｒｉ１（ｉ＝０，１，…，Ｍ）には２ビット目のデータＤ１が記憶保持される。各メモリセルは、配置されている行に応じて、所定のソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、配置されている列に応じて、所定のワード線ＷＬｙ（ｙ＝０，１，…，４ｎ，４ｎ＋１，４ｎ＋２，４ｎ＋３，…）に接続される。各ディジット線ＤＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）は、所定の磁界が磁気抵抗素子に対して発生するように磁気抵抗素子に近接し、かつ、ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に実質的に平行に配置され、一端において電源電位ＶＤＤと接続され、他端において接地電位Ｖｇｎｄ（ＧＮＤ）と接続される。

ダミーメモリ列３は、前述のように、メモリセルアレイ４内の各メモリセルと同様の構成を有する複数のダミーメモリセル（ＤＭＣ）を備える。各ダミーメモリセルは、配置されている行に応じて、所定のソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、ダミーメモリセル内の各トランジスタは、それぞれダミーワード線ＤＷＬ０〜ＤＷＬ３に接続される。ダミーメモリセルの磁気抵抗素子Ｒｍａｘ，Ｒｍｉｎ（以下、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎという。）は、リファレンス電流を生成するために利用される。なお、リファレンス抵抗Ｒｍａｘの抵抗値と、リファレンス抵抗Ｒｍｉｎの抵抗値との間には、次式（１）が成り立つ。

［数１］
Ｒｍａｘ＞Ｒｍｉｎ （１）

また、各ビット線ＢＬｉ０，ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）及び各リファレンスＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）上には、それぞれ図示しない寄生抵抗Ｒ１，Ｒ３，Ｒ２，Ｒ４が存在し、各ビット線ＢＬｉ０，ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）及び各リファレンスビット線ＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）とグラウンドとの間には、それぞれ図示しない寄生容量Ｃ１，Ｃ３，Ｃ２，Ｃ４が存在する。

図３は、図１のドライバ回路５の詳細な構成を示す回路図である。図３において、ドライバ回路５は、データの書き込み時、複数のトランジスタ及び演算回路により、行選択線ＣＳＬｉ（ｉ＝０，１，…ｍ，…Ｍ）に入力される信号に応じて、メモリセルアレイ４のうちいずれか１対の所望のメモリセルＭＣ０，ＭＣ１を選択するためにソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に印加される信号のレベルを制御し、メモリセルアレイ４の所望のメモリセルＭＣ０，ＭＣ１の磁気抵抗素子に、２ビットの書き込みデータＤ０，Ｄ１をそれぞれ書き込む。同様に、ドライバ回路５は、データの読み出し時、所望のメモリセルＭＣ０，ＭＣ１の磁気抵抗素子からの読み出し電流をそれぞれ読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してセンスアンプ回路１０に出力する。

具体的には、書き込みデータＤ０，Ｄ１の書き込み時、まず、ディジット線ＤＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に電流を流すためにＤＬＥ線をハイレベル電圧（イネーブル）にし、その後、外部から入力された列アドレス信号ＲＡ０−ｘ及び行アドレス信号ＣＡ０−ｘに応じて、所望のメモリセルにアクセスするために、例えば、図２のワード線ＷＬ４ｎ〜ＷＬ４ｎ＋３と図３の列選択線ＣＳＬｉとを、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７によりハイレベル電圧（イネーブル）にする。次に、２ビット信号及び切り替え信号生成器８からの切り替え信号Ｒ／Ｗにより、図３中のＲＥＡＤ線及びＢＬＥＱ線がロウレベル電圧（ディスエーブル）に制御され、ドライバ回路５が書き込み動作に切り替えられる。

次に、ドライバ回路５は、書き込みデータＤ０が「０」である場合、データ書込用ビット線制御線であるＢＢＰ０線及びＢＦＰ０線をハイレベル電圧（電源電位ＶＤＤ）に制御し、データ書込用ソース線制御線であるＳ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、メモリセルアレイ４の所望のメモリセルＭＣ０のトランジスタ及び磁気抵抗素子Ｒｉ０にバイアス電圧（ＶＤＤ−Ｖｇｎｄ）を印加し、ビット線ＢＬｉ０からソース線ＳＬｉ０への方向に電流を流して、磁気抵抗素子Ｒｉ０に「０」のデータを書き込む。一方、書き込みデータＤ０が「１」である場合、ＢＢＰ０線及びＢＦＰ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ０線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、磁気抵抗素子Ｒｉ０にバイアス電圧（Ｖｇｎｄ−ＶＤＤ）を印加し、ソース線ＳＬｉ０からビット線ＢＬｉ０への方向に電流を流して、磁気抵抗素子Ｒｉ０に「１」のデータを書き込む。

同様に、書き込みデータＤ１が「０」である場合、ドライバ回路５は、データ書込用ビット線制御線であるＢＢＰ１線及びＢＦＰ１線をハイレベル電圧（電源電位ＶＤＤ）に制御し、データ書込用ソース線制御線であるＳ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、磁気抵抗素子Ｒｉ１に「０」のデータを書き込む。一方、書き込みデータＤ１が「１」である場合、ＢＢＰ１線及びＢＦＰ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ１線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、磁気抵抗素子Ｒｉ１に「１」のデータを書き込む。なお、データ書込用ビット線制御線であるＢＦＮｘ線（ｘ＝０，１）に入力される信号は、ＢＦＰｘ線に入力される信号と同一であり、データ書込用ビット線制御線ＢＢＮｘ（ｘ＝０，１）は、ＢＢＰｘ線に入力される信号と同一である。また、ソース線Ｓｘ（ｘ＝０，１）に入力される信号は、各ＢＦＰｘ，ＢＦＮｘ，ＢＢＰｘ，ＢＢＮｘ（ｘ＝０，１）線に入力される信号の反転信号である。

図４は、図１のセンスアンプ回路１０の詳細な構成を示す回路図である。図４において、センスアンプ回路１０は、トランジスタ回路３２ａ〜３４ａ，３２ｂ〜３４ｂと、バススワップスイッチ３５ａ，３５ｂと、差動増幅回路３６ａ，３６ｂと、プリチャージ回路４０とを備えて構成される。

各トランジスタ回路３２ａ，３２ｂは、負荷抵抗素子ＲＬを与える２つのＰ型トランジスタを備える。各トランジスタ回路３３ａ，３３ｂは、２つのＰ型トランジスタを備え、各Ｐ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、電源電位ＶＤＤとの間に接続され、プリチャージ線ＰＣ＿Ｂにより制御される。トランジスタ回路３３ａ，３３ｂの各Ｐ型トランジスタは、閉のとき、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂを電源電圧ＶＤＤでプリチャージする。各トランジスタ回路３４ａ，３４ｂは、２つのＮ型電界効果トランジスタ（以下、Ｎ型トランジスタという。）を備え、各Ｎ型トランジスタは、それぞれノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂと、バススワップスイッチ３５ａ，３５ｂとの間に接続され、センスアンプ電圧ＶＳＡにより制御される。各バススワップスイッチ３５ａ，３５ｂは、列アドレス信号ＲＡ０により制御される２つのＮ型トランジスタと、列アドレス信号ＲＡ０＿Ｂにより制御される２つのＮ型トランジスタとを備え、各Ｎ型トランジスタを制御することにより、ノードＮＶｏｕｔに流れる電流とノードＮＶｏｕｔ＿Ｂに流れる電流とを入れ替える。差動増幅器３６ａ，３６ｂは、ノードＮＶｏｕｔに印加された電圧と、ノードＮＶｏｕｔ＿Ｂに印加された電圧の差分を算出し、算出された差分を増幅し、それぞれ読み出しデータＱ０，Ｑ１として出力する。

上記構成を有するセンスアンプ回路１０において、メモリセルアレイ４内の所望のメモリセルＭＣ０，ＭＣ１の各磁気抵抗素子Ｒｉ０，Ｒｉ１からデータを読み出す場合、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ４ｎ〜ＷＬ４ｎ＋３と図３の行選択線ＣＳＬｉをハイレベル電圧（イネーブル）とするのに先立って、まず、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４０により読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣでプリチャージし、それにより、ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｘ＝０，１）を接地電位Ｖｇｎｄにプリチャージする。このとき、プリチャージ線ＰＣがハイレベル電圧（イネーブル）であるので、プリチャージ線ＰＣ＿Ｂがロウレベル電圧（ディスエーブル）となり、トランジスタ回路３３ａ，３３ｂの各トランジスタがオンに制御され、ノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂが電圧ＶＤＤにプリチャージされる。また、バススワップスイッチ回路３５ａ，３５ｂは、列アドレス信号ＲＡ０，ＲＡ０＿Ｂにより制御され、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）を、ノードＮＶｏｕｔ及びノードＮＶｏｕｔ＿Ｂ（リファレンスの集束線ＧＬがある側）のいずれに接続するかを判断する。

次に、図４のプリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、図２のワード線ＷＬ４ｎ〜ＷＬ４ｎ＋３及び図３の行選択線ＣＳＬｉをハイレベル電圧（イネーブル）にする。行選択線ＣＳＬｉがイネーブルに制御されることにより、各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に印加されるバイアス電圧Ｖｂｉａｓ＿ｐｃは、それぞれ、ＶＰＣ×（Ｃ５／（Ｃ１＋Ｃ５）），ＶＰＣ×（Ｃ６／（Ｃ２＋Ｃ６）），ＶＰＣ×（Ｃ７／（Ｃ３＋Ｃ７）），ＶＰＣ×（Ｃ８／（Ｃ４＋Ｃ８））になる。また、ワード線ＷＬ４ｎ〜ＷＬ４ｎ＋３がイネーブルに制御されることにより、メモリセルアレイ４の所望のメモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｉ０，Ｒｉ１にバイアス電圧Ｖｂｉａｓ＿ｐｃが印加され、磁気抵抗素子Ｒｉ０，Ｒｉ１には、磁気抵抗素子Ｒｉ０，Ｒｉ１の各抵抗値に応じた電流が流れる。また、ワード線ＷＬ４ｎ〜ＷＬ４ｎ＋３がイネーブルに制御されると同時に、図２のダミーワード線ＤＷＬ０〜ＤＷＬ３もイネーブルに制御され、磁気抵抗素子Ｒｉ０，Ｒｉ１と同じビット線ＢＬｉｘ、リファレンスビット線ＢＬ＿Ｂｉｘ及びソース線ＳＬｉｘに接続されたリファレンス抵抗Ｒｍａｘ，Ｒｍｉｎにも同じバイアス電圧Ｖｂｉａｓ＿ｐｃが印加される。

ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｘ＝０，１）に印加される電圧は、行選択線ＣＳＬｉがイネーブルに制御された直後では、上記プリチャージ電圧ＶＰＣと各寄生容量Ｃ１〜Ｃ８の値とで決定される電圧Ｖｂｉａｓ＿ｐｃとなるが、その後、トランジスタ回路３４ａ，３４ｂの各Ｎ型トランジスタのゲートに印加されるセンスアンプ電圧ＶＳＡによって決定される電圧にクランプされ、ほぼ一定の電圧Ｖｂｉａｓとなる。理想的には、バイアス電圧Ｖｂｉａｓ＿ｐｃとバイアス電圧Ｖｂｉａｓとは等しいことが望ましい。

このとき、次式（２）によって表される読み出し電流ＩｏｕｔＲｉ０が、トランジスタ回路３２ａ、トランジスタ回路３４ａ、読み出し線ＬＩＯＦ０及びビット線ＢＬｉ０を介して、磁気抵抗素子Ｒｉ０を流れ、次式（３）によって表される読み出し電流ＩｏｕｔＲｉ１が、トランジスタ回路３２ｂ、トランジスタ回路３４ｂ、読み出し線ＬＩＯＦ１及びビット線ＢＬｉ１を介して、磁気抵抗素子Ｒｉ１を流れる。なお、所望のメモリセルのトランジスタのオン抵抗は無視できるものとする。また、ノードＮＶｏｕｔ＿Ｂを流れる各電流Ｉｏｕｔ＿ＢＲｍａｘ及びＩｏｕｔ＿ＢＲｍｉｎは、リファレンスの集束線ＧＬにより平均化され、次式（４）〜（６）で表されるリファレンス電流Ｉｏｕｔ＿ＢＲｒｅｆが、リファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１及びリファレンスビット線ＢＬ＿Ｂｉ０，ＢＬ＿Ｂｉ１を介して、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎを流れる。

［数２］
ＩｏｕｔＲｉ０＝Ｖｂｉａｓ／Ｒｉ０ （２）

［数３］
ＩｏｕｔＲｉ１＝Ｖｂｉａｓ／Ｒｉ１ （３）

［数４］
Ｉｏｕｔ＿ＢＲｒｅｆ＝（Ｉｏｕｔ＿ＢＲｍａｘ＋Ｉｏｕｔ＿ＢＲｍｉｎ）／２ （４）

［数５］
Ｉｏｕｔ＿ＢＲｍａｘ＝Ｖｂｉａｓ／Ｒｍａｘ （５）

［数６］
Ｉｏｕｔ＿ＢＲｍｉｎ＝Ｖｂｉａｓ／Ｒｍｉｎ （６）

従って、上段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂ及び下段のノードＮＶｏｕｔ，ＮＶｏｕｔ＿Ｂに印加される電圧は、それぞれ電流ＩｏｕｔＲｉ０×ＲＬ、電流Ｉｏｕｔ＿ＢＲｍａｘ×ＲＬ、電流ＩｏｕｔＲｉ１×ＲＬ及び電流Ｉｏｕｔ＿ＢＲｍｉｎ×ＲＬとなり、磁気抵抗素子Ｒｉ０，Ｒｉ１の抵抗値に応じた電流と、リファレンス抵抗Ｒｍａｘ，Ｒｍｉｎの抵抗値に応じた電流との電流差に対応する電圧が差動増幅器３６ａ，３６ｂにより増幅され、読み出しデータＱ０，Ｑ１として出力される。

図５は、図１のメモリセルアレイ４内のメモリセルのレイアウト構成を示す平面図である。また、図６は、図５のＢ−Ｂ’における横断面図であり、図７は、図５のＣ−Ｃ’線における縦断面図である。図５においては、説明を簡単にするために、層の重なりによって直接見えない部分についても実線で図示し、上下関係については、図６及び図７を参照して説明する。

図５において、各ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とは互いに平行に配置され、ディジット線ＤＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）はソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に対して近接かつ平行に配置される。ソース線ＳＬｉｘには例えばメタル配線層が用いられる。ワード線ＷＬｙ（ｙ＝０，１，…，２ｎ，２ｎ＋１，…）は、ビット線ＢＬｉｘ及びソース線ＳＬｉｘに対して垂直に配置される。また、各活性領域ＡＡを２本のワード線ＷＬｙが横切る。活性領域ＡＡは、２本のワード線ＷＬｙに挟まれたソース領域ＳＲＣと、各ワード線ＷＬｙの外側に配置されるドレイン領域ＤＲＮとを有する。ソース領域ＳＲＣは、ソース線コンタクト導体ＳＣＴを介してソース線ＳＬｉｘに接続し、ドレイン領域ＤＲＮは、ドレインコンタクト導体ＤＣＴを介してソース線ＳＬｉｘに接続する。また、各磁気抵抗素子Ｒｉｘは、その各長辺（容易軸）がビット線ＢＬｉｘに実質的に平行になるように配置される。

図６において、磁気抵抗素子Ｒ０１は、下側配線層ＬＬ、ストラップ配線ＳＴ及びドレインコンタクト導体ＤＣＴを介して活性領域ＡＡのドレイン領域ＤＲＮに接続されるとともに、上側配線層ＵＬ及びビット線コンタクト導体ＢＣＴを介してビット線ＢＬ００に接続される。また、活性領域ＡＡのソース領域ＳＲＣとドレイン領域ＤＲＮとを分けるチャンネル領域ＣＡの上方にそれぞれワード線ＷＬ４ｎ＋２，ＷＬ４ｎ＋３が配置され、ディジット線ＤＬ００は、ソース線ＳＬ００の上方に近接かつ平行して配置される。なお、ビット線コンタクト導体ＢＣＴは、上側配線ＵＬを介して、ソース線を共用する２つの磁気抵抗素子で共用される。これにより、メモリセルアレイの構成を簡単化することができる。

図７において、磁気抵抗素子Ｒ００の下方（図中右方）には、ソース線ＳＬ００に近接かつ平行して配置されたディジット線ＤＬ００が配置され、空間を有効に利用している。また、磁気抵抗素子Ｒ００は、上側配線ＵＬにより、ビット線ＢＬ００よりもディジット線ＤＬ００に近接した位置に配置され、ディジット線電流による磁場を受けやすい。

この構成によれば、メモリセルへのデータ書き込み時、ディジット線ＤＬ００に電流を流すことで、ディジット線電流により磁気抵抗素子Ｒ００の困難軸方向に磁場が印加され、磁気抵抗素子Ｒ００の磁場をアシストし、書き込み時のスイッチング電流を低減することができる。これにより、セルトランジスタのサイズを小さくし、半導体記憶装置全体を小型化できる。

以上説明したように、本実施の形態に係るＳＴＴ−ＭＲＡＭによれば、ソース線ＳＬｉｘ及びビット線ＢＬｉｘが互いに平行に配置されたフォールデッド構成のメモリセルアレイにおいて、ディジット線ＤＬｉｘをソース線ＳＬｉｘの近接かつ平行して配置するため、メモリセル面積を増加させることなく、メモリセルへのデータ書き込み時のスイッチング電流を低減し、それにより、セルトランジスタのサイズを小さくし、半導体記憶装置全体のサイズを小型化できる。

また、ビット線ＢＬｉｘが磁気抵抗素子Ｒｉｘの容易軸に対して実質的に平行に配置されるので、ディジット線ＤＬｉｘにより磁気抵抗素子Ｒｉｘの磁場を効率的にアシストすることができる。

さらに、所定の磁場で磁気抵抗素子Ｒｉｘをアシストすることは、ソース線ＳＬｉｘに同等の電流を流すことによっても実現されるが、その場合、ソース線ＳＬｉｘの電圧が上昇してソース線ＳＬｉｘとビット線ＢＬｉｘ又はリファレンスビット線ＢＬ＿Ｂｉｘとの間の電位差が少なくなりメモリセルに流れる電流が減少するという問題がある。本実施の形態に係るＳＴＴ−ＭＲＡＭでは、ソース線ＳＬｉｘではなくディジット線ＤＬｉｘに電流を流すことにより、これを防ぐことができる。また、ディジット線ＤＬｉｘを流れる電流は、電源電位から接地電位への一方向に固定され、複雑な制御等の必要がない。

実施の形態の変形例１．
図８は、本発明の実施の形態の変形例１に係るＳＴＴ−ＭＲＡＭの構成の一部を示すブロック図である。上記実施の形態に係るＳＴＴ−ＭＲＡＭは、磁気抵抗素子Ｒ００の困難軸方向に磁場を印加する構成であるので、例えば図８に示すように、ビット線ＢＬ及びリファレンスビット線ＢＬ＿Ｂを共用しない複数のメモリセルアレイ４−１〜４−４間でディジット線ＤＬｉｘを共用することができる。この場合、メモリセルアレイの回路規模や同時書き込みビット数が増大してもディジット線ＤＬｉｘの本数を増やす必要がないので、ディジット線ＤＬｉｘによる消費電力が少なくてすむという効果がある。

実施の形態の変形例２．
図１１は、本発明の実施の形態の変形例２に係るＳＴＴ−ＭＲＡＭのメモリセルの構成を示す縦断面図である。上記実施の形態に係るＳＴＴ−ＭＲＡＭにおいて、ディジット線ＤＬｉｘの上方に磁気抵抗素子Ｒｉｘが配置されていなくとも、ディジット線電流の磁場アシストによる十分なスイッチング電流の低減効果が得られるときは、例えば図１１に示すように、上側配線層ＵＬを省略して、ビット線コンタクト導体ＢＣＴと磁気抵抗素子Ｒ００を直接接続して、メモリセルの層を薄型化してもよい。この場合、磁気抵抗素子Ｒ００とディジット線ＤＬ００との距離が離れるため、ディジット線電流により磁気抵抗素子Ｒ００に印加される磁場は弱まるが、スイッチング電流は低減される。

本発明に係るドライバ回路及びそれを備えた半導体記憶装置によれば、所定の磁界が磁気抵抗素子に対して発生するように磁気抵抗素子に近接し、かつ、ソース線に実質的に平行に配置されたディジット線を備えることによって、スイッチング電流を低減することができるので、セルトランジスタのサイズを小さくし、半導体記憶装置全体を小型化できる。

本発明に係る半導体記憶装置は、例えばＳＴＴ−ＭＲＡＭに利用することができる。

本発明の実施の形態に係るＳＴＴ−ＭＲＡＭの構成を示すブロック図である。 図１のダミーメモリ列３及びメモリセルアレイ４の詳細構成を示す回路図である。 図１のドライバ回路５の詳細構成を示す回路図である。 図１のセンスアンプ回路１０の詳細構成を示す回路図である。 図１のメモリセルアレイ４内のメモリセルのレイアウト構成を示す平面図である。 図５のＢ−Ｂ’における横断面図である。 図５のＣ−Ｃ’における縦断面図である。 本発明の実施の形態の変形例１に係るＳＴＴ−ＭＲＡＭの構成の一部を示すブロック図である。 従来例の半導体記憶装置のメモリセルのレイアウト構成を示す平面図である。 図９のＡ−Ａ’における横断面図である。 本発明の実施の形態の変形例２に係るＳＴＴ−ＭＲＡＭのメモリセルの構成を示す縦断面図である。

符号の説明

１…列アドレスバッファ、
２…列デコーダ及びＢＬドライバ、
３…ダミーメモリ列、
４…メモリセルアレイ、
５…ドライバ回路、
６…行アドレスバッファ、
７…行デコーダ及びＷＬドライバ、
８…２ビット信号生成器、
１０…センスアンプ回路。

Claims (7)

1. 互いに実質的に平行に配置されたソース線及びビット線に接続され、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれる複数の磁気抵抗素子と、それぞれ前記複数の磁気抵抗素子に直列に接続され、前記ソース線及び前記ビット線に対して実質的に垂直に配置されたワード線により制御される複数のスイッチング素子とを備えた少なくとも１つのメモリセルアレイを備えた半導体記憶装置において、
   所定の磁界が前記磁気抵抗素子に対して発生するように前記磁気抵抗素子に近接し、かつ、前記ソース線に実質的に平行に配置されたディジット線を備えたことを特徴とする半導体記憶装置。
2. 前記ビット線は、前記磁気抵抗素子の容易軸に対して実質的に平行に配置されることを特徴とする請求項１記載の半導体記憶装置。
3. 前記磁気抵抗素子は、前記ディジット線よりも上に配置されたことを特徴とする請求項１又は２記載の半導体記憶装置。
4. 前記磁気抵抗素子と前記ビット線との間に配置され、前記磁気抵抗素子と前記ビット線とを接続するための配線層をさらに備え、
   前記磁気抵抗素子は、前記ビット線よりも前記ディジット線に近接して配置されることを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
5. 前記複数の磁気抵抗素子のうち同一活性領域に存在する２つの磁気抵抗素子は、前記配線層と前記ビット線とのコンタクトを共用することを特徴とする請求項１乃至４のうちのいずれか１つに記載の半導体記憶装置。
6. 前記少なくとも１つのメモリセルアレイは、前記ビット線を共用しない複数のメモリセルアレイであって、
   前記複数のメモリセルアレイは、前記ディジット線を共用することを特徴とする請求項１乃至５のうちのいずれか１つに記載の半導体記憶装置。
7. 前記ディジット線は、一端において所定の電源に接続され、他端において接地されることを特徴とする請求項１乃至６のうちのいずれか１つに記載の半導体記憶装置。

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