JP2003281880A - 薄膜磁性体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速かつ高精度なデータ読出を実現するため
のレイアウト配置を有する薄膜磁性体記憶装置を提供す
ることである。 【解決手段】 メモリアレイ２上において、Ｙ方向に沿
って互いに反転されたレイアウトを有するＭＴＪメモリ
セル１１および１２が１行おきに配置される。メモリセ
ル列ごとに、Ｙ方向に沿ってトランジスタゲート配線Ｔ
ＧＬＡ，ＴＧＬＢが配置される。ＭＴＪメモリセル１１
において、アクセス素子として設けられるトランジスタ
のゲートはトランジスタゲート配線ＴＧＬＡと接続さ
れ、ＭＴＪメモリセル１２おいて、アクセス素子として
設けられるトランジスタのゲートはトランジスタゲート
配線ＴＧＬＢと接続される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を有するメモリセルを
備えた薄膜磁性体記憶装置に関する。

【０００２】

【従来の技術】近年、低消費電力で不揮発的なデータの
記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Ran
dom Access Memory）デバイスが注目されている。ＭＲ
ＡＭデバイスは、半導体集積回路に形成された複数の薄
膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜
磁性体などに対してランダムアクセスが可能な記憶装置
である。

【０００３】図１５は、磁気トンネル接合を有するメモ
リセル（以下、単に「ＭＴＪメモリセル」とも称する）
のデータ記憶原理を説明する概念図である。

【０００４】図１５を参照して、ＭＴＪメモリセルは、
磁性体の磁化方向によって物質の電気抵抗が変化するＭ
Ｒ（Magneto-Resistive）効果を有するトンネル磁気抵
抗素子ＴＭＲを含む。トンネル磁気抵抗素子ＴＭＲは、
常温でも顕著なＭＲ効果が得られ、高いＭＲ比（磁化方
向に応じた電気抵抗比）を有することが特徴である。

【０００５】トンネル磁気抵抗素子ＴＭＲは、強磁性体
膜２０１，２０２と、絶縁膜（トンネル膜）２０３とを
含む。トンネル磁気抵抗素子ＴＭＲでは、強磁性体膜２
０１，２０２に挟まれた絶縁膜２０３を流れるトンネル
電流の大きさが、強磁性体膜２０１，２０２の磁化方向
によって定められた電子のスピンの向きにより変化す
る。強磁性体膜２０１，２０２内のスピン電子が取り得
る状態数は、磁化方向によって異なるため、強磁性体膜
２０１および２０２の磁化方向が同じである場合にはト
ンネル電流は大きくなり、両者の磁化方向が逆方向であ
る場合にはトンネル電流が小さくなる。

【０００６】この現象を利用して、強磁性体膜２０１の
磁化方向を固定する一方で、強磁性体膜２０２の磁化方
向を記憶データに応じて変化させることにより、トンネ
ル膜２０３を流れるトンネル電流の大きさ、すなわちト
ンネル磁気抵抗素子ＴＭＲの電気抵抗を検出することに
よって、当該トンネル磁気抵抗素子ＴＭＲを、１ビット
のデータ記憶を実行するメモリセルとして用いることが
できる。強磁性体膜２０１の磁化方向は、反強磁性体な
どによって固定されており、一般的に「スピンバルブ」
とも呼ばれる。

【０００７】なお、以下においては、固定された磁化方
向を有する強磁性体膜２０１を、固定磁化膜２０１とも
称し、記憶データに応じた磁化方向を有する強磁性体膜
２０２を自由磁化膜２０２とも称することとする。

【０００８】高密度のメモリデバイスを実現するために
は、このようなトンネル磁気抵抗素子ＴＭＲで形成され
たＭＴＪメモリセルを２次元アレイ状に配置することが
望ましい。一般的に強磁性体には、結晶構造や形状など
によって磁化しやすい（磁化に必要なエネルギが低い状
態）方向が存在し、この方向を一般に磁化容易軸（Easy
Axis）と呼ぶ。自由磁化膜２０２における記憶データ
に応じた磁化方向は、この磁化容易軸に沿った方向に設
定される。これに対し、強磁性体を磁化しにくい（磁化
に必要なエネルギが高い状態）方向は、磁化困難軸（Ha
rd Axis）と呼ばれる。

【０００９】図１６は、データ書込動作時にＭＴＪメモ
リセルへ印加されるデータ書込磁界を説明する概念図で
ある。

【００１０】図１６を参照して、横軸は磁化容易軸方向
に沿ったデータ書込磁界Ｈ（ＥＡ）を示し、縦軸は磁化
困難軸方向に沿ったデータ書込磁界Ｈ（ＨＡ）を示して
いる。データ書込磁界Ｈ（ＥＡ）とＨ（ＨＡ）とのベク
トル和が、アステロイド曲線２０５を超える領域に達す
ると、トンネル磁気抵抗素子ＴＭＲの磁化方向（自由磁
化膜２０２の磁化方向）は、磁化容易軸に沿った方向に
書換えられる。

【００１１】反対に、アステロイド曲線２０５の内側領
域のデータ書込磁界が印加された状態では、トンネル磁
気抵抗素子ＴＭＲの磁化方向が更新されず、その記憶内
容は不揮発的に保持される。

【００１２】図１６に示されるように、データ書込磁界
Ｈ（ＨＡ）を同時に印加することによって、データ書換
に必要なデータ書込磁界Ｈ（ＥＡ）が低減される。すな
わち、データ書込時の動作点２０６および２０７は、書
込データのレベルによらず一定方向のデータ書込磁界Ｈ
（ＨＡ）と、書込データに応じた方向のデータ書込磁界
Ｈ（ＥＡ）とのベクトル和によって示される。さらに、
動作点２０６，２０７におけるデータ書込磁界Ｈ（Ｈ
Ａ）およびＨ（ＥＡ）のそれぞれは、単独ではアステロ
イド曲線２０５を超える領域には達することがないよう
に設計される。

【００１３】図１７は、ＭＴＪメモリセルで構成された
メモリセルアレイにおけるデータ書込配線の配置を示す
概念図である。

【００１４】図１７を参照して、それぞれがＭＴＪメモ
リセルを構成するトンネル磁気抵抗素子ＴＭＲが行列状
に配置されたメモリセルアレイにおいては、データ書込
配線２１０および２１５が格子状に配置される。データ
書込配線２１０および２１５の一方ずつは、データ書込
磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の一方ずつをそれぞれ
発生するためのデータ書込電流の供給を受ける。

【００１５】たとえば、データ書込配線２１０によって
データ書込磁界Ｈ（ＨＡ）が発生され、データ書込配線
２１５によってデータ書込磁界Ｈ（ＥＡ）が発生される
とすると、データ書込配線２１０には、一定方向のデー
タ書込電流が選択的に流され、データ書込配線２１５に
は、書込データに応じた方向のデータ書込電流が選択的
に流される。データ書込対象に指定されたＭＴＪメモリ
セルについては、対応するデータ書込配線２１０および
２１５の両方にデータ書込電流が流される。

【００１６】この結果、データ書込配線２１０および２
１５へのデータ書込電流の供給をアドレス選択に応じて
制御することにより、２次元配置された複数のトンネル
磁気抵抗素子ＴＭＲに対して、選択的にデータ書込を実
行することができる。

【００１７】図１８は、ＭＴＪメモリセルからのデータ
読出構成を説明する概念図である。このような構成は、
たとえば、“A 10ns Read and Write Non-Volatile Mem
ory Array Using a Magnetic Tunnel Junction and FET
Switch in each Cell", ISSCC Digest of Technical P
apers, TA7.2, Feb. 2000.、 “Nonvolatile RAM based
on Magnetic Tunnel Junction Elements", ISSCC Dige
st of Technical Papers, TA7.3, Feb. 2000. 、および
“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive
RAM", ISSCC Digest of Technical Papers, TA7.6, Fe
b. 2001.等の技術文献に開示されている。

【００１８】図１８を参照して、既に説明したように、
ＭＴＪメモリセル、すなわちトンネル磁気抵抗素子ＴＭ
Ｒに対するデータ書込は、ディジット線ＤＬおよびビッ
ト線ＢＬをそれぞれ流れるデータ書込電流によって生じ
る磁界によって実行される。たとえば、ディジット線Ｄ
Ｌは図１７に示したデータ書込配線２１０に相当し、ビ
ット線ＢＬは、データ書込配線２１５にそれぞれ相当す
る。

【００１９】トンネル磁気抵抗素子ＴＭＲに対する読出
を実行するためのアクセス素子として、ワード線ＷＬの
電圧に応じてオンまたはオフするアクセストランジスタ
ＡＴＲが設けられる。アクセストランジスタＡＴＲとし
ては、代表的にＭＯＳ（Metal Oxide Semiconductor）
トランジスタが適用される。アクセストランジスタＡＴ
Ｒのソース／ドレイン領域の一方は、トンネル磁気抵抗
素子ＴＭＲと電気的に結合され、ソース／ドレイン領域
の他方は、接地電圧等の固定電圧と結合される。

【００２０】データ読出時には、ビット線ＢＬを当該固
定電圧とは異なる電圧に設定した上で、ワード線ＷＬの
活性化によってアクセストランジスタＡＴＲをターンオ
ンさせる。これにより、アクセストランジスタＡＴＲを
介して、ビット線ＢＬおよびトンネル磁気抵抗素子ＴＭ
Ｒを含む電流経路に、トンネル磁気抵抗素子ＴＭＲの磁
化方向、すなわち記憶データに応じた電流を流すことが
できる。したがって、このときのビット線電流を基準電
流と比較することによって、トンネル磁気抵抗素子ＴＭ
Ｒで形成されるＭＴＪメモリセルの記憶データがＨレベ
ルであるかＬレベルであるかを判定することができる。
データ読出時におけるビット線電流は、データ書込電流
に比べればかなり小さいため、データ読出時に流れる電
流によってトンネル磁気抵抗素子ＴＭＲの磁化方向が変
化することはない。すなわち、非破壊的なデータ読出が
可能である。

【００２１】

【発明が解決しようとする課題】図１９は、１個のトン
ネル磁気抵抗素子ＴＭＲおよび１個のアクセストランジ
スタから構成されるＭＴＪメモリセルの従来のレイアウ
トを説明する概念図である。

【００２２】図１９を参照して、従来のレイアウトに従
うＭＴＪメモリセル１０は、Ｘ方向に沿って配置される
ビット線ＢＬと、Ｙ方向に沿って配置されるディジット
線ＤＬの交点に配置されるトンネル磁気抵抗素子ＴＭＲ
を有する。以下に説明するように、トンネル磁気抵抗素
子ＴＭＲは、Ｙ方向に沿って配置されるワード線ＷＬの
電圧に応じてオン・オフするアクセストランジスタＡＴ
Ｒとコンタクト部１５を介して結合される。

【００２３】図２０は、図１９におけるＰ−Ｐ′断面を
示す構造図である。図２０を参照して、ディジット線Ｄ
Ｌは第１の金属配線層Ｍ１に形成され、ビット線ＢＬは
それより上層の金属配線層Ｍ２に形成されてトンネル磁
気抵抗素子ＴＭＲと結合される。

【００２４】半導体主基板ＳＵＢ上に形成されたアクセ
ストランジスタＡＴＲは、ソース／ドレイン領域２０お
よび２５と、ソース／ドレイン領域２０および２５の間
にゲート（ワード線ＷＬ）の直下領域に形成される基板
領域２７とを有する。基板領域２７においては、ゲート
と結合されたワード線ＷＬの電圧に応じてチャネルが形
成される。

【００２５】ソース／ドレイン領域２５は固定電圧と電
気的に結合され、ソース／ドレイン領域２０は、トンネ
ル磁気抵抗素子ＴＭＲとコンタクト部１５を介して電気
的に結合される。なお、以下においては、固定電圧と結
合されるソース／ドレイン領域２５を単にソース領域２
５とも称し、トンネル磁気抵抗素子ＴＭＲと結合される
ソース／ドレイン領域２０を単にドレイン領域２０とも
称する。アクセストランジスタＡＴＲは、隣接するアク
セストランジスタと絶縁分離膜３０を介して分離され
る。

【００２６】図２１は、図１９に示したＭＴＪメモリセ
ルを行列状に配置したメモリアレイの一部分を示す概念
図である。

【００２７】図２１を参照して、図１９に示したＭＴＪ
メモリセル１０は、Ｘ方向およびＹ方向に沿って行列状
に連続配置される。Ｘ方向に互いに隣接するメモリセル
群ごとに、メモリセル行に相当するグループが形成さ
れ、Ｙ方向に互いに隣接するメモリセル群ごとに、メモ
リセル列に相当するグループが形成される。

【００２８】ビット線ＢＬは、Ｘ方向に沿って配置さ
れ、対応するメモリセル行に属するメモリセルの各々に
おいて、トンネル磁気抵抗素子ＴＭＲと結合される。ワ
ード線ＷＬは、Ｙ方向に沿って配置され、対応するメモ
リセル列に属するメモリセルの各々において、アクセス
トランジスタのゲートと結合される。ディジット線ＤＬ
は、Ｙ方向に沿って、メモリセル列ごとに配置される。

【００２９】トンネル磁気抵抗素子ＴＭＲは、その長辺
方向がＹ方向に沿うように配置される。したがって、デ
ィジット線ＤＬを流れるデータ書込電流によって、磁化
困難軸（ＨＡ）に沿った方向の磁界が発生され、ビット
線ＢＬを流れるデータ書込電流によって、磁化容易軸
（ＥＡ）に沿った方向のデータ書込磁界が印加される。

【００３０】図２２は、図２１におけるＰ−Ｐ′断面お
よびＱ−Ｑ′断面を示す構造図である。Ｐ−Ｐ′断面お
よびＱ−Ｑ′断面は、隣接する２つのメモリセル行にお
ける断面図である。

【００３１】従来技術に従うレイアウト配置では、各メ
モリセル行において、ＭＴＪメモリセル１０の構造（レ
イアウト）は同様である。すなわち、各ＭＴＪメモリセ
ル１０において、トンネル磁気抵抗素子ＴＭＲおよびア
クセストランジスタＡＴＲとの間の結合レイアウトは同
様である。

【００３２】したがって、図２２に示される様に、Ｐ−
Ｐ′断面とＱ−Ｑ′断面とは同様の構造を有し、各メモ
リセル行において、トンネル磁気抵抗素子ＴＭＲは、絶
縁分離膜３０によって互いに電気的に分離されたアクセ
ストランジスタＡＴＲとそれぞれ電気的に結合される。
なお、各ＭＴＪメモリセル１０におけるトンネル磁気抵
抗素子とアクセストランジスタＡＴＲとの結合関係は、
図２０に示したのと同様なので詳細な説明は繰返さな
い。

【００３３】アクセストランジスタＡＴＲのオン・オフ
を制御するためのワード線ＷＬは、同一メモリセル列に
属するアクセストランジスタのゲート同士を電気的に結
合するために、ゲート層においてＹ方向に延在して形成
されるトランジスタゲート配線に相当する。すなわち、
各ワード線ＷＬは、同一のメモリセル列に属する、すな
わちＹ方向に互いに隣接する複数のＭＴＪメモリセルの
すべてによって共有される。

【００３４】したがって、従来の技術に従うレイアウト
配置においては、メモリアレイが大容量化して、１本の
ワード線ＷＬに対応付けられるＭＴＪメモリセルの個数
が増大すると、ワード線ＷＬの寄生容量が著しく増加し
てしまう。この結果、アクセストランジスタＡＴＲをオ
ンさせるためのワード線ＷＬの電圧変化を高速に行なう
ことができず、データ読出速度の低下を招いてしまう。

【００３５】また、アクセス対象に指定されたＭＴＪメ
モリセル（以下、「選択メモリセル」とも称する）の通
過電流と比較するための基準電流を発生するために設け
られる参照セルが、ＭＴＪメモリセルが行列状に配置さ
れるメモリアレイと別領域に配置される構成とすると、
データ読出時におけるノイズ等の影響が大きくなり、読
出マージンを損ねてしまうおそれもある。

【００３６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、高速
かつ高精度なデータ読出を実現するためのレイアウト配
置を有する薄膜磁性体記憶装置を提供することである。

【００３７】

【課題を解決するための手段】この発明に従う薄膜磁性
体記憶装置は、第１および第２の方向に沿って行列状に
配置され、第１の方向に沿って互いに隣接するメモリセ
ル群ごとに第１のグループが形成され、第２の方向に沿
って互いに隣接するメモリセル群ごとに第２のグループ
が形成される複数のメモリセルと、第１の方向に沿っ
て、各々が第１のグループごとに設けられる複数のデー
タ線と、第２の方向に沿って設けられ、各々が第２のグ
ループごとに設けられる複数の第１および第２ゲート配
線とを備える。各メモリセルは、磁気的に書込まれた記
憶データに応じて電気抵抗が変化する磁気抵抗素子と、
データ読出時に、対応するデータ線および固定電圧の間
に磁気抵抗素子を電気的に結合するためのアクセストラ
ンジスタとを含む。各アクセストランジスタは、対応す
る第１および第２のゲート配線のうちの第１のグループ
ごとに予め定められる所定の一方のゲート配線の電圧に
応じてオンおよびオフする。

【００３８】好ましくは、各メモリセルのレイアウト
は、第１の方向に沿って隣接する他のメモリセルと比較
して、第２の方向に沿って反転される。

【００３９】また好ましくは、所定の一方のゲート配線
は、隣接する第１のグループごとに交互に定められる。

【００４０】あるいは好ましくは、所定の一方のゲート
配線は、隣接する２個ずつの第１のグループごとに交互
に定められる。

【００４１】また好ましくは、複数のメモリセルが形成
される領域において、第１および第２ゲート配線は、磁
気抵抗素子の両側に並行に配置される。各アクセストラ
ンジスタは、固定電圧と結合されたソース領域と、コン
タクト部を介して磁気抵抗素子と電気的に結合されたド
レイン領域と、所定の一方のゲート配線の直下領域にお
いて、ソース領域とドレイン領域の間に形成される基板
領域とを有する。薄膜磁性体記憶装置は、第１および第
２ゲート配線のうちの、所定の一方のゲート配線と磁気
抵抗素子を挟んで位置する他方のゲート配線の直下に形
成される絶縁分離領域をさらに備える。

【００４２】さらに好ましくは、ソース領域は、同一の
第２のグループに対応するアクセストランジスタ群のソ
ース領域同士を電気的に結合するために、第２の方向に
沿って延在して、金属化合物を用いて形成される。

【００４３】あるいは好ましくは、薄膜磁性体記憶装置
は、複数のメモリセルと同一アレイ上において、第１の
方向に沿って配置される複数の参照セルと、データ読出
時に、複数の参照セルのうちの１つを介して固定電圧と
電気的に結合される参照データ線と、複数のデータ線の
うちのアクセス対象に指定された選択メモリセルと接続
される１本の選択データ線と、参照データ線との通過電
流差を増幅してデータ読出を行なうための信号増幅器と
をさらに備え、データ読出時における各参照セルの通過
電流は、選択メモリセルにおける記憶データにそれぞれ
応じた２種類の通過電流の中間レベルに設定される。

【００４４】また好ましくは、複数のデータ線は、対応
する第１のグループにおいてアクセストランジスタが対
応する第１のゲート配線の電圧に応じてオン・オフする
第１のデータ線と、対応する第１のグループにおいてア
クセストランジスタが対応する第２のゲート配線の電圧
に応じてオン・オフする第２のデータ線とに分類され、
第１および第２のデータ線のうちの１本ずつの組は、デ
ータ線対を構成する。薄膜磁性体記憶装置は、複数のメ
モリセルと同一アレイ上において、第２の方向に沿って
配置される複数の参照セルと、同一のデータ線対を構成
する第１および第２のデータ線の通過電流差を増幅して
データ読出を行なうための信号増幅器とをさらに備え
る。複数のメモリセルのうちのアクセス対象に指定され
た選択メモリセルに対応するデータ線対を構成する第１
および第２のデータ線は、選択メモリセルおよび複数の
参照セルの１つの一方ずつを介して、固定電圧と電気的
に結合される。データ読出時における各参照セルの通過
電流は、記憶データにそれぞれ応じた選択メモリセルの
２種類の通過電流の中間レベルに設定される。

【００４５】さらに好ましくは、各磁気抵抗素子は、記
憶データに応じて第１および第２の電気抵抗のいずれか
を有し、各参照セルは、磁気抵抗素子と同様に設計およ
び作製されて、第１および第２の電気抵抗の一方に対応
するデータを予め書込まれた抵抗素子と、参照ビット線
および固定電圧の間に抵抗素子と直列に接続されて、ア
クセストランジスタと同様に設計および作製されるアク
セス素子とを含む。薄膜磁性体記憶装置は、データ読出
時において、参照セルおよび選択メモリセルの少なくと
も一方と直列に接続される付加抵抗をさらに備え、付加
抵抗の電気抵抗は、第１および第２の電気抵抗の差より
も小さい。

【００４６】特にこのような構成においては、付加抵抗
は、ゲート電圧を調整可能な電界効果型トランジスタを
有する。

【００４７】また好ましくは、磁気抵抗素子は、長辺方
向および短辺方向を有する細長形状で形成され、複数の
データ線は、長辺方向および短辺方向のいずれかに沿っ
て配置される。

【００４８】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお図中に
おける同一符号は同一または相当部分を示すものとす
る。

【００４９】［実施の形態１］図１は、実施の形態１に
従う薄膜磁性体記憶装置におけるＭＴＪメモリセルのレ
イアウト配置を説明する概念図である。

【００５０】図１を参照して、メモリアレイ２上におい
て、複数のＭＴＪメモリセルがＸ方向およびＹ方向に沿
って行列状に連続配置される。図１９と同様に、Ｘ方向
に互いに隣接するメモリセル群ごとにメモリセル行に相
当するグループが形成され、Ｙ方向に互いに隣接するメ
モリセル群ごとにメモリセル列に相当するグループが形
成される。

【００５１】実施の形態１に従うレイアウト配置では、
ＭＴＪメモリセルのレイアウトが１行おきに反転され
る。したがって、これらの２種類のレイアウトを有する
ＭＴＪメモリセルを、ＭＴＪメモリセル１１および１２
でそれぞれ示すものとする。たとえば、図１における第
２番目のメモリセル行（Ｐ−Ｐ′）においては、Ｘ方向
に沿ってＭＴＪメモリセル１１が連続的に配置され、第
３番目のメモリセル行（Ｑ−Ｑ´）においては、ＭＴＪ
メモリセル１２がＸ方向に沿って連続的に配置される。

【００５２】図１９と同様に示した構成と同様に、ビッ
ト線ＢＬは、Ｘ方向に沿ってメモリセル行ごとに配置さ
れ、ディジット線ＤＬは、Ｙ方向に沿ってメモリセル列
ごとに配置される。また、各ＭＴＪメモリセル１１，１
２において、トンネル磁気抵抗素子ＴＭＲの長辺方向
は、Ｙ方向に沿うように配置される。

【００５３】一方、メモリセル列ごとに、Ｙ方向に沿っ
てトランジスタゲート配線ＴＧＬＡ，ＴＧＬＢが配置さ
れる。次に、ＭＴＪメモリセル１１および１２のレイア
ウトの相違点を、図１におけるＰ−Ｐ′断面図およびＱ
−Ｑ′断面図を用いて説明する。

【００５４】図２は、図１におけるＰ−Ｐ′断面を示す
ＭＴＪメモリセルの構造図である。図２を参照して、Ｍ
ＴＪメモリセル１１は、従来の技術で示したＭＴＪメモ
リセル１０と同様に、トンネル磁気抵抗素子ＴＭＲおよ
びアクセストランジスタＡＴＲを有する。ＭＴＪメモリ
セル１１においては、アクセストランジスタＡＴＲは、
ドレイン領域２０およびソース領域２５と、トランジス
タゲート配線ＴＧＬＡの直下領域においてドレイン領域
２０およびソース領域２５の間に形成される基板領域２
７とを有する。基板領域２７においては、ゲート電圧、
すなわちトランジスタゲート配線ＴＧＬＡの電圧に応じ
てチャネルが形成される。

【００５５】ディジット線ＤＬおよびビット線ＢＬは、
図２０に示した構造図と同様に、第１の金属配線層Ｍ１
および第２の金属配線層Ｍ２にそれぞれ形成される。ト
ンネル磁気抵抗素子ＴＭＲは、コンタクト部１５を介し
てドレイン領域２０と電気的に結合される。Ｘ方向に隣
接するＭＴＪメモリセル１１の間において、アクセスト
ランジスタＡＴＲ同士は、トランジスタゲート配線ＴＧ
ＬＢの直下領域に形成される絶縁分離膜３０を介して電
気的に分離される。一般的に、絶縁分離膜３０は、トラ
ンジスタゲート配線ＴＧＬＡと基板領域２７との間に形
成されるゲート絶縁膜と同様に酸化膜で形成されるが、
その酸化膜厚は当該ゲート絶縁膜に比較してかなり厚
い。

【００５６】図３は、図１におけるＱ−Ｑ′断面を示す
ＭＴＪメモリセルの構造図である。図３を参照して、Ｍ
ＴＪメモリセル１１とＹ方向に隣接して配置されるＭＴ
Ｊメモリセル１２においては、チャネルが形成される基
板領域２７が、トランジスタゲート配線ＴＧＬＢの直下
領域においてドレイン領域２０およびソース領域２５の
間に形成される点と、アクセストランジスタＡＴＲ同士
を電気的に分離するための絶縁分離膜３０が、トランジ
スタゲート配線ＴＧＬＡの直下領域に形成される点と
が、ＭＴＪメモリセル１１のレイアウトと異なる。

【００５７】すなわち、同一のメモリセル列を形成する
ＭＴＪメモリセル１１および１２の間において、Ｙ方向
に沿って配置された２本のトランジスタゲート配線ＴＧ
ＬＡおよびＴＧＬＢの一方ずつが、アクセストランジス
タＡＴＲのゲートと結合される。すなわち、ＭＴＪメモ
リセル１１においては、アクセストランジスタＡＴＲ
は、トランジスタゲート配線ＴＧＬＡの電圧に応じてオ
ン・オフし、ＭＴＪメモリセル１２においては、アクセ
ストランジスタＡＴＲは、トランジスタゲート配線ＴＧ
ＬＢの電圧に応じてオン・オフする。

【００５８】また、図２および図３に示された基板領域
２７は、チャネルを形成するために活性化処理される。
活性化された領域の上では、トランジスタゲート配線Ｔ
ＧＬＡ，ＴＧＬＢへは、基板領域２７との間に形成され
たゲート絶縁膜によって形成される容量が結合される。
一方、下層に絶縁分離膜３０が形成された領域では、ト
ランジスタゲート配線ＴＧＬＡ，ＴＧＬＢへは、絶縁分
離膜３０によって形成される容量が結合される。

【００５９】絶縁分離膜３０およびゲート酸化膜の膜厚
を考慮すると、絶縁分離膜３０によってトランジスタゲ
ート配線へ結合される容量は、基板領域（活性領域）上
でゲート絶縁膜によってトランジスタゲート配線へ結合
される容量よりも小さい。したがって、図１に示される
ように、１行おきにトランジスタゲート配線ＴＧＬＡ，
ＴＧＬＢを、アクセストランジスタのゲートとして用
い、その他の部分においては、トランジスタゲート配線
の下層に絶縁分離膜３０を形成することによって、トラ
ンジスタゲート配線ＴＧＬＡおよびＴＧＬＢの配線容量
を低減することができる。

【００６０】これにより、データ読出時におけるトラン
ジスタゲート配線ＴＧＬＡ，ＴＧＬＢの配線遅延を低減
させて、選択メモリセルにおいてアクセストランジスタ
ＡＴＲを高速にターンオンさせることができる。この結
果、データ読出動作を高速化することができる。

【００６１】［実施の形態２］実施の形態２において
は、実施の形態１に従うレイアウトを有するＭＴＪメモ
リセルとデータ読出に用いる参照セルとを同一のメモリ
アレイに配置する構成について説明する。

【００６２】図４は、実施の形態２に従うメモリアレイ
の構成を説明する概念図である。図４を参照して、メモ
リアレイ２において、（ｎ×２ｍ）個のＭＴＪメモリセ
ルＭＣおよび（１×２ｍ）個の参照セルＲＭＣが、メモ
リセル行を共有するように、行列状に配置される。ここ
で、ｎおよびｍは自然数である。

【００６３】共有された２ｍ個のメモリセル行にそれぞ
れ対応して、Ｘ方向に沿ってビット線ＢＬＡ１，ＢＬＢ
１〜ＢＬＡｍ，ＢＬＢｍがそれぞれ配置される。以下に
おいては、ビット線ＢＬＡ１〜ＢＬＡｍを単にビット線
ＢＬＡとも総称し、ビット線ＢＬＢ１〜ＢＬＢｍを単に
ビット線ＢＬＢとも総称する。

【００６４】ＭＴＪメモリセルＭＣは、１行おきに、図
２に示したＭＴＪメモリセル１１または図３に示したＭ
ＴＪメモリセル１２と同様の配置レイアウトを有する。
たとえば、ビット線ＢＬＡと接続されたＭＴＪメモリセ
ルの各々は、図２に示されたＭＴＪメモリセル１１と同
一の配置レイアウトを有し、ビット線ＢＬＢと接続され
たＭＴＪメモリセルの各々は、図３に示されたＭＴＪメ
モリセル１２と同一の配置レイアウトを有する。

【００６５】１本ずつのビット線ＢＬＡおよびＢＬＢ
は、ビット線対を形成する。たとえば、図４の構成にお
いては、隣接する２本ずつのビット線によって、ビット
線対ＢＬＰ１〜ＢＬＰｍが形成される。さらに、ビット
線対ＢＬＰ１〜ＢＬＰｍにそれぞれ対応して、信号増幅
回路ＳＡ１〜ＳＡｍが設けられる。以下においては、信
号増幅回路ＳＡ１〜ＳＡｍを総称して単に信号増幅回路
ＳＡとも称する。また、ビット線対ＢＬＰ１〜ＢＬＰｍ
を単にビット線対ＢＬＰとも総称する。

【００６６】複数の参照セルＲＭＣは、参照セル列５０
を構成するようにＹ方向に沿って配置される。すなわ
ち、参照セル列５０は、ＭＴＪメモリセル列とは独立で
ある。

【００６７】ＭＴＪメモリセル列にそれぞれ対応して、
Ｙ方向に沿ってディジット線ＤＬ１〜ＤＬｍおよびトラ
ンジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１〜ＴＧＬＡ
ｎ，ＴＧＬＢｎが配置され、参照セル列５０に対応し
て、トランジスタゲート配線ＴＧＬＡｒ，ＴＧＬＢｒが
配置される。以下においては、トランジスタゲート配線
ＴＧＬＡ１〜ＴＧＬＡｎをトランジスタゲート配線ＴＧ
ＬＡとも総称し、トランジスタゲート配線ＴＧＬＢ１〜
ＴＧＬＢｎをトランジスタゲート配線ＴＧＬＢとも総称
する。

【００６８】１行おきに、ビット線ＢＬＡと接続される
ＭＴＪメモリセル（図２に示したＭＴＪメモリセル１１
と同様のレイアウト配置）のアクセストランジスタＡＴ
Ｒのゲートは、トランジスタゲート配線ＴＧＬＡと結合
され、ビット線ＢＬＢと接続されるＭＴＪメモリセル
（図３に示したＭＴＪメモリセル１２と同様のレイアウ
ト配置）のアクセストランジスタＡＴＲのゲートは、ト
ランジスタゲート配線ＴＧＬＢと結合される。

【００６９】ビット線ＢＬＡ１〜ＢＬＡｍにそれぞれ接
続される参照セルＲＭＣの各々において、アクセス素子
５３のゲートは、トランジスタゲート配線ＴＧＬＡｒに
接続される。一方、ビット線ＢＬＢ１〜ＢＬＢｍにそれ
ぞれ接続される参照セルＲＭＣの各々において、アクセ
ス素子５３のゲートは、トランジスタゲート配線ＴＧＬ
Ｂｒに接続される。

【００７０】参照セルＲＭＣの各々は、対応するビット
線ＢＬＡまたはＢＬＢと、固定電圧Ｖｓｓ（たとえば接
地電圧）との間に直列に接続された抵抗素子５２および
アクセス素子５３を有する。アクセス素子５３は、ＭＴ
Ｊメモリセル中のアクセストランジスタＡＴＲと同様
に、電界効果型トランジスタで形成される。参照セルＲ
ＭＣは、ビット線ＢＬＡ１，ＢＬＢ１〜ＢＬＡｍ，ＢＬ
Ｂｍのそれぞれに対応して１つずつ設けられる。参照セ
ルＲＭＣの電気抵抗Ｒｒｅｆは、各トンネル磁気抵抗素
子ＴＭＲの記憶データに応じた２種類の電気抵抗Ｒｍａ
ｘおよびＲｍｉｎの中間値、好ましくは（Ｒｍａｘ＋Ｒ
ｍｉｎ）／２に設定される。すなわち、データ読出時に
おける参照セルＲＭＣの通過電流は、ＭＴＪメモリセル
の記憶データに応じた２種類の通過電流の中間レベルに
設定される。

【００７１】たとえば、抵抗素子５２を、ＭＴＪメモリ
セルＭＣ内のトンネル磁気抵抗素子ＴＭＲと同様の設計
とし、かつ電気抵抗Ｒｍｉｎに対応する記憶データを予
め書込んだ上で、アクセス素子５３を構成するトランジ
スタのサイズをアクセストランジスタＡＴＲと異ならせ
たり、アクセス素子５３のゲート電圧、すなわちトラン
ジスタゲート配線ＴＧＬＡｒおよびＴＧＬＢｒのＨレベ
ル電圧を、通常のＭＴＪメモリセルＭＣに対応するトラ
ンジスタゲート配線ＴＧＬＡおよびＴＧＬＢとは異なる
レベルに設定することにより、このような特性の参照セ
ルが実現される。抵抗素子５２の記憶データを書換える
必要がないため、参照セル列５０に対応するディジット
線は特に配置の必要がない。

【００７２】次に、図４に示したメモリアレイからのデ
ータ読出動作について説明する。たとえば、第１行・第
１列に属するＭＴＪメモリセルＭＣ＃１が選択メモリセ
ルである場合には、ビット線ＢＬＡ１〜ＢＬＡｍおよび
ＢＬＢ１〜ＢＬＢｍの各々が所定電圧に充電された後、
選択メモリセルＭＣ＃１に対応するトランジスタゲート
配線ＴＧＬＡ１がＨレベルに活性化される。これによ
り、ビット線ＢＬＡ１と固定電圧Ｖｓｓとの間に、選択
メモリセルＭＣ＃１のトンネル磁気抵抗素子ＴＭＲが接
続される。さらに、ビット線ＢＬＡ１とビット線対ＢＬ
Ｐ１を構成するビット線ＢＬＢ１に接続された参照セル
ＲＭＣにおいてアクセス素子５３がオンするように、ト
ランジスタゲート配線ＴＧＬＢｒがＨレベルに活性化さ
れる。

【００７３】これにより、ビット線ＢＬＡ１には、トン
ネル磁気抵抗素子ＴＭＲの電気抵抗に応じた、すなわち
選択メモリセルＭＣ＃１の記憶データレベルに応じた電
流が流れる。一方、これと対をなすビット線ＢＬＢ１に
は、参照セルＲＭＣの電気抵抗Ｒｒｅｆに応じた電流が
流れる。ビット線対ＢＬＰ１に対応して設けられた信号
増幅回路ＳＡ１は、ビット線ＢＬＡ１およびＢＬＢ１の
通過電流差を検知・増幅して、記憶データの読出を実行
する。

【００７４】また、第２行・第１列に属するＭＴＪメモ
リセルＭＣ＃２が選択メモリセルである場合には、ビッ
ト線ＢＬＡ１〜ＢＬＡｍおよびＢＬＢ１〜ＢＬＢｍの各
々が所定電圧に充電された後、選択メモリセルＭＣ＃２
に対応するトランジスタゲート配線ＴＧＬＢ１がＨレベ
ルに活性化される。さらに、ビット線ＢＬＢ１とビット
線対ＢＬＰ１を構成するビット線ＢＬＡ１に接続された
参照セルＲＭＣにおいて、アクセス素子５３がオンする
ように、トランジスタゲート配線ＴＧＬＡｒがＨレベル
に活性化される。

【００７５】この結果、ビット線ＢＬＢ１を選択メモリ
セルＭＣ２＃の記憶データに応じた電流が通過し、ビッ
ト線ＢＬＡ１には参照セルＲＭＣの電気抵抗Ｒｒｅｆに
応じた電流が流される。したがって、ビット線対ＢＬＰ
１を構成するビット線ＢＬＡ１およびＢＬＢ１のそれぞ
れの通過電流差を、信号増幅回路ＳＡ１によって検知・
増幅することによって記憶データの読出を実行できる。

【００７６】このように、実施の形態２に従う構成にお
いても、実施の形態１と同様のレイアウト配置を有する
メモリセルが行列状に配置されているので、トランジス
タゲート配線ＴＧＬＡおよびＴＧＬＢの寄生容量を削減
してデータ読出を高速化することができる。

【００７７】さらに、実施の形態２に従う構成において
は、選択メモリセルと参照セルとがそれぞれ接続された
ビット線間の通過電流差に応じて、いわゆる折返しビッ
ト線構成に基づいたデータ読出が実行できる。すなわ
ち、参照セルが接続されるビット線と、選択メモリセル
が接続されるビット線とは、同一メモリアレイ上に平行
に配置されるので、ノイズの影響がこれらのビット線の
双方にほぼ等しく現われる。したがって、データ読出マ
ージンの大きい高精度のデータ読出を実現することがで
きる。また、各ビット線対に対応して信号増幅回路ＳＡ
を配置しているため、多数のメモリセルから並列にデー
タ読出を実行することも可能な構成となっている。

【００７８】［実施の形態２の変形例１］図５は、実施
の形態２の変形例１に従うメモリアレイの構成を説明す
る概念図である。

【００７９】図５を参照して、実施の形態２の変形例１
に従う構成においては、複数の参照セルＲＭＣは、通常
のＭＴＪメモリセルＭＣと同一のメモリアレイ２におい
て、参照セル行５１を構成するように、Ｘ方向に沿って
配置される。参照セルＲＭＣは、図４で説明したのと同
様に実現され、直列に接続された抵抗素子５２およびア
クセス素子５３を有する。

【００８０】実施の形態２の変形例１に従う構成におい
ては、メモリアレイ２において、通常のＭＴＪメモリセ
ルＭＣと参照セルＲＭＣとは、メモリセル列を共有する
ように、行列状に配置される。また、参照セル行５１
は、ＭＴＪメモリセル行とは独立である。

【００８１】共有されるｎ個のメモリセル列にそれぞれ
対応して、Ｙ方向に沿ってディジット線ＤＬ１〜ＤＬｎ
およびトランジスタゲート配線ＴＧＬＡ１，ＴＧＬＢ１
〜ＴＧＬＡｎ，ＴＧＬＢｎが配置される。すなわちディ
ジット線ＤＬ１〜ＤＬｎおよびトランジスタゲート配線
ＴＧＬＡ１，ＴＧＬＢ１〜ＴＧＬＡｎ，ＴＧＬＢｎの各
々は、通常のＭＴＪメモリセルＭＣおよび参照セルＲＭ
Ｃの間で共有される。また、ｍ個のＭＴＪメモリセル行
にそれぞれ対応してビット線ＢＬ１〜ＢＬｍがＸ方向に
配置され、参照セル行５１に対応して参照ビット線ＢＬ
ｒがＸ方向に沿って配置される。

【００８２】図４に示した構成と同様に、１行おきに、
ＭＴＪメモリセル中のアクセストランジスタＡＴＲのゲ
ートは、トランジスタゲート配線ＴＧＬＡ，ＴＧＬＢと
交互に結合される。参照セルＲＭＣ中のアクセス素子５
３のゲートは、トランジスタゲート配線ＴＧＬＡおよび
ＴＧＬＢの一方とそれぞれ接続される。

【００８３】信号増幅回路ＳＡ０は、ビット線ＢＬ１〜
ＢＬｍに対して共通に設けられ、入力ノード間の通過電
流差を検知・増幅する。信号増幅回路ＳＡ０の入力ノー
ドの一方は、コラム選択ゲートＣＳＧ１〜ＣＳＧｍをそ
れぞれ介してビット線ＢＬ１〜ＢＬｍと接続される。ま
た、信号増幅回路ＳＡ０の入力ノードの他方は、コラム
選択ゲートＣＳＧｒを介して参照ビット線ＢＬｒと接続
される。

【００８４】コラム選択ゲートＣＳＧ１〜ＣＳＧｎは、
コラム選択信号ＣＳ１〜ＣＳｍにそれぞれ応答してオン
・オフし、コラム選択ゲートＣＳＧｒはコラム選択信号
ＣＳｒに応答してオン・オフする。データ読出時には、
コラム選択信号ＣＳ１〜ＣＳｍのうちのいずれか１個が
アドレス信号に応じてＨレベルに活性化される。また、
これと並列にコラム選択信号ＣＳｒもＨレベルに活性化
されて、コラム選択ゲートＣＳＧｒがオンする。さら
に、選択メモリセルに対応する、トランジスタゲート配
線ＴＧＬＡおよびＴＧＬＢがＨレベルに活性化される。

【００８５】たとえば、第１行・第１列のＭＴＪメモリ
セルがＭＣ１＃がアクセス対象に選択された場合には、
ビット線ＢＬ１〜ＢＬｍおよび参照ビット線ＢＬｒが所
定電圧に充電された後、トランジスタゲート配線ＴＧＬ
Ａ１，ＴＧＬＢ１がＨレベルに活性化されるとともに、
コラム選択信号ＣＳ１およびＣＳｒがＨレベルに活性化
される。したがって、アクセストランジスタＡＴＲのオ
ンに応答してトンネル磁気抵抗素子ＴＭＲを介して固定
電圧Ｖｓｓ（接地電圧）にプルダウンされたビット線Ｂ
Ｌ１と、参照セルＲＭＣを介して固定電圧Ｖｓｓにプル
ダウンされた参照ビット線ＢＬｒとが、信号増幅回路Ｓ
Ａ０の入力ノードへ接続される。この結果、信号増幅回
路ＳＡ０は、参照ビット線ＢＬｒおよび選択メモリセル
に対応するビット線ＢＬ１の通過電流差に応じて、選択
メモリセルの記憶データを読出すことができる。

【００８６】このように、実施の形態２の変形例１に従
う構成においても、ＭＴＪメモリセルは実施の形態１と
同様のレイアウト配置を有するので、トランジスタゲー
ト配線ＴＧＬＡおよびＴＧＬＢの寄生容量を削減してデ
ータ読出を高速化することができる。また、信号増幅回
路ＳＡ０が複数のビット線ＢＬ１〜ＢＬｍ間で共有され
ることから、１ビットのデータ読出を実行するための構
成として、省レイアウト化を図ることができる。

【００８７】［実施の形態２の変形例２］図６は、実施
の形態２の変形例２に従うメモリアレイの構成を説明す
る概念図である。

【００８８】図６を参照して、実施の形態２の変形例２
に従う構成においては、図４に示した実施の形態２に従
う構成と比較して、信号増幅回路が、複数のビット線対
ＢＬＰ１〜ＢＬＰｍの間で共有される点が異なる。すな
わち、信号増幅回路ＳＡ１〜ＳＡｍに代えて、これらの
ビット線対で共有される信号増幅回路ＳＡ０が配置さ
れ、信号増幅回路ＳＡ０の入力ノードは、データ線対Ｄ
ＳＰを形成する相補のデータ線ＤＳＡおよびＤＳＢとそ
れぞれ接続される。

【００８９】さらに、データ線対ＤＳＰとビット線対Ｂ
ＬＰ１〜ＢＬＰｍの間には、コラム選択ゲートＣＳＧ１
〜ＣＳＧｍがそれぞれ設けられる。たとえば、コラム選
択ゲートＣＳＧ１は、データ線ＤＳＡおよびビット線Ｂ
ＬＡ１の間に電気的に結合されるトランジスタスイッチ
と、データ線ＤＳＢとビット線ＢＬＢ１との間に電気的
に結合されるトランジスタスイッチとを有する。これら
のトランジスタスイッチのゲートには、コラム選択信号
ＣＳ１が入力される。その他のビット線対ＢＬＰ２〜Ｂ
ＬＰｍに対しても、同様の構成のコラム選択ゲートＣＳ
Ｇ２〜ＣＳＧｍがそれぞれ配置される。

【００９０】データ読出時には、コラム選択信号ＣＳ１
〜ＣＳｍのうちの選択メモリセルに対応する１つがＨレ
ベルに活性化され、さらに、図４で説明したように、Ｍ
ＴＪメモリセルに対応して設けられるトランジスタゲー
ト配線ＴＧＬＡ，ＴＧＬＢおよび参照セル列５０に対応
して設けられるトランジスタゲート配線ＴＧＬＡｒ，Ｔ
ＧＬＢｒが選択的にＨレベルに活性化される。

【００９１】これにより、折返し型ビット線構成に基づ
いて、選択メモリセルの通過電流と参照セルの通過電流
との通過電流差を、信号増幅回路ＳＡ０によって増幅し
て選択メモリセルからのデータ読出を実行することがで
きる。このように、実施の形態２の変形例２に従う構成
においては、実施の形態２と同様の折返し型ビット線構
成によって、高速かつ読出マージンの高いデータ読出動
作を実行することができる。また、１ビットのデータを
出力するために必要な信号増幅回路の個数を削減できる
ので、チップ面積を抑制することが可能となる。

【００９２】また、図２および図３の断面図に示され
た、アクセストランジスタＡＴＲ中の固定電圧Ｖｓｓ
（接地電圧）と結合されるソース領域２５は、メモリア
レイ２上においては、Ｙ方向に延在して形成することが
できる。すなわち、同一のメモリセル列に対応するアク
セストランジスタＡＴＲ中のソース領域２５同士を電気
的に結合することによって、ソース領域２５を固定電圧
Ｖｓｓ（たとえば接地電圧）を伝達するためのソース線
として直接用いることができる。この際に、当該ソース
線については、金属化合物を用いて、具体的にはCoSi等
のシリサイド化合物によってサリサイド構造化して、低
電気抵抗化が図られる。

【００９３】この結果、図４および図６に示したメモリ
アレイ構成において、アクセストランジスタＡＴＲのソ
ース領域２５を固定電圧Ｖｓｓ（接地電圧）に固定する
ための新たな金属配線を設けることなく、データ読出を
高速に実行することができる。言い換えれば、ソース線
の電気抵抗が高いと、データ読出を高速化するために
は、ソース領域２５の各々および固定電圧Ｖｓｓと結合
されたシャント用の金属配線を新たに配置する必要が生
じる。

【００９４】また、図５に示したメモリアレイ構成にお
いて、アクセストランジスタＡＴＲのソース領域２５を
固定電圧Ｖｓｓ（接地電圧）に固定するための新たな金
属配線を設けることなく、データ読出マージンを広くで
きる。言換えれば、ソース線の電気抵抗が高いと、参照
セルＲＭＣおよび選択メモリセルを含む電流経路上のそ
れぞれにおいて、ソース線部分の電気抵抗が異なってし
まうため、データ読出マージンを確保するためには、ソ
ース領域２５の各々および固定電圧Ｖｓｓと結合された
シャント用の金属配線を新たに配置する必要が生じる。

【００９５】［実施の形態３］実施の形態２に示した参
照セルの構成は、少なくともアクセス素子において、ト
ランジスタサイズの設計や、ターンオン時のゲート電圧
を通常のＭＴＪメモリセル中のアクセストランジスタと
は異なるものとする必要があった。実施の形態３におい
ては、参照セルＲＭＣについて、その構成およびアクセ
ス素子のオン・オフ制御を通常のＭＴＪメモリセルＭＣ
と同様とすることが可能なデータ読出構成について説明
する。

【００９６】図７から図９は、実施の形態３に従うデー
タ読出構成を示す回路図である。図７から図９において
は、図５に示したような、参照セルＲＭＣをＸ方向に沿
って参照セル行を形成するように配置するメモリアレイ
構成において、選択メモリセルＭＣ＃の通過電流経路
と、参照セルＲＭＣの通過電流経路とを比較するために
必要な部分の構成のみが代表的に示されている。

【００９７】図７を参照して、選択メモリセルＭＣ♯に
おいては、対応するトランジスタゲート配線ＴＧＬＡ
（もしくはＴＧＬＢ）の活性化に応答して、アクセスト
ランジスタＡＴＲがオンする。この結果、対応するビッ
ト線ＢＬ♯（以下、「選択ビット線」とも称する）は、
トンネル磁気抵抗素子（電気抵抗ＲｍａｘもしくはＲｍ
ｉｎ）を介して固定電圧Ｖｓｓ（接地電圧）にプルダウ
ンされる。一方、参照セルＲＭＣにおいて、対応するト
ランジスタゲート配線ＴＧＬＢｒのＨレベルの活性化に
応答して、アクセス素子５３がターンオンする。これに
より、参照ビット線ＢＬｒは、抵抗素子５２を介して固
定電圧Ｖｓｓ（接地電圧）へプルダウンされる。

【００９８】ここで、抵抗素子５２およびアクセス素子
５３は、ＭＴＪメモリセルＭＣ中のトンネル磁気抵抗素
子ＴＭＲおよびアクセストランジスタＡＴＲとそれぞれ
同様に設計および作製され、抵抗素子５２には、電気抵
抗Ｒｍｉｎ対応する記憶データが書込まれる。さらに、
アクセス素子５３をターンオンさせるためのトランジス
タゲート配線ＴＧＬＡｒおよびＴＧＬＢｒのＨレベル電
圧は、アクセストランジスタＡＴＲをターンオンさせる
ためのトランジスタゲート配線ＴＧＬＡおよびＴＧＬＢ
のＨレベル電圧と同レベルに設定される。

【００９９】選択メモリセルに対応するコラム選択信号
ＣＳおよびＣＳｒの活性化に応答して、コラム選択ゲー
トＣＳＧおよびＣＳＧｒがオンするので、選択ビット線
ＢＬ♯および参照ビット線ＢＬｒは、信号増幅回路ＳＡ
の入力ノードと電気的に結合される。ここで、参照ビッ
ト線ＢＬｒと信号増幅回路ＳＡとの間には、参照ビット
線ＢＬｒに直列に付加抵抗６０が接続される。付加抵抗
６０は、ΔＲ（ΔＲ＝Ｒｍａｘ−Ｒｍｉｎ）よりも小さ
い、好ましくはΔＲ／２の電気抵抗を有する。

【０１００】したがって、上述したように参照セルＲＭ
Ｃを通常のメモリセルＭＣと同様に設計・製作および制
御しても、参照セルＲＭＣの通過電流を、選択メモリセ
ルＭＣ♯の記憶データに応じた２種類の通過電流の中間
レベルに設定することができる。この結果、ＭＴＪメモ
リセルと同様に製造可能な、すなわち製造工程や設計の
変更を招くことなく製造可能な参照セルを用いて、図５
に示したのと同様のデータ読出動作を実行することがで
きる。

【０１０１】また、図８に示されるように、付加抵抗６
０を、ゲートに制御電圧Ｖｒを受ける電界効果型トラン
ジスタ６５で形成することも可能である。このような電
界効果型トランジスタ６５は、制御電圧Ｖｒに応じて電
気抵抗の微調整が可能な可変抵抗素子として用いること
ができる。この結果、図７に従う構成で享受される効果
に加えて、メモリセルＭＣおよび参照セルＲＭＣにおけ
る製造時の実績ばらつきを反映して、付加抵抗６０の電
気抵抗を正確に設計値（たとえば、ΔＲ／２）に設定す
ることが可能となる。

【０１０２】あるいは、図９に示されるように、付加抵
抗６０を選択ビット線ＢＬ♯に対して直列に接続する構
成とすることも可能である。この構成では、参照セル中
の抵抗素子５２（トンネル磁気抵抗素子ＴＭＲと同様）
へは、電気抵抗Ｒｍａｘに対応する記憶データが書込ま
れる。

【０１０３】この結果、選択ビット線ＢＬ♯に直列に接
続される電気抵抗、すなわち選択メモリセルＭＣ＃中の
トンネル磁気抵抗素子ＴＭＲと付加抵抗６０の電気抵抗
の和が、Ｒｍｉｎ＋ΔＲ／２またはＲｍａｘ＋ΔＲ／２
のいずれかとなる。これに対して、参照ビット線ＢＬｒ
に直列に接続される電気抵抗、すなわち抵抗素子５２の
電気抵抗は、Ｒｍａｘ（Ｒｍｉｎ＋ΔＲ／２＜Ｒｍａｘ
＜Ｒｍａｘ＋ΔＲ／２）である。したがって、図９の構
成においても、図７および図８の構成と同様に、選択ビ
ット線ＢＬ♯および参照ビット線ＢＬｒの通過電流差を
検知・増幅して、選択メモリセルからのデータ読出を実
行できる。

【０１０４】なお、図９に示された付加抵抗６０を、図
８に示した構成と同様に、制御電圧を微調整可能な電界
効果型トランジスタによって構成することも可能であ
る。

【０１０５】［実施の形態３の変形例］実施の形態３の
変形例においては、実施の形態３と同様の構成を、図４
および図６に示したような、折返し型ビット線構成に基
づいてデータ読出を実行するメモリアレイに適用した場
合の回路構成について説明する。

【０１０６】図１０は、実施の形態３の変形例に従うデ
ータ読出構成を示す回路図である。図１０においても、
選択メモリセルＭＣ＃の通過電流経路と、参照セルＲＭ
Ｃの通過電流経路とを比較するために必要な部分の構成
のみが代表的に示されている。

【０１０７】図１０を参照して、実施の形態３の変形例
に従う構成においても、参照セルＲＭＣを構成する抵抗
素子５２およびアクセス素子５３は、通常のメモリセル
ＭＣ中のアクセストランジスタＡＴＲおよびトンネル磁
気抵抗素子ＴＭＲとそれぞれ同様に設計・製作および制
御される。抵抗素子５２には、電気抵抗Ｒｍｉｎに対応
する予め記憶データが書込まれる。

【０１０８】既に説明したように、選択メモリセルＭＣ
♯は、ビット線ＢＬＡおよびＢＬＢの一方と接続され、
これに対応する参照セルＲＭＣは、ビット線ＢＬＡおよ
びＢＬＢの他方と接続される。図１０においては、一例
として選択メモリセルＭＣ＃がビット線ＢＬＡと接続さ
れる例について示している。

【０１０９】ビット線ＢＬＡおよびＢＬＢと信号増幅回
路ＳＡとの間には、コラム選択ゲートＣＳＧ♯が設けさ
れる。同様のコラム選択ゲートＣＳＧ♯は、各ビット線
対ＢＬＰに対応して設けられる。コラム選択ゲートＣＳ
Ｇ♯は、ビット線ＢＬＡおよびノードＮ１の間に電気的
に結合されるトランジスタスイッチ７０と、ビット線Ｂ
ＬＡおよびノードＮ２の間に電気的に結合されるトラン
ジスタスイッチ７１と、ビット線ＢＬＢおよびノードＮ
２の間に電気的に結合されるトランジスタスイッチ７２
と、ビット線ＢＬＢおよびノードＮ１の間に電気的に結
合されるトランジスタスイッチ７３とを有する。トラン
ジスタスイッチ７０および７２の各ゲートにはコラム選
択信号ＣＳＡが入力され、トランジスタスイッチ７１お
よび７３の各ゲートにはコラム選択信号ＣＳＢが入力さ
れる。

【０１１０】さらに、ノードＮ２と信号増幅回路ＳＡの
入力ノードの一方との間には、付加抵抗６０が接続され
る。これにより、図１０に示すように選択メモリセルＭ
Ｃ♯がビット線ＢＬＡと接続されている場合には、コラ
ム選択信号ＣＳＡをＨレベルに活性化することにより、
ビット線ＢＬＡが信号増幅回路ＳＡの入力ノードと直接
接続される一方で、参照セルＲＭＣに接続されたビット
線ＢＬＢは、付加抵抗６０が間に直列に接続された状態
で信号増幅回路ＳＡの入力ノードと接続される。

【０１１１】したがって、信号増幅回路ＳＡの入力ノー
ドで検知されるビット線ＢＬＡおよびＢＬＢの通過電流
差は、図７に示される構成における、選択ビット線ＢＬ
♯および参照ビット線ＢＬｒの間の通過電流差と同様で
ある。この結果、折返し型ビット線構成においても、実
施の形態３と同様の効果を享受することが可能である。

【０１１２】なお、図１０に従う構成において、付加抵
抗６０を、図９に従う構成と同様に、ノードＮ１側に接
続する構成とすることもできる。この場合には、抵抗素
子５２には、電気抵抗Ｒｍａｘに対応する記憶データが
書込まれる。

【０１１３】また、図１１に示されるように、ノードＮ
１およびＮ２と信号増幅回路ＳＡの入力ノードとの間
に、付加抵抗として作用する電界効果型トランジスタ７
５および７６をそれぞれ接続する構成としてもよい。ト
ランジスタ７５および７６のゲートには、独立の制御電
圧ＶＡおよびＶＢがそれぞれ入力される。

【０１１４】さらに、図１１に従う構成においては、コ
ラム選択ゲートＣＳＧが、図１０に示したコラム選択ゲ
ートＣＳＧ♯に代えて配置される。すなわちコラム選択
ゲートＣＳＧは、ビット線ＢＬＡおよびノードＮ１の間
に接続されたトランジスタスイッチと、ビット線ＢＬＢ
およびノードＮ２の間に接続されたトランジスタスイッ
チとを有し、両者のゲートには共通のコラム選択信号Ｃ
Ｓが入力される。したがって、図１１に従う構成におい
ては、図１０に従う構成と比較して、コラム選択ゲート
の構成を簡素化できる。

【０１１５】制御電圧ＶＡおよびＶＢは、付加抵抗とし
て作用するトランジスタ７５および７６の電気抵抗差が
ΔＲ／２になるように、互いに異なる電圧に設定され
る。たとえば、参照セルＲＭＣ中の抵抗素子５２の電気
抵抗がＲｍｉｎに設定され、選択メモリセルＭＣ＃がビ
ット線ＢＬＡと接続される場合には、制御電圧は、ＶＡ
＞ＶＢの範囲で、トランジスタ７６の電気抵抗がトラン
ジスタ７５の電気抵抗よりもΔＲ／２大きくなるように
設定される。

【０１１６】反対に、選択メモリセルＭＣ＃がビット線
ＢＬＢと接続される場合には、制御電圧は、ＶＢ＞ＶＡ
の範囲で、トランジスタ７５の電気抵抗がトランジスタ
７６の電気抵抗よりもΔＲ／２大きくなるように設定さ
れる。

【０１１７】このように、図１１に従う構成において
は、図１０に従う構成と比較して、コラム選択ゲートの
構成が簡素化されることに加え、ＭＴＪメモリセルＭＣ
および参照セルＲＭＣの製造後の電気抵抗の実績値に合
わせて、適正な参照セルの通過電流が得られるように微
調整を行なうことが可能である。

【０１１８】［実施の形態４］実施の形態４において
は、実施の形態１に従うレイアウト配置のアレンジにつ
いて説明する。

【０１１９】図１２は、実施の形態４に従うメモリセル
のレイアウト配置を説明するための概念図である。

【０１２０】図１２（ａ）は、図２１に示した、従来の
技術に従うメモリセルのレイアウト配置に対応する。す
なわち、メモリアレイは、同一のレイアウト配置を有す
るＭＴＪメモリセル１０をＸ方向およびＹ方向に連続的
に配置することにより構成されている。すなわち、Ｙ方
向に沿って配置されるトランジスタゲート配線ＴＧＬ
（ワード線ＷＬ）は、Ｙ方向に隣接するＭＴＪメモリセ
ル１０の各々において、アクセストランジスタのゲート
と接続される。

【０１２１】図１２（ｂ）には、実施の形態１に従うレ
イアウト配置が示される。すなわち、１行おきに、ＭＴ
Ｊメモリセル１１およびＭＴＪメモリセル１２が、Ｘ方
向に沿って連続的に配置されている。したがって、Ｙ方
向に隣接するＭＴＪメモリセル間ではレイアウトが反転
されている。このため、同一のメモリセル列に対応して
設けられた２本のトランジスタゲート配線ＴＧＬＡおよ
びＴＧＬＢの一方ずつが、アクセストランジスタのゲー
トと接続されるので、トランジスタゲート配線ＴＧＬＡ
およびＴＧＬＢの各々は、図１２（ａ）に示したトラン
ジスタゲート配線ＴＧＬよりもその配線容量が小さくな
る。

【０１２２】図１２（ｃ）には、実施の形態４に従うレ
イアウト配置が示される。実施の形態４に従う構成にお
いては、ＭＴＪメモリセルのレイアウトは、２行おきに
反転される。すなわち、図１２（ｃ）に示されるよう
に、先頭のメモリセル行がＭＴＪメモリセル１１に相当
するレイアウト配置を有する場合には、第２行および第
３行には、ＭＴＪメモリセル１２がＸ方向に連続して配
置される。さらに、その次の第４行および第５行（図示
せず）においては、再びＭＴＪメモリセル１１に相当す
るレイアウト配置を有するメモリセル群が、Ｘ方向に沿
って連続的に配置される。

【０１２３】図１２（ｃ）に従うレイアウト配置におい
ては、ＭＴＪメモリセル１１が連続的に配置されたメモ
リセル行と、ＭＴＪメモリセル１２が連続的に配置され
たメモリセル行とが１つの組８０を形成するように配置
される。そして、図４に示されたビット線対ＢＬＰは、
これらの組８０ごとに配置される。

【０１２４】このように、２行ごとにＭＴＪメモリセル
のレイアウト配置を反転する構成としても、実施の形態
１から３に示した構成と同様に、高速かつ高精度のデー
タ読出を実行することができる。

【０１２５】［実施の形態５］実施の形態５において
は、ＭＴＪメモリセルのレイアウト配置の他の例を示
す。

【０１２６】図１３は、実施の形態５に従うＭＴＪメモ
リセルのレイアウト配置を説明する概念図である。

【０１２７】図１３を参照して、実施の形態５に従う構
成においては、実施の形態１に従うレイアウト配置と比
較して、トンネル磁気抵抗素子ＴＭＲがＸ方向とＹ方向
とを入換えて配置される点が異なる。すなわち、トンネ
ル磁気抵抗素子ＴＭＲは、その長辺方向がＸ方向に沿
い、短辺方向がＹ方向に沿うように配置される。

【０１２８】これに伴い、図１に示したＭＴＪメモリセ
ル１１および１２は、ＭＴＪメモリセル１３および１４
にそれぞれ置換される。すなわち、１行ごとにＭＴＪメ
モリセルの配置レイアウトは反転されて、ＭＴＪメモリ
セル１３がＸ方向に連続的に配置されるメモリセル行
と、ＭＴＪメモリセル１４がＸ方向に連続的に配置され
るメモリセル行とが交互に形成される。あるいは、実施
の形態４に従う構成と同様に、２行おきにＭＴＪメモリ
セルのレイアウトを反転する構成としてもよい。

【０１２９】図１４は、図１３におけるＰ−Ｐ′断面を
示すＭＴＪメモリセルの構造図である。

【０１３０】図１４を参照して、実施の形態５に従うＭ
ＴＪメモリセル１３は、図２に示したＭＴＪメモリセル
１１と同様の構造を有する。すなわち、ＭＴＪメモリセ
ル１３とＭＴＪメモリセル１１とは、トンネル磁気抵抗
素子ＴＭＲの配置方向（長辺方向および短辺方向）が入
換えられたのみで、その他の部分の接続関係については
同様である。したがって、これらの接続関係についての
詳細な説明は繰返さない。

【０１３１】なお、図示しないがＭＴＪメモリセル１４
の構造も、図３に示したＭＴＪメモリセル１２の構造と
同様であり、トンネル磁気抵抗素子ＴＭＲの配置方向の
みが入換えられたものである。

【０１３２】このように、ＭＴＪメモリセル１３におい
ては、トランジスタゲート配線ＴＧＬＢの下層に膜厚の
厚い絶縁分離膜３０が形成され、ＭＴＪメモリセル１４
においては、もう一方のトランジスタゲート配線ＴＧＬ
Ａの下層に絶縁分離膜３０が形成されているので、トラ
ンジスタゲート配線ＴＧＬＡおよびＴＧＬＢの各々の配
線容量が抑制される。

【０１３３】すなわち、ＭＴＪメモリセル１３において
は、図１に示したＭＴＪメモリセル１１と同様に、Ｙ方
向に沿って配置された２本のトランジスタゲート配線Ｔ
ＧＬＡおよびＴＧＬＢのうちの一方ＴＧＬＡに応じてア
クセストランジスタＡＴＲがオン・オフする。これに対
して、ＭＴＪメモリセル１４においては、図１に示した
ＭＴＪメモリセル１２と同様に、２本のトランジスタゲ
ート配線ＴＧＬＡおよびＴＧＬＢのうちの他方ＴＧＬＢ
に応じてアクセストランジスタＡＴＲがオン・オフす
る。

【０１３４】再び図１３を参照して、実施の形態４に従
う構成においては、トンネル磁気抵抗素子ＴＭＲにおけ
る磁化容易軸（ＥＡ）と磁化困難軸（ＨＡ）とが実施の
形態１に従うレイアウト配置と入換えられる。したがっ
て、Ｘ方向に沿ったビット線ＢＬに対しては、書込対象
となるメモリセル行を指定するための一定方向のデータ
書込電流が選択的に供給され、Ｙ方向に沿ったビット線
ＢＬに対しては、書込データのレベルに応じた方向のデ
ータ書込電流が選択的に供給される。

【０１３５】実施の形態５に従うＭＴＪメモリセル１３
および１４は、実施の形態１に従うＭＴＪメモリセル１
１および１２と比較して、セルの縦方向（Ｙ方向）の長
さを短くすることができるので、そのセルサイズを縮小
することができる。一般的なデザインルールによれば、
従来の技術もしくは実施の形態１に従うＭＴＪメモリセ
ル１０，１１，１２においては、細長形状のトンネル磁
気抵抗素子ＴＭＲを縦長に置くことにより、そのセルサ
イズが１５Ｆ²であったのに対し、実施の形態５に従う
ＭＴＪメモリセル１３および１４においては、そのセル
サイズを、１４Ｆ²に改善することができる。ここで、
Ｆは、最小配線ピッチを示すものとする。この結果、デ
ータ読出動作の高速化に加えて、さらにセルサイズの縮
小によるチップ面積の削減を図ることが可能である。

【０１３６】なお、実施の形態５に従うＭＴＪメモリセ
ル１３および１４を、実施の形態２から４およびこれら
の変形例と組合せて適用することも可能である。

【０１３７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３８】

【発明の効果】請求項１から５および１２に記載の薄膜
磁性体記憶装置は、第２の方向に沿って互いに隣接する
メモリセル間で１本のゲート配線が共有される構成と比
較して、第１および第２のゲート配線の配線容量を低減
できる。したがって、アクセス対象となった選択メモリ
セルにおいてアクセストランジスタＡＴＲを高速にター
ンオンさせることができるので、データ読出動作を高速
化することができる。

【０１３９】請求項６に記載の薄膜磁性体記憶装置は、
アクセストランジスタのソース領域の電気抵抗を、通常
の手法で形成された拡散領域よりも小さくすることがで
きる。したがって、請求項１に記載の薄膜磁性体記憶装
置が奏する効果に加えて、アクセストランジスタのソー
ス領域を固定電圧に固定するための、第２の方向に沿っ
たシャント用の金属配線を新たに配置することなくデー
タ読出の高速化および安定化を図ることができる。

【０１４０】請求項７に記載の薄膜磁性体記憶装置は、
選択メモリセルと接続されたデータ線および、メモリセ
ルと同一アレイ上に配置された参照セルと接続された参
照データ線の通過電流差に基づいて、データ読出が実行
できる。この結果、請求項１に記載の薄膜磁性体記憶装
置が奏する効果に加えて、データ読出を高精度化でき
る。

【０１４１】請求項８に記載の薄膜磁性体記憶装置は、
データ線対を形成する、選択メモリセルと接続されたデ
ータ線および参照セルと接続されたデータ線の通過電流
差に応じて、いわゆる折返しビット線構成に基づいたデ
ータ読出が実行できる。この結果、請求項１に記載の薄
膜磁性体記憶装置が奏する効果に加えて、ノイズが読出
マージンに与える悪影響を抑制して、高精度のデータ読
出を実行できる。

【０１４２】請求項９に記載の薄膜磁性体記憶装置は、
各参照セルと各メモリセルとの電気抵抗値を同様として
も、両者の通過電流差に基づいてデータ読出を実行でき
る。したがって、請求項７または８に記載の薄膜磁性体
記憶装置が奏する効果に加えて、各参照セルを各メモリ
セルと同様に、設計・作製および制御することができ
る。すなわち、製造工程や設計の変更を招くことなく参
照セルを製造できる。

【０１４３】請求項１０に記載の薄膜磁性体記憶装置
は、付加抵抗の電気抵抗を制御電圧に応じて調整でき
る。したがって、請求項９に記載の薄膜磁性体記憶装置
が奏する効果に加えて、メモリセルおよび参照セルの製
造後の電気抵抗の実績値に合わせて、適正な参照セルの
通過電流が得られるように微調整を行なうことが可能で
ある。

【０１４４】請求項１１に記載の薄膜磁性体記憶装置
は、各メモリセルにおけるセルサイズを縮小できるの
で、請求項１に記載の薄膜磁性体記憶装置が奏する効果
に加えて、チップ面積削減を図ることができる。

【図面の簡単な説明】

【図１】 実施の形態１に従う薄膜磁性体記憶装置にお
けるＭＴＪメモリセルのレイアウト配置を説明する概念
図である。

【図２】 図１におけるＰ−Ｐ′断面を示すＭＴＪメモ
リセルの構造図である。

【図３】 図１におけるＱ−Ｑ′断面を示すＭＴＪメモ
リセルの構造図である。

【図４】 実施の形態２に従うメモリアレイの構成を説
明する概念図である。

【図５】 実施の形態２の変形例１に従うメモリアレイ
の構成を説明する概念図である。

【図６】 実施の形態２の変形例２に従うメモリアレイ
の構成を説明する概念図である。

【図７】 実施の形態３に従うデータ読出構成の第１の
例を示す回路図である。

【図８】 実施の形態３に従うデータ読出構成の第２の
例を示す回路図である。

【図９】 実施の形態３に従うデータ読出構成の第３の
例を示す回路図である。

【図１０】 実施の形態３の変形例に従うデータ読出構
成の第１の例を示す回路図である。

【図１１】 実施の形態３の変形例に従うデータ読出構
成の第２の例を示す回路図である。

【図１２】 実施の形態４に従うＭＴＪメモリセルのレ
イアウト配置を説明する概念図である。

【図１３】 実施の形態５に従うＭＴＪメモリセルのレ
イアウト配置を説明する概念図である。

【図１４】 図１３におけるＰ−Ｐ′断面を示すＭＴＪ
メモリセルの構造図である。

【図１５】 ＭＴＪメモリセルのデータ記憶原理を説明
する概念図である。

【図１６】 データ書込動作時にＭＴＪメモリセルへ印
加されるデータ書込磁界を説明する概念図である。

【図１７】 ＭＴＪメモリセルで構成されたメモリセル
アレイにおけるデータ書込配線の配置を示す概念図であ
る。

【図１８】 ＭＴＪメモリセルからのデータ読出構成を
説明する概念図である。

【図１９】 １個のトンネル磁気抵抗素子ＴＭＲおよび
１個のアクセストランジスタから構成されるＭＴＪメモ
リセルの従来のレイアウトを説明する概念図である。

【図２０】 図１９におけるＰ−Ｐ′断面を示す構造図
である。

【図２１】 図１９に示したＭＴＪメモリセルを行列状
に配置したメモリアレイの一部分を示す概念図である。

【図２２】 図２１におけるＰ−Ｐ′断面およびＱ−
Ｑ′断面を示す構造図である。

【符号の説明】

２ メモリアレイ、１１，１２，１３，１４，ＭＣ Ｍ
ＴＪメモリセル、１５コンタクト部、２０ ドレイン領
域、２５ ソース領域、２７ 基板領域、３０ 絶縁分
離膜、５０ 参照セル列、５１ 参照セル行、５２ 抵
抗素子、５３アクセス素子、６０ 付加抵抗、６５，７
５，７６ 電界効果型トランジスタ、ＡＴＲ アクセス
トランジスタ、ＢＬ，ＢＬＡ，ＢＬＢ ビット線、ＢＬ
Ｐビット線対、ＢＬｒ 参照ビット線、ＤＬ ディジッ
ト線、ＲＭＣ 参照セル、ＳＡ 信号増幅回路、ＴＧＬ
Ａ，ＴＧＬＢ，ＴＧＬＡｒ，ＴＧＬＢｒ トランジスタ
ゲート配線、ＴＭＲ トンネル磁気抵抗素子、ＶＡ，Ｖ
Ｂ，Ｖｒ 制御電圧。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１および第２の方向に沿って行列状に
   配置され、前記第１の方向に沿って互いに隣接するメモ
   リセル群ごとに第１のグループが形成され、前記第２の
   方向に沿って互いに隣接するメモリセル群ごとに第２の
   グループが形成される複数のメモリセルと、 前記第１の方向に沿って、各々が前記第１のグループご
   とに設けられる複数のデータ線と、 前記第２の方向に沿って設けられ、各々が前記第２のグ
   ループごとに設けられる複数の第１および第２ゲート配
   線とを備え、 各前記メモリセルは、 磁気的に書込まれた記憶データに応じて電気抵抗が変化
   する磁気抵抗素子と、 データ読出時に、対応するデータ線および固定電圧の間
   に前記磁気抵抗素子を電気的に結合するためのアクセス
   トランジスタとを含み、 各前記アクセストランジスタは、対応する第１および第
   ２のゲート配線のうちの前記第１のグループごとに予め
   定められる所定の一方のゲート配線の電圧に応じてオン
   およびオフする、薄膜磁性体記憶装置。
2. 【請求項２】 各前記メモリセルのレイアウトは、前記
   第１の方向に沿って隣接する他のメモリセルと比較し
   て、前記第２の方向に沿って反転される、請求項１に記
   載の薄膜磁性体記憶装置。
3. 【請求項３】 前記所定の一方のゲート配線は、隣接す
   る前記第１のグループごとに交互に定められる、請求項
   １に記載の薄膜磁性体記憶装置。
4. 【請求項４】 前記所定の一方のゲート配線は、隣接す
   る２個ずつの前記第１のグループごとに交互に定められ
   る、請求項１に記載の薄膜磁性体記憶装置。
5. 【請求項５】 前記複数のメモリセルが形成される領域
   において、前記第１および第２ゲート配線は、前記磁気
   抵抗素子の両側に並行に配置され、 各前記アクセストランジスタは、 前記固定電圧と結合されたソース領域と、 コンタクト部を介して前記磁気抵抗素子と電気的に結合
   されたドレイン領域と、 前記所定の一方のゲート配線の直下領域において、前記
   ソース領域と前記ドレイン領域の間に形成される基板領
   域とを有し、 前記薄膜磁性体記憶装置は、 前記第１および第２ゲート配線のうちの、前記所定の一
   方のゲート配線と前記磁気抵抗素子を挟んで位置する他
   方のゲート配線の直下に形成される絶縁分離領域をさら
   に備える、請求項１に記載の薄膜磁性体記憶装置。
6. 【請求項６】 前記ソース領域は、同一の前記第２のグ
   ループに対応するアクセストランジスタ群の前記ソース
   領域同士を電気的に結合するために、前記第２の方向に
   沿って延在して、金属化合物を用いて形成される、請求
   項１に記載の薄膜磁性体記憶装置。
7. 【請求項７】 前記複数のメモリセルと同一アレイ上に
   おいて、前記第１の方向に沿って配置される複数の参照
   セルと、 前記データ読出時に、前記複数の参照セルのうちの１つ
   を介して前記固定電圧と電気的に結合される参照データ
   線と、 前記複数のデータ線のうちのアクセス対象に指定された
   選択メモリセルと接続される１本の選択データ線と、前
   記参照データ線との通過電流差を増幅してデータ読出を
   行なうための信号増幅器とをさらに備え、 前記データ読出時における各前記参照セルの通過電流
   は、前記選択メモリセルにおける前記記憶データにそれ
   ぞれ応じた２種類の通過電流の中間レベルに設定され
   る、請求項１に記載の薄膜磁性体記憶装置。
8. 【請求項８】 前記複数のデータ線は、対応する前記第
   １のグループにおいて前記アクセストランジスタが前記
   対応する第１のゲート配線の電圧に応じてオン・オフす
   る第１のデータ線と、対応する前記第１のグループにお
   いて前記アクセストランジスタが前記対応する第２のゲ
   ート配線の電圧に応じてオン・オフする第２のデータ線
   とに分類され、 前記第１および第２のデータ線のうちの１本ずつの組
   は、データ線対を構成し、 前記薄膜磁性体記憶装置は、 前記複数のメモリセルと同一アレイ上において、前記第
   ２の方向に沿って配置される複数の参照セルと、 同一の前記データ線対を構成する前記第１および第２の
   データ線の通過電流差を増幅してデータ読出を行なうた
   めの信号増幅器とをさらに備え、 前記複数のメモリセルのうちのアクセス対象に指定され
   た選択メモリセルに対応するデータ線対を構成する第１
   および第２のデータ線は、前記選択メモリセルおよび前
   記複数の参照セルの１つの一方ずつを介して、前記固定
   電圧と電気的に結合され、 前記データ読出時における各前記参照セルの通過電流
   は、前記記憶データにそれぞれ応じた前記選択メモリセ
   ルの２種類の通過電流の中間レベルに設定される、請求
   項１に記載の薄膜磁性体記憶装置。
9. 【請求項９】 各前記磁気抵抗素子は、記憶データに応
   じて第１および第２の電気抵抗のいずれかを有し、 各前記参照セルは、 前記磁気抵抗素子と同様に設計および作製されて、前記
   第１および第２の電気抵抗の一方に対応するデータを予
   め書込まれた抵抗素子と、 前記参照ビット線および前記固定電圧の間に前記抵抗素
   子と直列に接続されて、前記アクセストランジスタと同
   様に設計および作製されるアクセス素子とを含み、 前記薄膜磁性体記憶装置は、データ読出時において、前
   記参照セルおよび前記選択メモリセルの少なくとも一方
   と直列に接続される付加抵抗をさらに備え、 前記付加抵抗の電気抵抗は、前記第１および第２の電気
   抵抗の差よりも小さい、請求項７または８に記載の薄膜
   磁性体記憶装置。
10. 【請求項１０】 前記付加抵抗は、ゲート電圧を調整可
    能な電界効果型トランジスタを有する、請求項９に記載
    の薄膜磁性体記憶装置。
11. 【請求項１１】 前記磁気抵抗素子は、長辺方向および
    短辺方向を有する細長形状で形成され、 前記複数のデータ線は、前記長辺方向に沿って配置され
    る、請求項１に記載の薄膜磁性体記憶装置。
12. 【請求項１２】 前記磁気抵抗素子は、長辺方向および
    短辺方向を有する細長形状で形成され、 前記複数のデータ線は、前記短辺方向に沿って配置され
    る、請求項１に記載の薄膜磁性体記憶装置。