JP2002124079A - 薄膜磁性体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 磁気トンネル接合部を有する磁性体メモリセ
ルによって形成されるＭＲＡＭデバイスにおいて、デー
タ書込電流の制御を簡略化する。 【解決手段】 ＭＴＪメモリセルの各列に対応して、ビ
ット線ＢＬ，／ＢＬによって形成される折返し型のビッ
ト線対が配置される。ビット線ＢＬ，／ＢＬは、コラム
選択ゲートＣＳＧ１〜ＣＳＧｍを介してデータＩ／Ｏ線
対ＤＩ／ＯＰを形成するデータ線ＩＯ，／ＩＯとそれぞ
れ結合される。データ書込時において、ビット線対のそ
れぞれに対応して配置されるイコライズトランジスタ６
２−１〜６２−ｍはオンする。データ書込電流制御回路
５１は、データ線ＩＯおよび／ＩＯのそれぞれを高電位
状態（Ｖｃｃ）および低電位状態（Ｖｓｓ）の一方ずつ
に設定することにより、往復電流としてビット線対を流
れるデータ書込電流の方向を書込データのレベルに応じ
て簡易に制御できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、薄膜磁性体記憶
装置に関し、より特定的には、磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunneling Junction）を有するメモリセ
ルを備えたランダムアクセスメモリに関する。

【０００２】

【従来の技術】低消費電力で不揮発的なデータの記憶が
可能な記憶装置として、ＭＲＡＭ（Magnetic Random Me
mory）デバイスが注目されている。ＭＲＡＭデバイス
は、半導体集積回路に形成された複数の薄膜磁性体を用
いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々
に対してランダムアクセスが可能な記憶装置である。

【０００３】特に、近年では磁気トンネル接合（ＭＴ
Ｊ：Magnetic Tunnel Junction）を利用した薄膜磁性体
をメモリセルとして用いることによって、ＭＲＡＭ装置
の性能が飛躍的に進歩することが発表されている。磁気
トンネル接合を有するメモリセルを備えたＭＲＡＭデバ
イスについては、“A 10ns Read and Write Non-Volati
le Memory Array Using a Magnetic Tunnel Junction a
nd FET Switch in eachCell”, ISSCC Digest of Techn
ical Papers, TA7.2, Feb. 2000.および“Nonvolatile
RAM based on Magnetic Tunnel Junction Elements”,
ISSCC Digest ofTechnical Papers, TA7.3, Feb. 2000.
等の技術文献に開示されている。

【０００４】図４１は、磁気トンネル接合部を有するメ
モリセル（以下単にＭＴＪメモリセルとも称する）の構
成を示す概略図である。

【０００５】図４１を参照して、ＭＴＪメモリセルは、
記憶データのデータレベルに応じて抵抗値が変化する磁
気トンネル接合部ＭＴＪと、アクセストランジスタＡＴ
Ｒとを備える。アクセストランジスタＡＴＲは、電界効
果トランジスタで形成され、磁気トンネル接合部ＭＴＪ
と接地電位Ｖｓｓとの間に結合される。

【０００６】ＭＴＪメモリセルに対しては、データ書込
を指示するためのライトワード線ＷＷＬと、データ読出
を指示するためのリードワード線ＲＷＬと、データ読出
時およびデータ書込時において記憶データのレベルに対
応した電気信号を伝達するためのデータ線であるビット
線ＢＬとが配置される。

【０００７】図４２は、ＭＴＪメモリセルからのデータ
読出動作を説明する概念図である。図４２を参照して、
磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有
する磁性体層（以下、単に固定磁気層とも称する）ＦＬ
と、自由磁界を有する磁性体層（以下、単に自由磁気層
とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自
由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネ
ルバリアＴＢが配置される。自由磁気層ＶＬにおいて
は、記憶データのレベルに応じて、固定磁気層ＦＬと同
一方向の磁界および固定磁気層ＦＬと異なる方向の磁界
のいずれか一方が不揮発的に書込まれている。

【０００８】データ読出時においては、アクセストラン
ジスタＡＴＲがリードワード線ＲＷＬの活性化に応じて
ターンオンされる。これにより、ビット線ＢＬ〜磁気ト
ンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接
地電位Ｖｓｓの電流経路に、図示しない制御回路から一
定電流として供給されるセンス電流Ｉｓが流れる。

【０００９】磁気トンネル接合部ＭＴＪの抵抗値は、固
定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対
関係に応じて変化する。具体的には、固定磁気層ＦＬの
磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同
一である場合には、両者の磁界方向が異なる場合に比べ
て磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。

【００１０】したがって、データ読出時においては、セ
ンス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じ
る電位変化は、自由磁気層ＶＬに記憶された磁界方向に
応じて異なる。これにより、ビット線ＢＬを一旦高電位
にプリチャージした状態とした後にセンス電流Ｉｓの供
給を開始すれば、ビット線ＢＬの電位レベル変化の監視
によってＭＴＪメモリセルの記憶データのレベルを読出
すことができる。

【００１１】図４３は、ＭＴＪメモリセルに対するデー
タ書込動作を説明する概念図である。

【００１２】図４３を参照して、データ書込時において
は、リードワード線ＲＷＬは非活性化され、アクセスト
ランジスタＡＴＲはターンオフされる。この状態で、自
由磁気層ＶＬに磁界を書込むためのデータ書込電流がラ
イトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流さ
れる。自由磁気層ＶＬの磁界方向は、ライトワード線Ｗ
ＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電
流の向きの組合せによって決定される。

【００１３】図４４は、データ書込時におけるデータ書
込電流の方向と磁界方向との関係を説明する概念図であ
る。

【００１４】図４４を参照して、横軸で示される磁界Ｈ
ｘは、ライトワード線ＷＷＬを流れるデータ書込電流に
よって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦
軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ
書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。

【００１５】自由磁気層ＶＬに記憶される磁界方向は、
磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示される
アステロイド特性線の外側の領域に達する場合において
のみ、新たに書込まれる。すなわち、アステロイド特性
線の内側の領域に相当する磁界が印加された場合におい
ては、自由磁気層ＶＬに記憶される磁界方向は更新され
ない。

【００１６】したがって、磁気トンネル接合部ＭＴＪの
記憶データを書込動作によって更新するためには、ライ
トワード線ＷＷＬとビット線ＢＬとの両方に電流を流す
必要がある。磁気トンネル接合部ＭＴＪに一旦記憶され
た磁界方向すなわち記憶データは、新たなデータ書込が
実行されるまでの間不揮発的に保持される。

【００１７】データ読出動作時においても、ビット線Ｂ
Ｌにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉ
ｓは一般的に、上述したデータ書込電流よりは１〜２桁
程度小さくなるように設定されるので、センス電流Ｉｓ
の影響によりデータ読出時においてＭＴＪメモリセルの
記憶データが誤って書換えられる可能性は小さい。

【００１８】上述した技術文献においては、このような
ＭＴＪメモリセルを半導体基板上に集積して、ランダム
アクセスメモリであるＭＲＡＭデバイスを構成する技術
が開示されている。

【００１９】

【発明が解決しようとする課題】図４５は、行列状に集
積配置されたＭＴＪメモリセルを示す概念図である。

【００２０】図４５を参照して、半導体基板上に、ＭＴ
Ｊメモリセルを行列状に配置することによって、高集積
化されたＭＲＡＭデバイスを実現することができる。図
２６においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，
ｍ：自然数）に配置する場合が示される。

【００２１】既に説明したように、各ＭＴＪメモリセル
に対して、ビット線ＢＬ、ライトワード線ＷＷＬおよび
リードワード線ＲＷＬを配置する必要がある。したがっ
て、行列状に配されたｎ×ｍ個のＭＴＪメモリセルに対
して、ｎ本のライトワード線ＷＷＬ１〜ＷＷＬｎおよび
リードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線
ＢＬ１〜ＢＬｍとを配置する必要がある。

【００２２】このように、ＭＴＪメモリセルに対して
は、読出動作と書込動作とのそれぞれに対応して独立し
たワード線を設ける構成が一般的である。

【００２３】図４６は、半導体基板上に配置されたＭＴ
Ｊメモリセルの構造図である。図４６を参照して、半導
体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジ
スタＡＴＲが形成される。アクセストランジスタＡＴＲ
は、ｎ型領域であるソース／ドレイン領域１１０，１２
０とゲート１３０とを有する。ソース／ドレイン領域１
１０は、第１の金属配線層Ｍ１に形成された金属配線を
介して接地電位Ｖｓｓと結合される。ライトワード線Ｗ
ＷＬには、第２の金属配線層Ｍ２に形成された金属配線
が用いられる。また、ビット線ＢＬは第３の金属配線層
Ｍ３に設けられる。

【００２４】磁気トンネル接合部ＭＴＪは、ライトワー
ド線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット
線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置
される。アクセストランジスタＡＴＲのソース／ドレイ
ン領域１２０は、コンタクトホールに形成された金属膜
１５０と、第１および第２の金属配線層Ｍ１およびＭ２
と、バリアメタル１４０とを介して、磁気トンネル接合
部ＭＴＪと電気的に結合される。バリアメタル１４０
は、磁気トンネル接合部ＭＴＪと金属配線との間を電気
的に結合するために設けられる緩衝材である。

【００２５】既に説明したように、ＭＴＪメモリセルに
おいては、リードワード線ＲＷＬはライトワード線ＷＷ
Ｌとは独立の配線として設けられる。また、ライトワー
ド線ＷＷＬおよびビット線ＢＬは、データ書込時におい
て所定値以上の大きさの磁界を発生させるためのデータ
書込電流を流す必要がある。したがって、ビット線ＢＬ
およびライトワード線ＷＷＬは金属配線を用いて形成さ
れる。

【００２６】一方、リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲート電位を制御するために設け
られるものであり、電流を積極的に流す必要はない。し
たがって、集積度を高める観点から、リードワード線Ｒ
ＷＬは、独立した金属配線層を新たに設けることなく、
ゲート１３０と同一の配線層において、ポリシリコン層
やポリサイド構造などを用いて形成されていた。

【００２７】このように、ＭＴＪメモリセルを半導体基
板上に集積化する場合は、メモリセルに必要とされる配
線が多いことから、配線数および配線数が多くなり、製
造コストが増大するという問題点がある。また、ビット
線ＢＬに多数のＭＴＪメモリセルが常時接続される構成
であるので、ビット線ＢＬの寄生容量は比較的大きな値
であり、リードワード線ＲＷＬがポリシリコン層やポリ
サイド構造によって形成されることと合わせて、読出動
作の高速化が困難であった。

【００２８】また、データ書込時においても、ビット線
ＢＬに比較的大きなデータ書込電流を流す必要がある。
また書込まれるデータのレベルに応じて、データ書込電
流の方向を制御する必要があるため、データ書込電流を
制御するための回路が複雑化するという問題点もあっ
た。

【００２９】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、ＭＴ
Ｊメモリセルを有するＭＲＡＭデバイスにおいて、デー
タ書込電流を供給するための制御回路の構成を簡素化し
て、製造コストの削減を図ることである。

【００３０】この発明の他の目的は、リードワード線お
よびライトワード線のドライブ回路を分割配置してレイ
アウトの自由度を向上させ、レイアウト面積すなわちチ
ップ面積を減少させることである。

【００３１】この発明のさらに他の目的は、各メモリセ
ルに必要な配線数を削減して、製造コストの削減を図る
ことである。

【００３２】

【課題を解決するための手段】請求項１記載の薄膜磁性
体記憶装置は、行列状に配置された複数の磁性体メモリ
セルを有するメモリアレイを備え、複数の磁性体メモリ
セルの各々は、第１および第２のデータ書込電流によっ
て印可されるデータ書込磁界が所定磁界よりも大きい場
合に書込まれる記憶データのレベルに応じて異なる抵抗
値を有し、磁性体メモリセルの行に対応してそれぞれ設
けられ、データ書込時において第１のデータ書込電流を
流すためにアドレス選択結果に応じて選択的に活性化さ
れる複数の書込ワード線と、磁性体メモリセルの列に対
応してそれぞれ設けられ、各々が第１および第２のビッ
ト線を含む複数のビット線対と、データ書込時におい
て、複数のビット線対のうちのアドレス選択結果に応じ
て選択される１つに含まれる第１および第２のビット線
を高電位状態および低電位状態の一方ずつに設定するた
めのデータ書込制御回路と、複数のビット線対に対応し
てそれぞれ設けられ、各々が、データ書込時において第
２のデータ書込電流を流すために対応する第１および第
２のビット線の間を電気的に結合する複数のビット線電
流制御回路とをさらに備える。

【００３３】請求項２記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、データ書込
制御回路は、薄膜磁性体記憶装置に対して外部から供給
された外部電源電位によって駆動される。

【００３４】請求項３記載の薄膜磁性体記憶装置は、請
求項２記載の薄膜磁性体記憶装置であって、複数の書込
ワード線をアドレス選択結果に応じて選択的に活性状態
に駆動するためのワード線駆動回路と、複数の書込ワー
ド線の各々を複数の書込ワード線の非活性状態に対応す
る電位と結合するためのワード線電流制御回路とをさら
に備え、ワード線駆動回路は、外部電源電位によって駆
動される。

【００３５】請求項４記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、複数のビッ
ト線対に共通に設けられ、第１および第２のデータ線に
よって形成されるデータ線対と、列に対応してそれぞれ
設けられ、アドレス選択結果に応じて対応する第１およ
び第２のビット線を第１および第２のデータ線とそれぞ
れ接続する複数の列選択ゲート回路とを備え、データ書
込制御回路は、データ書込時において、第１および第２
の内部ノードを高電位状態および低電位状態の一方ずつ
に設定し、第１および第２の内部ノードと第１および第
２のデータ線との接続点は、第２のデータ書込電流の経
路を形成する配線の抵抗値が、アドレス選択の対象とな
る列の位置に関わらずほぼ一定となるように設けられ
る。

【００３６】請求項５記載の薄膜磁性体記憶装置は、請
求項４記載の薄膜磁性体記憶装置であって、複数のビッ
ト線対は、列に沿った方向に配置され、データ線対は、
行に沿った方向に配置され、第１の内部ノードは、先頭
の列側の領域において第１のデータ線と接続され、第２
の内部ノードは、最終の列側の領域において第２のデー
タ線と接続される。

【００３７】請求項６記載の薄膜磁性体記憶装置は、請
求項４記載の薄膜磁性体記憶装置であって、複数のビッ
ト線対は、列に沿った方向に配置され、データ線対は、
行に沿った方向に配置され、第１および第２の内部ノー
ドは、中央の列周辺の領域において、第１および第２の
データ線とそれぞれ接続される。

【００３８】請求項７記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、Ｍ個（Ｍ：
２以上の自然数）の列ごとに配置され、第１および第２
のデータ線によって形成されるデータ線対と、列に対応
してそれぞれ設けられ、アドレス選択結果に応じて対応
する第１および第２のビット線を対応する第１および第
２のデータ線とそれぞれ接続する複数の列選択ゲート回
路とを備え、データ書込制御回路は、データ線対ごとに
設けられ、各データ書込制御回路は、データ書込時にお
いてアドレス選択結果に応じて動作して、対応する第１
および第２のデータ線を高電位状態および低電位状態の
一方ずつに設定する。

【００３９】請求項８記載の薄膜磁性体記憶装置は、請
求項７記載の薄膜磁性体記憶装置であって、データ線対
は、複数のビット線と同一方向に沿って、対応するＭ個
の列の中央部に配置される。

【００４０】請求項９記載の薄膜磁性体記憶装置は、請
求項１記載の薄膜磁性体記憶装置であって、行に対応し
てそれぞれ設けられ、データ読出時においてアドレス選
択結果に応じて活性化されて対応する磁性体メモリセル
を対応するビット線対と結合するための複数の読出ワー
ド線と、データ読出時において、アドレス選択結果に応
じて選択される複数のビットのうちの１つに含まれる第
１および第２のビット線に対してデータ読出電流を供給
するためのデータ読出制御回路とをさらに備え、データ
読出時において、各ビット線電流制御回路は、対応する
第１および第２のビット線の間を開放する。

【００４１】請求項１０記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、磁性体メ
モリセルは、それぞれの列において、第１および第２の
ビット線といずれか一方と結合され、薄膜磁性体記憶装
置は、さらに、列に対応してそれぞれ設けられ、第１の
ビット線のそれぞれと結合される複数の第１のダミーメ
モリセルと、列に対応してそれぞれ設けられ、第２のビ
ット線のそれぞれと結合される複数の第２のダミーメモ
リセルと、複数の第１のダミーメモリセルに対応して設
けられ、複数の第１のダミーメモリセルを対応する第１
のビット線とそれぞれ結合するために、データ読出時に
おいてアドレス選択結果に応じて活性化される第１のダ
ミー読出ワード線と、複数の第２のダミーメモリセルに
対応して設けられ、複数の第２のダミーメモリセルを対
応する第２のビット線とそれぞれ結合するために、デー
タ読出時においてアドレス選択結果に応じて活性化され
る第２のダミー読出ワード線と、データ読出時におい
て、複数のワード線のうちの１つおよび第１および第２
のダミー読出ワード線のうちの１つを、アドレス選択結
果に応じて選択的に活性化するワード線駆動回路をさら
に備え、第１および第２のダミーメモリセルの各々は、
磁性体メモリセルが記憶データのレベルに応じて有する
第１および第２の抵抗値の中間の抵抗値を有する。

【００４２】請求項１１記載の薄膜磁性体記憶装置は、
請求項９記載の薄膜磁性体記憶装置であって、薄膜磁性
体記憶装置に対して外部から供給された外部電源電位を
降圧して内部電源電位を生成する電圧降下回路をさらに
備え、データ書込制御回路は、外部電源電位によって駆
動され、データ読出制御回路は、内部電源電位によって
駆動される。

【００４３】請求項１２記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有し、磁性
体メモリセルの行に対応してそれぞれ設けられ、データ
書込時においてアドレス選択結果に応じて第１のデータ
書込電流を流すための複数の書込ワード線と、磁性体メ
モリセルの列に対応してそれぞれ設けられる複数のビッ
ト線と、複数のビット線対に共通に設けられ、第１およ
び第２のデータ線によって形成されるデータ線対と、デ
ータ書込時において、第１および第２のデータ線を高電
位状態および低電位状態の一方ずつに設定するためのデ
ータ書込制御回路と、列に対応してそれぞれ設けられ、
各々が、アドレス選択結果に応じて対応するビット線を
第１のデータ線と接続する複数の列選択ゲート回路と、
列に対応してそれぞれ設けられ、各々が、データ書込時
において第２のデータ書込電流を流すために、対応する
ビット線と第２のデータ線との間を電気的に結合する複
数のビット線電流制御回路とをさらに備える。

【００４４】請求項１３記載の薄膜磁性体記憶装置は、
請求項１２記載の薄膜磁性体記憶装置であって、データ
書込制御回路は、データ書込時において、第１および第
２の内部ノードを高電位状態および低電位状態の一方ず
つに設定し、各ビット線電流制御回路は、アドレス選択
結果に応じて、対応するビット線と第２のデータ線との
間を電気的に結合し、薄膜磁性体記憶装置は、データ読
出時においてデータ読出電流を第３の内部ノードに供給
するためのデータ読出制御回路と、データ書込時におい
て、第１および第２の内部ノードと第１および第２のデ
ータ線とをそれぞれ結合するための接続切換回路とをさ
らに備え、接続切換回路は、データ読出時において、第
１および第２のデータ線を、第３の内部ノードおよび読
出基準電位を供給する第４の内部ノードとそれぞれ電気
的に結合し、データ読出制御回路は、読出基準電位と第
３の内部ノードとの間の電位差に基づいてデータ読出を
行なう。

【００４５】請求項１４記載の薄膜磁性体記憶装置は、
請求項１２記載の薄膜磁性体記憶装置であって、データ
書込制御回路は、データ書込時において、第１および第
２の内部ノードを高電位状態および低電位状態の一方ず
つに設定し、各ビット線電流制御回路は、データ読出前
のプリチャージ時において対応するビット線と第２のデ
ータ線との間を電気的に結合するとともに、データ読出
時において対応するビット線と第２のデータ線との間を
電気的に切り離し、薄膜磁性体記憶装置は、データ読出
時においてデータ読出電流を第１のデータ線に供給する
ためのデータ読出制御回路と、データ書込時において、
第１および第２の内部ノードと第１および第２のデータ
線とをそれぞれ結合するための接続切換回路とをさらに
備え、接続切換回路は、プリチャージ時において、第１
および第２のデータ線を、読出基準電位を供給する第３
および第４の内部ノードとそれぞれ電気的に結合すると
ともに、データ読出時において、第１および第２のデー
タ線を第１から第４の内部ノードから切り離し、データ
読出制御回路は、読出基準電位と第１のデータ線との間
の電位差に基づいてデータ読出を行なう。

【００４６】請求項１５記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有する記憶
部と、データ読出時において記憶部にデータ読出電流を
通過させるためのメモリセル選択ゲートとを含み、磁性
体メモリセルの行に対応してそれぞれ設けられ、データ
読出時において、アドレス選択結果に応じて対応するメ
モリセル選択ゲートを作動させるための複数の読出ワー
ド線と、磁性体メモリセルの列に対応してそれぞれ設け
られ、データ書込時において第１のデータ書込電流を流
すためにアドレス選択結果に応じて選択的に活性状態に
駆動される複数の書込ワード線と、行に対応してそれぞ
れ設けられ、データ書込時において第２のデータ書込電
流を流すための複数の書込データ線と、列に対応してそ
れぞれ設けられ、データ読出時においてデータ読出電流
を流すための複数の読出データ線とを備える。

【００４７】請求項１６記載の薄膜磁性体記憶装置は、
請求項１５記載の薄膜磁性体記憶装置であって、複数の
読出データ線の各々は、対応する行に属する複数の記憶
部の各々と各メモリセル選択ゲートを介して電気的に結
合される。

【００４８】請求項１７記載の薄膜磁性体記憶装置は、
請求項１５記載の薄膜磁性体記憶装置であって、複数の
読出データ線の各々と複数の書込ワード線との各々は、
同一の共通配線を共有して配置され、薄膜磁性体記憶装
置は、活性状態に対応する第１の電位とは異なる第２の
電位と各共通配線との間を、データ読出時およびデータ
書込時のそれぞれにおいて結合および遮断する電流制御
回路をさらに備える。

【００４９】請求項１８記載の薄膜磁性体記憶装置は、
行列状に配置された複数の磁性体メモリセルを有するメ
モリアレイを備え、複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によって印可されるデ
ータ書込磁界が所定磁界よりも大きい場合に書込まれる
記憶データのレベルに応じて異なる抵抗値を有する記憶
部と、データ読出時において記憶部にデータ読出電流を
通過させるためのメモリセル選択ゲートとを含み、磁性
体メモリセルの行に対応してそれぞれ設けられ、データ
読出時において、アドレス選択結果に応じて対応するメ
モリセル選択ゲートを作動させるための複数の読出ワー
ド線と、行および列の一方に対応してそれぞれ設けら
れ、データ書込時において第１のデータ書込電流を流す
ための複数の書込データ線と、行および列の他方に対応
してそれぞれ設けられる複数の共通配線とを備え、複数
の共通配線の各々は、データ読出時において、アドレス
選択結果に応じてデータ読出電流の供給を選択的に受
け、複数の共通配線の各々は、データ書込時において、
第２のデータ書込電流を流すために第１の電位に選択的
に駆動され、第１の電位とは異なる第２の電位と各共通
配線との間を、データ読出時およびデータ書込時のそれ
ぞれにおいて結合および遮断する電流制御回路をさらに
備える。

【００５０】請求項１９記載の薄膜磁性体記憶装置は、
請求項１５記載の薄膜磁性体記憶装置であって、複数の
共通配線の各々は、対応する行に属する複数の記憶部の
各々と各メモリセル選択ゲートを介して電気的に結合さ
れる。

【００５１】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。

【００５２】［実施の形態１］図１は、本発明の実施の
形態１に従うＭＲＡＭデバイス１の全体構成を示す概略
ブロック図である。

【００５３】図１を参照して、ＭＲＡＭデバイス１は、
外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに
応答してランダムアクセスを行ない、書込データＤＩＮ
の入力および読出データＤＯＵＴの出力を実行する。

【００５４】ＭＲＡＭデバイス１は、制御信号ＣＭＤに
応答してＭＲＡＭデバイス１の全体動作を制御するコン
トロール回路５と、ｎ行×ｍ列に行列状に配置された複
数のＭＴＪメモリセルを有するメモリアレイ１０とを備
える。メモリアレイ１０の構成は後ほど詳細に説明する
が、ＭＴＪメモリセルの行にそれぞれ対応して複数のラ
イトワード線ＷＷＬおよびリードワード線ＲＷＬが配置
される。また、ＭＴＪメモリセルの列にそれぞれ対応し
て設けられる折返し型で構成されるビット線対が配置さ
れる。ビット線対は、ビット線ＢＬおよび／ＢＬによっ
て構成される。なお以下においては、ビット線ＢＬおよ
び／ＢＬの組をビット線対ＢＬＰとも総称する。

【００５５】ＭＲＡＭデバイス１は、さらに、アドレス
信号ＡＤＤによって示されるロウアドレスＲＡに応じて
メモリアレイ１０における行選択を実行する行デコーダ
２０と、アドレス信号ＡＤＤによって示されるコラムア
ドレスＣＡに応じてメモリアレイ１０における列選択を
実行する列デコーダ２５と、行デコーダ２０の行選択結
果に基づいてリードワード線ＲＷＬおよびライトワード
線ＷＷＬを選択的に活性化するためのワード線ドライバ
３０と、データ書込時においてライトワード線ＷＷＬに
データ書込電流を流すためのワード線電流制御回路４０
と、データ読出およびデータ書込時において、データ書
込電流±Ｉｗおよびセンス電流Ｉｓを流すための読出／
書込制御回路５０，６０とを備える。

【００５６】図２は、メモリアレイ１０およびその周辺
の実施の１に従う構成を詳細に説明するための図であ
る。

【００５７】図２を参照して、メモリアレイ１０は、ｎ
行×ｍ列（ｎ，ｍ：自然数）に配列される、図４１に示
した構成を有するＭＪＴメモリセルＭＣを有する。ＭＴ
Ｊメモリセルの行（以下、単にメモリセル行とも称す
る）に対応して、リードワード線ＲＷＬ１〜ＲＷＬｎお
よびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設け
られる。

【００５８】ＭＴＪメモリセルの列（以下、単にメモリ
セル列とも称する）に対応して、ビット線対を構成する
ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞ
れ設けられる。

【００５９】なお、以下においては、ライトワード線、
リードワード線、ビット線およびビット線対を総括的に
表現する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／Ｂ
Ｌ）およびＢＬＰをそれぞれ用いて表記することとし、
特定のライトワード線、リードワード線およびビット線
を示す場合には、これらの符号に添字を付してＲＷＬ
１，ＷＷＬ１のように表記するものとする。

【００６０】ライトワード線ＷＷＬ１〜ＷＷＬｎは、ワ
ード線電流制御回路４０によって、接地電位Ｖｓｓと結
合される。これによって、ワード線ドライバ３０によっ
て選択状態（高電位状態：電源電位Ｖｃｃ）に活性化さ
れたライトワード線ＷＷＬにデータ書込電流Ｉｐが流れ
る。

【００６１】列デコーダ２５は、コラムアドレスＣＡの
デコード結果に応じて、メモリセル列に対応してそれぞ
れ設けられるコラム選択線ＣＳＬ１〜ＣＳＬｍのうちの
１本を選択状態（Ｈレベル）に活性化する。

【００６２】データＩ／Ｏ線対ＤＩ／ＯＰは、データ書
込時におけるデータ書込電流±Ｉｗおよびデータ読出時
におけるセンス電流Ｉｓを伝達する。すなわち、データ
読出時とデータ書込時において共有される。データＩ／
Ｏ線対ＤＩ／ＯＰは、データ線ＩＯおよび／ＩＯを含
む。

【００６３】次に、読出／書込制御回路５０に含まれる
コラム選択ゲートＣＳＧ１〜ＣＳＧｍ、データ書込電流
制御回路５１およびデータ読出回路５２の構成について
説明する。

【００６４】コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、
メモリセル列に対応してそれぞれ配置される。コラム選
択ゲートＣＳＧ１〜ＣＳＧｍのうちのいずれか１個は、
列デコーダ２５の列選択結果に応じてオン状態となり、
データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯお
よび／ＩＯを、対応するビット線ＢＬおよび／ＢＬとそ
れぞれ結合する。

【００６５】たとえば、コラム選択ゲートＣＳＧ１は、
データ線ＩＯとビット線ＢＬ１との間に結合されるトラ
ンジスタスイッチと、データ線／ＩＯとビット線／ＢＬ
１との間に電気的に結合されるトランジスタスイッチと
を有する。これらのトランジスタスイッチは、コラム選
択線ＣＳＬ１の電位レベルに応じてオン／オフする。す
なわち、コラム選択線ＣＳＬ１が選択状態（Ｈレベル）
に活性化された場合には、コラム選択ゲートＣＳＧ１
は、データ線ＩＯ，／ＩＯをビット線ＢＬ１および／Ｂ
Ｌ１とそれぞれ電気的に結合する。その他のメモリセル
列に対応してそれぞれ設けられるコラム選択ゲートＣＳ
Ｇ２〜ＣＳＧｍも同様の構成を有する。

【００６６】データ書込電流制御回路５１は、データ書
込時において活性化される制御信号ＷＥに応答して動作
する。

【００６７】データ書込電流制御回路５１は、内部ノー
ドＮｗ０に一定電流を供給するためのＰ型ＭＯＳトラン
ジスタ１５１と、トランジスタ１５１の通過電流を制御
するためのカレントミラー回路を構成するＰ型ＭＯＳト
ランジスタ１５２および電流源回路１５３とを含む。

【００６８】データ書込電流制御回路５１は、さらに、
内部ノードＮｗ０から動作電流の供給を受けて動作する
インバータ１５４、１５５および１５６を有する。イン
バータ１５４は、書込データＤＩＮの電位レベルを反転
して内部ノードＮｗ１に伝達する。インバータ１５５
は、書込データＤＩＮの電位レベルを反転してインバー
タ１５６の入力ノードに伝達する。インバータ１５６
は、インバータ１５４の出力を反転して内部ノードＮｗ
２に伝達する。したがって、データ書込電流制御回路５
１は、書込データＤＩＮの電位レベルに応じて、データ
線ＩＯおよび／ＩＯの電位レベルを電源電位Ｖｃｃおよ
び接地電位Ｖｓｓの一方ずつに設定する。

【００６９】データ読出回路５２は、データ読出時にお
いて活性化される制御信号ＲＥに応答して動作して、読
出データＤＯＵＴを出力する。

【００７０】データ読出回路５２は、電源電位Ｖｃｃを
受けて内部ノードＮｓ１およびＮｓ２に一定電流をそれ
ぞれ供給するための電流源回路１６１および１６２と、
内部ノードＮｓ１と内部ノードＮｒ１との間に電気的に
結合されるＮ型ＭＯＳトランジスタ１６３と、内部ノー
ドＮｓ２と内部ノードＮｒ２との間に電気的に結合され
るＮ型ＭＯＳトランジスタ１６４と、内部ノードＮｓ１
およびＮｓ２の間の電位レベル差を増幅して読出データ
ＤＯＵＴを出力する増幅器１６５とを有する。

【００７１】トランジスタ１６３および１６４のゲート
には参照電位Ｖｒｅｆが与えられる。電流源回路１６１
および１６２の供給電流量および参照電位Ｖｒｅｆは、
センス電流Ｉｓの電流量に応じて設定される。抵抗１６
６および１６７は、内部ノードＮｓ１およびＮｓ２を接
地電位Ｖｓｓにプルダウンするために設けられる。この
ような構成とすることにより、データ読出回路５２は、
データ読出時において、データ線ＩＯおよび／ＩＯの各
々にセンス電流Ｉｓを供給する。さらに、コラム選択ゲ
ートおよびビット線対を介して接続されるＭＴＪメモリ
セルの記憶データのレベルに応じて、データ線ＩＯおよ
び／ＩＯにそれぞれ生じる電位変化の差を増幅して、読
出データＤＯＵＴを出力する。

【００７２】読出／書込制御回路６０は、メモリアレイ
１０を挟んでコラム選択ゲートＣＳＧ１〜ＣＳＧｍと反
対側に配置される。

【００７３】読出／書込制御回路６０は、ビット線イコ
ライズ信号ＢＬＥＱに応じてオン／オフされるイコライ
ズトランジスタ６２−１〜６２−ｍを有する。イコライ
ズトランジスタ６２−１〜６２−ｍは、メモリセル列に
それぞれ対応して設けられる。たとえば、イコライズト
ランジスタ６２−１は、第１番目のメモリセル列に対応
して設けられ、ビット線イコライズ信号ＢＬＥＱの活性
化（Ｈレベル）に応答して、ビット線ＢＬ１と／ＢＬ１
とを電気的に結合する。

【００７４】その他のメモリセル列に対応してそれぞれ
設けられるイコライズトランジスタ６２−２〜６２−ｍ
も同様に、ビット線イコライズ信号ＢＬＥＱの活性化に
応答して、対応するメモリセル列において、ビット線対
を構成するビット線ＢＬおよび／ＢＬの間を電気的に結
合する。

【００７５】ビット線イコライズ信号ＢＬＥＱは、コン
トロール回路５によって生成される。ビット線イコライ
ズ信号ＢＬＥＱは、ＭＲＡＭデバイス１のスタンバイ期
間、ＭＲＡＭデバイス１のアクティブ期間のうちメモリ
アレイ１０が非選択状態である場合およびアクティブ期
間内でデータ書込動作時において、折返し型で設けられ
るビット線対を構成するビット線ＢＬおよび／ＢＬを各
メモリセル列において短絡するために、Ｈレベルに活性
化される。

【００７６】一方、ＭＲＡＭデバイスのアクティブ期間
におけるデータ読出動作時においては、ビット線イコラ
イズ信号ＢＬＥＱはＬレベルに非活性化される。これに
応答して、各メモリセル列において、ビット線対を構成
するビット線ＢＬおよび／ＢＬの間は遮断される。

【００７７】まず、データ書込時における動作について
説明する。以下においては、一例としてコラム選択線Ｃ
ＳＬ２に対応する第２番目のメモリセル列が選択された
場合について説明する。

【００７８】列選択結果に応答して、コラム選択線ＣＳ
Ｌ２が選択状態（Ｈレベル）に活性化されて、コラム選
択ゲートＣＳＧ２がオンする。これにより、データ線Ｉ
Ｏおよび／ＩＯは、ビット線対ＢＬＰ２を構成するビッ
ト線ＢＬ２および／ＢＬ２とそれぞれ電気的に結合され
る。また、データ書込時においては、イコライズトラン
ジスタ６２−２はオン状態となって、ビット線ＢＬ２お
よび／ＢＬ２の間を短絡する。

【００７９】すでに説明したように、データ書込電流制
御回路５１は、データ線ＩＯおよび／ＩＯの電位レベル
を、電源電位Ｖｃｃおよび接地電位Ｖｓｓのいずれか一
方ずつに設定する。たとえば、書込データＤＩＮのデー
タレベルがＬレベルである場合には、インバータ１５４
および１５６の出力は、それぞれ電源電位Ｖｃｃ（高電
位状態）および接地電位Ｖｓｓ（低電位状態）にそれぞ
れ設定されるので、データ線ＩＯにＬレベルデータを書
込むためのデータ書込電流−Ｉｗが流される。

【００８０】データ書込電流−Ｉｗは、コラム選択ゲー
トＣＳＧ２を介してビット線ＢＬ２に供給される。ビッ
ト線ＢＬ２に伝達されるデータ書込電流−Ｉｗは、イコ
ライズトランジスタ６２−２によって折返されてもう一
方のビット線／ＢＬ２においては、反対方向のデータ書
込電流＋Ｉｗとして伝達される。ビット線／ＢＬ２が流
れるデータ書込電流＋Ｉｗは、コラム選択ゲートＣＳＧ
２を介してデータ線／ＩＯに伝達される。

【００８１】また、ライトワード線ＷＷＬ１〜ＷＷＬｎ
のうちのいずれか１個が選択状態（Ｈレベル）に活性化
されて、データ書込電流Ｉｐが流れる。したがって、コ
ラム選択線ＣＳＬ２に対応するメモリセル列において、
対応するライトデータ線ＷＷＬにデータ書込電流が流さ
れたＭＴＪメモリセルにおいて、データ書込が実行され
る。このとき、ビット線ＢＬ２と結合されるＭＴＪメモ
リセルＭＣに対してはＬレベルデータが書込まれ、ビッ
ト線／ＢＬ２と結合されるＭＴＪメモリセルＭＣに対し
てはＨレベルデータが書込まれる。

【００８２】一方、書込データＤＩＮのデータレベルが
Ｌレベルである場合には、内部ノードＮｗ１およびＮｗ
２の電位レベルの設定が上記の場合とは反対となり、ビ
ット線ＢＬ２および／ＢＬ２には、上記と逆方向のデー
タ書込電流が流れて、上記とは逆のデータレベルが書込
まれる。このようにして、書込データＤＩＮのデータレ
ベルに応じた方向を有するデータ書込電流±Ｉｗがビッ
ト線ＢＬおよび／ＢＬに供給される。

【００８３】次にデータ読出について説明する。ＭＴＪ
メモリセルＭＣは、１行ごとにビット線ＢＬおよび／Ｂ
Ｌのいずれか一方ずつと結合される。たとえば、第１番
目のメモリセル列に属するＭＴＪメモリセルについて説
明すれば、第１行目のＭＴＪメモリセルは、ビット線Ｂ
Ｌ１と結合され、第２行目のＭＴＪメモリセルは、ビッ
ト線／ＢＬ１と結合される。以下同様に、ＭＴＪメモリ
セルの各々は、奇数行においてビット線対の一方ずつの
ＢＬ１〜ＢＬｍと接続され、偶数行においてビット線対
の他方ずつの／ＢＬ１〜／ＢＬｍと接続される。

【００８４】この結果、リードワード線ＲＷＬが行選択
結果に応じて選択的に活性化されると、ビット線対の一
方ずつＢＬ１〜ＢＬｍおよびビット線対の他方ずつ／Ｂ
Ｌ１〜／ＢＬｍのいずれか一方が、ＭＴＪメモリセルＭ
Ｃと結合される。

【００８５】メモリアレイ１０は、さらに、ビット線Ｂ
Ｌ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれと結合さ
れる複数のダミーメモリセルＤＭＣを有する。ダミーメ
モリセルは、ダミーリードワード線ＤＲＷＬ１およびＤ
ＲＷＬ２のいずれか一方と結合されて、２行×ｍ列に配
置される。ダミーリードワード線ＤＲＷＬ１と結合され
るダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬ
ｍとそれぞれ結合される。一方、ダミーリードワード線
ＤＲＷＬ２と結合される残りのダミーメモリセルは、ビ
ット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合さ
れる。

【００８６】ダミーリードワード線ＤＲＷＬ１およびＤ
ＲＷＬ２は、ビット線対の一方ＢＬ１〜ＢＬｍおよびビ
ット線対の他方／ＢＬ１〜／ＢＬｍのうち、選択された
メモリセル行に属するＭＴＪメモリセルＭＣと非接続と
なった一方をダミーメモリセルＤＭＣとそれぞれ結合す
るように選択的に活性化される。

【００８７】この結果、ビット線対の一方ずつＢＬ１〜
ＢＬｍおよびビット線対の他方ずつ／ＢＬ１〜／ＢＬｍ
は、選択されたメモリセル行に対応するｍ個のＭＴＪメ
モリセルおよびｍ個のダミーメモリセルとの一方ずつと
それぞれ結合される。

【００８８】すでに説明したように、データ読出回路５
２は、データ線ＩＯおよび／ＩＯに、同一方向のセンス
電流Ｉｓを供給する。

【００８９】データ読出時においても、コラム選択線Ｃ
ＳＬ２に対応する第２番目のメモリセル列が選択された
場合について説明する。

【００９０】コラム選択線ＣＳＬ２が選択状態（Ｈレベ
ル）に活性化されて、コラム選択ゲートＣＳＧ２がオン
する。これに応じて、データＩ／Ｏ線対ＤＩ／ＯＰを構
成するデータ線ＩＯおよび／ＩＯは、データ書込時と同
様にビット線ＢＬ２および／ＢＬ２とそれぞれ結合され
る。

【００９１】しかし、データ読出時においては、イコラ
イズトランジスタ６２−２はターンオフされているの
で、データ読出回路５２から供給されるセンス電流Ｉｓ
は、ビット線ＢＬ２および／ＢＬ２上を、同一の方向に
流れる。

【００９２】リードワード線ＲＷＬ１〜ＲＷＬｎのうち
のいずれか１つが選択状態（Ｈレベルレベル）に活性化
されて、対応するＭＴＪメモリセルがビット線ＢＬ２お
よび／ＢＬ２の一方と結合される。また、ダミーリード
ワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれかが活性
化されて、ＭＴＪメモリセルと非接続のビット線ＢＬ２
および／ＢＬ２の他方は、ダミーメモリセルＤＭＣと結
合される。

【００９３】行選択結果に応じて奇数行が選択されて、
ビット線ＢＬ２とＭＴＪメモリセルＭＣとが結合される
場合には、ダミーリードワード線ＤＲＷＬ２が活性化さ
れて、ビット線／ＢＬ２とダミーメモリセルＤＭＣとが
結合される。反対に、行選択結果に応じて偶数行が選択
されて、ビット線／ＢＬ２とＭＴＪメモリセルＭＣとが
結合される場合には、ダミーリードワード線ＤＲＷＬ１
が活性化されて、ビット線ＢＬとダミーメモリセルＤＭ
Ｃとが結合される。

【００９４】すでに説明したように、ＭＴＪメモリセル
ＭＣの抵抗値は、記憶データのレベルによって変化す
る。ここで、Ｈレベルデータを記憶した場合におけるＭ
ＴＪメモリセルＭＣの抵抗値をＲｈとし、Ｌレベルデー
タを記憶した場合におけるＭＴＪメモリセルＭＣの抵抗
値をＲｌとすると、ダミーメモリセルＤＭＣの抵抗値Ｒ
ｄは、ＲｌとＲｈの中間値に設定される。これにより、
ダミーメモリセルに結合されたビット線の一方に生じる
電位変化と、ＭＴＪメモリセルＭＣと結合されたビット
線の他方に生じる電位変化とを比較することによって、
データ読出の対象となった記憶データのレベルを検知す
ることができる。

【００９５】ビット線ＢＬ２および／ＢＬ２の間に生じ
た電位差は、データＩ／Ｏ線対ＤＩ／ＯＰを介して、デ
ータ読出回路５２中の内部ノードＮｓ１およびＮｓ２に
伝達される。増幅器１６５によって、内部ノードＮｓ１
およびＮｓ２の電位レベル差は増幅されて読出データＤ
ＯＵＴとして出力される。

【００９６】したがって、ビット線ＢＬと結合されるＭ
ＴＪメモリセルにＬレベルデータが記憶されている場
合、およびビット線／ＢＬと結合されるＭＴＪメモリセ
ルＭＣにＨレベルデータが記憶されている場合におい
て、読出データＤＯＵＴにＬレベルが出力される。反対
に、ビット線ＢＬと結合されるＭＴＪメモリセルにＨレ
ベルデータが記憶されている場合、およびビット線／Ｂ
Ｌと結合されるＭＴＪメモリセルＭＣにＬレベルデータ
が記憶されている場合において、読出データＤＯＵＴに
Ｈレベルが出力される。

【００９７】このように、折返し型のビット線対ＢＬＰ
を各メモリセル列に対応して配置し、データ書込電流を
イコライズトランジスタによって折返して流すことによ
り、各ビット線ＢＬおよび／ＢＬの一端の電位レベルを
電源電位Ｖｃｃおよび接地電位Ｖｓｓの一方ずつに制御
するのみで、異なる方向のデータ書込電流を供給するこ
とができる。このように、極性の異なる電位（負電位）
を必要とせず、また電流の方向は、データ線ＩＯおよび
／ＩＯの電位を電源電位および接地電位のいずれか一方
ずつに設定するのみで切換えられるので、データ書込電
流制御回路５１の回路構成を簡易にすることができる。
さらに、読出／書込制御回路６０も、イコライズトラン
ジスタ６２−１〜６２−ｍのみで簡易に形成することが
できる。

【００９８】また、ダミーメモリセルを用いてデータ読
出を行なうので、折返し型のビット線対ＢＬＰを設ける
構成において、ＭＴＪメモリセルを効率的に配置でき
る。

【００９９】［実施の形態２］図３は、実施の形態２に
従う電源電位の供給系統を説明するブロック図である。

【０１００】図３を参照して、メモリアレイ１０におい
ては、実施の形態１と同様に、各メモリセル列におい
て、折返し型のビット線対が設けられ、読出／書込制御
回路６０においては、イコライズトランジスタ６２−１
〜６２−ｍが設けられる。

【０１０１】実施の形態３においては、データ書込時に
データ書込電流を供給する、データ書込電流制御回路５
１およびワード線ＷＷＬを活性化するワード線ドライバ
３０に対して、ＭＲＡＭデバイス１に対して外部から供
給される外部電源電位Ｅｘｔ．Ｖｃｃを直接供給する。

【０１０２】また、ＭＲＡＭデバイス１は、さらに、外
部電源電位Ｅｘｔ．Ｖｃｃを降圧して内部電源電位Ｉｎ
ｔ．Ｖｃｃを生成する電圧降下回路（ＶＤＣ：Voltage
DownConverter）５５を備える。

【０１０３】電圧降下回路５５が生成する内部電源電位
Ｉｎｔ．Ｖｃｃは、データ読出回路５２、列デコーダ２
５、コントロール回路５、行デコーダ２０等の、データ
読出およびアドレス処理を行なう内部回路に供給され
る。なお、データ読出時およびデータ書込時における各
部の動作は、実施の形態１と同様であるので詳細な説明
は繰返さない。

【０１０４】このような構成とすることにより、データ
書込時において、比較的大きなデータ書込電流±Ｉｗを
供給するデータ書込電流制御回路５１およびライトワー
ド線ＷＷＬにデータ書込電流Ｉｐを供給するワード線ド
ライバ３０を外部から印加される外部電源電位Ｅｘｔ．
Ｖｃｃによって駆動して、これらのデータ書込電流を速
やかに供給することができる。

【０１０５】一方、データ書込電流を供給する回路以外
の内部回路を降圧された内部電源電位Ｉｎｔ．Ｖｃｃに
よって駆動することにより、これらの内部回路の消費電
力の低減および、高集積化のためのデバイス微細化に対
応した信頼性の確保を図ることができる。

【０１０６】［実施の形態３］実施の形態１において
は、行方向の沿って配置されるデータＩ／Ｏ線対ＤＩ／
ＯＰの一端において、データ書込電流制御回路５１の出
力ノードＮｗ１およびＮｗ２とデータ線ＩＯおよび／Ｉ
Ｏとがそれぞれ接続される構成を示した。しかし、この
ような構成においては、選択されるメモリセル列に対応
して、データ書込電流±Ｉｗの経路長が変化してしま
う。

【０１０７】たとえば、図２に例示された構成において
は、コラム選択線ＣＳＬ１側において、データ書込電流
制御回路５１の出力ノードＮｗ１およびＮｗ２とデータ
線ＩＯおよび／ＩＯとがそれぞれ接続されるので、コラ
ム選択線ＣＳＬ１が選択された場合におけるデータ書込
電流の経路長は短い一方で、反対側のコラム選択線ＣＳ
Ｌｍが選択状態に活性化された場合におけるデータ書込
電流の経路長は長くなってしまう。このように、選択さ
れるメモリセル列に応じて、データ書込電流が伝達され
る配線長が変化するので、データ書込電流の経路の抵抗
値が変化して、データ書込電流の電流量が変化してしま
う。この結果、メモリセル列によって、ライト動作マー
ジンに差が生じてしまう。

【０１０８】したがって、選択時にデータ書込電流の経
路長が長くなるメモリセル列においては、ライトマージ
ン不足が生じる可能性がある。しかし、このようにライ
トマージン不足が最も懸念されるメモリセル列（たとえ
ば、図２においてメモリアレイ端に位置する第１列や第
ｍ列、あるいはメモリセルの特性ばらつきによってマー
ジン不足になるメモリセルが含まれるメモリセル列）に
合せてデータ書込電流を設定すれば、その他のメモリセ
ル列に対するデータ書込時にデータ書込電流を必要以上
に大きく設定することになり、無駄な消費電力が生じて
しまう。

【０１０９】図４は、メモリアレイ１０およびその周辺
の実施の形態３に従う構成を示すブロック図である。

【０１１０】図４を参照して、実施の形態３に従う構成
においては、データ書込電流制御回路５１は、先頭のメ
モリセル列（第１列）側および最終のメモリセル列（第
ｍ列）側のそれぞれにおいて、データＩ／Ｏ線対ＤＩ／
ＯＰを構成するデータＩＯおよび／ＩＯとそれぞれ結合
される。

【０１１１】このような構成とすることにより、列選択
の対象となるメモリセル列の位置に関わらず、ノードＮ
ｗ１（データ書込電流制御回路５１）〜データ線ＩＯ〜
ビット線ＢＬ〜イコライズトランジスタ〜ビット線／Ｂ
Ｌ〜データ線／ＩＯ〜ノードＮｗ２（データ書込電流制
御回路５１）で形成されるデータ書込電流±Ｉｗの経路
長を一定にして抵抗値の変動を防ぎ、データ書込電流±
Ｉｗの電流値を一定レベルに維持することかできる。

【０１１２】これにより、実施の形態１で説明した効果
に加えて、いずれのメモリセル列に対しても無駄な消費
電力の発生を抑制して、ライト動作マージンを適正に設
定することができる。

【０１１３】［実施の形態３の変形例１］図５は、メモ
リアレイ１０およびその周辺の実施の形態３の変形例１
に従う構成を示すブロック図である。

【０１１４】図５を参照して、実施の形態３の変形例１
に従う構成においては、メモリアレイ１０全体におい
て、複数のデータＩ／Ｏ線対ＤＩ／ＯＰが設けられる。
各データＩ／Ｏ線対ＤＩ／ＯＰは、Ｍ個（Ｍ：自然数）
のメモリセル列ごとに配置される。図５においては、Ｍ
＝２の場合、すなわち２つのメモリセル列ごとに１対の
データＩ／Ｏ線対ＤＩ／ＯＰが配置される構成が示され
る。

【０１１５】図５においては、これらのデータＩ／Ｏ線
対ＤＩ／ＯＰのうち、第１列および第２列に対して設け
られるデータＩ／Ｏ線対ＤＩ／ＯＰａと、第３列および
第４列に対して設けられるデータＩ／Ｏ線対ＤＩ／ＯＰ
ｂとを代表的に示している。

【０１１６】データ書込電流制御回路５１およびデータ
読出回路５２は、各データＩ／Ｏ線対に対応して設けら
れる。たとえば、データＩ／Ｏ線対ＤＩ／ＯＰａに対応
して、データ書込電流制御回路５１ａおよびデータ読出
回路５２ａが配置される。すなわち、データ書込電流制
御回路５１およびデータ読出回路５２は、メモリアレイ
１０全体において（ｍ／Ｍ）個ずつ設けられる。

【０１１７】これらのデータ書込電流制御回路５１およ
びデータ読出回路５２のうちから、選択されたメモリセ
ル列に対応する１個ずつが活性化されて、データ書込電
流±Ｉｗおよびセンス電流Ｉｓの供給を実行する。その
他の部分の構成および動作は、実施の形態１と同様であ
るので詳細な説明は繰り返さない。

【０１１８】このように、データＩ／Ｏ線対ＤＩ／ＯＰ
をＭ個のメモリセル列ごとに細分化して配置することに
よっても、列選択の対象となるメモリセル列の位置に依
存して、データ書込電流が通過する配線長が変化して、
電流レベルが変化してしまうことを有効に防止して、実
施の形態３と同様の効果を享受できる。

【０１１９】［実施の形態３の変形例２］図６は、メモ
リアレイ１０およびその周辺の実施の形態３の変形例２
に従う構成を示すブロック図である。

【０１２０】図６を参照して、実施の形態３の変形例２
においては、図４に示した実施の形態３に従う構成と比
較して、データ書込電流制御回路５１の出力ノードＮｗ
１およびＮｗ２が、データＩ／Ｏ線対ＤＩ／Ｏの中央部
において、データ線ＩＯおよび／ＩＯとそれぞれ電気的
に結合される点が異なる。

【０１２１】このような構成とすることによっても、列
選択の対象となるメモリセル列の位置に応じて、データ
書込電流経路の抵抗値が変化することを防止して、実施
の形態３と同様の効果を享受できる。

【０１２２】［実施の形態３の変形例３］図７は、実施
の形態３の変形例３に従うメモリアレイ１０の構成を示
すブロック図である。

【０１２３】図７を参照して、実施の形態３の変形例３
においては、図５で説明した実施の形態３の変形例１の
場合と同様に、Ｍ個のメモリセル列ごとに独立のデータ
入出力線ＤＩ／ＯＰが配置される。データＩ／Ｏ線対Ｄ
Ｉ／ＯＰの配置本数およびこれらに対応するデータ書込
電流制御回路５１およびデータ読出回路５２の配置およ
び選択については、図５で説明したとおりであるので説
明は繰返さない。

【０１２４】実施の形態３の変形例３においては、各デ
ータＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリセ
ル列の中央部に配置される。図７においては、一例とし
てＭ＝２の場合について説明しているが、第１列および
第２列に対応して設けられるデータＩ／Ｏ線対ＤＩ／Ｏ
Ｐａは、メモリセル列の第１列および第２列の間に配置
される。

【０１２５】このような構成とすることにより、実施の
形態３の変形例１に従う構成と比較して、列選択の対象
となるメモリセル列の位置に依存したデータ書込電流の
変動をさらに抑制して、いずれのメモリセル列に対して
もライト動作マージンをさらに適正に設定することがで
きる。

【０１２６】［実施の形態４］実施の形態１から３にお
いては、ＭＴＪメモリセルＭＣに対して、データ書込電
流±Ｉｗおよびセンス電流Ｉｓは、共通のビット線ＢＬ
によって供給される構成を説明した。

【０１２７】しかし、データ書込電流±Ｉｗとセンス電
流Ｉｓとの電流量は大きく異なるため、ビット線ＢＬ
を、データ読出時にセンス電流を流すためのリードビッ
ト線ＲＢＬと、データ書込時においてデータ書込電流±
Ｉｗを流すためのライトビット線ＷＢＬとに分割して配
置することも効果的である。

【０１２８】このような、ＭＴＪメモリセルの構成のバ
リエーションについては後ほど詳細に説明するが、実施
の形態４においては、データ書込電流±Ｉｗを流すため
のライトビット線ＷＢＬが独立に配置された場合におい
て、列選択の対象となるメモリセル列の位置に関わらず
データ書込電流の変動を抑制するための構成について説
明する。

【０１２９】図８は、実施の形態４に従うメモリアレイ
１０およびその周辺の構成のうち、データ書込に関連す
る部分を示すブロック図である。

【０１３０】図８を参照して、メモリセル列のそれぞれ
に対応して、データ書込電流±Ｉｗを流すための相補の
ライトビット線対を形成するＷＢＬ，／ＷＢＬが設けら
れる。なお、ライトビット線ＷＢＬについても、総括的
に表現する場合には、符号ＷＢＬを用いて表記し、特定
のライトビット線を示す場合には、符号ＷＢＬに符号を
付してＷＢＬ１，／ＷＢＬ１のように表記するものとす
る。

【０１３１】読出／書込制御回路６０が有するイコライ
ズトランジスタ６２−１〜６２−ｎは、それぞれのメモ
リセル列において、ライトビット線ＷＢＬおよび／ＷＢ
Ｌを電気的に結合する。イコライズトランジスタ６２−
１〜６２−ｎは、コラム選択ゲートＣＳＧ１〜ＣＳＧｍ
と同様に、コラム選択線ＣＳＬ１〜ＣＳＬｍの電位レベ
ルに応じてオン／オフされる。

【０１３２】このような構成とすることにより、列選択
結果に応じて、たとえばコラム選択線ＣＳＬ２が選択状
態（Ｈレベル）に活性化されると、コラム選択ゲートＣ
ＳＧ２およびイコライズトランジスタ６２−２がオンし
て、ノードＮｗ１（データ書込電流制御回路５１）〜デ
ータ線ＩＯ〜ビット線ＢＬ〜イコライズトランジスタ６
２−２〜ビット線／ＢＬ２〜データ線/ＩＯ〜ノードＮ
ｗ２（データ書込電流制御回路５１）の電流経路が形成
される。

【０１３３】これにより、ライトビット線対を形成する
相補のライトビット線ＷＢＬおよび／ＷＢＬに対して、
イコライズトランジスタによって折り返される逆方向の
データ書込電流を流すことにより、実施の形態１と同様
のデータ書込を実行することができる。

【０１３４】図４に示される構成と同様に、データ書込
電流制御回路５１の内部ノードＮｗ１およびＮｗ２と、
データＩ／Ｏ線対ＤＩ／ＯＰを構成するデータ線ＩＯお
よび／ＩＯとは、先頭のメモリセル列（第１列）側およ
び最終のメモリセル列（第ｍ列）側のそれぞれにおいて
結合される。

【０１３５】したがって、列選択の対象となるメモリセ
ル列の位置に関わらずデータ書込電流経路の配線長、す
なわち抵抗値を一定として、データ書込電流の変動を防
止することができる。これにより、実施の形態３と同様
に、それぞれのメモリセル列に対して、無駄な電力消費
を生じさせることなく適正なライトマージンを確保する
ことができる。

【０１３６】［実施の形態４の変形例１］図９は、実施
の形態４の変形例１に従うメモリアレイ１０周辺の構成
のうち、データ書込に関連する部分を示すブロック図で
ある。

【０１３７】図９を参照して、実施の形態４の変形例１
においては、図５の場合と同様に、データＩ／Ｏ線対Ｄ
Ｉ／ＯＰは、Ｍ個のメモリセル列ごとに配置される。デ
ータ書込電流制御回路５１も、メモリアレイ１０全体で
（ｍ／Ｍ）組配置されるデータＩ／Ｏ線対ＤＩ／ＯＰに
対応してそれぞれ配置される。イコライズトランジスタ
６２−１〜６２−ｎは、図８の場合と同様に、コラム選
択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オ
フされて、実施の形態１と同様のデータ書込が実行され
る。

【０１３８】このような構成とすることにより、ビット
線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬ
とに分割配置する場合においても、実施の形態３の変形
例１と同様の効果を享受することができる。

【０１３９】［実施の形態４の変形例２］図１０は、実
施の形態４の変形例２に従うメモリアレイ１０周辺の構
成のうち、データ書込に関連する部分を示すブロック図
である。

【０１４０】図１０を参照して、実施の形態４の変形例
２においては、図６に示される構成と同様に、各メモリ
セル列に共通に設けられるデータＩ／Ｏ線対ＤＩ／ＯＰ
の中央部において、データ線ＩＯおよび／ＩＯをデータ
書込電流制御回路５１の出力ノードＮｗ１およびＮｗ２
とそれぞれ結合する。イコライズトランジスタ６２−１
〜６２−ｍは、図８の場合と同様に、コラム選択線ＣＳ
Ｌ１〜ＣＳＬｍの電位レベルに応じてオン／オフされ
て、実施の形態１と同様のデータ書込が実行される。

【０１４１】このような構成とすることにより、ビット
線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬ
とに分割配置する場合においても、実施の形態３の変形
例２と同様の効果を得ることができる。

【０１４２】［実施の形態４の変形例３］図１１は、実
施の形態４の変形例３に従うメモリアレイ１０周辺の構
成のうち、データ書込に関連する部分を示すブロック図
である。

【０１４３】図１１を参照して、実施の形態４の変形例
３においては、データＩ／Ｏ線対ＤＩ／ＯＰは、図７の
場合と同様に、Ｍ個のメモリセル列ごとに配置され、各
データＩ／Ｏ線対ＤＩ／ＯＰは、対応するＭ個のメモリ
セル列の中央部に配置される。イコライズトランジスタ
６２−１〜６２−ｍは、図８の場合と同様に、コラム選
択線ＣＳＬ１〜ＣＳＬｍの電位レベルに応じてオン／オ
フされて、実施の形態１と同様のデータ書込が実行され
る。

【０１４４】このような構成とすることにより、ビット
線ＢＬをリードビット線ＲＢＬとライトビット線ＷＢＬ
とに分割配置する場合においても、実施の形態３の変形
例２と同様の効果を得ることができる。

【０１４５】実施の形態４およびその変形例１から３に
おいては、データ読出に関連する構成についての説明は
省略したが、実施の形態１から３と同様に、ダミーメモ
リセルＤＭＣを用いたデータ読出を、リードビット線Ｒ
ＢＬに生じる電位変化に基づいて行なうことができる。

【０１４６】なお、実施の形態１から４においては、ダ
ミーメモリセルＤＭＣを用いてデータ読出を実行し、Ｍ
ＴＪメモリセルＭＣは、ビット線ＢＬおよび／ＢＬのそ
れぞれにおいて１行ごとに配置する構成を示したが、ビ
ット線ＢＬおよび／ＢＬとワード線との交点の各々にＭ
ＴＪメモリセルＭＣを配置する構成とすることもでき
る。この場合には、ダミーメモリセルＤＭＣを設けるこ
となくデータ読出を実行することができる。

【０１４７】このように、各メモリセル行においてビッ
ト線ＢＬ，／ＢＬとの交点のそれぞれにＭＴＪメモリセ
ルを配置することにより、１ビットの記憶データに対し
て２個のＭＴＪメモリセルが配置される。このような構
成とすることにより、リードワード線ＲＷＬの活性化に
応答して、ビット線ＢＬおよび／ＢＬに対して、互いに
相補のデータレベルを記憶する２個のＭＴＪメモリセル
がそれぞれ結合されることになる。したがって、これら
の相補のデータを記憶するＭＴＪメモリセルによって生
じる電位変化の差を比較することにより読出データのデ
ータレベルを設定するため、ダミーメモリセルＤＭＣを
用いて読出データＤＯＵＴのデータレベルを検知する場
合と比較して、読出マージンを十分に確保することがで
きる。

【０１４８】［実施の形態５］図１２は、メモリアレイ
１０およびその周辺の実施の形態５に従う構成を示すブ
ロック図である。

【０１４９】図１２を参照して、実施の形態５において
は、各メモリセル列に対応して、折返し型ではなく開放
型のビット線が配置される。すなわち、ｍ個のメモリセ
ル列に対応してビット線ＢＬ１〜ＢＬｍがそれぞれ設け
られる。

【０１５０】ＭＴＪメモリセルＭＣは、各メモリセル行
において、ビット線ＢＬとの交点ごとに配置される。デ
ータＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよ
び／ＩＯは、メモリアレイ１０と列方向に隣接して、メ
モリアレイ１０を挟んで対向するようにそれぞれ配置さ
れる。

【０１５１】コラム選択ゲートＣＳＧ１〜ＣＳＧｍは、
コラム選択線ＣＳＬ１〜ＣＳＬｍによってオン／オフ制
御されて、データＩ／Ｏ線対ＤＩ／ＯＰの一方であるデ
ータ線ＩＯと対応するビット線ＢＬとを結合する。

【０１５２】読出／書込制御回路６０は、ビット線ＢＬ
１〜ＢＬｍとデータＩ／Ｏ線対ＤＩ／ＯＰの他方である
データ線／ＩＯとの間にそれぞれ結合される電流制御ト
ランジスタ６４−１〜６４−ｍを有する。電流制御トラ
ンジスタ６４−１〜６４−ｍも、コラム選択ゲートＣＳ
Ｇ１〜ＣＳＧｍと同様に、コラム選択線ＣＳＬ１〜ＣＳ
Ｌｍにそれぞれ応じてオン／オフする。

【０１５３】データ書込電流制御回路５１およびデータ
読出回路５２とデータＩ／Ｏ線対ＤＩＯ／Ｐとの間に
は、電流切換回路５６が設けられる。電流切換回路５６
は、データ書込電流制御回路５１からのデータ書込電流
±Ｉｗおよびデータ読出回路５２からのセンス電流Ｉｓ
を選択的にデータＩ／Ｏ線対ＤＩ／ＯＰに供給する。

【０１５４】図１３は、電流切換回路５６の構成を示す
ブロック図である。図１３を参照して、電流切換回路５
６は、データ書込電流制御回路５１の出力ノードＮｗ１
とデータ読出回路５２の出力ノードＮｒ１のいずれか一
方とデータ線ＩＯとを選択的に結合するためのスイッチ
ＳＷ１ａと、データ書込電流制御回路５１の出力ノード
Ｎｗ２および電源電位Ｖｃｃのいずれか一方をデータ線
／ＩＯと選択的に結合するスイッチＳＷ１ｂとを有す
る。

【０１５５】スイッチＳＷ１ａおよびＳＷ１ｂは、たと
えば共通の制御信号ＲＷＳに応じて動作する。すなわ
ち、データ読出時においては、制御信号ＲＷＳに応じ
て、スイッチＳＷ１ａおよびＳＷ１ｂは、データ読出回
路５２の出力ノードＮｒ１および電源電位Ｖｃｃをデー
タ線ＩＯおよび／ＩＯとそれぞれ結合する。

【０１５６】実施の形態５においては、データ読出回路
５２は、データ線／ＩＯを電源電位Ｖｃｃにプルアップ
した状態でデータ線ＩＯにセンス電流Ｉｓを流し、デー
タ線ＩＯに生じる電圧降下を基準となる電圧降下量ΔＶ
ｒと比較して読出データＤＯＵＴのデータレベルを検知
する。ΔＶｒは、Ｈレベルデータを読出した場合におけ
るデータ線ＩＯの電圧降下をΔＶｈとし、Ｌレベルデー
タを読出した場合におけるデータ線ＩＯの電圧降下をΔ
Ｖｌとすると、ΔＶｈとΔＶｌとの中間値となるように
設定される。

【０１５７】このような、データ読出制御回路の構成
は、たとえば図２に示したデータ読出回路５２の構成に
おいて、トランジスタ１６４を省略するとともにノード
Ｎｒ２を電源電位Ｖｃｃと結合し、さらに、内部ノード
Ｎｓ２の電位レベルが（Ｖｃｃ−ΔＶｒ）となるように
抵抗１６７の抵抗値を設定することによって実現され
る。

【０１５８】一方、データ書込時においては、制御信号
ＲＷＳに応じて、スイッチＳＷ１ａおよびＳＷ１ｂは、
データ書込電流制御回路５１の出力ノードＮｗ１および
Ｎｗ２を、データ線ＩＯおよび／ＩＯとそれぞれ結合す
る。

【０１５９】再び図１２を参照して、データ書込時にお
いては、ノードＮｗ１（データ書込電流制御回路５１）
〜データ線ＩＯ〜ビット線ＢＬ〜データ線／ＩＯ〜ノー
ドＮｗ２（データ書込電流制御回路５１）の経路にデー
タ書込電流を流すことができる。これにより、開放型の
ビット線を配置する構成においても、実施の形態１と同
様に、データ書込電流制御回路５１の出力ノードＮｗ１
およびＮｗ２の電位レベルを電源電位Ｖｃｃおよび接地
電位Ｖｓｓの一方ずつに制御するのみで、異なる方向の
データ書込電流を供給することができる。このように、
極性の異なる電位（負電位）を発生する必要がないの
で、データ書込電流制御回路５１の回路構成を簡易にす
ることができる。読出／書込制御回路６０も同様に、電
流制御トランジスタ６４−１〜６４−ｍのみで簡易に形
成することができる。

【０１６０】また、データ書込電流制御回路５１と、デ
ータＩ／Ｏ線対ＤＩ／ＯＰを形成するデータ線ＩＯおよ
び／ＩＯとは、先頭のメモリセル列（第１列）側および
最終のメモリセル列（第ｍ列）側においてそれぞれ結合
される。したがって、実施の形態３および４と同様に、
列選択の対象となるメモリセル列の位置に関わらず、デ
ータ書込電流経路の配線長、すなわち抵抗値を一定に維
持することができる。この結果、データ書込電流の変動
を防止して、それぞれのメモリセルに対する適正なライ
トマージンを、無用な電力消費を招くことなく確保する
ことが可能である。

【０１６１】［実施の形態５の変形例］図１４は、メモ
リアレイ１０およびその周辺の実施の形態５の変形例に
従う構成を示すブロック図である。

【０１６２】図１４を参照して、実施の形態５の変形例
においては、図１２の構成と比較して、読出／書込制御
回路６０に含まれる電流制御トランジスタ６４−１〜６
４−ｍは、ビット線プリチャージ信号ＢＬＰＲに応じて
オン／オフする点が異なる。ビット線プリチャージ信号
ＢＬＰＲの信号レベルは、すでに説明したビット線イコ
ライズ信号ＢＬＥＱと同様に設定される。

【０１６３】また、電流切換回路５６に代えて電流切換
回路５８が、データ書込電流制御回路５１とデータＩ／
Ｏ線対ＤＩ／ＯＰとの間に結合される。データ読出回路
５２は、制御信号ＲＥに応答して動作してデータＩ／Ｏ
線対の一方であるデータ線ＩＯに対してセンス電流Ｉｓ
を供給する。

【０１６４】図１５は、電流切換回路５８の構成を示す
ブロック図である。図１５を参照して、電流切換回路５
８は、データ書込電流制御回路５１の出力ノードＮｗ１
および電源電位Ｖｃｃを供給するプリチャージノードＮ
ｐ１とデータ線ＩＯとの間に配置されるスイッチＳＷ１
ｂと、データ書込電流制御回路５１の出力ノードＮｗ２
および電源電位Ｖｃｃを供給するプリチャージノードＮ
ｐ２とデータ線／ＩＯとの間に配置されるスイッチＳＷ
２ｂとを有する。

【０１６５】スイッチＳＷ１ｂおよびＳＷ２ｂは、デー
タ書込時において、データ線ＩＯおよび／ＩＯと、デー
タ書込電流制御回路５１の出力ノードＮｗ１およびＮｗ
２とを電気的にそれぞれ結合する。また、スイッチＳＷ
１ｂおよびＳＷ２ｂは、データ読出に先立って実行され
るプリチャージ動作時において、データ線ＩＯおよび／
ＩＯをプリチャージノードＮｐ１およびＮｐ２と電気的
にそれぞれ結合する。

【０１６６】しかし、データ読出時においては、プリチ
ャージされたデータ線ＩＯおよび／ＩＯは、スイッチＳ
Ｗ１ｂおよびＳＷ２ｂによって、データ書込電流制御回
路５１の出力ノードＮｗ１，Ｎｗ２およびプリチャージ
ノードＮｐ１，Ｎｐ２のいずれとも切り離される。

【０１６７】スイッチ制御回路５９は、すでに説明した
制御信号ＷＥおよびビット線プリチャージ信号ＢＬＰＲ
の信号レベルに応じて、データ書込時、データ読出時お
よびプリチャージ動作時のいずれであるを判断して、ス
イッチＳＷ２ａおよＳＷ２ｂの接続を制御する。

【０１６８】このような構成とすることにより、データ
読出時においては、ビット線プリチャージ信号ＢＬＰＲ
をＬレベルに非活性化して、電流制御トランジスタ６４
−１〜６４−ｍをターンオフするとともに、データ線Ｉ
Ｏおよび／ＩＯをデータ書込電流制御回路５１およびプ
リチャージノードＮｐ１，Ｎｐ２のいずれとも切り離
す。

【０１６９】さらに、実施の形態５と同様の構成を有す
るデータ読出回路５２によって、データ線ＩＯおよび選
択されたメモリセル列に対応するコラム選択ゲートを介
して、ビット線ＢＬに対してセンス電流Ｉｓが供給され
る。リードワード線ＲＷＬの活性化に応じてビット線と
結合されたＭＴＪメモリセルＭＣによってビット線ＢＬ
に生じる電圧降下を基準の電圧降下ΔＶｒと比較するこ
とによって、データ読出回路５２は、読出データＤｏｕ
ｔのデータレベルを検知することができる。

【０１７０】一方、データ書込時においては、ビット線
プリチャージ信号ＢＬＰＲはＨレベルに活性化されて、
電流制御トランジスタ６４−１〜６４−ｍはオンする。
したがって、選択されたメモリセル列において、ノード
Ｎｗ１（データ書込電流制御回路５１）〜データ線ＩＯ
〜ビット線ＢＬ〜制御トランジスタ〜データ線／ＩＯ〜
ノードＮｗ２（データ書込電流制御回路５１）の電流経
路が形成されて、書込データＤＩＮのデータレベルに応
じたデータ書込電流±Ｉｗをビット線ＢＬに流すことが
できる。これにより、実施の形態５と同様のデータ書込
動作を実行することができる。

【０１７１】［実施の形態６]実施の形態６において
は、ＭＴＪメモリセルＭＣに対して設けられる配線の配
置のバリエーションについて説明する。

【０１７２】図１６は、本発明の実施の形態６に従うＭ
ＲＡＭデバイス２の全体構成を示す概略ブロック図であ
る。

【０１７３】図１６を参照して、ＭＲＡＭデバイス２
は、ＭＲＡＭデバイス１と同様に、外部からの制御信号
ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムア
クセスを行ない、書込データＤＩＮの入力および読出デ
ータＤＯＵＴの出力を実行する。メモリアレイ１０は、
ｎ行×ｍ列に行列状に配置された複数のＭＴＪメモリセ
ルを有する。メモリアレイ１０の構成は、後ほど詳細に
説明するが、メモリセル行にそれぞれ対応して複数のリ
ードワード線ＲＷＬおよびライトビット線ＷＢＬが配置
され、メモリセル列にそれぞれ対応して、複数のライト
ワード線ＷＷＬおよびリードビット線ＲＢＬとが配置さ
れる。

【０１７４】このように、実施の形態６においては、デ
ータ書込電流±Ｉｗおよびセンス電流Ｉｓを流すための
ビット線ＢＬを、データ読出時においてセンス電流Ｉｓ
を流すリードビット線ＲＢＬと、データ書込時において
データ書込電流±Ｉｗを流すためのライトビット線ＷＢ
Ｌとに分割する。また、リードワード線ＲＷＬおよびラ
イトワード線ＷＷＬとは、互いに異なる方向に沿って配
置される。

【０１７５】ＭＲＡＭデバイス２は、さらに、アドレス
信号ＡＤＤによって示されるロウアドレスＲＡに応じ
て、メモリアレイ１０における行選択を実行する行デコ
ーダ２０と、アドレス信号ＡＤＤによって示されるコラ
ムアドレスＣＡに応じて、メモリアレイ１０における列
選択を実行する列デコーダ２５と、行デコーダ２０の行
選択結果に基づいて、リードワード線ＲＷＬをデータ読
出時において選択的に活性化するリードワード線ドライ
バ３０ｒと、行デコーダ２０の行選択結果に基づいて、
データ書込時において、ライトビット線ＷＢＬにデータ
書込電流を流すための書込制御回路５０ｗおよび６０ｗ
と、列デコーダ２５の列選択結果に応じて、データ書込
時においてライトワード線ＷＷＬを選択的に活性化する
ためのライトワード線ドライバ３０ｗと、活性化された
ライトワード線ＷＷＬにデータ書込電流を流すためのワ
ード線電流制御回路４０と、データ読出時において、リ
ードビット線ＲＢＬにセンス電流Ｉｓを供給するための
読出制御回路５０ｒとを備える。

【０１７６】書込制御回路５０ｗは、実施の形態１で説
明したデータ書込電流制御回路５１の機能と行選択を実
行する選択ゲートとの機能を併せ持ったものに相当す
る。書込制御回路６０ｗは、書込制御回路５０ｗと協調
的に動作して、書込データＤＩＮのデータレベルに応じ
て、メモリアレイ１０両端部におけるライトビット線Ｗ
ＢＬの両端の電位を制御することによって、データ書込
電流±Ｉｗの方向を制御する。

【０１７７】読出制御回路５０ｒは、図２で説明したデ
ータ読出回路５２の機能と、列選択を実行するコラム選
択ゲートＣＳＧ１〜ＣＳＧｍの機能とを併せ持ったもの
に相当する。

【０１７８】ワード線電流制御回路４０は、選択状態
（高電位状態：Ｈレベル）に活性化されたライトワード
線ＷＷＬにデータ書込電流を流すために、各ライトワー
ド線ＷＷＬを接地電位Ｖｓｓと結合する。

【０１７９】図１７は、実施の形態６に従うメモリアレ
イ１０の構成を示すブロック図である。

【０１８０】図１７を参照して、メモリアレイ１０は、
ｎ行×ｍ列に配置された複数のＭＴＪメモリセルＭＣを
有する。実施の形態６に従う構成においては、各ＭＴＪ
メモリセルＭＣに対して、リードワード線ＲＷＬ、ライ
トワード線ＷＷＬ、リードビット線ＲＢＬおよびライト
ビット線ＷＢＬが配置される。リードワード線ＲＷＬお
よびライトビット線ＷＢＬは、メモリセル行にそれぞれ
対応して行方向に沿って配置される。一方、ライトワー
ド線ＷＷＬおよびリードビット線ＲＢＬは、メモリセル
列にそれぞれ対応して、列方向に沿って配置される。

【０１８１】この結果、メモリアレイ１０全体において
は、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライトワード
線ＷＷＬ１〜ＷＷＬｍ、リードビット線ＲＢＬ１〜ＲＢ
Ｌｍおよびライトビット線ＷＢＬ１〜ＷＢＬｎが設けら
れる。

【０１８２】なお、以下においては、リードビット線に
ついても、総括的に表現する場合には、符号をＲＢＬを
用いて表記することとし、特定のリードビット線を示す
場合には、これらの符号に添字を付して、ＲＢＬ１，Ｒ
ＢＬｍのように表記するものとする。

【０１８３】ワード線電流制御回路４０は、ライトワー
ド線ＷＷＬ１〜ＷＷＬｍを接地電位Ｖｓｓと結合する。
これにより、ライトワード線ドライバ３０ｗによってラ
イトワード線ＷＷＬを選択状態（Ｈレベル：電源電位Ｖ
ｃｃ）に活性化した場合に、活性化されたライトワード
線ＷＷＬにデータ書込電流Ｉｐを流すことができる。

【０１８４】図１８は、実施の形態６に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【０１８５】図１８を参照して、磁気トンネル接合部Ｍ
ＴＪおよびアクセストランジスタＡＴＲからなるＭＴＪ
メモリセルに対して、リードワード線ＲＷＬ、ライトワ
ード線ＷＷＬ、ライトビット線ＷＢＬおよびリードビッ
ト線ＲＢＬが設けられる。既に説明したように、アクセ
ストランジスタＡＴＲには、半導体基板上に形成された
電界効果トランジスタであるＭＯＳトランジスタが代表
的に適用される。

【０１８６】アクセストランジスタＡＴＲのゲートは、
リードワード線ＲＷＬと結合される。アクセストランジ
スタＡＴＲは、リードワード線ＲＷＬが選択状態（Ｈレ
ベル：電源電位Ｖｃｃ）に活性化されるとターンオンし
て、磁気トンネル接合部ＭＴＪを含む電流経路を形成す
る。一方、リードワード線ＲＷＬが非選択状態（Ｌレベ
ル：接地電位Ｖｓｓ）に非活性化される場合には、アク
セストランジスタＡＴＲはターンオフされるので、磁気
トンネル接合部ＭＴＪを含む電流経路は形成されない。

【０１８７】ライトワード線ＷＷＬおよびライトビット
線ＷＢＬとは、磁気トンネル接合部ＭＴＪと近接するよ
うに、互いに直交する方向に配置される。このように、
リードワード線ＲＷＬとライトワード線ＷＷＬとを互い
に直交する方向に配置することによって、リードワード
線ドライバ３０ｒとライトワード線ドライバ３０ｗとを
分割して配置することができる。リードワード線ＲＷＬ
およびライトワード線ＷＷＬは、データ読出時およびデ
ータ書込時においてそれぞれ独立に活性化されるので、
これらのドライバは元来独立なものとして設計すること
ができる。したがって、ライトワード線ドライバ３０ｗ
とリードワード線ドライバ３０ｒとを分割して小型化
し、それぞれをメモリアレイ１０に隣接する異なる領域
に配置することができるので、レイアウトの自由度を向
上させて、レイアウト面積すなわちＭＲＡＭデバイスの
チップ面積を減少させることができる。

【０１８８】磁気トンネル接合部ＭＴＪは、リードビッ
ト線ＲＢＬとアクセストランジスタＡＴＲとの間に電気
的に結合される。したがって、データ読出時において、
電流を流す必要がないライトビット線ＷＢＬの電位レベ
ルを接地電位Ｖｓｓに設定することによって、アクセス
トランジスタＡＴＲのターンオンに応答して、リードビ
ット線ＲＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセスト
ランジスタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖ
ｓｓ）の電流経路が形成される。この電流経路にセンス
電流Ｉｓを流すことによって、磁気トンネル接合部ＭＴ
Ｊの記憶データのレベルに応じた電位変化をリードビッ
ト線ＲＢＬに生じさせて、記憶データを読出ことができ
る。

【０１８９】データ書込時においては、ライトワード線
ＷＷＬおよびライトビット線ＷＢＬにそれぞれデータ書
込電流が流され、これらのデータ書込電流によってそれ
ぞれ生じる磁界の和が、一定磁界すなわち図４４に示さ
れるアステロイド特性線を超える領域に達することによ
って、磁気トンネル接合部ＭＴＪに記憶データが書込ま
れる。

【０１９０】図１９は、実施の形態６に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出を説明する
ためのタイミングチャート図である。

【０１９１】まず、データ書込時の動作について説明す
る。ライトワード線ドライバ３０ｗは、列デコーダ２５
の列選択結果に応じて、選択列に対応するライトワード
線ＷＷＬの電位を選択状態（Ｈレベル）に駆動する。非
選択列においては、ライトワード線ＷＷＬの電位レベル
は非選択状態（Ｌレベル）に維持される。ワード線電流
制御回路４０によって各ライトワード線ＷＷＬは接地電
位Ｖｓｓと結合されているので、選択列においてライト
ワード線ＷＷＬにデータ書込電流Ｉｐが流れる。

【０１９２】リードワード線ＲＷＬは、データ書込時に
おいては非選択状態（Ｌレベル）のままに維持される。
データ書込時においては、読出制御回路５０ｒは、セン
ス電流Ｉｓを供給せず、リードビット線ＲＢＬを高電位
状態（Ｖｃｃ）にプリチャージする。また、アクセスト
ランジスタＡＴＲはターンオフ状態を維持するので、デ
ータ書込時においては、リードビット線ＲＢＬに電流は
流れない。

【０１９３】書込制御回路５０ｗおよび６０ｗは、メモ
リアレイ１０の両端におけるライトビット線ＷＢＬの電
位を制御することによって、書込データＤＩＮのデータ
レベルに応じた方向のデータ書込電流を生じさせる。た
とえば、“１”の記憶データを書込む場合には、書込制
御回路６０ｗ側のビット線電位を高電位状態（電源電位
Ｖｃｃ）に設定し、反対側の書込制御回路５０ｗ側のビ
ット線電位を低電位状態（接地電位Ｖｓｓ）に設定す
る。これにより、書込制御回路６０ｗから５０ｗに向か
う方向にデータ書込電流＋Ｉｗがライトビット線ＷＢＬ
を流れる。一方、“０”の記憶データを書込む場合に
は、書込制御回路５０ｗ側および６０ｗ側のビット線電
位を高電位状態および低電位状態にそれぞれ設定し、書
込制御回路５０ｗから６０ｗへ向かう方向にデータ書込
電流−Ｉｗがライトビット線ＷＢＬを流れる。この際
に、データ書込電流±Ｉｗは、行デコーダ２０の行選択
結果に応じて、選択行に対応するライトビット線ＷＢＬ
に選択的に流される。

【０１９４】このように、データ書込電流Ｉｐおよび±
Ｉｗの方向を設定することにより、データ書込時におい
て、書込まれる記憶データのレベル“１”，“０”に応
じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのい
ずれか一方を選択して、ライトワード線ＷＷＬのデータ
書込電流Ｉｐをデータレベルに関係なく一定方向に固定
することができる。これにより、ライトワード線ＷＷＬ
に流れるデータ書込電流Ｉｐの方向を常に一定にするこ
とができるので、既に説明したように、ワード線電流制
御回路４０の構成を簡略化することができる。

【０１９５】次にデータ読出動作について説明する。デ
ータ読出時においては、ライトワード線ＷＷＬは非選択
状態（Ｌレベル）に維持され、その電位レベルはワード
線電流制御回路４０によって接地電位Ｖｓｓに固定され
る。データ読出時において、書込制御回路５０ｗおよび
６０ｗは非活性化されてデータ書込電流の供給を停止す
るので、ライトビット線ＷＢＬに電流は流れない。

【０１９６】一方、リードワード線ドライバ３０ｒは、
行デコーダ２０の行選択結果に応じて、選択行に対応す
るリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動
する。非選択行においては、リードワード線ＲＷＬの電
位レベルは非選択状態（Ｌレベル）に維持される。読出
制御回路５０ｒは、データ読出時において、データ読出
を実行するための一定量のセンス電流Ｉｓを選択列のリ
ードビット線ＲＢＬに供給する。リードビット線ＲＢＬ
は、データ読出前において高電位状態（Ｖｃｃ）にプリ
チャージされているので、リードワード線ＲＷＬの活性
化に応答したアクセストランジスタＡＴＲのターンオン
によって、センス電流Ｉｓの電流経路がＭＴＪメモリセ
ル内に形成され、記憶データに応じた電位変化（降下）
がリードビット線ＲＢＬに生じる。

【０１９７】図２０においては、一例として記憶される
データレベルが“１”である場合に、固定磁気層ＦＬと
自由磁気層ＶＬとにおける磁界方向が同一であるとする
と、記憶データが“１”である場合にリードビット線Ｒ
ＢＬの電位変化ΔＶ１は小さく、記憶データが“０”で
ある場合のリードビット線ＲＢＬの電位変化ΔＶ２は、
ΔＶ１よりも大きくなる。これらの電位降下ΔＶ１およ
びΔＶ２の差を検知することによって、ＭＴＪメモリセ
ルの記憶データを読出すことができる。

【０１９８】図２０は、実施の形態６に従うＭＴＪメモ
リセルの配置を説明する構造図である。

【０１９９】図２０を参照して、アクセストランジスタ
ＡＴＲは、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲに形
成される。ライトビット線ＷＢＬは、第１の金属配線層
Ｍ１に形成されて、アクセストランジスタＡＴＲのソー
ス／ドレイン領域の一方１１０と電気的に結合される。
他方のソース／ドレイン領域１２０は、第１の金属配線
層Ｍ１に設けられた金属配線、バリアメタル１４０およ
びコンタクトホールに形成された金属膜１５０を経由し
て、磁気トンネル接合部ＭＴＪと電気的に結合される。

【０２００】リードビット線ＲＢＬは、磁気トンネル接
合部ＭＴＪと電気的に結合するように、第２の金属配線
層Ｍ２に設けられる。ライトワード線ＷＷＬは、第３の
金属配線層Ｍ３に配置される。ライトワード線ＷＷＬ
は、ＭＴＪメモリセルの他の部位と結合することなく、
独立して配置することができるので、磁気トンネル接合
部ＭＴＪとの間の磁気カップリングを高めることができ
るように、自由に配置することができる。

【０２０１】このような構成とすることにより、ＭＴＪ
メモリセルに対して、リードワード線ＲＷＬとライトワ
ード線ＷＷＬとを互いに直交する方向に配置して、リー
ドワード線ＲＷＬおよびライトワード線ＷＷＬにそれぞ
れ対応するリードワード線ドライバ３０ｒおよびライト
ワード線ドライバ３０ｗを独立に配置してレイアウトの
自由度を高めることができる。データ読出時におけるワ
ード線駆動電流が過大になることを防いで、不要な磁気
ノイズの発生を防止することができる。

【０２０２】［実施の形態６の変形例１］図２１は、実
施の形態６の変形例１に従うメモリアレイ１０の構成を
示すブロック図である。

【０２０３】図２１を参照して、メモリアレイ１０は、
ｎ行×ｍ列に配置されたＭＴＪメモリセルＭＣを有す
る。メモリセル行にそれぞれ対応して、リードワード線
ＲＷＬおよびライトビット線ＷＢＬが配置され、メモリ
セル列にそれぞれ対応して、共通配線ＣＭＬが配置され
る。共通配線ＣＭＬは、リードビット線ＲＢＬおよびラ
イトワード線ＷＷＬの機能を共有するための配線であ
る。したがって、メモリアレイ１０全体では、リードワ
ード線ＲＷＬ１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜
ＷＢＬｎおよび共通配線ＣＭＬ１〜ＣＭＬｍが配置され
る。

【０２０４】ワード線電流制御回路４０は、共通配線Ｃ
ＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ結
合される電流制御トランジスタ４１−１〜４１−ｍを有
する。電流制御トランジスタ４１−１〜４１−ｍの各々
は、データ書込時において、共通配線ＣＭＬをライトワ
ード線ＷＷＬとして動作させるために、共通配線ＣＭＬ
１〜ＣＭＬｍの各々を接地電位Ｖｓｓと結合する。デー
タ書込時以外においては、電流制御トランジスタ４１−
１〜４１−ｍはターンオフされて、共通配線ＣＭＬは接
地電位Ｖｓｓと切離される。

【０２０５】このように、実施の形態６の変形例１にお
いては、電流制御トランジスタ４１−１〜４１−ｍを設
けることによって、共通配線ＣＭＬをデータ読出時にお
いてリードビット線ＲＢＬとして使用するとともに、デ
ータ書込時においてライトワード線ＷＷＬとして使用す
ることができる。これにより、リードビット線ＲＢＬお
よびライトワード線ＷＷＬの機能を共通配線ＣＭＬに共
有させることにより、配線数を削減することができる。

【０２０６】図２２は、実施の形態６の変形例１に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２０７】図２２を参照して、アクセストランジスタ
ＡＴＲは、磁気トンネル接合部ＭＴＪとライトビット線
ＷＢＬとの間に電気的に結合される。磁気トンネル接合
部ＭＴＪは、アクセストランジスタＡＴＲと共通配線Ｃ
ＭＬとの間に結合される。アクセストランジスタＡＴＲ
のゲートはリードワード線ＲＷＬと結合される。図２２
の構成においても、リードワード線ＲＷＬとライトワー
ド線ＷＷＬとは互いに直交する方向に配置される。

【０２０８】図２３は、実施の形態６の変形例１に従う
ＭＴＪメモリセルに対するデータ書込およびデータ読出
を説明するためのタイミングチャート図である。

【０２０９】図２３を参照して、データ書込時において
は、ライトビット線ＷＢＬにデータ書込電流±Ｉｗが流
される。また、電流制御トランジスタ４１−１〜４１−
ｍのオンによって、行列選択結果に応じて選択列に対応
する共通配線ＣＭＬにデータ書込電流Ｉｐが流れる。こ
のように、データ書込時における共通配線ＣＭＬの電位
および電流は、図１９に示されるライトワード線ＷＷＬ
と同様に設定される。これにより書込データＤＩＮのデ
ータレベルに応じた磁界を磁気トンネル接合部ＭＴＪに
書込むことができる。また、図１９に示されるとおりリ
ードビット線ＲＢＬはデータ書込時において特に必要と
はされないので、両者を共通配線ＣＭＬに統合すること
ができる。

【０２１０】データ書込時以外においては、電流制御ト
ランジスタ４１−１〜４１−ｍはターンオフされる。デ
ータ読出前においては、共通配線ＣＭＬは接地電位Ｖｓ
ｓにプリチャージされている。

【０２１１】データ読出時においては、ライトワード線
ＷＷＬの電位レベルを接地電位レベルＶｓｓに設定する
ことにより、リードワード線ＲＷＬを選択状態（Ｈレベ
ル）に活性化することによって、アクセストランジスタ
ＡＴＲをターンオンして、共通配線ＣＭＬ〜磁気トンネ
ル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜ライト
ビット線ＷＢＬの経路にセンス電流Ｉｓを流すことがで
きる。

【０２１２】センス電流Ｉｓの電流経路がＭＴＪメモリ
セル内に形成されると、記憶データに応じた電位変化
（上昇）が共通配線ＣＭＬに生じる。

【０２１３】図２３においては、一例として記憶される
データレベルが“１”である場合に、固定磁気層ＦＬと
自由磁気層ＶＬとにおける磁界方向が同一であるとする
と、記憶データが“１”である場合に共通配線ＣＭＬの
電位変化ΔＶ１は小さく、記憶データが“０”である場
合の共通配線ＣＭＬの電位変化ΔＶ２は、ΔＶ１よりも
大きくなる。共通配線ＣＭＬに生じる電位変化ΔＶ１お
よびΔＶ２の差を検知することによって、ＭＴＪメモリ
セルの記憶データを読出すことができる。

【０２１４】また、図１９に示されるとおりライトワー
ド線ＷＷＬははデータ読出時において特に必要とはされ
ないので、ライトワード線ＷＷＬおよびリードビット線
ＲＢＬを共通配線ＣＭＬに統合することができる。

【０２１５】図２４は、実施の形態６の変形例に従うＭ
ＴＪメモリセルの配置を説明する構造図である。

【０２１６】図２４を参照して、ライトビット線ＷＢＬ
は、第１の金属配線層Ｍ１に配置され、リードワード線
ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０
と同一層に配置される。

【０２１７】ライトビット線ＷＢＬは、アクセストラン
ジスタＡＴＲのソース／ドレイン領域１１０と電気的に
結合される。他方のソース／ドレイン領域１２０は、第
１の金属配線層Ｍ１に設けられた金属配線、バリアメタ
ル１４０およびコンタクトホールに設けられる金属膜１
５０を介して、磁気トンネル接合部ＭＴＪと結合され
る。

【０２１８】共通配線ＣＭＬは、磁気トンネル接合部Ｍ
ＴＪと電気的に結合するように第２の金属配線層Ｍ２に
設けられる。このように、共通配線ＣＭＬにリードビッ
ト線ＲＢＬおよびライトワード線ＷＷＬ機能の両方を併
せ持つようにすることにより実施の形態６に従うＭＴＪ
メモリセルが奏する効果に加えて、配線数および金属配
線層の数を削減して製造コストの削減を図ることができ
る。

【０２１９】［実施の形態６の変形例２］図２５は、実
施の形態６の変形例２に従うメモリアレイ１０の構成を
示すブロック図である。

【０２２０】図２５を参照して、実施の形態６の変形例
２においても、メモリアレイ１０は、ｎ行×ｍ列に配置
されたＭＴＪメモリセルＭＣを有する。メモリセル行に
それぞれ対応して、リードワード線ＲＷＬおよびライト
ビット線ＷＢＬが設けられる。また、メモリセル列にそ
れぞれ対応して、リードビット線ＲＢＬおよびライトワ
ード線ＷＷＬが設けられる。したがって、メモリアレイ
１０全体に対しては、リードワード線ＲＷＬ１〜ＲＷＬ
ｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リードビット
線ＲＢＬ１〜ＲＢＬｍおよびライトワード線ＷＷＬ１〜
ＷＷＬｍが設けられる。ワード線電流制御回路４０は、
各ライトワード線ＷＷＬを接地電位Ｖｓｓと結合する。

【０２２１】図２６は、実施の形態６の変形例２に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２２２】図２６を参照して、リードビット線ＲＢＬ
は、アクセストランジスタＡＴＲを介して磁気トンネル
接合部ＭＴＪと結合される。磁気トンネル接合部ＭＴＪ
は、ライトワード線ＷＷＬおよびアクセストランジスタ
ＡＴＲの間に結合される。リードワード線ＲＷＬは、ア
クセストランジスタＡＴＲのゲートと結合される。図２
６の構成においても、リードワード線ＲＷＬとライトワ
ード線ＷＷＬとは互いに直交する方向に配置される。

【０２２３】図２７は、実施の形態６の変形例２に従う
ＭＴＪメモリセルの配置を示す構造図である。

【０２２４】図２７を参照して、リードビット線ＲＢＬ
金属配線層Ｍ１にそれぞれ配置される。リードワード線
ＲＷＬは、アクセストランジスタＡＴＲのゲート１３０
と同一層に形成される。リードビット線ＲＢＬは、アク
セストランジスタＡＴＲのソース／ドレイン領域１１０
と結合される。ソース／ドレイン領域１２０は、第１お
よび第２の金属配線層Ｍ１およびＭ２に設けられた金属
配線、バリアメタル１４０およびコンタクトホールに設
けられた金属膜１５０を介して磁気トンネル接合部ＭＴ
Ｊと結合される。

【０２２５】ライトビット線ＷＢＬは、磁気トンネル接
合部ＭＴＪと近接して第２の金属配線層Ｍ２に設けられ
る。ライトワード線ＷＷＬは、磁気トンネル接合部ＭＴ
Ｊと電気的に結合されて第３の金属配線層Ｍ３に配置さ
れる。

【０２２６】このような構成とすることにより、リード
ビット線ＲＢＬは、アクセストランジスタＡＴＲを介し
て磁気トンネル接合部ＭＴＪと結合される。これによ
り、リードビット線ＲＢＬは、データ読出の対象とな
る、すなわち対応するリードワード線ＲＷＬが選択状態
（Ｈレベル）に活性化されたメモリセル行に属するＭＴ
ＪメモリセルＭＣとのみ電気的に結合される。この結
果、リードビット線ＲＢＬの容量を抑制して、データ読
出動作を高速化することができる。

【０２２７】［実施の形態６の変形例３］図２８は、実
施の形態６の変形例３に従うメモリアレイ１０の構成を
示すブロック図である。

【０２２８】図２８を参照して、メモリアレイ１０は、
同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセル
ＭＣを有する。実施の形態６の変形例３においては、図
２５〜２７に示した実施の形態６の変形例２と比較し
て、ライトワード線ＷＷＬおよびリードビット線ＲＢＬ
の配置を入替えている。その他の構成については、実施
の形態６の変形例２の場合と同様であるので説明は繰返
さない。

【０２２９】図２９は、実施の形態６の変形例３に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２３０】図２９を参照して、実施の形態６の変形例
３に従うＭＴＪメモリセルは、図２６に示される実施の
形態６の変形例２に従うＭＴＪメモリセルと比較して、
リードビット線ＲＢＬとライトワード線ＷＷＬとの配置
を入替えた構成となっている。その他の配線の配置につ
いては、図２６と同様であるので説明は繰返さない。こ
のような構成としても、リードワード線ＲＷＬとライト
ワード線ＷＷＬとは互いに直交する方向に配置すること
ができる。

【０２３１】図３０は、実施の形態６の変形例３に従う
ＭＪＴメモリセルの配置を示す構造図である。

【０２３２】図３０を参照して、実施の形態６の変形例
３に従うＭＴＪメモリセルにおいては、図２７に示した
実施の形態６の変形例２に従うＭＴＪメモリセルの構造
と比較して、ライトワード線ＷＷＬとリードビット線Ｒ
ＢＬの配置される位置が入れ替わっている。すなわち、
ライトワード線ＷＷＬは、第１の金属配線層Ｍ１に設け
られて、アクセストランジスタＡＴＲのソース／ドレイ
ン領域１１０と結合される。一方、リードビット線ＲＢ
Ｌは、磁気トンネル接合部ＭＴＪと電気的に結合するよ
うに第３の金属配線層Ｍ３に設けられる。

【０２３３】このように、実施の形態６の変形例３にお
いては、リードビット線ＲＢＬが磁気トンネル接合部Ｍ
ＴＪと直接結合されるので、実施の形態６の変形例２に
示したようなデータ読出動作の高速化を図ることはでき
ない。しかしながら、実施の形態６の変形例３に従う構
成においても、リードワード線ドライバ３０ｒとライト
ワード線ドライバ３０ｗとを独立に配置して、実施の形
態６と同様の効果を得ることができる。

【０２３４】［実施の形態６の変形例４］図３１は、実
施の形態６の変形例４に従うメモリアレイ１０の構成を
示すブロック図である。

【０２３５】図３１を参照して、メモリアレイ１０は、
同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセル
ＭＣを有する。メモリセル行にそれぞれ対応してリード
ワード線ＲＷＬおよびライトビット線ＷＢＬが配置さ
れ、メモリセル列にそれぞれ対応しておよび共通配線Ｃ
ＭＬが配置される。したがって、メモリアレイ１０全体
に対しては、リードワード線ＲＷＬ１〜ＲＷＬｎ、ライ
トビット線ＷＢＬ１〜ＷＢＬｎおよび共通配線ＣＭＬ１
〜ＣＭＬｍが配置される。

【０２３６】ワード線電流制御回路４０は、共通配線Ｃ
ＭＬ１〜ＣＭＬｍと接地電位Ｖｓｓとの間にそれぞれ電
気的に結合される電流制御トランジスタ４１−１〜４１
−ｍを有する。電流制御トランジスタ４１−１〜４１−
ｍの各々は、データ書込時において、共通配線ＣＭＬと
接地電位Ｖｓｓと結合する。データ書込時以外において
は、電流制御トランジスタＣＭＬ１〜ＣＭＬｍは接地電
位Ｖｓｓと切離される。データ読出前においては、共通
配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされる。

【０２３７】図３２は、実施の形態６の変形例４に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２３８】図３２を参照して、アクセストランジスタ
ＡＴＲは共通配線ＣＭＬと磁気トンネル接合部ＭＴＪと
の間に結合される。リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲートと結合される。ライトビッ
ト線ＷＢＬは、リードワード線ＲＷＬと同一方向に配置
され、磁気トンネル接合部ＭＴＪと電気的に結合され
る。

【０２３９】共通配線ＣＭＬは、データ書込時において
はライトワード線ＷＷＬと同様に、ライトワード線ドラ
イバ３０ｗによって選択的に活性化される。一方、デー
タ読出時においては、共通配線ＣＭＬは、読出制御回路
５０ｒによってセンス電流Ｉｓを供給される。

【０２４０】データ書込時においては、電流制御トラン
ジスタ４１−１〜４１−ｍのターンオンによって、選択
状態（Ｈレベル）に活性化された共通配線ＣＭＬは、ラ
イトワード線ＷＷＬと同様にデータ書込電流Ｉｐが流れ
る。一方、データ読出時においては、電流制御トランジ
スタ４１−１〜４１−ｍがターンオフされて、共通配線
ＣＭＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジ
スタＡＴＲ〜ライトビット線ＷＢＬ（接地電位Ｖｓｓ）
の経路に流されるセンス電流Ｉｓによって、図２３で説
明したように、磁気トンネル接合部ＭＴＪの記憶データ
に対応する電位変化が共通配線ＣＭＬに生じる。

【０２４１】したがって、共通配線ＣＭＬに、データ書
込時におけるライトワード線ＷＷＬの機能およびデータ
読出時におけるリードビット線ＲＢＬの機能を併有させ
て、配線数を削減することができる。

【０２４２】また、リードワード線ＲＷＬとデータ書込
時にライトワード線として機能する共通配線ＣＭＬとを
互いに直交する方向に配置するので、リードワード線ド
ライバ３０ｒとライトワード線ドライバ３０ｗとを独立
に配置して、実施の形態６と同様の効果を得ることがで
きる。

【０２４３】図３３は、実施の形態６の変形例４に従う
ＭＴＪメモリセルの配置を示す構造図である。

【０２４４】図３３を参照して、共通配線ＣＭＬは、第
１の金属配線層Ｍ１に配置されて、アクセストランジス
タＡＴＲのソース／ドレイン領域１１０と電気的に結合
される。リードワード線ＲＷＬは、アクセストランジス
タＡＴＲのゲート１３０と同一層に形成される。

【０２４５】ソース／ドレイン領域１２０は、第１の金
属配線層Ｍ１に形成された金属配線、バリアメタル１４
０およびコンタクトホールに形成された金属膜１５０を
介して、磁気トンネル接合部ＭＴＪと結合される。ライ
トビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気
的に結合するように第２の金属配線層Ｍ２に配置され
る。

【０２４６】これにより、アクセストランジスタＡＴＲ
を介して共通配線ＣＭＬと磁気トンネル接合部ＭＴＪと
を結合する構成とすることによって、共通配線ＣＭＬ
は、アクセストランジスタＡＴＲのターンオン時におい
てのみ磁気トンネル接合部ＭＴＪと結合される。この結
果、データ読出時においてリードビット線ＲＢＬとして
機能する共通配線ＣＭＬの容量を削減して、データ読出
動作の高速化をさらに図ることができる。

【０２４７】［実施の形態６の変形例５］図３４は、実
施の形態６の変形例５に従うメモリアレイ１０の構成を
示すブロック図である。

【０２４８】図３４を参照して、メモリアレイ１０は、
同様にｎ行×ｍ列に配置された複数のＭＴＪメモリセル
ＭＣを有する。メモリセル行にそれぞれ対応してリード
ワード線ＲＷＬおよび共通配線ＣＭＬが配置され、メモ
リセル列にそれぞれ対応してライトビット線ＷＢＬが配
置される。したがって、メモリアレイ１０全体に対して
は、リードワード線ＲＷＬ１〜ＲＷＬｎ、共通配線ＣＭ
Ｌ１〜ＣＭＬｎおよびライトビット線ＷＢＬ１〜ＷＢＬ
ｍが設けられる。

【０２４９】ワード線電流制御回路は、共通配線ＣＭＬ
１〜ＣＭＬｎと接地電位Ｖｓｓとの間にそれぞれ電気的
に結合される電流制御トランジスタ４１−１〜４１−ｎ
を有する。電流制御トランジスタ４１−１〜４１−ｎの
各々は、データ書込時において、共通配線ＣＭＬと接地
電位Ｖｓｓと結合する。データ書込時以外においては、
電流制御トランジスタＣＭＬ１〜ＣＭＬｎは接地電位Ｖ
ｓｓと切離される。特に、データ読出前においては、共
通配線ＣＭＬは、接地電位Ｖｓｓにプリチャージされ
る。

【０２５０】図３５は、実施の形態６の変形例５に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２５１】図３５を参照して、アクセストランジスタ
ＡＴＲはライトビット線ＷＢＬと磁気トンネル接合部Ｍ
ＴＪとの間に結合される。リードワード線ＲＷＬは、ア
クセストランジスタＡＴＲのゲートと結合される。共通
配線ＣＭＬは、リードワード線ＲＷＬと同一方向に配置
され、磁気トンネル接合部ＭＴＪと電気的に結合され
る。

【０２５２】共通配線ＣＭＬの動作は、実施の形態６の
変形例４と同様であり、データ書込時におけるライトワ
ード線ＷＷＬの機能およびデータ読出時におけるリード
ビット線ＲＢＬの機能を併有する。

【０２５３】したがって、実施の形態６の変形例５に従
う構成によれば、共通配線ＣＭＬと磁気トンネル接合部
ＭＴＪとは直接電気的に結合されるので、データ読出時
における共通配線ＣＭＬの容量を低減することできない
が、ライトワード線ＷＷＬとリードビット線ＲＢＬとを
共通配線ＣＭＬに集約できるので、製造時における金属
配線層の数を削減して、製造コストの削減を図ることが
できる。

【０２５４】図３６は、実施の形態６の変形例５に従う
ＭＴＪメモリセルの配置を示す構造図である。

【０２５５】図３６を参照して、ライトビット線ＷＢＬ
は、第１の金属配線層Ｍ１に配置されて、アクセストラ
ンジスタＡＴＲのソース／ドレイン領域１１０と電気的
に結合される。リードワード線ＲＷＬは、アクセストラ
ンジスタＡＴＲのゲート１３０と同一層に形成される。
ソース／ドレイン領域１２０は、第１の金属配線層Ｍ１
に形成される金属配線、バリアメタル１４０およびコン
タクトホールに形成される金属膜１５０を介して、磁気
トンネル接合部ＭＴＪと結合される。

【０２５６】共通配線ＣＭＬは、磁気トンネル接合部Ｍ
ＴＪと電気的に結合するように第２の金属配線層Ｍ２に
配置される。

【０２５７】［実施の形態６の変形例６］図３７は、実
施の形態６の変形例６に従うメモリアレイ１０の構成を
示すブロック図である。

【０２５８】図３７を参照して、メモリアレイ１０は、
ｎ行×ｍ列に配置される複数のＭＴＪメモリセルＭＣを
有する。メモリセル行にそれぞれ対応してリードワード
線ＲＷＬおよびライトビット線ＷＢＬが配置され、メモ
リセル列にそれぞれ対応してライトワード線ＷＷＬおよ
びリードビット線ＲＢＬが配置される。したがって、メ
モリアレイ１０全体においては、リードワード線ＲＷＬ
１〜ＲＷＬｎ、ライトビット線ＷＢＬ１〜ＷＢＬｎ、リ
ードビット線ＲＢＬ１〜ＲＢＬｍおよびライトワード線
ＷＷＬ１〜ＷＷＬｍが配置される。

【０２５９】図３８は、実施の形態６の変形例６に従う
ＭＴＪメモリセルの接続態様を示す回路図である。

【０２６０】図３８を参照して、アクセストランジスタ
ＡＴＲのゲートはリードワード線ＲＷＬと結合される。
アクセストランジスタＡＴＲは、リードビット線ＲＢＬ
と磁気トンネル接合部ＭＴＪとの間に電気的に結合され
る。磁気トンネル接合部ＭＴＪは、リードワード線ＲＷ
Ｌと同一方向に配置されるライトビット線ＷＢＬと結合
される。

【０２６１】ライトワード線ＷＷＬは、ライトビット線
ＷＢＬと直交する方向に、磁気トンネル接合部ＭＴＪと
近接して設けられる。したがって、リードワード線ドラ
イバ３０ｒとライトワード線ドライバ３０ｗとを独立に
配置して、実施の形態６と同様の効果を得ることができ
る。

【０２６２】また、ライトワード線ＷＷＬは、ＭＴＪメ
モリセルの他の部位と結合することなく、独立して配置
することができるので、磁気トンネル接合部ＭＴＪとの
間における磁気カップリングの向上を優先して配置する
ことができる。これにより、ライトワード線ＷＷＬを流
れるデータ書込電流Ｉｐを抑制することができ、ＭＲＡ
Ｍデバイスの低消費電力化を図ることができる。

【０２６３】また、リードビット線ＲＢＬが、アクセス
トランジスタＡＴＲを介して磁気トンネル接合部ＭＴＪ
と接合されるので、リードビット線ＲＢＬに結合される
磁気トンネル接合部ＭＴＪの数を削減して、リードビッ
ト線ＲＢＬの容量を低減して、データ読出を高速化する
ことができる。

【０２６４】図３９は、実施の形態６の変形例６に従う
ＭＴＪメモリセルの配置を示す構造図である。

【０２６５】図３９を参照して、リードビット線ＲＢＬ
は、第１の金属配線層Ｍ１に、アクセストランジスタＡ
ＴＲのソース／ドレイン領域１１０と電気的に結合する
ように設けられる。リードワード線ＲＷＬは、アクセス
トランジスタＡＴＲのゲート１３０と同一層に配置され
る。アクセストランジスタＡＴＲのソース／ドレイン領
域１２０は、第１および第２の金属配線層Ｍ１およびＭ
２に設けられた金属配線、バリアメタル１４０およびコ
ンタクトホールに設けられた金属膜１５０を介して、磁
気トンネル接合部ＭＴＪと結合される。

【０２６６】磁気トンネル接合部ＭＴＪは、第２の金属
配線層Ｍ２および第３の金属配線層Ｍ３の間に配置され
る。ライトビット線ＷＢＬは、磁気トンネル接合部ＭＴ
Ｊと電気的に結合されて、第３の金属配線層Ｍ３に配置
される。ライトワード線ＷＷＬは、第２の金属配線層に
設けられる。この際に、ライトワード線ＷＷＬの配置
は、磁気トンネル接合部ＭＴＪとの間における磁気カッ
プリングを高めることができるように配置される。

【０２６７】図４０は、実施の形態６の変形例６に従う
ＭＴＪメモリセルの配置の他の例を示す構造図である。

【０２６８】図４０に示される構成においては、同一方
向に沿って配置されるリードビット線ＲＢＬおよびライ
トワード線ＷＷＬは、同一の金属配線層に配置される。
したがって、磁気トンネル接合部ＭＴＪは、金属配線層
Ｍ１およびＭ２の間に設けられ、ライトワード線ＷＷＬ
は、磁気トンネル接合部ＭＴＪと近接して、リードビッ
ト線ＲＢＬと同一の金属配線層Ｍ１に配置される。ライ
トビット線ＷＢＬは、磁気トンネル接合部ＭＴＪと電気
的に結合されて、第２の金属配線層Ｍ３に配置される。

【０２６９】したがって、図３９に示したＭＴＪメモリ
セルの構造と比較して、金属配線層数を減らすことがで
きるので、実施の形態６の変形例６に従うＭＴＪメモリ
セルの構成によって享受される効果に加えて、製造コス
トの削減がさらに可能になる。

【０２７０】以上述べたように、実施の形態６およびそ
の変形例１〜４，６に従うＭＴＪメモリセルの構成によ
れば、リードワード線ＲＷＬとライトワード線ＷＷＬと
を互いに直交する方向に配置できるので、それぞれのワ
ード線を駆動するためのライトワード線ドライバ３０ｗ
とリードワード線ドライバ３０ｒとを分割配置して、レ
イアウトの自由度を向上することができる。

【０２７１】また、実施の形態６の変形例１、４および
５に従うＭＴＪメモリセルの構成によれば、リードビッ
ト線ＲＢＬとライトワード線ＷＷＬとを共通配線ＣＭＬ
に集約できるので、配線数を削減して製造コストの低減
を図ることができる。

【０２７２】さらに、実施の形態６の変形例２、４およ
び６に従うＭＴＪメモリセルの構成によれば、リードビ
ット線ＲＢＬをアクセストランジスタＡＴＲを介して磁
気トンネル接合部ＭＴＪと結合するので、リードビット
線ＲＢＬの容量を抑制してデータ読出を高速化すること
が可能である。

【０２７３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２７４】

【発明の効果】請求項１記載の薄膜磁性体記憶装置は、
データ書込時におけるデータ書込電流を短絡されたビッ
ト線対に往復電流として流すことができるので、データ
書込電流を制御するための構成を簡素化できる。

【０２７５】請求項２および３記載の薄膜磁性体記憶装
置は、データ書込電流を供給するための回路を外部電源
電位によって直接駆動するので、請求項１記載の薄膜磁
性体記憶装置が奏する効果に加えて、データ書込電流を
速やかに供給することができる。

【０２７６】請求項４から８に記載の薄膜磁性体記憶装
置は、アドレス選択の対象となるメモリセル列の位置に
関わらずデータ書込電流の電流量をほぼ一定に維持する
ことができる。この結果、請求項１記載の薄膜磁性体記
憶装置が奏する効果に加えて、電力消費を無用に増加さ
せることなくそれぞれのメモリセル列に対して書込動作
マージンを確保できる。

【０２７７】請求項９および１０に記載の薄膜磁性体記
憶装置は、請求項１記載の薄膜磁性体記憶装置が奏する
効果に加えて、ビット線およびビット線電流回路を共有
してデータ読出動作を実行することができる。

【０２７８】請求項１１記載の薄膜磁性体記憶装置は、
データ書込電流を供給するための回路を外部電源電位に
よって直接駆動するとともに、データ読出に関する回路
を外部電源電位を降圧した内部電源電位によって駆動す
るので、請求項９記載の薄膜磁性体記憶装置が奏する効
果に加えて、データ書込電流の速やかな供給と、低消費
電力化およびデバイスの微細化に対応した信頼性の確保
とを両立することができる。

【０２７９】請求項１２記載の薄膜磁性体記憶装置は、
データ線対を構成する第１および第２のデータ線の電位
レベルの制御によって、開放型のビット線に流されるデ
ータ書込電流の方向を設定できる。したがって、データ
書込電流を制御するための構成を簡素化できる。

【０２８０】請求項１３および１４に記載の薄膜磁性体
記憶装置は、請求項１２記載の薄膜磁性体記憶装置が奏
する効果に加えて、ビット線およびビット線電流回路を
共有してデータ読出動作をさらに実行することができ
る。

【０２８１】請求項１５記載の薄膜磁性体記憶装置は、
読出ワード線および書込データ線を磁性体メモリセルの
行および列にそれぞれ対応させて配置するので、読出ワ
ード線を選択的に駆動するための回路と、書込ワード線
のそれぞれを選択的に駆動するための回路とを独立して
配置することができる。この結果、レイアウトの自由度
を向上させて集積度を高めることができる。

【０２８２】請求項１６記載の薄膜磁性体記憶装置は、
データ読出の対象となる磁性体メモリセルの記憶部のみ
を読出データ線と結合するので、請求項１５記載の薄膜
磁性体記憶装置が奏する効果に加えて、読出データ線の
容量を低減してデータ読出を高速化できる。

【０２８３】請求項１７記載の薄膜磁性体記憶装置は、
データ読出時における読出データ線の機能とデータ書込
時における書込ワード線との機能を共通配線に共有する
ことができる。この結果、請求項１５記載の薄膜磁性体
記憶装置が奏する効果に加えて、配線数を減らして製造
コストを削減できる。

【０２８４】請求項１８記載の薄膜磁性体記憶装置は、
データ読出時における読出データ線の機能とデータ書込
時における書込ワード線との機能を共通配線に共有する
ことができる。この結果、配線数を減らして製造コスト
を削減できる。

【０２８５】請求項１９記載の薄膜磁性体記憶装置は、
データ読出の対象となる磁性体メモリセルの記憶部のみ
を共通配線と結合するので、請求項１８記載の薄膜磁性
体記憶装置が奏する効果に加えて、データ読出時におけ
る共通配線の容量を低減してデータ読出を高速化でき
る。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従うＭＲＡＭデバイ
ス１の全体構成を示す概略ブロック図である。

【図２】 メモリアレイ１０およびその周辺の実施の形
態１に従う構成を詳細に説明するための図である。

【図３】 実施の形態２に従う電源電位の供給系統を説
明するブロック図である。

【図４】 メモリアレイ１０およびその周辺の実施の形
態３に従う構成を示すブロック図である。

【図５】 メモリアレイ１０およびその周辺の実施の形
態３の変形例１に従う構成を示すブロック図である。

【図６】 メモリアレイ１０およびその周辺の実施の形
態３の変形例２に従う構成を示すブロック図である。

【図７】 メモリアレイ１０およびその周辺の実施の形
態３の変形例３に従う構成を示すブロック図である。

【図８】 実施の形態４に従うメモリアレイ１０周辺の
構成のうち、データ書込に関連する部分を示すブロック
図である。

【図９】 実施の形態４の変形例１に従うメモリアレイ
１０周辺の構成のうち、データ書込に関連する部分を示
すブロック図である。

【図１０】 実施の形態４の変形例２に従うメモリアレ
イ１０周辺の構成のうち、データ書込に関連する部分を
示すブロック図である。

【図１１】 実施の形態４の変形例３に従うメモリアレ
イ１０周辺の構成のうち、データ書込に関連する部分を
示すブロック図である。

【図１２】 メモリアレイ１０およびその周辺の実施の
形態５に従う構成を示すブロック図である。

【図１３】 電流切換回路５６の構成を示すブロック図
である。

【図１４】 メモリアレイ１０およびその周辺の実施の
形態５の変形例に従う構成を示すブロック図である。

【図１５】 電流切換回路５８の構成を示すブロック図
である。

【図１６】 本発明の実施の形態６に従うＭＲＡＭデバ
イス２の全体構成を示す概略ブロック図である。

【図１７】 実施の形態６に従うメモリアレイ１０の構
成を示すブロック図である。

【図１８】 実施の形態６に従うＭＴＪメモリセルの接
続態様を示す回路図である。

【図１９】 実施の形態６に従うＭＴＪメモリセルに対
するデータ書込およびデータ読出を説明するためのタイ
ミングチャート図である。

【図２０】 実施の形態６に従うＭＴＪメモリセルの配
置を説明する構造図である。

【図２１】 実施の形態６の変形例１に従うメモリアレ
イ１０の構成を示すブロック図である。

【図２２】 実施の形態６の変形例１に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図２３】 実施の形態６の変形例１に従うＭＴＪメモ
リセルに対するデータ書込およびデータ読出を説明する
ためのタイミングチャート図である。

【図２４】 実施の形態６の変形例に従うＭＴＪメモリ
セルの配置を説明する構造図である。

【図２５】 実施の形態６の変形例２に従うメモリアレ
イ１０の構成を示すブロック図である。

【図２６】 実施の形態６の変形例２に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図２７】 実施の形態６の変形例２に従うＭＴＪメモ
リセルの配置を示す構造図である。

【図２８】 実施の形態６の変形例３に従うメモリアレ
イ１０の構成を示すブロック図である。

【図２９】 実施の形態６の変形例３に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図３０】 実施の形態６の変形例３に従うＭＪＴメモ
リセルの配置を示す構造図である。

【図３１】 実施の形態６の変形例４に従うメモリアレ
イ１０の構成を示すブロック図である。

【図３２】 実施の形態６の変形例４に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図３３】 実施の形態６の変形例４に従うＭＴＪメモ
リセルの配置を示す構造図である。

【図３４】 実施の形態６の変形例５に従うメモリアレ
イ１０の構成を示すブロック図である。

【図３５】 実施の形態６の変形例５に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図３６】 実施の形態６の変形例４に従うＭＴＪメモ
リセルの配置を示す構造図である。

【図３７】 実施の形態６の変形例６に従うメモリアレ
イ１０の構成を示すブロック図である。

【図３８】 実施の形態６の変形例６に従うＭＴＪメモ
リセルの接続態様を示す回路図である。

【図３９】 実施の形態６の変形例６に従うＭＴＪメモ
リセルの配置を示す構造図である。

【図４０】 実施の形態６の変形例６に従うＭＴＪメモ
リセルの配置の他の例を示す構造図である。

【図４１】 磁気トンネル接合部を有するメモリセル
（以下単にＭＴＪメモリセルとも称する）の構成を示す
概略図である。

【図４２】 ＭＴＪメモリセルからのデータ読出動作を
説明する概念図である。

【図４３】 ＭＴＪメモリセルに対するデータ書込動作
を説明する概念図である。

【図４４】 データ書込時におけるデータ書込電流の方
向と磁界方向との関係を説明する概念図である。

【図４５】 行列状に集積配置されたＭＴＪメモリセル
を示す概念図である。

【図４６】 半導体基板上に配置されたＭＴＪメモリセ
ルの構造図である。

【符号の説明】

１０ メモリアレイ、２０ 行デコーダ、２５ 列デコ
ーダ、３０ ワード線ドライバ、３０ｒ リードワード
線ドライバ、３０ｗ ライトワード線ドライバ、４０
ワード線電流制御回路、４１−１〜４１−ｍ，４１−ｎ
電流制御トランジスタ、５０，６０ 読出／書込制御
回路、５０ｗ、６０ｗ 書込制御回路、５０ｒ 読出制
御回路、５１ データ書込電流制御回路、５２ データ
読出回路、５５ 電圧降下回路、６２−１〜６２−ｍ
イコライズトランジスタ、６４−１〜６４−ｍ 電流制
御トランジスタ、ＡＴＲ アクセストランジスタ、Ｂ
Ｌ，／ＢＬ ビット線、ＣＳＧ１〜ＣＳＧｍ 列選択ゲ
ート、ＦＬ 固定磁気層、ＭＴＪ 磁気トンネル接合
部、ＲＢＬ リードビット線、ＲＷＬ リードワード
線、ＴＢ トンネルバリア、ＶＬ 自由磁気層、ＷＢ
Ｌ，／ＷＢＬ ライトビット線、ＷＷＬ ライトワード
線、ＣＭＬ 共通配線。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７

Claims (19)

【特許請求の範囲】
1. 【請求項１】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
   モリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
   のデータ書込電流によって印可されるデータ書込磁界が
   所定磁界よりも大きい場合に書込まれる記憶データのレ
   ベルに応じて異なる抵抗値を有し、 前記磁性体メモリセルの行に対応してそれぞれ設けら
   れ、データ書込時において前記第１のデータ書込電流を
   流すためにアドレス選択結果に応じて選択的に活性化さ
   れる複数の書込ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
   れ、各々が第１および第２のビット線を含む複数のビッ
   ト線対と、 前記データ書込時において、前記複数のビット線対のう
   ちのアドレス選択結果に応じて選択される１つに含まれ
   る前記第１および第２のビット線を高電位状態および低
   電位状態の一方ずつに設定するためのデータ書込制御回
   路と、 前記複数のビット線対に対応してそれぞれ設けられ、各
   々が、前記データ書込時において前記第２のデータ書込
   電流を流すために対応する前記第１および第２のビット
   線の間を電気的に結合する複数のビット線電流制御回路
   とをさらに備える、薄膜磁性体記憶装置。
2. 【請求項２】 前記データ書込制御回路は、前記薄膜磁
   性体記憶装置に対して外部から供給された外部電源電位
   によって駆動される、請求項１記載の薄膜磁性体記憶装
   置。
3. 【請求項３】 前記複数の書込ワード線を前記アドレス
   選択結果に応じて選択的に活性状態に駆動するためのワ
   ード線駆動回路と、 前記複数の書込ワード線の各々を前記複数の書込ワード
   線の非活性状態に対応する電位と結合するためのワード
   線電流制御回路とをさらに備え、 前記ワード線駆動回路は、前記外部電源電位によって駆
   動される、請求項２記載の薄膜磁性体記憶装置。
4. 【請求項４】 前記複数のビット線対に共通に設けら
   れ、第１および第２のデータ線によって形成されるデー
   タ線対と、 前記列に対応してそれぞれ設けられ、前記アドレス選択
   結果に応じて対応する前記第１および第２のビット線を
   前記第１および第２のデータ線とそれぞれ接続する複数
   の列選択ゲート回路とを備え、 前記データ書込制御回路は、前記データ書込時におい
   て、第１および第２の内部ノードを前記高電位状態およ
   び低電位状態の一方ずつに設定し、 前記第１および第２の内部ノードと前記第１および第２
   のデータ線との接続点は、前記第２のデータ書込電流の
   経路を形成する配線の抵抗値が、前記アドレス選択の対
   象となる前記列の位置に関わらずほぼ一定となるように
   設けられる、請求項１記載の薄膜磁性体記憶装置。
5. 【請求項５】 前記複数のビット線対は、前記列に沿っ
   た方向に配置され、 前記データ線対は、前記行に沿った方向に配置され、 前記第１の内部ノードは、先頭の前記列側の領域におい
   て前記第１のデータ線と接続され、 前記第２の内部ノードは、最終の前記列側の領域におい
   て前記第２のデータ線と接続される、請求項４記載の薄
   膜磁性体記憶装置。
6. 【請求項６】 前記複数のビット線対は、前記列に沿っ
   た方向に配置され、 前記データ線対は、前記行に沿った方向に配置され、 前記第１および第２の内部ノードは、中央の前記列周辺
   の領域において、前記第１および第２のデータ線とそれ
   ぞれ接続される、請求項４記載の薄膜磁性体記憶装置。
7. 【請求項７】 Ｍ個（Ｍ：２以上の自然数）の前記列ご
   とに配置され、第１および第２のデータ線によって形成
   されるデータ線対と、 前記列に対応してそれぞれ設けられ、前記アドレス選択
   結果に応じて対応する前記第１および第２のビット線を
   対応する前記第１および第２のデータ線とそれぞれ接続
   する複数の列選択ゲート回路とを備え、 前記データ書込制御回路は、前記データ線対ごとに設け
   られ、 各前記データ書込制御回路は、前記データ書込時におい
   てアドレス選択結果に応じて動作して、対応する前記第
   １および第２のデータ線を前記高電位状態および低電位
   状態の一方ずつに設定する、請求項１記載の薄膜磁性体
   記憶装置。
8. 【請求項８】 前記データ線対は、前記複数のビット線
   と同一方向に沿って、対応するＭ個の前記列の中央部に
   配置される、請求項７記載の薄膜磁性体記憶装置。
9. 【請求項９】 前記行に対応してそれぞれ設けられ、デ
   ータ読出時においてアドレス選択結果に応じて活性化さ
   れて対応する磁性体メモリセルを対応するビット線対と
   結合するための複数の読出ワード線と、 データ読出時において、アドレス選択結果に応じて選択
   される前記複数のビットのうちの１つに含まれる前記第
   １および第２のビット線に対してデータ読出電流を供給
   するためのデータ読出制御回路とをさらに備え、 前記データ読出時において、各前記ビット線電流制御回
   路は、対応する第１および第２のビット線の間を開放す
   る、請求項１記載の薄膜磁性体記憶装置。
10. 【請求項１０】 前記磁性体メモリセルは、それぞれの
    前記列において、前記第１および第２のビット線といず
    れか一方と結合され、 前記薄膜磁性体記憶装置は、さらに、 前記列に対応してそれぞれ設けられ、前記第１のビット
    線のそれぞれと結合される複数の第１のダミーメモリセ
    ルと、 前記列に対応してそれぞれ設けられ、前記第２のビット
    線のそれぞれと結合される複数の第２のダミーメモリセ
    ルと、 前記複数の第１のダミーメモリセルに対応して設けら
    れ、前記複数の第１のダミーメモリセルを対応する前記
    第１のビット線とそれぞれ結合するために、前記データ
    読出時においてアドレス選択結果に応じて活性化される
    第１のダミー読出ワード線と、 前記複数の第２のダミーメモリセルに対応して設けら
    れ、前記複数の第２のダミーメモリセルを対応する前記
    第２のビット線とそれぞれ結合するために、前記データ
    読出時においてアドレス選択結果に応じて活性化される
    第２のダミー読出ワード線と、 前記データ読出時において、前記複数のワード線のうち
    の１つおよび前記第１および第２のダミー読出ワード線
    のうちの１つを、前記アドレス選択結果に応じて選択的
    に活性化するワード線駆動回路をさらに備え、 前記第１および第２のダミーメモリセルの各々は、前記
    磁性体メモリセルが前記記憶データのレベルに応じて有
    する第１および第２の抵抗値の中間の抵抗値を有する、
    請求項９記載の薄膜磁性体記憶装置。
11. 【請求項１１】 前記薄膜磁性体記憶装置に対して外部
    から供給された外部電源電位を降圧して内部電源電位を
    生成する電圧降下回路をさらに備え、 前記データ書込制御回路は、前記外部電源電位によって
    駆動され、 前記データ読出制御回路は、前記内部電源電位によって
    駆動される、請求項９記載の薄膜磁性体記憶装置。
12. 【請求項１２】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、第１および第２
    のデータ書込電流によって印可されるデータ書込磁界が
    所定磁界よりも大きい場合に書込まれる記憶データのレ
    ベルに応じて異なる抵抗値を有し、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ書込時においてアドレス選択結果に応じて前
    記第１のデータ書込電流を流すための複数の書込ワード
    線と、 前記磁性体メモリセルの列に対応してそれぞれ設けられ
    る複数のビット線と、 前記複数のビット線対に共通に設けられ、第１および第
    ２のデータ線によって形成されるデータ線対と、 前記データ書込時において、前記第１および第２のデー
    タ線を高電位状態および低電位状態の一方ずつに設定す
    るためのデータ書込制御回路と、 前記列に対応してそれぞれ設けられ、各々が、前記アド
    レス選択結果に応じて対応する前記ビット線を前記第１
    のデータ線と接続する複数の列選択ゲート回路と、 前記列に対応してそれぞれ設けられ、各々が、前記デー
    タ書込時において前記第２のデータ書込電流を流すため
    に、前記対応する前記ビット線と前記第２のデータ線と
    の間を電気的に結合する複数のビット線電流制御回路と
    をさらに備える、薄膜磁性体記憶装置。
13. 【請求項１３】 前記データ書込制御回路は、前記デー
    タ書込時において、第１および第２の内部ノードを前記
    高電位状態および低電位状態の一方ずつに設定し、 各前記ビット線電流制御回路は、前記アドレス選択結果
    に応じて、前記対応する前記ビット線と前記第２のデー
    タ線との間を電気的に結合し、 前記薄膜磁性体記憶装置は、 データ読出時においてデータ読出電流を第３の内部ノー
    ドに供給するためのデータ読出制御回路と、 前記データ書込時において、前記第１および第２の内部
    ノードと前記第１および第２のデータ線とをそれぞれ結
    合するための接続切換回路とをさらに備え、 前記接続切換回路は、前記データ読出時において、前記
    第１および第２のデータ線を、前記第３の内部ノードお
    よび読出基準電位を供給する第４の内部ノードとそれぞ
    れ電気的に結合し、 前記データ読出制御回路は、前記読出基準電位と前記第
    ３の内部ノードとの間の電位差に基づいて前記データ読
    出を行なう、請求項１２記載の薄膜磁性体記憶装置。
14. 【請求項１４】 前記データ書込制御回路は、前記デー
    タ書込時において、第１および第２の内部ノードを前記
    高電位状態および低電位状態の一方ずつに設定し、 各前記ビット線電流制御回路は、前記データ読出前のプ
    リチャージ時において前記対応する前記ビット線と前記
    第２のデータ線との間を電気的に結合するとともに、デ
    ータ読出時において前記対応する前記ビット線と前記第
    ２のデータ線との間を電気的に切り離し、 前記薄膜磁性体記憶装置は、 前記データ読出時においてデータ読出電流を前記第１の
    データ線に供給するためのデータ読出制御回路と、 前記データ書込時において、前記第１および第２の内部
    ノードと前記第１および第２のデータ線とをそれぞれ結
    合するための接続切換回路とをさらに備え、 前記接続切換回路は、前記プリチャージ時において、前
    記第１および第２のデータ線を、読出基準電位を供給す
    る第３および第４の内部ノードとそれぞれ電気的に結合
    するとともに、前記データ読出時において、前記第１お
    よび第２のデータ線を前記第１から第４の内部ノードか
    ら切り離し、 前記データ読出制御回路は、前記読出基準電位と前記第
    １のデータ線との間の電位差に基づいて前記データ読出
    を行なう、請求項１２記載の薄膜磁性体記憶装置。
15. 【請求項１５】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書込まれる
    記憶データのレベルに応じて異なる抵抗値を有する記憶
    部と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ読出時において、アドレス選択結果に応じて
    対応する前記メモリセル選択ゲートを作動させるための
    複数の読出ワード線と、 前記磁性体メモリセルの列に対応してそれぞれ設けら
    れ、データ書込時において前記第１のデータ書込電流を
    流すためにアドレス選択結果に応じて選択的に活性状態
    に駆動される複数の書込ワード線と、 前記行に対応してそれぞれ設けられ、前記データ書込時
    において前記第２のデータ書込電流を流すための複数の
    書込データ線と、 前記列に対応してそれぞれ設けられ、前記データ読出時
    において前記データ読出電流を流すための複数の読出デ
    ータ線とを備える、薄膜磁性体記憶装置。
16. 【請求項１６】 前記複数の読出データ線の各々は、対
    応する前記行に属する複数の前記記憶部の各々と各前記
    メモリセル選択ゲートを介して電気的に結合される、請
    求項１５記載の薄膜磁性体記憶装置。
17. 【請求項１７】 前記複数の読出データ線の各々と前記
    複数の書込ワード線との各々は、同一の共通配線を共有
    して配置され、 前記薄膜磁性体記憶装置は、 前記活性状態に対応する第１の電位とは異なる第２の電
    位と各前記共通配線との間を、前記データ読出時および
    前記データ書込時のそれぞれにおいて結合および遮断す
    る電流制御回路をさらに備える、請求項１５記載の薄膜
    磁性体記憶装置。
18. 【請求項１８】 薄膜磁性体記憶装置であって、 行列状に配置された複数の磁性体メモリセルを有するメ
    モリアレイを備え、 前記複数の磁性体メモリセルの各々は、 第１および第２のデータ書込電流によって印可されるデ
    ータ書込磁界が所定磁界よりも大きい場合に書込まれる
    記憶データのレベルに応じて異なる抵抗値を有する記憶
    部と、 データ読出時において前記記憶部にデータ読出電流を通
    過させるためのメモリセル選択ゲートとを含み、 前記磁性体メモリセルの行に対応してそれぞれ設けら
    れ、データ読出時において、アドレス選択結果に応じて
    対応する前記メモリセル選択ゲートを作動させるための
    複数の読出ワード線と、 前記行および列の一方に対応してそれぞれ設けられ、前
    記データ書込時において前記第１のデータ書込電流を流
    すための複数の書込データ線と、 前記行および列の他方に対応してそれぞれ設けられる複
    数の共通配線とを備え、 前記複数の共通配線の各々は、前記データ読出時におい
    て、前記アドレス選択結果に応じて前記データ読出電流
    の供給を選択的に受け、 前記複数の共通配線の各々は、前記データ書込時におい
    て、前記第２のデータ書込電流を流すために第１の電位
    に選択的に駆動され、 第１の電位とは異なる第２の電位と各前記共通配線との
    間を、前記データ読出時および前記データ書込時のそれ
    ぞれにおいて結合および遮断する電流制御回路をさらに
    備える、薄膜磁性体記憶装置。
19. 【請求項１９】 前記複数の共通配線の各々は、対応す
    る前記行に属する複数の前記記憶部の各々と各前記メモ
    リセル選択ゲートを介して電気的に結合される、請求項
    １５記載の薄膜磁性体記憶装置。