JP2008112525A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリ装置からのデータの読み出し時の誤書き込みの発生を低減する。
【解決手段】半導体記憶装置は、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、基準抵抗回路とを備える。メモリセルアレイ４は、それぞれワード線ＷＬｙ（ｙ＝０，１，…２ｎ，２ｎ＋１，…）、ビット線ＢＬｉｘ及びソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に接続された複数の磁気抵抗素子に対してデータを記憶保持する。Ｒ／Ｗ制御回路５は、ビット線ＢＬｉｘ及びソース線ＳＬｉｘに印加される電圧を制御する。基準抵抗回路は、所定の基準抵抗値を発生する。Ｒ／Ｗ制御回路５は、メモリセルアレイ４からデータを読み出すとき、磁気抵抗素子の抵抗値が最大抵抗値Ｒｍａｘであるとき、基準抵抗回路に印加される電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を高くするように制御することにより、磁気抵抗素子に印加される電圧Ｖｏｕｔ０，Ｖｏｕｔ１を低下させる。
【選択図】図１

Description

本発明は、抵抗体メモリ素子に対してデータを記憶保持するための半導体記憶装置に関する。

従来例の磁気抵抗素子を用いてデータを記憶保持するＭＲＡＭ（Magneto-resistive Random Access Memory）が非特許文献１に開示されている。フォールデッドビット線構成のＭＲＡＭは、読み出しの対象であるメモリセルが接続されるビット線とリファレンスビット線とが、並行でかつ近接し、レイアウト上、メモリセル内が対称に構成されるため、同相ノイズをキャンセルでき、優れた読み出し性能を有する。ＭＲＡＭ等を含む一般的なメモリ装置においては、メモリセルから読み出された電圧は非常に小さいので、それを増幅するためのセンスアンプ回路を必要とする。

図１３（ａ）〜（ｃ）は、スピン注入磁化反転書き込み方式を用いた、フォールデッド構成のＳＴＴ（Spin Torque Transfer）−ＭＲＡＭに用いられる従来例に係るセンスアンプ回路の読み出し時の各部の信号を示す動作波形図である。図１３において、ＶＷＬは読み出し対象のメモリセルの列を選択するためのワード線に印加される電圧であり、ＶＣＳＬは読み出し対象のメモリセルの行を選択するための列選択線に印加される電圧であり、ＶＬＩＯはメモリセルから読み出した電圧を引き出すための読み出し線に印加される電圧であり、ＶＢＬは読み出し対象のメモリセルのビット線に印加される電圧であり、ＩＴＭＲ＿Ｒｘは読み出し対象のメモリセル内のデータを記憶した磁気抵抗素子に流れる電流であり、ＩＴＭＲ＿Ｒｒｅｆはリファレンス抵抗に流れるリファレンス電流である。

図１３に示すように、従来例のセンスアンプ回路は、所望のメモリセル内の磁気抵抗素子に蓄積されたデータを読み出すとき、読み出し対象のメモリセル内の磁気抵抗素子に電流ＩＴＭＲ＿Ｒｘを供給する。磁気抵抗素子に電流ＩＴＭＲ＿Ｒｘが流れる期間Ｔｒｅａｄｃｏｎｖは、電圧ＶＷＬ又は電圧ＶＣＳＬのハイレベルの期間に応じて制御される。

Takaharu Tsuji et al., "A 1.2V 1Mbit Embedded MRAM Core with Folded Bit-Line Array Architecture", 2004 Symposium on VLSI Circuits Digest of Technical Papers, pp.450-453, Hawaii, U.S.A., June 2004. Thomas W. Andre et al., "A 4-Mb 0.18-μm 1T1MTJ Toggle MRAM With Balanced Three Input Sensing Scheme and Locally Mirrored Unidirectional Write Drivers", IEEE Journal of Solid-State Circuits, pp.301-309, Vol. 40, No.1, January 2005. M. Hosomi et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching: Spin-RAM", IEEE International Electron Devices Meeting (IEDM), pp.459-462, Washington, D.C., U.S.A., December 2005. W. C. Jeong et al., "Highly scalable MRAM using field assisted current induced switching", 2005 Symposium on VLSI Technology Digest of Technical Papers, pp.184-185, Kyoto, Japan, June 2005.

しかしながら、上記従来例のセンスアンプ回路では、図１３（ｃ）に示すように、データの書き込み時と同様に、データの読み出し時にも磁気抵抗素子に電流ＩＴＭＲ＿Ｒｘを供給するので、その電流により誤書き込みが起こる可能性があるという問題があった。

本発明の目的は以上の問題点を解決し、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減する半導体記憶装置を提供することにある。

第１の発明に係る半導体記憶装置は、それぞれワード線、ビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルと、前記ビット線及び前記ソース線に印加される電圧を制御するための制御回路とを備えた半導体記憶装置において、所定の基準抵抗値を発生するための基準抵抗回路を備え、前記制御回路は、前記メモリセルから前記データを読み出すとき、前記抵抗体メモリ素子の抵抗値が前記基準抵抗値よりも大きいとき、前記基準抵抗回路に印加される電圧を高くするように制御することにより、前記抵抗体メモリ素子に印加される電圧を低下させることを特徴とする。

上記半導体記憶装置において、前記各抵抗体メモリ素子は、当該各抵抗体メモリ素子にデータを書き込むときに、前記基準抵抗値よりも大きい所定の最大抵抗値と、前記基準抵抗値よりも小さい所定の最小抵抗値のいずれかを有し、前記抵抗体メモリ素子から前記データを読み出すときの読み出し電流の方向が、前記抵抗体メモリ素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向であることを特徴とする。

また、上記半導体記憶装置において、前記基準抵抗値は、実質的に、前記最小抵抗値と前記最大抵抗値との和を２で割った値であることを特徴とする。

さらに、上記半導体記憶装置において、前記制御回路は、前記基準抵抗回路が接続されるソース線と接地電位との間の抵抗値が、所望の抵抗体メモリ素子が接続されるソース線と接地電位との間の抵抗値よりも大きくなるように制御することにより、前記抵抗体メモリ素子に印加される電圧を低下させることを特徴とする。とって代わって、前記基準抵抗回路は、前記最小抵抗値を有する抵抗体メモリ素子と、前記抵抗体メモリ素子と直列に接続され、ウェルに対する印加電圧に従って変化する抵抗値を有する第１のトランジスタとを含むことを特徴とする。また、とって代わって、前記基準抵抗回路は、前記最小抵抗値を有する抵抗体メモリ素子と、前記抵抗体メモリ素子と直列に接続され、前記ワード線に接続されたゲートに対する印加電圧に従って変化する抵抗値を有する第１のトランジスタとを含むことを特徴とする。

またさらに、上記半導体記憶装置において、前記基準抵抗回路は、印加電圧に従って変化する抵抗値を有する第２のトランジスタを含むことを特徴とする。

第２の発明に係る半導体記憶装置は、それぞれワード線、ビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルと、前記ビット線及び前記ソース線に印加される電圧を制御するための制御回路とを備えた半導体記憶装置において、前記メモリセルは、互いに異なるビット線及びソース線に接続され、互いに異なるデータを書き込まれる２つの抵抗体メモリ素子を含み、前記制御回路は、前記メモリセルから前記データを読み出すとき、前記２つの抵抗体メモリ素子のうちいずれかの抵抗体メモリ素子を、所定の基準抵抗値を発生するために用いることを特徴とする。

従って、本発明に係る半導体記憶装置によれば、抵抗体メモリ素子の抵抗値が基準抵抗値よりも大きいとき、基準抵抗回路に印加される電圧を高くするように制御することにより、抵抗体メモリ素子に印加される電圧を低下させるので、磁気抵抗素子に電流が流れる時間を短くすることができ、その結果、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減することができる。

以下、本発明に係る実施の形態について図面を参照して説明する。なお、以下の各実施の形態において、同様の構成要素については同一の符号を付している。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。図１において、本実施の形態に係る半導体記憶装置は、ＳＴＴ（Spin Torque Transfer）書き込み方式によりデータを書き込まれるＳＴＴ−ＭＲＡＭ（Spin Torque Transfer Magneto-resistive Random Access Memory）であり、列アドレスバッファ１と、列デコーダ及びＷＬドライバ２と、ダミーメモリ列３と、メモリセルアレイ４と、Ｒ／Ｗ制御回路５と、行アドレスバッファ６と、行デコーダ及びＢＬドライバ７と、２ビット信号及び切り替え信号生成器８と、センスアンプ回路１０とを備えて構成される。列アドレスバッファ１は、外部から入力される列アドレス信号ＲＡ０＿ｘを一時的に保管する。列デコーダ及びＷＬドライバ２は、列アドレスバッファ１から入力した列アドレス信号ＲＡ０＿ｘをデコードして、メモリセルアレイ４内の書き込み又は読み出しを行う所望のメモリセルにアクセスするためのワード線（ＷＬ）を選択する。行アドレスバッファ６は、外部から入力される行アドレス信号ＣＡ０＿ｘを一時的に保管する。行デコーダ及びＢＬドライバ７は、行アドレスバッファ６から入力した行アドレス信号ＣＡ０＿ｘをデコードして、メモリセルアレイ４内の書き込み又は読み出しを行う所望のメモリセルにアクセスするためのビット線（ＢＬ）を選択するために行選択線（ＣＳＬ）を選択する。

メモリセルアレイ４は、データを蓄積するためのＴＭＲ（Tunnel Magnetic Resistance）素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える（図２参照）。メモリセルアレイ４において、各メモリセルが接続されるビット線（ＢＬ）及びワード線（ＷＬ）が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列３は、メモリセルアレイ４に隣接して配置され、メモリセルアレイ４の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える（図２参照）。ダミーメモリ列３において、メモリセルアレイ４内の所望のメモリセルに接続されるワード線が活性化されたとき、対応するダミーメモリセルに接続されるワード線も同時に活性化される。

２ビット信号及び切り替え信号生成器８は、２ビットの書き込みデータＤ０，Ｄ１と、Ｒ／Ｗ制御回路５の書き込み動作及び読み出し動作を切り替えるための切り替え信号Ｒ／Ｗとを生成し、Ｒ／Ｗ制御回路５に出力する。Ｒ／Ｗ制御回路５は、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって書き込み動作に切り替えられたとき、ビット線及びソース線の電圧レベルを制御することによって、書き込みデータＤ０，Ｄ１をメモリセルアレイ４の所望のメモリセルに書き込む一方、２ビット信号生成器８から入力される切り替え信号Ｒ／Ｗによって読み出し動作に切り替えられたとき、ビット線及びソース線の電圧レベルを制御することによって、メモリセルアレイ４の所望のメモリセルから読み出したデータＱ０，Ｑ１を、センスアンプ回路１０を介して出力する。センスアンプ回路１０は、所望のメモリセルの読み出し電圧と、ダミーメモリセルによって発生される基準電圧の電圧差をデジタルレベルとして取り扱いが可能になるレベルにまで増幅して、所望のメモリセル内に蓄積されたデータが「０」であるか、「１」であるかを判別して読み出したデータＱ０，Ｑ１を出力する。なお、読み出し線ＬＩＯＦ０，ＬＩＯＦ１及びリファレンス読み出し線ＬＩＯＢ０，ＬＩＯＢ１上には、それぞれ寄生容量Ｃ５，Ｃ７，Ｃ６，Ｃ８が存在する。

図２は、図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。図２において、メモリセルアレイ４は、フォールデッドビット線構成であり、それぞれが２つのトランジスタ及び２つの磁気抵抗素子を含む複数のメモリセルＭＣ０〜ＭＣ３を格子状に配置する。フォールデッドビット線構成においては、各メモリセル内でビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とが対をなし、互いに平行かつ近接して配置されるので、同一メモリセルアレイ内で発生した同相ノイズをキャンセルできる。各メモリセルは、配置される行に応じて、所定のソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、配置されている列に応じて、所定の２本のワード線ＷＬ２ｎ，２ｎ＋１（ｎ＝０，１，…）に接続される。さらに、２ビットのデータを記憶保持できるように、上下２段のメモリセルＭＣ０及びＭＣ１又はメモリセルＭＣ２及びＭＣ３が対をなしている。従って、例えば、メモリセルＭＣ０の磁気抵抗素子Ｒｍ０，Ｒｍ１には２ビットの書き込みデータＤ０，Ｄ１のうち１ビット目のデータＤ０が記憶保持され、メモリセルＭＣ１の磁気抵抗素子Ｒｍ０，Ｒｍ１には２ビットの書き込みデータＤ０，Ｄ１のうち２ビット目のデータＤ１が記憶保持される。なお、各メモリセルＭＣ０〜ＭＣ３の各磁気抵抗素子Ｒｍ０〜Ｒｍ３に書き込まれるデータは「０」又は「１」であって、各データは各磁気抵抗素子Ｒｍ０〜Ｒｍ３の抵抗値を最大抵抗値Ｒｍａｘ又は最小抵抗値Ｒｍｉｎに設定することにより記憶保持される。

ダミーメモリ列３は、前述のように、メモリセルアレイ４内の各メモリセルＭＣ０〜ＭＣ３と同様の構成を有する複数のダミーメモリセルＤＭＣ０〜ＤＭＣ３を備える。ダミーメモリセルＤＭＣ０は、メモリセルＭＣ２の読み出し時に基準電圧を発生するために活性化され、ダミーメモリセルＤＭＣ１は、メモリセルＭＣ３の読み出し時に基準電圧を発生するために活性化され、ダミーメモリセルＤＭＣ２は、メモリセルＭＣ０の読み出し時に基準電圧を発生するために活性化され、ダミーメモリセルＤＭＣ３は、メモリセルＭＣ１の読み出し時に基準電圧を発生するために活性化される。各ダミーメモリセルＤＭＣ０〜ＤＭＣ３は、配置されている行に応じて、所定のソース線ＳＬｉｘと、所定のビット線ＢＬｉｘと、所定のリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とに接続され、ダミーメモリセルＤＭＣ０〜ＤＭＣ３内の各トランジスタは、それぞれ２本のダミーワード線ＤｕｍｍｙＷＬ０及びＤｕｍｍｙＷＬ１又はダミーワード線ＤｕｍｍｙＷＬ２及びＤｕｍｍｙＷＬ３に接続される。各ダミーメモリセル内の磁気抵抗素子の抵抗値は、全て最小抵抗値Ｒｍｉｎである。以下、各ダミーメモリセルの磁気抵抗素子をリファレンス抵抗Ｒｍｉｎという。

なお、ソース線ＳＬｉｘと、ビット線ＢＬｉｘと、リファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）とは、実質的に平行に配置され、ソース線ＳＬｉｘ、ビット線ＢＬｉｘ及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と、ワード線ＷＬ２ｎ，２ｎ＋１，２ｎ＋２，２ｎ＋３（ｎ＝０，１，…）とは、実質的に垂直に配置される。

図３は、図２のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示すレイアウト図である。図３において、ソース線ＳＬｍ０、リファレンスビット線ＢＬ＿Ｂｍ０、ビット線ＢＬｍ０、ソース線ＳＬｍ１、リファレンスビット線ＢＬ＿Ｂｍ１、ビット線ＢＬｍ１、…がこの順に互いに平行に配置され、それらに対して垂直にワード線ＤｕｍｍｙＷＬ０，ＤｕｍｍｙＷＬ１，ＤｕｍｍｙＷＬ２，ＤｕｍｍｙＷＬ３，…，ＷＬ２ｎ，ＷＬ２ｎ＋１，ＷＬ２ｎ＋２，ＷＬ２ｎ＋３，…が配置される。メモリセルＭＣ０において、リファレンスビット線ＢＬ＿Ｂｍ０に接続された磁気抵抗素子Ｒｍ０は、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ０の左側のドレイン領域ＤＲＮに接続され、ビット線ＢＬｍ０に接続された磁気抵抗素子Ｒｍ１は、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ０の右側のドレイン領域ＤＲＮに接続される。メモリセルＭＣ２において、リファレンスビット線ＢＬ＿Ｂｍ０に接続された磁気抵抗素子Ｒｍ２は、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ１の左側のドレイン領域ＤＲＮに接続され、ビット線ＢＬｍ０に接続された磁気抵抗素子Ｒｍ３は、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ１の右側のドレイン領域ＤＲＮに接続される。また、活性領域ＡＡ０のソース領域ＳＲＣは、コンタクトＣＴを介してソース線ＳＬｍ１に接続され、活性領域ＡＡ１のソース領域ＳＲＣは、コンタクトＣＴを介してソース線ＳＬｍ０に接続される。図３において、メモリセルＭＣ１及びＭＣ３については、それぞれ上記メモリセルＭＣ０及びＭＣ２と同様の構成であるため、詳細な説明は省略する。

図４は、図３のＡ−Ａ’線における断面図である。図４において、活性領域ＡＡ０，ＡＡ１は、それぞれ１つのソース領域ＳＲＣと、ソース領域ＳＲＣを挟むように構成された２つのドレイン領域ＤＲＮとを備える。各ドレインコンタクトＤＣは活性領域ＡＡ０，ＡＡ１のドレイン領域ＤＲＮの上に構成され、各ストラップ領域ＳＴはドレインコンタクトＤＣの上に構成される。ワード線ＷＬ２ｎ，ＷＬ２ｎ＋１は活性領域ＡＡ０のソース領域ＳＲＣと各ドレイン領域ＤＲＮとの間に形成された各トランジスタのゲート領域に接続され、ワード線ＷＬ２ｎ＋２，ＷＬ２ｎ＋３は活性領域ＡＡ１のソース領域ＳＲＣと各ドレイン領域ＤＲＮとの間に形成された各トランジスタのゲート領域に接続される。磁気抵抗素子Ｒｍ０，Ｒｍ１，Ｒｍ２，Ｒｍ３は各ストラップ領域ＳＴの上に構成され、リファレンスビット線ＢＬ＿Ｂｍ０又はビット線ＢＬｍ０に接続される。図３及び図４に示すように、本実施の形態に係るＳＴＴ−ＭＲＡＭにおいては、ダミーメモリ列３及びメモリセルアレイ４では、ビット線方向のメモリセルを１つ置きにワード線方向にずらして配置し、ビット線方向の２つの隣接するメモリセルが互いに異なるソース線に接続される。

図５は、図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。Ｒ／Ｗ制御回路５は、データの書き込み時、図５に示されるような、複数のトランジスタ及び演算回路を含むドライバ回路を制御して、行選択線ＣＳＬｉ（ｉ＝０，１，…ｍ，…Ｍ）に入力される信号に応じて、いずれか１対の所望のメモリセル（例えば、メモリセルＭＣ２及びＭＣ３）を選択するためにソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、ビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）、及びリファレンスビット線ＢＬ＿Ｂｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に印加される電圧のレベルを制御することにより、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、２ビットの書き込みデータＤ０，Ｄ１を各メモリセルに書き込む。また、Ｒ／Ｗ制御回路５は、データの読み出し時、同様に、上記ドライバ回路を制御して、メモリセルアレイ４の所望のメモリセルの磁気抵抗素子に電流を流し、読み出し電圧を各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に出力して、センスアンプ回路１０に伝達する。また、Ｒ／Ｗ制御回路５は、ソース線ＳＬｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）と接地電位ＧＮＤ間に接続されたＮ型電解効果トランジスタＮＴｒ３，ＮＴｒ４と、ソース線ＳＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）と接地電位ＧＮＤ間に接続されたＮ型電解効果トランジスタＮＴｒ１，ＮＴｒ２とを備え、Ｓ０Ｎ線、Ｓ０ＮＲ線、Ｓ１Ｎ線及びＳ１ＮＲ線を制御することにより、各ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と接地電位ＧＮＤとの間の抵抗を制御できる。以下、ダミーメモリセルＤＭＣ０〜ＤＭＣ３の各リファレンス抵抗Ｒｍｉｎと各ソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）と接地電位ＧＮＤとの間の抵抗とによって構成される抵抗回路を、基準抵抗回路という。

具体的には、上記Ｒ／Ｗ制御回路５において、書き込みデータＤ０，Ｄ１の書き込み時、まず、外部から入力された列アドレス信号ＲＡ０＿ｘ及び行アドレス信号ＣＡ０＿ｘに応じて、例えば、メモリセルＭＣ２及びＭＣ３にアクセスするために、例えば、図２のワード線ＷＬ２ｎ＋２，ＷＬ２ｎ＋３と図３の列選択線ＣＳＬｍとを、列デコーダ及びＷＬドライバ２と行デコーダ及びＢＬドライバ７とによりハイレベル電圧（イネーブル）にする。次に、２ビット信号及び切り替え信号生成器８からの切り替え信号Ｒ／Ｗにより、図３中のＲＥＡＤ線及びＢＬＥＱ線がロウレベル電圧（ディスエーブル）に制御され、Ｒ／Ｗ制御回路５が書き込み動作に切り替えられる。次に、Ｒ／Ｗ制御回路５は、書き込みデータＤ０が「０」である場合、ＢＢＰ０線及びＢＦＰ０線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ０Ｐ線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、ソース線ＳＬｍ０が接地され、ビット線ＢＬｍ０及びリファレンスビット線ＢＬ＿Ｂｍ０は電圧ＶＤＤを印加される。これにより、メモリセルＭＣ２の磁気抵抗素子にはバイアス電圧Ｖｂｉａｓ（＝ＶＤＤ−Ｖｇｎｄ）が印加され、ビット線ＢＬｍ０及びリファレンスビット線ＢＬ＿Ｂｍ０からソース線ＳＬｍ０への方向に電流が流れるので、メモリセルＭＣ２の磁気抵抗素子Ｒｍ２及びＲｍ３に「０」のデータが書き込まれる。一方、書き込みデータＤ０が「１」である場合、ＢＢＰ０線及びＢＦＰ０線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ０Ｐ線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、ソース線が電圧ＶＤＤを印加され、ビット線ＢＬｍ０及びリファレンスビット線ＢＬ＿Ｂｍ０は接地される。これにより。磁気抵抗素子Ｒｍ２及びＲｍ３にバイアス電圧Ｖｂｉａｓ（＝Ｖｇｎｄ−ＶＤＤ）を印加し、ソース線ＳＬｍ０からビット線ＢＬｍ０及びリファレンスビット線ＢＬ＿Ｂｍ０への方向に電流を流して、磁気抵抗素子Ｒｍ２及びＲｍ３に「１」のデータが書き込まれる。同様に、書き込みデータＤ１が「０」である場合、Ｒ／Ｗ制御回路５は、ＢＢＰ１線及びＢＦＰ１線をハイレベル電圧（電源電位ＶＤＤ）に制御し、Ｓ１Ｐ線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御することで、メモリセルＭＣ３の磁気抵抗素子Ｒｍ２及びＲｍ３に「０」のデータを書き込み、書き込みデータＤ１が「１」である場合、ＢＢＰ１線及びＢＦＰ１線をロウレベル電圧（接地電位Ｖｇｎｄ）に制御し、Ｓ１Ｐ線をハイレベル電圧（電源電位ＶＤＤ）に制御することで、メモリセルＭＣ３の磁気抵抗素子Ｒｍ２及びＲｍ３に「１」のデータを書き込む。なお、各メモリセルＭＣ０〜ＭＣ３及びダミーメモリセルＤＭＣ０〜ＤＭＣ３におけるトランジスタのオン抵抗は無視できるものとする。

図６は、図１のセンスアンプ回路１０の詳細な構成を示す回路図である。図６において、センスアンプ回路１０は、Ｐ型電解効果トランジスタ（以下、Ｐ型トランジスタという。）２０〜２２，２７〜２９と、Ｎ型電解効果トランジスタ（以下、Ｎ型トランジスタという。）２３〜２６，３０〜３３と、バススワップスイッチ回路３５，４１と、差動増幅器３６，４２と、プリチャージ回路４３とを備えて構成される。プリチャージ回路４３は、各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をそれぞれプリチャージ電圧ＶＰＣにプリチャージするための回路である。

Ｐ型トランジスタ２０，２７の各ソース端子は電源電位ＶＤＤに接続され、その各ゲート端子はセンスイネーブル線／ＳＥに接続される。Ｐ型トランジスタ２１，２２の各ソース端子はＰ型トランジスタ２０のドレイン端子に接続され、その各ドレイン端子はバススワップスイッチ３５を介して読み出し線ＬＩＯＦ０，ＬＩＯＢ０に接続され、その各ゲート端子は定電流制御線ＣＣＳに接続される。Ｐ型トランジスタ２８，２９の各ソース端子はＰ型トランジスタ２７のドレイン端子に接続され、その各ドレイン端子はバススワップスイッチ３５を介してそれぞれ読み出し線ＬＩＯＦ１，ＬＩＯＢ１に接続され、その各ゲート端子は定電流制御線ＣＣＳに接続される。Ｎ型トランジスタ２３，２４，３０，３１の各ソース端子は、それぞれＰ型トランジスタ２１，２２，２８，２９のドレイン端子に接続され、その各ドレイン端子は接地され、その各ゲート端子はプリチャージ線ＰＣに接続される。

なお、センスイネーブル線／ＳＥは、メモリセルアレイ４からのデータの読み出し時にロウレベル電圧（接地電位Ｖｇｎｄ）に制御され、それ以外の時はハイレベル電圧（電源電位ＶＤＤ）に制御され、定電流制御線ＣＣＳは、常にロウレベル電圧（接地電位Ｖｇｎｄ）に維持される。

バススワップスイッチ３５とＰ型トランジスタ２１，２２，２８，２９との間にはそれぞれＮ型トランジスタ２５，２６，３２，３３が接続され、Ｎ型トランジスタ２５及び２６の各ゲート端子はそれぞれＮ型トランジスタ２６及び２５のソース端子に接続され、Ｎ型トランジスタ３２及び３３のゲート端子はそれぞれＮ型トランジスタ３３及び３２のソース端子に接続される。

バススワップスイッチ３５は、読み出し線ＬＩＯＦ０上に接続された第１のＮ型トランジスタ５０と、リファレンス読み出し線ＬＩＯＢ０上に接続された第２のＮ型トランジスタ５１と、第１のＮ型トランジスタ５０のソース端子と第２のＮ型トランジスタ５１のドレイン端子との間に接続された第３のＮ型トランジスタ５２と、第２のＮ型トランジスタ５１のソース端子と第１のＮ型トランジスタ５０のドレイン端子との間に接続された第４のＮ型トランジスタ５３とを備える。第３及び第４のトランジスタ５２，５３は、列アドレス信号ＲＡ０＿ｘと同じである列アドレス信号ＲＡ０により制御され、第１及び第２のＮ型トランジスタ５０，５１は、列アドレス信号ＲＡ０の反転信号である列アドレス信号ＲＡ０＿Ｂにより制御される。同様に、バススワップスイッチ回路４１は、読み出し線ＬＩＯＦ１上に接続された第５のＮ型トランジスタ５４と、リファレンス読み出し線ＬＩＯＢ１上に接続された第６のＮ型トランジスタ５５と、第５のＮ型トランジスタ５４のソース端子と第６のＮ型トランジスタ５５のドレイン端子との間に接続された第７のＮ型トランジスタ５６と、第６のＮ型トランジスタ５５のソース端子と第５のＮ型トランジスタ５４のドレイン端子との間に接続された第８のＮ型トランジスタ５７とを備える。第７及び第８のトランジスタ５６，５７は、列アドレス信号ＲＡ０により制御され、第５及び第６のＮ型トランジスタ５４，５５は、列アドレス信号ＲＡ０＿Ｂにより制御される。バススワップスイッチ３５は、各Ｎ型トランジスタを制御されて、各読み出し線ＬＩＯＦ０及びＬＩＯＢ０に流れる電流を入れ替える。バススワップスイッチ回路４１は、各Ｎ型トランジスタを制御されて、各読み出し線ＬＩＯＦ１及びＬＩＯＢ１に流れる電流を入れ替える。

差動増幅器３６，４２は、非反転入力端子に印加された、所望のメモリセルＭＣ０，ＭＣ１に蓄積されたデータ値に応じた電圧Ｖｏｕｔ０，Ｖｏｕｔ１と、反転入力端子に印加された基準電圧である電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１の差分を算出し、算出された差分を増幅してそれぞれ読み出しデータＱ０，Ｑ１として出力する。

上記構成を有するＳＴＴ−ＭＲＡＭにおいて、例えば、メモリセルアレイ４内のメモリセルに蓄積されたデータを読み出す場合、まず、センスイネーブル信号／ＳＥをハイレベル電圧（ディスエーブル）にし、プリチャージ線ＰＣ（ＬＩＯＥＱ）と図３のＢＬＥＱ線をハイレベル電圧（イネーブル）にし、プリチャージ回路４３により各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）をプリチャージ電圧ＶＰＣでプリチャージし、それにより、ビット線ＢＬｍｘ及びリファレンスビット線ＢＬ＿Ｂｍｘ（ｘ＝０，１）を接地電位Ｖｇｎｄにプリチャージする。バススワップスイッチ回路３５，４１は、列アドレス信号ＲＡ０，ＲＡ０＿Ｂにより制御され、読み出し線ＬＩＯＦｘ及びリファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）を、それぞれＰ型トランジスタ３２，３８側とＰ型トランジスタ３４，４０側のいずれに接続するかを判断する。

次に、列デコーダ及びＷＬドライバ２及び行デコーダ及びＢＬドライバ７により図２のワード線ＷＬ２ｎ〜ＷＬ２ｎ＋３と図３の行選択線ＣＳＬｍをハイレベル電圧（イネーブル）とする。このとき、Ｒ／Ｗ制御回路５により、Ｓ０Ｎ線及びＳ０ＮＲ線を介してそれぞれＮ型トランジスタＮＴｒ３及びＮＴｒ４を制御することにより、各ソース線ＳＬｍ０と接地電位ＧＮＤ間の抵抗を最小にする。その結果、ソース線ＳＬｍ０は実質的に接地される。また、このとき、同時に、列デコーダ及びＷＬドライバ２により、ダミーワード線ＤｕｍｍｙＷＬ０〜ＤｕｍｍｙＷＬ３がハイレベル電圧(イネーブル)に制御され、Ｒ／Ｗ制御回路５により、Ｓ１ＮＲ線及びＳ１Ｎ線に印加される電圧を制御し、Ｎ型トランジスタＮＴｒ１，ＮＴｒ２を制御することにより、各ソース線ＳＬｍ１と接地電位ＧＮＤ間の抵抗を、以下の式（２）によって表される所定の抵抗値Ｒｒｅｆ１に制御する。この所定の抵抗値Ｒｒｅｆ１により、擬似的にダミーメモリ列３のリファレンス抵抗Ｒｍｉｎと、この所定の抵抗値Ｒｒｅｆ１を有する抵抗とが直列接続された構成となり、リファレンス読み出し線ＬＩＯＢｘ（ｘ＝０，１）側には、次式（３）によって表される抵抗値Ｒｒｅｆ２を有する抵抗が接続された構成となる。ここで、ＲＥＡＤ線に印加される電圧をイネーブルに制御することにより、行選択線ＣＳＬｍで選択されたビット線が各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に接続され、読み出し電圧がセンスアンプ回路１０に伝達される。

［数２］
Ｒｒｅｆ１＝（Ｒｍａｘ−Ｒｍｉｎ）／２ …（２）

［数３］
Ｒｒｅｆ２＝（Ｒｍａｘ＋Ｒｍｉｎ）／２ …（３）

次に、プリチャージが終了すると、プリチャージ線ＰＣ（ＬＩＯＥＱ）とＢＬＥＱ線をロウレベル電圧（ディスエーブル）にしてプリチャージをオフし、センスイネーブル線／ＳＥに印加される電圧をロウレベル電圧（イネーブル）とする。これにより、図６のセンスアンプ回路１０のＰ型トランジスタ２０，２７がオンとなり、ノードＮ０，Ｎ０＿Ｂ，Ｎ１，Ｎ１＿Ｂの各電圧Ｖｏｕｔ０，Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ１，Ｖｏｕｔ＿Ｂ１が上昇する。Ｖｏｕｔ０電圧と読み出し線ＬＩＯＦ０の電圧との差電圧、Ｖｏｕｔ＿Ｂ０電圧と読み出し線ＬＩＯＢ０の電圧との差電圧、Ｖｏｕｔ１電圧と読み出し線ＬＩＯＦ１の電圧との差電圧、及び、Ｖｏｕｔ＿Ｂ１電圧と読み出し線ＬＩＯＢ１の電圧との差電圧がそれぞれＮ型トランジスタ２５，２６，３２，３３の各しきい値電圧を越えるとＮ型トランジスタ２５，２６，３２，３３がオンとなる。Ｎ型トランジスタ２５，２６，３２，３３がオンとなると、読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を介してビット線ＢＬｉｘ及びリファレンスビット線ＢＬｉｘ＿Ｂ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）が充電され、各メモリセルの磁気抵抗素子Ｒｘ０〜Ｒｘ３及び各ダミーメモリセルのリファレンス抵抗Ｒｍｉｎの抵抗値に応じた電流が流れる。

例えば、所望のメモリセルの各磁気抵抗素子Ｒｘ０〜Ｒｘ３の抵抗値が最小抵抗値Ｒｍｉｎであるとき、所望のメモリセルが接続されるソース線と接地電位間の抵抗値が、ダミーメモリセルが接続されるソース線と接地電位間の抵抗値よりも大きくなるように制御されるため、ノードＮ０の電圧Ｖｏｕｔ０は、最大抵抗値ＲｍａｘとＰ型トランジスタ２１により供給される定電流との積よりも上昇し、ノードＮ０＿Ｂの電圧Ｖｏｕｔ＿Ｂは相対的に低くなる。クロスカップルされたＮ型トランジスタ２５及び２６による正帰還増幅により、Ｎ型トランジスタ２５はオフとなっていき、電圧Ｖｏｕｔ０はさらに上昇し、電圧Ｖｏｕｔ＿Ｂ０はさらに下降する。また、メモリセルＭＣ０の各磁気抵抗素子Ｒｘ０〜Ｒｘ３の抵抗値が最大抵抗値Ｒｍａｘであるとき、ダミーメモリセルが接続されるソース線と接地電位間の抵抗値が、所望のメモリセルが接続されるソース線と接地電位間の抵抗値よりも大きくなるように制御されるため、ノードＮ０＿Ｂの電圧Ｖｏｕｔ＿Ｂは高くなり、ノードＮ０の電圧Ｖｏｕｔ０は相対的に小さくなる。クロスカップルされたＮ型トランジスタ２５及び２６の正帰還増幅により、Ｎ型トランジスタ２５はオンとなっていき、電圧Ｖｏｕｔ０はさらに下降し、電圧Ｖｏｕｔ＿Ｂ０はさらに上昇する。電圧Ｖｏｕｔ１，Ｖｏｕｔ＿Ｂ１についても同様である。電圧Ｖｏｕｔ０，Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ１，Ｖｏｕｔ＿Ｂ１の上昇又は下降に伴い、読み出し線ＬＩＯＦｘ，Ｂｘ（ｘ＝０，１）を介してビット線ＢＬｉｘ及びリファレンスビット線ＢＬｉｘ＿Ｂ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）に印加される電圧も上昇又は下降する。

差動増幅器３６は、電圧Ｖｏｕｔ０と電圧Ｖｏｕｔ＿Ｂ０とを比較することにより、一方のメモリセルの磁気抵抗素子に書き込まれたデータを判別し、差動増幅器４２は、電圧Ｖｏｕｔ１と電圧Ｖｏｕｔ＿Ｂ１とを比較することにより、他方のメモリセルの磁気抵抗素子に書き込まれたデータを判別し、それぞれ読み出しデータＱ０，Ｑ１として出力する。

図７（ａ）〜（ｅ）は、本実施の形態に係るＳＴＴ−ＭＲＡＭにおいて、磁気抵抗素子が最大抵抗値Ｒｍａｘである場合の、データ読み出し時の各部の信号を示す動作波形図である。図７において、ＶＰＣはプリチャージ線ＰＣに印加される電圧であり、ＶＷＬは所望のメモリセルが接続されるワード線に印加される電圧であり、Ｖ／ＳＥはセンスイネーブル線／ＳＥに印加される電圧であり、Ｖｏｕｔはセンスアンプ回路１０の差動増幅器３６，４２に入力される上記電圧Ｖｏｕｔ０，Ｖｏｕｔ１を示し、Ｖｏｕｔ＿Ｂは差動増幅器３６，４２に入力される上記電圧Ｖｏｕｔ＿Ｂ０，Ｖｏｕｔ＿Ｂ１を示し、ＶＢＬ及びＶＢＬ＿Ｂは所望のメモリセルが接続されるビット線及びリファレンスビット線に印加される電圧である。

図７において、まず、ビット線ＢＬｉｘ，ＢＬｉｘ＿Ｂ（ｉ＝０，１，…ｍ，…Ｍ；ｘ＝０，１）及び読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）を接地電位にプリチャージするために、電圧ＶＰＣがロウレベル電圧（イネーブル）となり、それに伴い、ワード線電圧ＶＷＬが上昇する。次いで、センスイネーブル信号線／ＳＥの電圧Ｖ／ＳＥがロウレベル電圧（イネーブル）となる。Ｖｏｕｔ電圧は、ある程度まで上昇すると、Ｖｏｕｔ＿Ｂ電圧がさらに上昇することにより、低下する。

誤書き込みの発生を低減するためには、データを読み出すために磁気抵抗素子に電流が流れる読み出し期間を短くすることが有効である。従来例のセンスアンプ回路では、図１２の読み出し期間Ｔｒｅａｄｃｏｎｖをワード線のハイレベルの期間又は列選択線のハイレベルの期間で制御するため、メモリセルに書き込まれたデータに拘わらず一定期間、磁気抵抗素子に電流が流れ、読み出し時間Ｔｒｅａｄｃｏｎｖを短くすることが困難であった。本実施の形態に係るＳＴＴ−ＭＲＡＭにおいては、図７に示されるように、磁気抵抗素子の抵抗値がＲｍａｘであるとき、Ｖｏｕｔ電圧はある程度まで上昇した後、従来例よりも早くに低下するので、磁気抵抗素子に電流が供給される期間を従来例に比較して短くできる。特に、読み出し電流の方向と、磁気抵抗素子に最小抵抗値Ｒｍｉｎが設定されるときに流れる電流の方向とが同じであるとき、磁気抵抗素子の抵抗値がＲｍａｘであるデータを読み出す場合に、磁気抵抗素子に印加されるバイアス電圧Ｖｂｉａｓを低下させて、読み出し期間を短くすることができる。

従って、以上説明したように、本実施の形態に係るＳＴＴ−ＭＲＡＭによれば、磁気抵抗素子が最大抵抗値Ｒｍａｘであるときは、磁気抵抗素子に電流が印加される期間が短縮されるので、読み出し動作における誤書き込みの発生確率を低減できる。

また、Ｐ型トランジスタ２１，２２，２８，２９のトランジスタ素子特性のバラツキにより読み出し動作が影響を受けるが、Ｐ型トランジスタ２１，２２，２８，２９のゲート−ソース間電圧を大きくし、ゲート面積を大きくすることで、相対的にバラツキによる影響を最小限に抑えることができ、バラツキによる影響を低減するためにレイアウト面積を大きくする必要がない。

なお、本実施の形態において、センスアンプ回路１０はプリチャージ回路４３を含むが、本発明はこの構成に限らず、プリチャージ回路４３は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。

また、本実施の形態において、所望のメモリセルの磁気抵抗素子の抵抗値がＲｍａｘであるとき、ダミーメモリセルが接続されるソース線と接地電位間の抵抗値が、所望のメモリセルが接続されるソース線とＧＮＤ間の抵抗値よりも大きくなるように制御することにより、ダミーメモリセルの磁気抵抗素子に印加されるバイアス電圧を上昇させ、所望のメモリセルの磁気抵抗素子に印加されるバイアス電圧を低下させた。しかし、本発明はこの構成に限らず、各ソース線と接地電位間の抵抗値を制御することに代えて、図１２に示すようにダミーメモリセルのトランジスタＴＲ１１のウェルＴｗに接続する端子に印加されるバイアス電圧を制御してもよく、あるいは、ダミーメモリセルのトランジスタＴＲ１１のゲートＴｇに接続するワード線に印加される電圧を制御してもよい。図１２において、トランジスタＴＲ１１は、Ｎ型であるソース領域Ｔｓ及びドレイン領域Ｔｄと、Ｎ型であるウェル領域Ｔｗと、Ｐ型であるシリコン基板Ｔｓｕｂと、二酸化シリコン等からなる絶縁層Ｔｉｎｓと、金属又はポリシリコン等からなるゲート領域Ｔｇとを備える。ソース領域Ｔｓは、リファレンス抵抗Ｒｍｉｎを介してビット線ＢＬｍ０又はリファレンスビット線ＢＬ＿Ｂｍ０に接続される。

さらに、ダミーメモリセルの磁気抵抗素子は、固定の抵抗値Ｒｍｉｎを有する抵抗素子であり、ダミーメモリセルの磁気抵抗素子に接続されるソース線と接地電位間の抵抗値を変化させたが、これに代えてトランジスタのソース端子及びドレイン端子を接続し、そのトランジスタのゲート電圧を制御することにより、抵抗値を変化させるように制御してもよい。このとき、磁気抵抗素子の代わりのトランジスタは、例えば、図１２に示したトランジスタＴＲ１１と同様に構成されてもよい。

実施の形態２．
図８は、実施の形態２に係る半導体記憶装置の構成を示す回路図である。本実施の形態に係る半導体記憶装置は、ダミーメモリ列３を除いた点、及びメモリセルアレイ４及びＲ／Ｗ制御回路５に代えて、メモリセルアレイ４Ａ及びＲ／Ｗ制御回路５Ａを備えた点において、図１〜図７に示した実施の形態１に係る半導体記憶装置とは異なる。それ以外の点においては、実施の形態１に係る半導体装置と同様であり、同一符号を付した構成要素についての詳細な説明は省略する。

図９は、図８のメモリセルアレイ４Ａの詳細な構成を示す回路図である。図９において、１つのメモリセルＭＣ０は、ソース線ＳＬｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）とビット線ＢＬｉ０（ｉ＝０，１，…，ｍ，…，Ｍ）との間にそれぞれ接続され、それぞれワード線ＷＬ２ｎ，ＷＬ２ｎ＋１により制御される２つのトランジスタと、各トランジスタにそれぞれ直列に接続された磁気抵抗素子と、ソース線ＳＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）とビット線ＢＬｉ１（ｉ＝０，１，…，ｍ，…，Ｍ）との間にそれぞれ接続され、それぞれワード線ＷＬ２ｎ，ＷＬ２ｎ＋１により制御される２つのトランジスタと、各トランジスタにそれぞれ直列に接続された磁気抵抗素子とを含む。上段の磁気抵抗素子Ｒｍと、下段の磁気抵抗素子Ｒｍ＿Ｂには、互いに逆の値が書き込まれる。また、図示しないメモリセルＭＣ１は、メモリセルＭＣ０と同様の構成を有し、メモリセルＭＣ０の下側に配置されている。

図１０は、図９のメモリセルアレイ４Ａのメモリセルの詳細な構成を示すレイアウト図である。図１０において、ビット線ＢＬｍ０、ソース線ＳＬｍ０、ビット線ＢＬｍ１、ソース線ＳＬｍ１，…がこの順に互いに平行に配置され、それらに対して垂直にワード線ＷＬ２ｎ，ＷＬ２ｎ＋１，ＷＬ２ｎ＋２，ＷＬ２ｎ＋３，…が配置される。メモリセルＭＣ０において、ビット線ＢＬｍ０に接続された磁気抵抗素子Ｒｘ０は、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ０の左側のドレイン領域ＤＲＮに接続され、ビット線ＢＬｍ１に接続された磁気抵抗素子Ｒｍ＿Ｂは、ストラップ配線ＳＴと、ドレインコンタクトＤＣと、コンタクトＣＴとを介して、活性領域ＡＡ１の左側のドレイン領域ＤＲＮに接続される。活性領域ＡＡ０，ＡＡ１の左側のドレイン領域も同様に構成される。また、活性領域ＡＡ０のソース領域ＳＲＣは、コンタクトＣＴを介してソース線ＳＬｍ０に接続され、活性領域ＡＡ１のソース領域ＳＲＣは、コンタクトＣＴを介してソース線ＳＬｍ１に接続される。

図１１は、図８のＲ／Ｗ制御回路５Ａの詳細な構成を示す回路図である。図１１において、Ｒ／Ｗ制御回路５Ａは、データの書き込み時、図１１に示されるような、複数のトランジスタ及び演算回路を含むドライバ回路を制御して、行選択線ＣＳＬｉ（ｉ＝０，１，…ｍ，…Ｍ）に入力される信号に応じて、いずれか１対の所望のメモリセルＭＣ０，ＭＣ１を選択するためにソース線ＳＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）及びビット線ＢＬｉｘ（ｉ＝０，１，…，ｍ，…，Ｍ；ｘ＝０，１）に印加される電圧のレベルを制御することにより、メモリセルアレイ４Ａの所望のメモリセルの磁気抵抗素子に流れる電流を制御して、２ビットの書き込みデータＤ０，Ｄ１を各メモリセルＭＣ０，ＭＣ１に書き込む。また、Ｒ／Ｗ制御回路５Ａは、データの読み出し時、同様に、上記ドライバ回路を制御して、メモリセルアレイ４Ａの所望のメモリセルＭＣ０，ＭＣ１の磁気抵抗素子に電流を流し、読み出した電流を各読み出し線ＬＩＯＦｘ，ＬＩＯＢｘ（ｘ＝０，１）に出力して、センスアンプ回路１０に伝達する。

上記構成を有するＳＴＴ−ＭＲＡＭにおいて、各メモリセルＭＣ０，ＭＣ１において、磁気抵抗素子Ｒｍ０及び磁気抵抗素子Ｒｍ０＿Ｂには、互いに逆の値が書き込まれるので、各メモリセルＭＣ０，ＭＣ１の磁気抵抗素子Ｒｍ０からデータを読み出すとき、磁気抵抗素子Ｒｍ０＿Ｂをリファレンス抵抗として利用する。例えば、所望のメモリセルの磁気抵抗素子Ｒｍ０の抵抗値が最小抵抗値Ｒｍｉｎであるとき、センスアンプ回路１０において、磁気抵抗素子Ｒｍ０に印加される電圧Ｖｏｕｔ０と、リファレンス抵抗Ｒｍａｘに印加される電圧Ｖｏｕｔ＿Ｂ０とを比較することにより、磁気抵抗素子Ｒｍ０に蓄積されたデータを判別することができる。同様に、所望のメモリセルの磁気抵抗素子Ｒｍ０の抵抗値が最小抵抗値Ｒｍａｘであるとき、センスアンプ回路１０において、磁気抵抗素子Ｒｍ０に印加される電圧Ｖｏｕｔ０と、リファレンス抵抗Ｒｍｉｎに印加される電圧Ｖｏｕｔ＿Ｂ０とを比較することにより、磁気抵抗素子Ｒｍ０に蓄積されたデータを判別することができる。

従って、以上説明したように、本実施の形態に係るＳＴＴ−ＭＲＡＭによれば、１ビット当りのセル面積は約２倍になるが、１つのメモリセルがそれぞれ２本のソース線及びビット線に接続された構成を有することにより、１対のビット線にそれぞれ印加される各電圧の電圧差により磁気抵抗素子に蓄積されたデータを判別することができるので、信号強度が２倍になり、高速読み出しが可能となる。しかも、ダミーメモリ列を必要としないので、リファレンス抵抗の抵抗値を調整する必要がなく、高速に読み出しを行うことができる。従って、読み出しに要する時間をより短くできるので、読み出し動作における誤書き込みの発生確率を低減できる。

なお、上記実施の形態１及び２において、センスアンプ回路１０はプリチャージ回路４３を含むが、本発明はこの構成に限らず、プリチャージ回路４３は、ＳＴＴ−ＭＲＡＭ内の他の構成要素に含まれてもよい。

また、上記実施の形態１及び２において、メモリ装置を構成するメモリ素子は磁気抵抗素子であったが、本発明はこの構成に限らず、磁気抵抗素子に代えてＰＣＭ（Phase Change Memory:相変化メモリ）等の他の抵抗体メモリ素子を用いても良い。

本発明に係る半導体記憶装置によれば、抵抗体メモリ素子の抵抗値が基準抵抗値よりも大きいとき、基準抵抗回路に印加される電圧を高くするように制御することにより、抵抗体メモリ素子に印加される電圧を低下させるので、磁気抵抗素子に電流が流れる時間を短くすることができ、その結果、メモリ装置からのデータの読み出し時の誤書き込みの発生を低減することができる。本発明に係るセンスアンプ回路は、例えば、ＭＲＡＭ全般、特に磁気抵抗素子の抵抗が小さく、読み出し電流制限の厳しいＳＴＴ−ＭＲＡＭに利用することができる。

本発明の実施の形態１に係る半導体記憶装置の構成を示すブロック図である。 図１のダミーメモリ列３及びメモリセルアレイ４の詳細な構成を示す回路図である。 図２のメモリセルアレイ４のメモリセルの詳細な構成を示すレイアウト図である。 図３のＡ−Ａ’線における断面図である。 図１のＲ／Ｗ制御回路５の詳細な構成を示す回路図である。 図１のセンスアンプ回路１０の詳細な構成を示す回路図である。 本発明の実施の形態１に係るＳＴＴ−ＭＲＡＭにおけるデータ読み出し時の各部の信号を示す動作波形図である。 本発明の実施の形態２に係る半導体記憶装置の構成を示すブロック図である。 図８のメモリセルアレイ４Ａの詳細な構成を示す回路図である。 図９のメモリセルアレイ４Ａのメモリセルの詳細な構成を示すレイアウト図である。 図８のＲ／Ｗ制御回路５Ａの詳細な構成を示す回路図である。 ダミーメモリセルＤＭＣのトランジスタの構成を示す断面図である。 従来例のセンスアンプ回路におけるデータ読み出し時の各部の信号を示す動作波形図である。

符号の説明

１…列アドレスバッファ、
２…列デコーダ及びＢＬドライバ、
３…ダミーメモリ列、
４，４Ａ…メモリセルアレイ、
５，５Ａ…Ｒ／Ｗ制御回路、
６…行アドレスバッファ、
７…行デコーダ及びＷＬドライバ、
８…２ビット信号生成器、
１０…センスアンプ回路、
Ｃ５〜Ｃ８…寄生容量。

Claims (8)

1. それぞれワード線、ビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルと、前記ビット線及び前記ソース線に印加される電圧を制御するための制御回路とを備えた半導体記憶装置において、
   所定の基準抵抗値を発生するための基準抵抗回路を備え、
   前記制御回路は、前記メモリセルから前記データを読み出すとき、前記抵抗体メモリ素子の抵抗値が前記基準抵抗値よりも大きいとき、前記基準抵抗回路に印加される電圧を高くするように制御することにより、前記抵抗体メモリ素子に印加される電圧を低下させることを特徴とする半導体記憶装置。
2. 前記各抵抗体メモリ素子は、当該各抵抗体メモリ素子にデータを書き込むときに、前記基準抵抗値よりも大きい所定の最大抵抗値と、前記基準抵抗値よりも小さい所定の最小抵抗値のいずれかを有し、
   前記抵抗体メモリ素子から前記データを読み出すときの読み出し電流の方向が、前記抵抗体メモリ素子の抵抗値を前記最小抵抗値に設定するようにデータを書き込む方向であることを特徴とする請求項１記載の半導体記憶装置。
3. 前記基準抵抗値は、実質的に、前記最小抵抗値と前記最大抵抗値との和を２で割った値であることを特徴とする請求項２記載の半導体記憶装置。
4. 前記制御回路は、前記基準抵抗回路が接続されるソース線と接地電位との間の抵抗値が、所望の抵抗体メモリ素子が接続されるソース線と接地電位との間の抵抗値よりも大きくなるように制御することにより、前記抵抗体メモリ素子に印加される電圧を低下させることを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
5. 前記基準抵抗回路は、
   前記最小抵抗値を有する抵抗体メモリ素子と、
   前記抵抗体メモリ素子と直列に接続され、ウェルに対する印加電圧に従って変化する抵抗値を有する第１のトランジスタとを含むことを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
6. 前記基準抵抗回路は、
   前記最小抵抗値を有する抵抗体メモリ素子と、
   前記抵抗体メモリ素子と直列に接続され、前記ワード線に接続されたゲートに対する印加電圧に従って変化する抵抗値を有する第１のトランジスタとを含むことを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
7. 前記基準抵抗回路は、印加電圧に従って変化する抵抗値を有する第２のトランジスタを含むことを特徴とする請求項１乃至３のうちのいずれか１つに記載の半導体記憶装置。
8. それぞれワード線、ビット線及びソース線に接続された複数の抵抗体メモリ素子に対してデータを記憶保持するメモリセルと、前記ビット線及び前記ソース線に印加される電圧を制御するための制御回路とを備えた半導体記憶装置において、
   前記メモリセルは、互いに異なるビット線及びソース線に接続され、互いに異なるデータを書き込まれる２つの抵抗体メモリ素子を含み、
   前記制御回路は、前記メモリセルから前記データを読み出すとき、前記２つの抵抗体メモリ素子のうちいずれかの抵抗体メモリ素子を、所定の基準抵抗値を発生するために用いることを特徴とする半導体記憶装置。

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