JP2007172703A - 差動増幅回路および不揮発性記憶装置 - Google Patents
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Abstract
【課題】比較的低い低電圧動作でも読出マージンがあり、かつ、構成素子特性のばらつきにも対応した高精度な差動増幅部の提供。
【解決手段】電圧供給ユニット90の電圧供給ノードN0には、電源電圧Vccよりも高電圧の電源電圧Vddを供給。これにより、(VGS−VT)の値が大きくなり、電流誤差ΔIの値を小さくする。また、VccをVddに変更することによりトランジスタQP1aのVGSの値が大きくなるが、トランジスタQP1aはダイオード接続されているため単なる抵抗と考えることができるので、VGSの値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流を一定とみなせば高抵抗化することに等しい。従って、トランジスタQP1aに流れる電流の変化に対するノードN1の電圧変化(振幅)をトランジスタのしきい値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
【選択図】図6
【解決手段】電圧供給ユニット90の電圧供給ノードN0には、電源電圧Vccよりも高電圧の電源電圧Vddを供給。これにより、(VGS−VT)の値が大きくなり、電流誤差ΔIの値を小さくする。また、VccをVddに変更することによりトランジスタQP1aのVGSの値が大きくなるが、トランジスタQP1aはダイオード接続されているため単なる抵抗と考えることができるので、VGSの値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流を一定とみなせば高抵抗化することに等しい。従って、トランジスタQP1aに流れる電流の変化に対するノードN1の電圧変化(振幅)をトランジスタのしきい値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
【選択図】図6
Description
本発明は、差動増幅回路および不揮発性記憶装置に関し、特にメモリセルの記憶データを増幅する差動増幅回路(センスアンプ)の回路構成に関する。
近年、不揮発的なデータ記憶が可能な不揮発性記憶装置が主流となってきている。たとえば高集積化可能なフラッシュメモリを挙げることができる。さらには、新世代の不揮発性記憶装置として薄膜磁性体を用いて不揮発的なデータ記憶を実行するMRAM(Magnetic Random Access Memory)デバイスや薄膜のカルコゲナイドという材料を用いてデータ記憶を実行するOUM(Ovonic Unified Memories)デバイス等が特に注目されている。
一般的に、これら不揮発性記憶装置の記憶素子として用いられるメモリセルの記憶データを読出す際には、所定電圧を印加して、その際の通過電流を検知することによりデータ読出を実行する構成が一般的である。当該データ読出においては、通過電流量を増大させて、読出マージンを確保することが要求されるが、過大な電圧を印加してしまうと、データ読出を実行することができなくなるおそれがある。
たとえば、MRAMデバイスの記憶素子であるトンネル磁気抵抗素子(以下、TMR素子とも称する)に高い電圧を印加した場合には、TMR素子を構成する絶縁膜が薄膜であるために当該絶縁膜が破壊されてしまうという問題が生じる。
また、OUMデバイスの記憶素子として用いられるカルコゲナイド層においても、高い電圧を印加した場合には、素子の形状が変化してしまい記憶データを壊してしまうという問題が生じる。
さらには、閾値電圧のレベルに応じてデータ記憶を実行するフラッシュメモリにおいては、フラッシュメモリを通過する通過電流量をあまりに増加させた場合、誤書込を生じさせてしまい記憶データを破壊してしまうという問題が生じる。したがって、上述したメモリセルに対しては、メモリセルに印加する印加電圧を十分に制御する必要がある。
特開2004−164766号公報(特許文献1)においては、過大な電圧を掛けることなく比較的低い動作電圧においてもメモリセルを流れる通過電流を用いて読出マージンを確保することが可能なセンスアンプを有する不揮発性記憶装置が開示されている。
また、特開2003−228974号公報(特許文献2)においても、メモリセルの通過電流を差動増幅部の動作電流として用いた電流検出型のセンスアンプが開示されている。
特開2004−164766号公報
特開2003−228974号公報
しかしながら、上記特許文献1あるいは特許文献2に記載される構成においては、低電圧動作可能なセンスアンプが示されているが、特に低電圧動作の場合には比較対象となる電流量も小さくなるため精度の高い読出マージンを確保するためには、プロセス等で生じるセンスアンプを構成する素子特性のばらつきの影響も十分に抑制することが必要である。
本発明は、比較的低い低電圧動作でも読出マージンを確保するとともに、構成する素子特性のばらつきにも対応した高精度な差動増幅回路および当該差動増幅回路を備える不揮発性記憶装置を提供することを目的とする。
本発明に係る不揮発性記憶装置は、各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、第1および第2のデータ線と、第1および第2のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、データ読出時に、複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を第1および第2のデータ線のいずれか一方に生成する基準電流供給部とを備える。データ読出時において、第1および第2のデータ線の一方は、選択メモリセルを介して第1の電圧と電気的に接続されるとともに、第1および第2のデータ線の他方は、基準電流供給部と電気的に接続され、差動増幅部は、各々の一方導通端子が、第1および第2のデータ線とそれぞれ電気的に結合され、ゲートが共に第1の基準電位に接続される一対の第1のトランジスタと、一対の第1のトランジスタの各々の他方導通端子と第2の電圧との間に接続され、一対の第1のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第2のトランジスタと、一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第1のソース接地型差動入力増幅回路と、第1のソース接地型差動入力増幅回路と対を成し、かつ一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して第1のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第2のソース接地型差動入力増幅回路とを含む。第1のソース接地型差動入力増幅回路は、各々が、一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧とが接続される、一対の第3のトランジスタと、一対の第3のトランジスタの各々の他方導通端子と接続される第1の負荷回路とを含む。第2のソース接地型差動入力回路は、各々が、一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧と接続される、一対の第4のトランジスタと、一対の第4のトランジスタの各々の他方導通端子と接続される第2の負荷回路とを含む。一対の第2のトランジスタのゲートと第2の電圧との間の電圧差は、第1および第2のソース接地型差動入力増幅回路において、一対の第3および第4のトランジスタのゲートと第3の電圧との間の電圧差よりも大きい。
本発明に係る差動増幅部は、各々の一方導通端子が、2本のデータ線とそれぞれ電気的に結合され、ゲートが共に第1の基準電位に接続される一対の第1のトランジスタと、一対の第1のトランジスタの各々の他方導通端子と第2の電圧との間に接続され、一対の第1のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第2のトランジスタと、一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第1のソース接地型差動入力増幅回路と、第1のソース接地型差動入力増幅回路と対を成し、かつ一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して第1のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第2のソース接地型差動入力増幅回路とを含む。第1のソース接地型差動入力増幅回路は、各々が、一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧とが接続される、一対の第3のトランジスタと、一対の第3のトランジスタの各々の他方導通端子と接続される第1の負荷回路とを含む。第2のソース接地型差動入力回路は、各々が、一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧と接続される、一対の第4のトランジスタと、一対の第4のトランジスタの各々の他方導通端子と接続される第2の負荷回路とを含む。一対の第2のトランジスタのゲートと第2の電圧との間の電圧差は、第1および第2のソース接地型差動入力増幅回路において、一対の第3および第4のトランジスタのゲートと第3の電圧との間の電圧差よりも大きい。
本発明に係る差動増幅回路および不揮発性記憶装置は、一対の第2のトランジスタのゲートと第2の電圧との間の電圧差は、第1および第2のソース接地型差動入力増幅回路において、一対の第3および第4のトランジスタのゲートと第3の電圧との間の電圧差よりも大きい。当該構成により、第2のトランジスタのゲート−ソース間電圧は、第3および第4のゲート−ソース間電圧よりも大きくなるが、結果として第2および第3のトランジスタに流れる電流の電流誤差が低減される。そして、ダイオード接続されているため単なる抵抗と考えることができる。そうすると、ゲート−ソース間電圧(VGS)の値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流が一定であると考えるならば高抵抗化することに等しい。これにより、第2のトランジスタに流れる電流の変化に対する電圧変化(振幅)をトランジスタの閾値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
図1は、本発明の実施の形態1に従う不揮発性記憶装置の代表例として示されるMRAMデバイス1の全体構成を示す概略ブロック図である。
なお、以下の説明で明らかなように、本願発明の適用は、MTJメモリセルを備えたMRAMデバイスに限定されるものではなく、書込まれた記憶データのレベルに応じた通過電流が流れるメモリセルを備える不揮発性記憶装置に共通に適用することができる。
図1を参照して、MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、各々が、行列状に配置されたMTJメモリセルMCを含むメモリアレイMAとを備える。
ここで、メモリアレイMAの各々に行列状に集積配置された複数のメモリセルMCの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。
また、MRAMデバイス1は、行デコーダ20と、列デコーダ25と、入出力制御回路30とを備える。行デコーダ20は、アドレス信号ADDに含まれるロウアドレスRAに基づいて、選択的にアクセス対象となるメモリアレイMAにおける行選択を実行する。また、列デコーダ25は、アドレス信号ADDに含まれるコラムアドレスCAに基づいて選択的にアクセス対象となるメモリアレイMAの列選択を実行する。
また、入出力制御回路30は、入力データDIN、出力データDOUT等のデータの入出力を制御し、コントロール回路5からの指示に応答して内部回路に伝達もしくは外部に出力する。
なお、以下においては、信号、信号線およびデータ等の2値的な高電圧状態および低電圧状態をそれぞれ「H」レベルおよび「L」レベルとも称する。
図2は、メモリアレイMAおよびメモリアレイMAのデータ読出を実行する周辺回路の概念図(以下、データ読出系回路とも称する)である。
図2を参照して、ここでは、入出力制御回路30に含まれるメモリアレイMAに対応して設けられたデータ読出動作のための回路群が示される。
メモリアレイMAは、行列状に集積配置されたメモリセルMCとメモリセルMCの比較対象として設けられる複数のダミーメモリセルDMCとを有する。また、メモリアレイMAは、2つの隣接するメモリセル列に対応してビット線対BLPが設けられる。ビット線対BLPは、メモリセル列に対応して設けられるBLおよび相補のビット線/BLを含む。また、複数のダミーメモリセルDMCは、メモリセル列を共有するように1個ずつ設けられている。図2においては、j番目のビット線対BLjのうちビット線BLjに対応して設けられたメモリセルMCとビット線/BLjに対応して設けられたダミーメモリセルDMCとが1個ずつ代表的に示されている。
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
また、メモリセル行にそれぞれ対応して複数のワード線RWLが設けられる。本例においては、メモリセルMCに対応して設けられたワード線RWLi(i:自然数)と、ダミーメモリセルDMCに対応して設けられたワード線RWL(r:自然数)とが示されている。また、メモリセル行にそれぞれ対応してメモリセルMCに対してデータ書込を実行するデータ書込電流が供給されるデジット線(図示しない)が設けられる。
また、ビット線対BLPにそれぞれ対応して設けられ、列デコーダ25からの列選択指示が伝達される複数の列選択線がさらに設けられる。
図2においては、メモリアレイMAにおいて、j番目のビット線対BLPjに対応して設けられた列選択線CSLjが示されている。
ここで、メモリセルMCの回路構成について説明する。
図3は、磁気トンネル接合部を有するMTJメモリセルMC(以下、単にメモリセルMCとも称する)の構成を示す概略図である。
図3は、磁気トンネル接合部を有するMTJメモリセルMC(以下、単にメモリセルMCとも称する)の構成を示す概略図である。
図3を参照して、メモリセルMCは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子TMRと、アクセストランジスタATRとを含む。アクセストランジスタATRは、ビット線BLおよび接地電圧GNDの間に、トンネル磁気抵抗素子TMRと直列に接続される。代表的には、アクセストランジスタATRとして、半導体基板上に形成された電界効果型トランジスタが適用される。
メモリセルMCに対しては、データ書込時に異なった方向のデータ書込電流をそれぞれ流すためのビット線BLおよびデジット線DLと、データ読出時に活性化されるワード線RWLとが設けられる。データ読出時においては、アクセストランジスタATRのターンオンに応答して、トンネル磁気抵抗素子TMRは、接地電圧GNDおよびビット線BLの間に電気的に結合される。
ここで、MTJメモリセルの構成およびデータ記憶原理について説明しておく。
図4は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
図4は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
図4を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
データ書込時においては、ワード線RWLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、自由磁化層VLを磁化するためのデータ書込電流は、ビット線BLおよびデジット線DLのそれぞれにおいて、書込データのレベルに応じた方向に流される。
図5は、MTJメモリセルへのデータ書込電流の供給とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
図5を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびデジット線DLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図5に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化閾値を下げることができる。図5に示すように、データ書込時の動作点は、デジット線DLとビット線BLとの両方に所定のデータ書込電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
図5に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはデジット線DLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。各メモリセルの電気抵抗は、厳密には、トンネル磁気抵抗素子TMR、アクセストランジスタATRのオン抵抗、およびその他の寄生抵抗の和であるが、トンネル磁気抵抗素子TMR以外の抵抗分は記憶データによらず一定であるので、以下においては、記憶データに応じた2種類の正規メモリセルの電気抵抗についても、RmaxおよびRminで示し、両者の差をΔR(すなわち、ΔR=Rmax−Rmin)と示すものとする。
なお、図2のメモリアレイMAに配置されるダミーメモリセルDMCの各々は、予め書込まれた電気抵抗RmaxおよびRminの中間の電気抵抗値に固定的に設定される。また、本発明においては、主にデータ読出動作について説明するためデータ書込動作に用いられるデジット線DL等は図示しないものとする。
再び図2を参照して、入出力制御回路30は、メモリアレイMAに設けられた、ローカル入出力線対LIOPおよびローカル入出力線対LIOPとビット線対BLP間の電気的な接続を制御するゲート回路IOGを含む。ローカル入出力線対LIOPは、ローカル入出力線LIO,/LIOを有する。
ゲート回路IOGは、ローカル入出力線対LIOPとビット線対BLPとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタCSGa,CSGbを含む。ゲートトランジスタCSGaは、ビット線対BLPにそれぞれ対応して設けられた列選択線CSLの活性化に応答して、ビット線BLとローカル入出力線LIOとの間を電気的に接続する。ゲートトランジスタCSGbは、列選択線CSLの活性化に応答して相補のビット線/BLとローカル入出力線/LIOとの間を電気的に接続する。
また、入出力制御回路30は、ローカル入出力線LIO,/LIOに生じる通過電流差に応じた読出データを検知するセンスアンプSAおよびセンスアンプSAで検知された選択メモリセルの記憶データをさらに増幅するプリアンプPAをさらに含む。
入出力制御回路30は、各メモリアレイMAに対応して共通に設けられたグローバル入出力線対GIOPと、グローバル入出力線対GIOPと接続され記憶データをラッチするラッチ回路LTと、ラッチ回路LTでラッチされた読出データRDTを外部に出力データDOUTとして出力する出力バッファOBFとを含む。グローバル入出力線対GIOPは、グローバル入出力線GIOおよび/GIOを含む。
ゲート回路IOGは、ビット線BLjおよび/BLjをイコライズするイコライズ回路EQをさらに含む。イコライズ回路EQは、行デコーダ20によって生成される制御信号BLEQの入力に応答してビット線BLjおよび/BLjを電気的に接続し、イコライズするとともに図示しないが接地電圧GNDと電気的に結合されてプリチャージされる。
また、同様のイコライズ回路EQが、ローカル入出力線LIO,/LIOとの間に設けられ、制御信号BLEQの入力に応答してローカル入出力線LIO,/LIOを電気的に接続し、イコライズするとともに図示しないが接地電圧GNDと電気的に結合されてプリチャージされる。
これにより、データ読出前は制御信号BLEQの入力に応答して、ローカル入出力線LIO,/LIOおよびビット線BLj,/BLjは、接地電圧GNDと電気的に結合されてプリチャージされるためメモリセルMCに高電圧を印加することなく、メモリセルMCの動作信頼性を確保することができる。
図6は、本発明の実施の形態1に従うセンスアンプSAの回路構成図である。
図6を参照して、センスアンプSAは、電源供給ノードN0に通常の電源電圧Vccよりも高い電圧である電源電圧Vddを供給するための電圧供給ユニット90と、内部ノードN0(以下、単にノードとも称する)と内部ノードN1との間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP1aと、電源電圧Vccの供給を受ける内部ノードN3と内部ノードN4との間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP2aと、ノードN3とセンスノード/SNとの間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP3aと、内部ノードN0と内部ノードN2との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP5aと、内部ノードN3と内部ノードN6との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP6aと、内部ノードN3とセンスノードSN(出力ノード)との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP7aと、内部ノードN4と内部ノードN5との間に配置され、そのゲートが内部ノードN4と電気的に結合されるトランジスタQN1と、センスノードSNと内部ノードN5との間に配置され、そのゲートが内部ノードN4と電気的に結合されるトランジスタQN2と、センスノード/SNと内部ノードN5との間に配置され、そのゲートが内部ノードN6と電気的に結合されるトランジスタQN3と、内部ノードN5と内部ノードN6との間に配置され、そのゲートが内部ノードN6と電気的に結合されるトランジスタQN4と、内部ノードN5に接地電圧GNDを供給するための電圧供給ユニット91とを含む。
図6を参照して、センスアンプSAは、電源供給ノードN0に通常の電源電圧Vccよりも高い電圧である電源電圧Vddを供給するための電圧供給ユニット90と、内部ノードN0(以下、単にノードとも称する)と内部ノードN1との間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP1aと、電源電圧Vccの供給を受ける内部ノードN3と内部ノードN4との間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP2aと、ノードN3とセンスノード/SNとの間に配置され、そのゲートが内部ノードN1と電気的に結合されるトランジスタQP3aと、内部ノードN0と内部ノードN2との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP5aと、内部ノードN3と内部ノードN6との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP6aと、内部ノードN3とセンスノードSN(出力ノード)との間に配置され、そのゲートが内部ノードN2と電気的に結合されるトランジスタQP7aと、内部ノードN4と内部ノードN5との間に配置され、そのゲートが内部ノードN4と電気的に結合されるトランジスタQN1と、センスノードSNと内部ノードN5との間に配置され、そのゲートが内部ノードN4と電気的に結合されるトランジスタQN2と、センスノード/SNと内部ノードN5との間に配置され、そのゲートが内部ノードN6と電気的に結合されるトランジスタQN3と、内部ノードN5と内部ノードN6との間に配置され、そのゲートが内部ノードN6と電気的に結合されるトランジスタQN4と、内部ノードN5に接地電圧GNDを供給するための電圧供給ユニット91とを含む。
また、センスアンプSAは、ノードN1とローカル入出力線LIOとの間に配置され、そのゲートはVref発生回路40によって生成される基準電圧Vrefの入力を受けるトランジスタQV1と、ノードN2とローカル入出力線/LIOとの間に配置されそのゲートは基準電圧Vrefの入力を受けるトランジスタQV2とを含む。言い換えればトランジスタQV1の一方導通端子は、ローカル入出力線LIOと接続され、他方導通端子は、ノードN1と接続され、ゲートには基準電圧Vrefの供給を受ける。また、トランジスタQV1の一方導通端子は、ローカル入出力線/LIOと接続され、他方導通端子は、ノードN2と接続され、ゲートには基準電圧Vrefの供給を受ける。これに伴い、トランジスタQV1およびQV2は、ローカル入出力線LIO,/LIOを基準電圧以下の所定電圧に維持する。
電圧供給ユニット90は、通常の電源電圧Vccよりも高い電圧である電源電圧VddとノードN0との間に配置されたトランジスタQPSを含み、そのゲートは、行デコーダ20からデータ読出時に「L」レベルに活性化される制御信号/SAEの入力を受ける。また、電圧供給ユニット91は、接地電圧GNDとノードN5との間に配置されたトランジスタQNSとを含み、そのゲートは、行デコーダ20からデータ読出時に「H」レベルに活性化される制御信号SAEの入力を受ける。この制御信号SAEおよび/SAEの入力に伴い、センスアンプSAが活性化される。なお、ここでは、行デコーダ20から制御信号SAEおよび/SAEが出力される構成について説明したが、これに限られず例えばコントロール回路5から出力するようにすることも可能である。
ここで、トランジスタQP1a〜QP7a,およびQPSは、一例としてPチャンネルMOSトランジスタとする。また、トランジスタQN1〜QN4,QNS,QV1およびQV2は、一例としてNチャンネルMOSトランジスタとする。なお、本例においては、トランジスタQP1a〜QP7aの各トランジスタサイズは等しいものとする。また、トランジスタQN1〜QN4の各トランジスタサイズは等しいものとする。
本例においては、各トランジスタサイズは等しいものとして説明するが、トランジスタサイズを調整することにより、上記の動作電流量を調整することも可能である。具体的には、トランジスタのサイズ比に応じた動作電流が供給される。以下においても同様である。
上記で説明した、ゲートに基準電圧Vrefを受けるトランジスタQV1およびQV2によりローカル入出力線LIO,/LIOは基準電圧以下の所定電圧に維持され、この所定電圧に従う通過電流がノードN1,N2に流れる。
トランジスタQP1aは、ゲートとドレインが電気的に結合され、ノードN1に流れる通過電流を電圧信号に変換する。また、トランジスタQP5aは、ゲートとドレインが電気的に結合され、ノードN2に流れる通過電流を電圧信号に変換する。
トランジスタQP2a,QP3a,QP6a,QP7a,QN1〜QN4は、トランジスタQP1a,QP5aにおいて変換した電圧信号を一対の入力として受けて、ノードN1,N2を流れる通過電流に応じた信号を増幅してセンスノードSN,/SNに出力する増幅ユニットを構成する。増幅ユニットは、センスノードSN,/SNに対応して設けられる2つの差動入力増幅回路を含む。具体的には、第1の差動入力増幅回路は、センスノードSNに対応して設けられたトランジスタQP2a,QP7a,QN1,QN2を含み、トランジスタQP1a,QP5aにおいて変換した電圧信号が一対の入力信号としてトランジスタQP2aおよびQP7aのゲートに入力されて、その差を検知増幅するソース型接地差動入力増幅回路に相当する。また、第2の差動入力増幅回路は、センスノード/SNに対応して設けられたランジスタQP6a,QP3a,QN3,QN4を含み、トランジスタQP1a,QP5aにおいて変換した電圧信号が一対の入力信号としてトランジスタQP3a,QP6aのゲートに入力されて、その差を検知増幅するソース接地型差動入力増幅回路に相当する。
本発明の実施の形態1に従うセンスアンプSAは、ローカル入出力線LIO,/LIOを基準電圧以下に維持するとともにローカル入出力線LIO,/LIOに生じる通過電流差に応じた電圧差をセンスノードSN,/SNに生じさせる。
ここで、このセンスアンプSAのセンス動作について説明する。
一例として、ローカル入出力線LIO,/LIOにそれぞれ通過電流IaおよびIbが流れた場合について説明する。そうすると、上述したようにトランジスタQP1aは、通過電流Iaに応じた電圧信号を入力信号として増幅ユニットに伝達する。また、同様にトランジスタQP5aは、通過電流Ibに応じた電圧信号を入力信号として増幅ユニットに伝達する。
一例として、ローカル入出力線LIO,/LIOにそれぞれ通過電流IaおよびIbが流れた場合について説明する。そうすると、上述したようにトランジスタQP1aは、通過電流Iaに応じた電圧信号を入力信号として増幅ユニットに伝達する。また、同様にトランジスタQP5aは、通過電流Ibに応じた電圧信号を入力信号として増幅ユニットに伝達する。
これに伴い、第1の差動入力増幅回路のセンスノードSNからは、トランジスタQP2a,QP7aのゲートに与えられた一対の入力信号としてノードN1およびN2の電圧信号の電圧差に基づく信号が増幅されて出力される。
また、同様に第2の差動入力増幅回路のセンスノード/SNからは、トランジスタQP3a,QP6aのゲートに与えられた一対の入力信号としてノードN1およびN2の電圧信号の電圧差に基づく信号が増幅されて出力される。
すなわち、センスアンプSAは、増幅ユニットにより、ローカル入出力線LIO,/LIOを通過する通過電流の電流差を電圧差に変換してセンスノードSN,/SNに出力する。たとえば動作電流Ia>Ibの場合には、ノードN1の方がノードN2の電圧レベルよりも高く設定される。そうすると、増幅ユニットの第1の差動入力増幅回路において、トランジスタQP2aおよびQP7aのゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノードSNは、接地電圧GND側(「L」レベル側)に引っ張られることになる。
一方、増幅ユニットの第2の差動入力増幅回路において、トランジスタQP3aおよびQP6aのゲートは、それぞれ高電位および低電位に設定されるため、差動増幅によりセンスノード/SNは、電源電圧Vcc側(「H」レベル側)に引っ張られることになる。すなわち、センスノードSN,/SNからはそれぞれ「L」レベルおよび「H」レベルの電圧信号として出力される。一方、動作電流Ib>Iaの場合には、センスノードSN,/SNからは、それぞれ「H」レベルおよび「L」レベルの電圧信号として出力される。
次に、プリアンプPAの回路構成について説明する。
図7は、本発明の実施の形態1に従うプリアンプPAの回路構成図である。
図7は、本発明の実施の形態1に従うプリアンプPAの回路構成図である。
図7を参照して、本発明の実施の形態1に従うプリアンプPAは、センスノードSN,/SNに生成された電圧差をさらに増幅して、内部ノードPAOおよび/PAOに増幅された電圧信号を生成する増幅信号生成回路AMPと、内部ノードPAOおよび/PAOに生成された電圧信号に応答して、グローバル入出力線GIO,/GIOの電圧レベルを調整する電圧調整ユニットSCTとを含む。
増幅信号生成回路AMPは、ノードNN0と電源電圧Vccとの間に配置され、行デコーダ20からの制御信号/PAEに応答してノードNN0に電源電圧Vccを供給するトランジスタTPSと、ノードNN0とノードNN1との間に配置され、そのゲートがノードNN1と電気的に結合されるトランジスタTP1と、ノードNN0と内部ノード/PAOとの間に配置され、そのゲートがノードNN1と電気的に結合されるトランジスタTP2と、ノードNN0と内部ノードPAOとの間に配置され、そのゲートがノードNN2と電気的に結合されるトランジスタTP3と、ノードNN0とノードNN2との間に配置され、そのゲートがノードNN2と電気的に結合されるトランジスタTP4と、ノードNN1と接地電圧GNDとの間に配置され、そのゲートがセンスノードSNと電気的に結合されるトランジスタTN1と、内部ノードPAOと接地電圧GNDとの間に配置され、そのゲートがセンスノードSNと電気的に結合されるトランジスタTN2と、内部ノード/PAOと接地電圧GNDとの間に配置され、そのゲートがセンスノード/SNと電気的に結合されるトランジスタTN3と、ノードNN2と接地電圧GNDとの間に配置され、そのゲートがセンスノード/SNと電気的に結合されるトランジスタTN4とを含む。
ここで、トランジスタTP1〜TP4,TPSは、一例としてPチャンネルMOSトランジスタとする。トランジスタTN1〜TN4は、一例としてNチャンネルMOSトランジスタとする。なお、本例においては、トランジスタTP1〜TP4の各トランジスタサイズは等しいものとする。また、トランジスタTN1〜TN4の各トランジスタサイズは等しいものとする。
一例として、センスノードSN,/SNが「H」レベルおよび「L」レベルの場合、トランジスタTN2がオンして内部ノードPAOは接地電圧GNDと電気的に接続されて「L」レベルに設定される。一方、内部ノード/PAOについては、トランジスタTP1と同一の動作電流がトランジスタTP2より供給されようとするがセンスノード/SNは、「L」レベルであるので、トランジスタTN3からはほとんど電流が流れない。したがって、内部ノード/PAOの電圧レベルは、「H」レベルに設定される。
上記のセンスアンプSAにおいても、センスノードSN,/SNにおいて、選択メモリセルの記憶データに応じた電圧差が生成されるがより安定的なデータ読出を実行するために増幅信号生成回路AMPによりさらに電圧差を増幅する動作が実行される。
電圧調整ユニットSCTは、内部ノードPAO,/PAOに生成された電圧レベルを安定的に出力するバッファ60および61と、グローバル入出力線GIOと接地電圧GNDとの間に配置され、そのゲートがバッファ60の出力信号の入力を受けるトランジスタTN0と、グローバル入出力線/GIOと接地電圧GNDとの間に配置され、そのゲートがバッファ61の出力信号の入力を受けるトランジスタTN5とを含む。なお、トランジスタTN0およびTN5は、一例としてNチャンネルMOSトランジスタとする。
グローバル入出力線GIO,/GIOは、データ読出前において、所定のプリチャ−ジ動作により、所定の電圧レベルにプリチャージされている。
この内部ノードPAO,/PAOに生成される電圧信号に応じてグローバル入出力線GIO,/GIOのいずれか一方が接地電圧GNDと電気的に結合される。これに伴い、グローバル入出力線GIO,/GIOの論理レベルの一方は、「H」レベル、他方は「L」レベルに設定される。
したがって、メモリセルの記憶データに対応して、グローバル入出力線GIO,/GIOを固定的な電源電圧Vccおよび接地電圧GNDの論理レベルに設定することができるため安定的なデータ読出を実行することができる。
図8は、本発明の実施の形態1に従うラッチ回路LTの回路構成図である。
図8を参照して、ラッチ回路LTは、グローバル入出力線GIO,/GIOをイコライズするイコライズユニットEQCと、NAND回路ND0とND1とを含む。
図8を参照して、ラッチ回路LTは、グローバル入出力線GIO,/GIOをイコライズするイコライズユニットEQCと、NAND回路ND0とND1とを含む。
イコライズユニットEQCは、トランジスタ70〜72を含む。トランジスタ70および71は、グローバル入出力線GIOと/GIOとの間に直列に接続され、そのゲートは行デコーダ20からの制御信号IOEQの入力を受ける。また、トランジスタ70および71の接続ノードは電源電圧Vccと電気的に結合される。トランジスタ72は、グローバル入出力線GIOと/GIOとの間に配置され、そのゲートは制御信号IOEQの入力を受ける。すなわち、データ読出前に「L」レベルである制御信号IOEQが入力された場合には電源電圧Vcc(「H」レベル)がグローバル入出力線GIOおよび/GIOと電気的に結合されて、プリチャージされる。なお、トランジスタ70〜72は、一例としてPチャンネルMOSトランジスタとする。
NAND回路ND1は、グローバル入出力線GIOおよび出力ノードNfからの入力を受けてそのNAND論理演算結果をND0の入力ノードに出力する。NAND回路ND0は、グローバル入出力線/GIOおよびNAND回路ND1の出力信号の入力を受けてそのNAND論理演算結果を出力ノードNfに出力する。このラッチ回路LTは、出力ノードNfに生成された電圧レベルを読出データRDTとして出力バッファOBFに出力する。
たとえば、出力ノードNfは初期状態において「L」レベルに設定されているものとする。ここで、グローバル入出力線対GIOPがプリチャージされてからグローバル入出力線GIOが「L」レベルに設定された場合には、NAND回路ND0およびND1の論理動作により出力ノードNfの電圧レベルは「L」レベルにラッチされる。一方、グローバル入出力線/GIOが「L」レベルに設定された場合、当該論理動作により出力ノードNfの電圧レベルは「H」レベルにラッチされる。このラッチされた電圧信号に対応する読出データRDTが出力バッファOBFに出力される。なお、本例に示したラッチ回路LTおよび出力バッファOBFは、出力データを生成するデータ生成回路を構成する。
次に、図9のタイミングチャート図を用いて本発明の実施の形態1に従うデータ読出動作について概略的に説明する。ここでは、メモリアレイMAのデータ読出動作について説明する。
時刻t1において、データ読出動作を実行するための有効なアドレスADDが入力される。これに伴い、メモリアレイMAが選択され、時刻t2において、選択されたメモリアレイMAに対応するセンスアンプSAを活性化させる制御信号SAEおよび/SAEが「H」レベルおよび「L」レベルにそれぞれ設定される。これに伴い、センスアンプSAが活性化され、制御信号SAEに応答して、ローカル入出力線対LIOPが充電され始めるとともにセンスアンプSAのセンスノードSN,/SNは電源電圧Vccと接地電圧GNDとの間のある所定の中間電位に遷移し始める。これによりセンスアンプSAにおける増幅動作の準備動作が実行される。
次に、時刻t3において、入力されたアドレスADDに対応する選択された列選択線CSLj、ワード線RWLiおよびRWLrが活性化(「H」レベル)される。選択された列選択線CSLjの活性化に応答して、選択列のビット線対BLPjとローカル入出力線対LIOPとが電気的に結合される。具体的には、ゲートトランジスタCSGaおよびCSGbのターンオンに応答して、ビット線BLjとローカル入出力線LIOとが電気的に結合され、ビット線/BLjとローカル入出力線/LIOとが電気的に結合される。また、選択ワード線RWLiの活性化に応答して、ローカル入出力線LIOは、ビット線BLjおよび選択メモリセルMCを介して接地電圧GNDへプルダウンされる。また、ワード線RWLrの活性化に応答して、ローカル入出力線/LIOは、ビット線/BLjおよびダミーメモリセルDMCを介して接地電圧GNDへプルダウンされる。これに伴い、制御信号/SAE(「L」レベル)に応答してセンスアンプSAと選択メモリセルMCおよびダミーメモリセルDMCとの間に電流経路が形成され、センスアンプSAにおいて所定のセンス動作が実行される。なお、コラム選択ゲートCSG、列デコーダ25および列選択線CSLは、アドレス選択部を構成する。
具体的には、センスアンプSAは、ローカル入出力線LIO,/LIOのそれぞれに同一電流を供給しようとする。しかし、選択アドレスに対応するメモリセルMCおよびダミーメモリセルDMC間には電気抵抗差ΔRが存在するので、時刻t3において、両者の通過電流には電流差が生じようとする。すなわちこの電気抵抗差ΔRがトランジスタQP1およびQP5の通過電流差に変換される。このトランジスタQP1およびQP5の通過電流差が上述した増幅動作により電圧差としてセンスノードSN,/SN間に生じることとなる。
そして、電圧差が十分に増幅された時刻t4において、制御信号PAEの反転信号であり、プリアンプPAを活性化させる制御信号/PAE(「L」レベル)が入力される。これに伴い、プリアンプPAにおいてセンスノードSN,/SNから入力された電圧差がさらに増幅され、電源電圧Vccおよび接地電圧GNDの電圧レベルに増幅される。これに従い、内部ノードPAO,/PAOの増幅動作により生成された電圧レベルがグローバル入出力線GIO,/GIOのいずれか一方をプリチャージされていた所定の電圧レベルから接地電圧GND(「L」レベル)へプルダウンする。ラッチ回路LTは、グローバル入出力線対GIOPに伝達された所定の論理レベルに応じて選択メモリセルから読出された記憶データをラッチし、出力バッファOBFに読出データRDTとして出力する。出力バッファOBFはラッチ回路LTから伝達された読出データRDTに基づいて時刻t5において出力データDOUTとして外部に出力する。これにより入力されたアドレスADDに対応する選択メモリセルのデータ読出動作を実行することができる。
一方、充電が完了したビット線BLj,/BLj間、ならびにローカル入出力線LIO,/LIO間には電圧差が生じず、ローカル入出力線LIO,/LIOおよびビット線BLj,/BLjの各々の電圧は、“Vref−Vth−Vmc”に落ち着く。ここで、Vthは、トランジスタQV1およびQV2の閾値電圧に相当し、Vmcは、メモリセルMCおよびダミーメモリセルDMCで生じる電圧降下に相当する。Vref発生回路40で生成される基準電圧Vrefは、トンネル磁気抵抗素子中のトンネルバリアである絶縁膜の信頼性等を考慮して、上記の電圧“Vref−Vth−Vmc”がたとえば400mV程度となるように設定される。
したがって、トランジスタQV1およびQV2を設けて、ローカル入出力線LIO,/LIOおよびビット線BLj,/BLjの各々の電圧を“Vref−Vth−Vmc”の基準電圧以下に設定することにより、過電圧印加によるメモリセル破壊を回避して動作信頼性を向上することができる。なお、基準電圧Vrefを調整することによりビット線の電圧を調整することが可能である。
本発明の実施の形態1に従うセンスアンプSAにおいて、動作させる動作電流はメモリセルの記憶データに応じたメモリセル電流に相当するためセンスアンプSAの増幅動作に伴う動作電流は極めて小さいものとなる。これにより消費電力を低減したセンスアンプSAを実現することが可能となる。
また、センスアンプSAを駆動する動作電流が小さいため電源電圧Vccが低電圧である場合においても、容易に動作電流を確保することが可能であり、かかる場合においてもデータ読出マージンを十分に確保することができる。
上記のタイミングチャート図は、センスアンプの構成素子にばらつきがない理想的なデータ読出動作を実行した場合を概略的に説明しているが、以下においては、センスアンプの構成素子の特性にばらつきがある場合について考える。
図10は、従来のセンスアンプの回路構成図である。
図10を参照して、従来のセンスアンプは、図6で説明した本発明の実施の形態に従うセンスアンプSAと比較して、電圧供給ユニット90が電圧供給ユニット90aである点が異なる。すなわち、電圧供給ノードN0には、本発明の実施の形態1に従う構成においては、通常の電源電圧Vccよりも高い高電圧である電源電圧Vddが供給されるが、従来構成においては、通常の電源電圧Vccが供給される。
図10を参照して、従来のセンスアンプは、図6で説明した本発明の実施の形態に従うセンスアンプSAと比較して、電圧供給ユニット90が電圧供給ユニット90aである点が異なる。すなわち、電圧供給ノードN0には、本発明の実施の形態1に従う構成においては、通常の電源電圧Vccよりも高い高電圧である電源電圧Vddが供給されるが、従来構成においては、通常の電源電圧Vccが供給される。
ここで、プロセス等によりセンスアンプを構成するトランジスタの素子特性にばらつきがある場合を考える。
図10に示されるトランジスタQP1およびQP2は、カレントミラー回路を形成しているが、このカレントミラー回路の電流誤差ΔIは次式の如く示される。なお、この式については、「CMOSアナログ回路入門」(p153,154:CQ出版株式会社 谷口 研二著)にも同様の記載がなされている。
なお、ここで、上付きの横棒は平均値を表している。また、ΔVTは、閾値電圧差を表している。また、Δβ(=|β1−β2|)は、ベータ値のばらつきを表している。
β1,β2は、トランジスタQP1,QP2のそれぞれのベータ値を表している。
β1,β2は、トランジスタQP1,QP2のそれぞれのベータ値を表している。
この式において、ΔVTおよびΔβを小さくするようにトランジスタのゲート面積を大きくすることも有効ではあるが、設計ルールを変更することになるためゲート面積を変更する方式とは異なる方式で電流誤差ΔIを小さくする方式について以下に説明する。
上式(1)の右辺の√記号の第1項に着目すると、(VGS−VT)を大きくすると第1項の影響は小さくなる。
したがって、本実施の形態1においては、図6に示されるようにトランジスタQP1aのゲート−ソース間電圧(VGS)の値を大きくするためにノードN0に通常の電源電圧Vccではなく、高電圧の電源電圧Vddを供給する構成としている。
当該構成により、上式(1)の右辺の√記号の第1項の分母(VGS−VT)の値が大きくなり結果として電流誤差ΔIの値を小さくすることができる。
上記方式すなわち電源電圧Vccを電源電圧Vddに変更することにより、トランジスタQP1aのゲート−ソース間電圧(VGS)の値が大きくなるが、トランジスタQP1aは、ダイオード接続されているため単なる抵抗と考えることができる。そうすると、ゲート−ソース間電圧(VGS)の値を大きくすることは、抵抗の両端の電圧を大きくすることになり、電流が一定であると考えるならば高抵抗化することに等しい。
これにより、トランジスタQP1aに流れる電流の変化に対するノードN1の電圧変化(振幅)をトランジスタの閾値電圧のばらつきに比べて大きくし、トランジスタの特性ばらつきに基づく電流誤差の影響を最小にすることができる。
なお、ここでは、トランジスタQP1a,QP2aについて、特にトランジスタQP1aのゲート−ソース間電圧(VGS)を高くする方式について説明したが、トランジスタQP5a,QP6aの関係においても同様である。
したがって、本願実施の形態1のセンスアンプSAのトランジスタQP1a,QP5aについて、ゲート−ソース間電圧(VGS)を高くするために電源供給ノードN0に通常の電源電圧Vccよりも高い電圧である電源電圧Vddを供給することにより、トランジスタの特性ばらつきに従う電流誤差を低減した高精度なセンスアンプを実現することができる。
次に、さらに、本発明の実施の形態1に従うセンスアンプの精度を向上させる方式について説明する。
具体的には、本発明の実施の形態1の従うセンスアンプに含まれる増幅ユニットが有する2つの差動入力増幅回路について、トランジスタの素子特性にばらつきがある場合にオフセット電圧を低減する方式について説明する。
図10に示されるトランジスタQP2およびQP7は、差動入力増幅回路にトランジスタQN1,QN2で構成されるカレントミラー回路を付加した構成となっているが、当該差動入力増幅回路のオフセット電圧VOSTは次式の如く示される。なお、この式については、「CMOSアナログ回路入門」(p153,154:CQ出版株式会社 谷口 研二著)にも同様の記載がなされている。
なお、ここで、VGS1,VGS2は、それぞれトランジスタQP2,QP7のゲート−ソース間電圧を表している。この式において、ΔVTおよびΔβを小さくするようにトランジスタのゲート面積を大きくすることも有効ではあるが、設計ルールを変更することになるためゲート面積を変更する方式とは異なる方式でオフセット電圧VOSTを小さくする方式について以下に説明する。
上式(2)の右辺の第2項に着目すると、((/VGS)−VT)を小さくすると第2項のΔβの影響を小さくすることができる。なお、ここで、(/)の記号は、式(2)において上付きの横棒を示しており、トランジスタQP2,QP7のゲート−ソース間電圧の平均値を表している。
この式において、本実施の形態1においては、図10に示されるトランジスタQP2,QP7を閾値電圧の高い高耐圧のトランジスタQP2a,QP7aに置換する。これに伴い、トランジスタQP2a,QP7aの閾値電圧(VT)が高くなるため、((/VGS)−VT)の値を小さくして、Δβの影響を小さくすることができる。
これにより、トランジスタQP2a,QP7aで構成される差動入力増幅回路のトランジスタの特性ばらつきに基づくオフセット電圧の影響を最小にすることができる。
また、同様にして、図10に示されるトランジスタQP3,QP6を閾値電圧の高い高耐圧のトランジスタQP3a,QP6aに置換した構成とすることにより、差動入力増幅回路のトランジスタの特性ばらつきに基づくオフセット電圧の影響を最小にすることができる。なお、ここでは、トランジスタQP2a,QP7a等のトランジスタについては、高耐圧のトランジスタを用いることについて説明したが、他のトランジスタについては、閾値電圧の低い電源電圧Vccに対応して用いられる低耐圧のトランジスタが用いられるものとする。たとえば、図2で説明したようにメモリセルをアクセスするために動作するゲート回路IOGを構成するゲートトランジスタCSGa,CSGbについても同様に低耐圧の閾値電圧の低いトランジスタが用いられているものとする。
なお、高耐圧のトランジスタは、ゲート酸化膜厚を通常の低耐圧のトランジスタよりも厚く設計することにより形成することが可能である。あるいは、チャネルドープ量を低耐圧のトランジスタよりも多くすることにより形成することが可能である。なお、低耐圧トランジスタの閾値電圧としては、たとえば0.1V程度、高耐圧トランジスタの閾値電圧としては、たとえば、0.3V程度とすることが可能である。
本発明の実施の形態1の構成により、例えばトランジスタQP1a,QP2aあるいはトランジスタQP5a,QP6aに対して、トランジスタの特性ばらつきに基づく電流誤差を低減し、また、例えばトランジスタQP2a,QP7aあるいはQP3a,QP6aで構成される差動入力増幅回路のオフセット電圧の影響を緩和することができるため、素子のばらつきに対応した高精度なセンスアンプを実現することができる。
一方、素子の特性ばらつきに起因してセンスアンプを流れる電流誤差およびオフセット電圧の影響が大きい場合には、データ読出動作において、十分な読出マージンを確保することが難しくなることや、あるいは正確なデータレベルが確定するまでにかなりの時間を要することも予想されるが、本願の実施の形態1に従う高精度のセンスアンプにより、電流誤差およびオフセット電圧の影響を小さくできるため読出マージンを十分に確保することが可能となり、また、データレベルが確定するまでの時間も短期間で可能となるため、センスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行することができる。
なお、本例においては、メモリセルMCの比較対象として用いられるダミーメモリセルのトンネル磁気抵抗素子の抵抗値は正規のメモリセルが有する抵抗値RmaxおよびRminの中間抵抗値に固定的に設定する場合について説明したが、これに限られず、トンネル磁気抵抗素子の抵抗値をRminに設定し、アクセストランジスタのトランジスタサイズを調整することにより、ダミーメモリセルの電気抵抗値を中間抵抗値に設定することも可能である。もしくは、アクセストランジスタで調整するのではなく、ダミーメモリセルDMCを通過する電流経路の所定領域に合成抵抗が中間抵抗値となるような抵抗を図示しないが設けることも可能である。
なお、図示しないが一般的に、通常の電源電圧Vccとは別に高電圧である電源電圧Vddを内部で供給する構成が設けられているため当該構成を汎用して用いることにより、簡易な方式で特に新たな特別な装置無しにセンスアンプを実現することができる。
(実施の形態1の変形例1)
上記の実施の形態1においては、図6のセンスアンプのノードN0を通常の電源電圧Vccよりも高い電源電圧Vddに設定して、高速かつ高精度なデータ読出動作を実行可能なセンスアンプについて説明したが、電源電圧Vddのレベルが電源電圧Vccと比較してかなり高い場合には、トランジスタQP1aあるいはQP5aに係る電圧負荷が高くなりすぎて低耐圧のトランジスタの場合、トランジスタが破壊されてしまう可能性がある。
上記の実施の形態1においては、図6のセンスアンプのノードN0を通常の電源電圧Vccよりも高い電源電圧Vddに設定して、高速かつ高精度なデータ読出動作を実行可能なセンスアンプについて説明したが、電源電圧Vddのレベルが電源電圧Vccと比較してかなり高い場合には、トランジスタQP1aあるいはQP5aに係る電圧負荷が高くなりすぎて低耐圧のトランジスタの場合、トランジスタが破壊されてしまう可能性がある。
たとえば、電源電圧Vccが1.1V程度の場合に、電源電圧Vddが3.3V程度の場合を考えることができる。このように電源電圧Vccと電源電圧Vddとの電圧レベルの差が大きい場合、すなわち、電源電圧Vddの電圧レベルが電源電圧Vccと比較してかなり高い場合には、トランジスタが破壊されないようにトランジスタQP1aあるいはQP5aについても閾値電圧の高い高耐圧トランジスタを用いることが可能である。
図11は、本発明の実施の形態1の変形例1に従う別のセンスアンプSA#の回路構成図である。
図11を参照して、本発明の実施の形態1のセンスアンプSA#は、図6のセンスアンプSAと比較して、トランジスタQP1a,QP5aを高耐圧のトランジスタとするとともに、さらにクランプ回路CLPa,CLPbをさらに設けた構成としている。その他の点については同様であるのでその詳細な説明は繰り返さない。
この場合、トランジスタQP1aあるいはQP5aについて高耐圧トランジスタを用いることにより、電源電圧Vddの電圧レベルが高い場合であっても上述したようにトランジスタQP1a,QP5aが破壊されるのを防止することができる。
なお、この場合には、トランジスタの閾値電圧VTも上がることになり、上式(1)の第1項の分母(VGS−VT)が小さくなることも予想されるが、この場合においては、上式(1)の第1項の分母(VGS−VT)が大きくなるように高電圧の電源電圧Vddの電圧レベルが調整されるものとする。
そして、電源電圧Vddの電圧レベルが高い場合には、トランジスタQV1,QV2に対しても電圧負荷が高くなることになる。
そこで、本発明の実施の形態1の変形例1に従う構成においては、クランプ回路CLPa,CLPbを設けて、トランジスタQV1,QV2に掛かる電圧負荷が高くなりすぎないようにすなわち、トランジスタQV1,QV2の耐圧電圧以下に調整している。
具体的には、クランプ回路CLPaは、ノードN1と接地電圧GNDとの間に設けられ、ゲートに電源電圧Vccの供給を受けるトランジスタQP8を含む。
クランプ回路CLPbは、ノードN2と接地電圧GNDとの間に設けられ、ゲートに電源電圧Vccの供給を受けるトランジスタQP9を含む。なお、トランジスタQP8,QP9は、PチャネルMOSトランジスタとする。
クランプ回路CLPaは、ノードN1の電圧レベルが電源電圧Vccを越える電圧となる場合にはクランプ動作によりトランジスタQP8が導通して電流が流れ電源電圧Vcc以下となるように制御する。
クランプ回路CLPbは、ノードN2の電圧レベルが電源電圧Vccを越える電圧となる場合にはクランプ動作によりトランジスタQP9が導通して電流が流れ電源電圧Vcc以下となるように制御する。
当該構成により、クランプ回路CLPa,CLPbを用いてトランジスタQV1,QV2に掛かる電圧負荷を制御することが可能であるため、ノードN0に通常の電源電圧Vccよりも高い電源電圧Vddが供給された場合であってもトランジスタQV1,QV2が破壊されてしまうことを防止することができる。
したがって、高電圧の電源電圧Vddが供給される場合にトランジスタQV1,QV2に掛かる電圧負荷が高い場合であってもクランプ回路CLPa,CLPbを用いることにより、トランジスタQV1,QV2を高耐圧のトランジスタに変更することなく、通常の電源電圧Vccに対応する低耐圧トランジスタのままでセンスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行するセンスアンプを実現することが可能である。
図12は、本発明の実施の形態1に従うさらに別のセンスアンプSA#aの回路構成図である。
図12を参照して、本発明の実施の形態1のセンスアンプSA#aは、図11のセンスアンプSAと比較して、クランプ回路CLPa,CLPbを削除して、トランジスタQV1,QV2をトランジスタQV1a,QV2aに置換した点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。
ここでは、トランジスタQV1,QV2を高耐圧のトランジスタQV1a,QV2aに置換した構成が示されている。当該構成により、高電圧の電源電圧Vddが供給される場合にクランプ回路CLPa,CLPbを用いることなくセンスアンプを構成する素子特性のばらつきにも対応した高速かつ高精度なデータ読出動作を実行するセンスアンプを実現することが可能である。
なお、高耐圧のトランジスタQV1a,QV2aを用いた場合、閾値電圧が高くなるためローカル入出力線LIO,/LIOの電圧レベルが閾値電圧が高くなることにより低下するが、基準電圧Vrefの電圧レベルを調整するたとえば基準電圧の電圧レベルを上昇させてローカル入出力線LIO,/LIOの電圧レベルを所望の電圧レベルに調整するものとする。
(実施の形態1の変形例2)
本発明の実施1の変形例2においては、メモリセルMCがアクセストランジスタATRを介して接続される固定先が接地電圧GNDではなく電源電圧Vddである場合のデータ読出系回路の構成について説明する。
本発明の実施1の変形例2においては、メモリセルMCがアクセストランジスタATRを介して接続される固定先が接地電圧GNDではなく電源電圧Vddである場合のデータ読出系回路の構成について説明する。
図13は、本発明の実施1の変形例2に従うデータ読出系回路の概念図である。
図13を参照して、本発明の実施1の変形例2に従うデータ読出系回路は、図2に示されるデータ読出系回路の構成と比較して、センスアンプSAをセンスアンプSAQに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイMAに対応して設けられたセンスアンプSAQが示される。
図13を参照して、本発明の実施1の変形例2に従うデータ読出系回路は、図2に示されるデータ読出系回路の構成と比較して、センスアンプSAをセンスアンプSAQに置換した点が異なる。その他の点は同様の構成であるのでその説明は繰返さない。本例においては、メモリアレイMAに対応して設けられたセンスアンプSAQが示される。
図14は、本発明の実施1の変形例2に従うセンスアンプSAQの回路構成図である。
図14を参照して、本発明の実施1の変形例2に従うセンスアンプSAQは、ノードN0に接地電圧GNDを供給するための電圧供給ユニット92と、トランジスタTQN10を介してノードN0とノードN1との間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN1と、接地電圧GNDの供給を受けるノードN3とノードN4との間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN2と、ノードN3とセンスノード/SNとの間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN3と、トランジスタTQN11を介してノードN0とノードN2との間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN5と、ノードN3とノードN6との間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN6と、ノードN3とセンスノードSNとの間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN7と、ノードN4とノードN5との間に配置され、そのゲートがノードN4と電気的に結合されるトランジスタTQP1と、センスノードSNとノードN5との間に配置され、そのゲートがノードN4と電気的に結合されるトランジスタTQP2と、センスノード/SNとノードN5との間に配置され、そのゲートがノードN6と電気的に結合されるトランジスタTQP3と、ノードN5とノードN6との間に配置され、そのゲートがノードN6と電気的に結合されるトランジスタTQP4と、ノードN5に電源電圧Vccを供給するための電圧供給ユニット93とを含む。
図14を参照して、本発明の実施1の変形例2に従うセンスアンプSAQは、ノードN0に接地電圧GNDを供給するための電圧供給ユニット92と、トランジスタTQN10を介してノードN0とノードN1との間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN1と、接地電圧GNDの供給を受けるノードN3とノードN4との間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN2と、ノードN3とセンスノード/SNとの間に配置され、そのゲートがノードN1と電気的に結合されるトランジスタTQN3と、トランジスタTQN11を介してノードN0とノードN2との間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN5と、ノードN3とノードN6との間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN6と、ノードN3とセンスノードSNとの間に配置され、そのゲートがノードN2と電気的に結合されるトランジスタTQN7と、ノードN4とノードN5との間に配置され、そのゲートがノードN4と電気的に結合されるトランジスタTQP1と、センスノードSNとノードN5との間に配置され、そのゲートがノードN4と電気的に結合されるトランジスタTQP2と、センスノード/SNとノードN5との間に配置され、そのゲートがノードN6と電気的に結合されるトランジスタTQP3と、ノードN5とノードN6との間に配置され、そのゲートがノードN6と電気的に結合されるトランジスタTQP4と、ノードN5に電源電圧Vccを供給するための電圧供給ユニット93とを含む。
また、センスアンプSAQは、ノードN1とローカル入出力線LIOとの間に配置され、そのゲートはVref発生回路40が生成する基準電圧Vrefの入力を受けるトランジスタTQV1と、ノードN2とローカル入出力線/LIOとの間に配置されそのゲートが基準電圧Vrefの入力を受けるトランジスタTQV2とを含む。これに伴い、トランジスタQV1およびQV2は、ローカル入出力線LIO,/LIOを基準電圧以下に維持する。
電圧供給ユニット92は、接地電圧GNDとノードN0との間に配置されたトランジスタTQNSを含み、そのゲートは、行デコーダ20からデータ読出時に「H」レベルに活性化される制御信号SAEの入力を受ける。また、電圧供給ユニット93は、電源電圧VccとノードN5との間に配置されたトランジスタTQPSとを含み、そのゲートは、行デコーダ20からデータ読出時に「L」レベルに活性化される制御信号/SAEの入力を受ける。この制御信号SAEおよび/SAEの入力に伴い、センスアンプSAQが活性化される。
ここで、トランジスタTQP1〜TQP4,TQPS,TQV1およびTQV2は、一例としてPチャンネルMOSトランジスタとする。また、トランジスタTQN1〜TQN7およびTQNSは、一例としてNチャンネルMOSトランジスタとする。なお、本例においては、トランジスタTQP1〜TQP4の各トランジスタは、各々同じトランジスタサイズとする。また、トランジスタTQN1〜TQN7の各トランジスタは、各々同じトランジスタサイズとする。
本回路構成は、上記の実施の形態1で説明した図6に示されるセンスアンプSAのPチャンネルMOSトランジスタとNチャンネルMOSトランジスタをそれぞれ置換した構成であり、かつ電源電圧Vddと接地電圧GNDをそれぞれ置換した構成である。
本構成は、増幅動作に伴う動作電流の流れる方向が反転する点が異なり、他の点は図6で説明したのと同様の動作を実行する。具体的には、ローカル入出力線LIO,/LIOに生じる通過電流差が電圧差に変換されてセンスノードSN,/SNに生じる。当該構成においても実施の形態1と同様の効果を得ることができる。
(実施の形態2)
上記の実施の形態1においては、選択されたメモリアレイMAに対応するセンスアンプSAを用いて1ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
上記の実施の形態1においては、選択されたメモリアレイMAに対応するセンスアンプSAを用いて1ビットのデータ読出を実行するデータ読出系回路の構成について説明してきた。
本発明の実施の形態2においては、複数ビットの並列的なデータ読出を実行可能なデータ読出系回路の構成について説明する。
図15は、本発明の実施の形態2に従うデータ読出系回路の概念図である。
図15を参照して、本発明の実施の形態2に従うデータ読出系回路は、メモリアレイMAと置換されたメモリアレイMA#0を含む。
図15を参照して、本発明の実施の形態2に従うデータ読出系回路は、メモリアレイMAと置換されたメモリアレイMA#0を含む。
ここでは、本発明の実施の形態2に従う入出力制御回路に含まれるメモリアレイMA#0に対応して設けられたデータ読出動作のための回路群が示される。一例として、メモリアレイMA#0についてのみ説明する。他のメモリアレイについても同様であるのでその説明は繰り返さない。
メモリアレイMA#0は、行列状に配置された複数のメモリセルMCおよびダミーメモリセルDMCを有する。メモリアレイMA#0においては、ダミーメモリセルは、メモリセル行を共有するように1個ずつ配置される。
本構成により、ダミーメモリセルを効率的に配置することができメモリアレイの面積を縮小することができる。
また、メモリアレイMA#0は、メモリセル列にそれぞれ対応して設けられる複数のビット線BLと、メモリセル行にそれぞれ対応して設けられる複数のワード線RWLとを含む。図15においては、メモリセル列に対応して設けられたビット線BL0およびビット線BL1と、ダミーメモリセル列に対応して設けられたビット線BLdが代表的に示される。また、メモリセルMC0およびMC1ならびにダミーメモリセルDMCを有するメモリセル行に対応して設けられたワード線RWLiが代表的に示される。
また、本実施の形態2に従う入出力制御回路においては、隣接する2個のメモリセル列に対応する2本のビット線にそれぞれ対応して複数の列選択線CSLが設けられる。本例においては、たとえばビット線BL0,BL1に対応して列選択線CSL0が設けられる。また、ダミーメモリセル列に対応して列選択線CSLdが設けられる。
また、本実施の形態2に従う入出力制御回路は、ローカル入出力線LIO0,LIO1およびLIOdと、ビット線とローカル入出力線LIOとの接続を制御するゲート回路IOG#0とを含む。
ゲート回路IOG#0は、ローカル入出力線LIO0と偶数番目のビット線BLとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタCSG#aと、ローカル入出力線LIO1と奇数番目のビット線BLとを列デコーダの列選択指示に応答して電気的に接続するゲートトランジスタCSG#bと、ローカル入出力線LIOdとビット線BLdとを列選択指示に応答して電気的に接続するゲートトランジスタCSGrとを含む。図13においては、列選択線CSL0とゲートトランジスタCSG#aおよびCSG#bのゲートが接続され、列選択線CSLdとゲートトランジスタCSGrのゲートとが接続されるものとする。
また、本発明の実施の形態2に従う入出力制御回路には、ローカル入出力線LIO1およびLIO2にそれぞれ対応して設けられ、対応するローカル入出力線LIOの通過電流に基づく読出データを検知するセンスアンプSA#0およびSA#1が設けられる。また、ローカル入出力線LIOdに対応して設けられ、ダミーメモリセルを通過する通過電流に基づいて基準電圧VDrefを生成するVDref発生回路45が設けられる。
また、本発明の実施の形態2に従う入出力制御回路は、センスアンプSA♯0で検知された記憶データをさらに増幅するプリアンプPA0aと、センスアンプSA♯1で検知された記憶データをさらに増幅するプリアンプPA0bとを含む。
本発明の実施の形態2に従う入出力制御回路は、さらに図示しない他の各メモリアレイに対応して共通に設けられ、プリアンプPA0aに対応して設けられるグローバル入出力線対GIOP0と、プリアンプPA0bに対応して設けられるGIOP1と、グローバル入出力線対GIOP0およびGIOP1とそれぞれ接続され記憶データをラッチするラッチ回路LT0およびLT1と、ラッチ回路LT0およびLT1でそれぞれラッチされた読出データRDTを外部に出力データDOUTとして出力する出力バッファOBF#とを含む。
グローバル入出力線対GIOP0は、グローバル入出力線GIO0,/GIO0とを含む。グローバル入出力線対GIOP1は、グローバル入出力線GIO1と、/GIO1とを含む。
次に本発明の実施の形態2に従うセンスアンプSA♯0の構成について説明する。
図16は、本発明の実施の形態2に従うセンスアンプSA♯0およびその周辺回路の回路構成図である。
図16は、本発明の実施の形態2に従うセンスアンプSA♯0およびその周辺回路の回路構成図である。
図16を参照して、図6で説明したセンスアンプSAと比較して、トランジスタQP5aと、トランジスタQV2とを取除いた点が異なる。また、トランジスタQP6aはVDref発生回路45からの基準電圧VDrefの入力を受ける点が異なる。また、電圧供給ユニット90は、各センスアンプSA#0およびSA#1ならびにVDref発生回路45で共有されている点が異なる。その他の点は実施の形態1で説明した図6のセンスアンプSAと同様の構成であるのでその説明は繰り返さない。
図17は、VDref発生回路45およびその周辺回路の回路構成図である。
図17を参照して、VDref発生回路45は、トランジスタ80a,81を含む。トランジスタ80aは、電圧供給ユニット90とノードNrとの間に配置され、そのゲートはノードNrと電気的に結合される。トランジスタ81は、ノードNrとローカル入出力線LIOdとの間に配置され、そのゲートはVref発生回路40からの基準電圧Vrefの入力を受ける。電圧供給ユニット90は、行デコーダ20からの制御信号/SAEに応答して電源電圧Vddを供給する。なお、一例としてトランジスタ80aは、PチャンネルMOSトランジスタとする。また、トランジスタ81は、NチャンネルMOSトランジスタとする。なお、上述したようにトランジスタ80aは、電源電圧Vddの電圧レベルが高い場合には、高耐圧のトランジスタを用いることが可能である。
図17を参照して、VDref発生回路45は、トランジスタ80a,81を含む。トランジスタ80aは、電圧供給ユニット90とノードNrとの間に配置され、そのゲートはノードNrと電気的に結合される。トランジスタ81は、ノードNrとローカル入出力線LIOdとの間に配置され、そのゲートはVref発生回路40からの基準電圧Vrefの入力を受ける。電圧供給ユニット90は、行デコーダ20からの制御信号/SAEに応答して電源電圧Vddを供給する。なお、一例としてトランジスタ80aは、PチャンネルMOSトランジスタとする。また、トランジスタ81は、NチャンネルMOSトランジスタとする。なお、上述したようにトランジスタ80aは、電源電圧Vddの電圧レベルが高い場合には、高耐圧のトランジスタを用いることが可能である。
このVDref発生回路45は、電圧供給ユニット90からの動作電圧Vccの供給を受けてローカル入出力線LIOdと接続されたダミーメモリセルDMCとの間で電流経路を形成する。すなわち、ダミーメモリセルの抵抗値に応じた所定の通過電流がトランジスタ80aから供給される。また、当該所定の通過電流に応じた基準電圧VDrefがノードNrに生成される。
VDref発生回路45は、生成した基準電圧VDrefを各センスアンプSA#0およびSA#1に供給する。具体的には、センスアンプSA#0のQP6aおよびQP7aに供給され、上述した2つの差動入力増幅回路の入力信号として用いられる。すなわち、このVDref発生回路45は、実施の形態1の図6で示したトランジスタQP5aおよびQV2で構成される回路と等価な回路に相当する。
したがって、実施の形態1で説明したのと同様の増幅動作を各センスアンプSA#0およびSA#1で実行することが可能である。具体的には、ローカル入出力線LIO0とLIOdとの間に生じる通過電流差が増幅されてセンスノードSN,/SNに電圧差として変換される。
センスアンプSA♯1についてもセンスアンプSA♯0と同様の構成であり、VDref発生回路45からの基準電圧VDrefの入力を受けて、ローカル入出力線LIO1とローカル入出力線LIOdとの通過電流差に応じた増幅動作が実行される。
プリアンプPA0a,PA0bは、実施の形態1で説明した図7に示されるプリアンプPAと同様の構成であるのでその説明は繰り返さない。また、ラッチ回路LT0,LT1は、実施の形態1で説明した図8に示されるラッチ回路LTと同様の構成であるのでその説明は繰返さない。
データ読出動作については、図9で説明したのとほぼ同様であるので、図9を用いて本発明の実施の形態2に従うメモリアレイMA#0のデータ読出動作について説明する。まず、メモリアレイMA#0のビット線BL0に対応する選択メモリセルの1ビットのデータ読出について説明する。
時刻t1において、データ読出動作を実行するための有効なアドレスADDが入力される。これに伴い、メモリアレイMA#0が選択され、時刻t2において、選択されたメモリアレイMAに対応するセンスアンプSAを活性化させる制御信号SAEおよび/SAEが「H」レベルおよび「L」レベルにそれぞれ設定される。これに伴い、センスアンプSA#0が活性化され、センスアンプSA#0のセンスノードSN,/SNは電源電圧Vccと接地電圧GNDとの間のある所定の中間電位に遷移し始める。これによりセンスアンプSA#0における増幅動作の準備動作が実行される。
次に、時刻t3において、入力されたアドレスADDに対応する選択された列選択線CSL0およびCSLd,ワード線RWLiが活性化(「H」レベル)される。選択された列選択線CSL0およびCSLdの活性化に応答して、選択列のビット線BL0とローカル入出力線LIO0とが電気的に結合される。また、ビット線BLdとローカル入出力線LIOdとが電気的に結合される。また、選択ワード線RWLiの活性化に応答して、ローカル入出力線LIO0は、ビット線BL0および選択メモリセルMCを介して接地電圧GNDへプルダウンされる。また、選択ワード線RWLiの活性化に応答して、ローカル入出力線LIOdは、ビット線BLdおよびダミーメモリセルDMCを介して接地電圧GNDへプルダウンされる。これに伴い、制御信号/SAE(「L」レベル)に応答してセンスアンプSA#0およびVDref発生回路と選択メモリセルMCおよびダミーメモリセルDMCとの間にそれぞれ電流経路が形成され、センスアンプSA#0において上述したのと同様の所定のセンス動作が実行される。なお、コラム選択ゲートCSG#,CSGr、列選択線CSL0,CSLdおよび列デコーダ25でアドレス選択部を構成する。
そして、時刻t3以降の動作については、実施の形態1の図9で説明したのと同様であるのでその説明は繰り返さない。また、同様のタイミングでビット線BL1に対応して設けられる選択メモリセルMC1についても、列選択線CSL0の活性化に応答してセンスアンプSA♯1において、上記と同様の増幅動作が実行され、記憶データが出力バッファOBF#から出力データDOUTとして出力される。すなわち、本発明の実施の形態2の構成により1回のデータ読出動作において、2ビットの出力データDOUTを外部へ出力することが可能となる。
本発明の実施の形態2の構成においても実施の形態1で説明したのと同様に電圧供給ユニット90から通常の電源電圧Vccよりも高い電圧である電源電圧Vddを供給して、トランジスタQP1aのゲート−ソース間電圧を高く設定することにより、さらに、トランジスタQP2a,QP3a,QP6a,Qp7aを高耐圧トランジスタとすることにより、実施の形態1と同様の効果を得ることができる。
また、ここでは、2ビットのデータ読出動作について説明したが1回のデータ読出動作において、2ビット以上の複数ビットのデータ読出を実行することも可能である。
具体的には、複数のビット線BLを複数のグループに分割して、その複数のグループにそれぞれ対応してアクセスするための列選択線を設ける。また、各グループに属するビット線の本数に応じてローカル入出力線LIO、センスアンプ、プリアンプ、グローバル入出力線対、ラッチ回路等を設けることにより本実施の形態で説明したのと同様のデータ読出動作を実現することが可能である。
本実施の形態2に従うデータ読出系回路の構成により、列選択線CSLの本数を削減するとともに並列なデータ読出によりデータ読出動作を高速化することが可能となる。
また、選択メモリセルとの比較対象として用いられるダミーメモリセルに対応して設けられるビット線BLdを1本にすることによりメモリアレイのサイズを縮小することが可能となる。
さらには、電圧供給ユニット90を共有化することにより、回路の部品点数を削減することができる。また、基準電圧VDrefを各センスアンプSA#に供給することにより、各センスアンプSA#の部品点数を削減することができる。
(実施の形態3)
本発明の実施の形態3は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
本発明の実施の形態3は、選択メモリセルとの比較対象として用いられるダミーメモリセルをメモリアレイ内に設けることなくデータ読出を実行する構成について説明する。
図18は、本発明の実施の形態3に従う、センスアンプSAPの回路構成図である。
図18を参照して本発明の実施の形態3に従うセンスアンプSAPは、実施の形態1で説明した図6で示されるセンスアンプSAと比較して、トランジスタQV2を、定電流源CIと電気的に結合する点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。定電流源CIは、基準電流Irefを定常的に供給する。本構成とすることにより、ダミーメモリセルDMCを用いることなく基準電流IrefをトランジスタQP5aに供給することが可能となり、ダミーメモリセルDMCを用いることなく簡易にデータ読出動作を実行することが可能となる。
図18を参照して本発明の実施の形態3に従うセンスアンプSAPは、実施の形態1で説明した図6で示されるセンスアンプSAと比較して、トランジスタQV2を、定電流源CIと電気的に結合する点が異なる。その他の点については同様であるのでその詳細な説明は繰り返さない。定電流源CIは、基準電流Irefを定常的に供給する。本構成とすることにより、ダミーメモリセルDMCを用いることなく基準電流IrefをトランジスタQP5aに供給することが可能となり、ダミーメモリセルDMCを用いることなく簡易にデータ読出動作を実行することが可能となる。
なお、本発明の実施の形態3においては、定電流源CI側は寄生容量が小さいためメモリセルMCと接続されるローカル入出力線LIO等に対してのみ寄生容量が付加されることとなる。
そこで、本発明の実施の形態3の構成においては、制御信号/SAEを制御信号SAEよりも先に活性化させることにより対処することが可能である。
これに伴い、ローカル入出力線LIOおよび定電流源CI側の間の通過電流差が生じるのと同様のタイミングでセンスアンプSAP内の動作電流が供給され、増幅動作が実行される。
仮に、同じタイミングで制御信号SAEおよび/SAEを活性化させた場合には、ローカル入出力線LIO側に大きな寄生容量が付加されるため過渡的に過大な電流経路が形成される。このため、センスノードSN,/SNに対して記憶データと逆の電圧差が過渡的に生じる場合があり、高速な増幅動作の妨げとなる。
したがって、このように制御信号を活性化させるタイミングを異なるタイミングで活性化させることにより、過渡的に過大な電流経路が形成されることを抑制し、高速な増幅動作を実現することができる。
(実施の形態4)
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
上記の実施の形態においては、不揮発性記憶素子であるトンネル磁気抵抗素子を用いた不揮発性記憶装置について説明してきた。本実施の形態においては、他の不揮発性記憶素子を用いた本願構成の適用について説明する。
図19は、メモリセルMCと置換可能なメモリセルMC#の概念図である。
図19(a)は、メモリセルMC#として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
図19(a)は、メモリセルMC#として不揮発性記憶素子であるフラッシュメモリを用いた概念図である。
図19(a)に示されるように、メモリセルMC#は、ビット線BLと接地電圧GNDとの間に配置され、そのゲートはワード線WLと電気的に結合される。
データ書込は、ワード線WLおよびビット線BLを高電圧にして、ホットエレクトロンをフラッシュメモリが有するフローティングゲートに注入する。これにより、フラッシュメモリの閾値電圧Vthが上昇する。この閾値電圧Vthの高低に基づいて2値的な記憶データを格納する。一方、データ読出は、メモリセルMC#を通過する閾値電圧Vthに応じた通過電流を検知して、その電流量に基づいてデータ読出を実行することができる。
図19(b)および(c)は、データ書込が実行された場合のメモリセルMC#の概念図である。
図19(b)に示されるように、電子注入により、閾値電圧Vthが上昇し、それに基づいて通過電流が小さくなる。
図19(c)に示されるように、電子が注入されない場合には、閾値電圧Vthは、低く設定されているためそれに基づいて通過電流が大きくなる。
したがって、このメモリセルMC#を通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプSAにより増幅された電圧差に変換することにより、実施の形態1と同様のデータ読出動作を実行することができる。
(実施の形態4の変形例)
上記の実施の形態4においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態4の変形例においては、OUMの本願発明の適用について説明する。
上記の実施の形態4においては、フラッシュメモリの本願発明の適用について説明した。本発明の実施の形態4の変形例においては、OUMの本願発明の適用について説明する。
図20は、メモリセルMCと置換可能なメモリセルMCaの概念図である。
図20(a)は、メモリセルMCaとして不揮発性記憶素子であるOUMを用いた概念図である。
図20(a)は、メモリセルMCaとして不揮発性記憶素子であるOUMを用いた概念図である。
図20(a)に示されるように、メモリセルMCaは、ビット線BLおよび接地電圧GNDの間に直列に接続された、相変化素子であるカルコゲナイド層210と、スイッチングトランジスタ220とを有する。また、カルコゲナイド層210と、スイッチングトランジスタ220との間には、通過電流によって発熱する加熱素子230が設けられる。また、スイッチングトランジスタ220のゲートは、ワード線WLと接続される。
データ書込時には、スイッチングトランジスタ220がターンオンされるとともに、ビット線BLからカルコゲナイド層210および加熱素子230を通過するデータ書込電流が流される。当該データ書込電流の供給パターン(たとえば供給期間および供給電流量)に応じて、カルコゲナイド層210は、結晶状態およびアモルファス状態のいずれか一方に相変化する。カルコゲナイド層210は、アモルファス状態時および結晶状態時のそれぞれにおいて、その電気抵抗が変化する。具体的には、アモルファス化されたカルコゲナイド層は、結晶化時よりも電気抵抗が高い。
したがって、データ読出時には、スイッチングトランジスタ220をターンオンさせて、相変化に至らないレベルのデータ読出電流をカルコゲナイド層210に通過させることによって、電気抵抗差に基づいてMTJセルと同様のデータ読出を実行することができる。
図20(b)は、カルコゲナイド層210が結晶状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が小さいため通過電流は大きくなる。
図20(c)は、カルコゲナイド層210がアモルファス状態時の場合の電気抵抗値を示す図である。この場合においては、電気抵抗値が大きいため通過電流は小さくなる。
したがって、このメモリセルMCaを通過する通過電流とダミーメモリセル等に基づいて生成される基準電流との通過電流差をセンスアンプSAにより増幅された電圧差に変換することにより、実施の形態1と同様のデータ読出動作を実行することができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 MRAMデバイス、5 コントロール回路、20 行デコーダ、25 列デコーダ、30 入出力制御回路、40 Vref発生回路 SA,SA#,SA#a,SAP,SAQ センスアンプ。
Claims (8)
- 各々において、データ読出時に記憶データに応じた通過電流が流れる複数のメモリセルと、
第1および第2のデータ線と、
前記第1および第2のデータ線の通過電流差に応じたデータ読出を実行するための差動増幅部と、
前記データ読出時に、前記複数のメモリセルのうちの選択メモリセルとの比較に用いられる通過電流を前記第1および第2のデータ線のいずれか一方に生成する基準電流供給部とを備え、
前記データ読出時において、前記第1および第2のデータ線の一方は、前記選択メモリセルを介して第1の電圧と電気的に接続されるとともに、前記第1および第2のデータ線の他方は、前記基準電流供給部と電気的に接続され、
前記差動増幅部は、
各々の一方導通端子が、前記第1および第2のデータ線とそれぞれ電気的に結合され、ゲートが共に第1の基準電位に接続される一対の第1のトランジスタと、
前記一対の第1のトランジスタの各々の他方導通端子と第2の電圧との間に接続され、前記一対の第1のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第2のトランジスタと、
前記一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第1のソース接地型差動入力増幅回路と、
前記第1のソース接地型差動入力増幅回路と対を成し、かつ前記一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して前記第1のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第2のソース接地型差動入力増幅回路とを含み、
前記第1のソース接地型差動入力増幅回路は、各々が、前記一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧とが接続される、一対の第3のトランジスタと、前記一対の第3のトランジスタの各々の他方導通端子と接続される第1の負荷回路とを含み、
前記第2のソース接地型差動入力回路は、各々が、前記一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と前記第3の電圧と接続される、一対の第4のトランジスタと、前記一対の第4のトランジスタの各々の他方導通端子と接続される第2の負荷回路とを含み、
前記一対の第2のトランジスタのゲートと前記第2の電圧との間の電圧差は、前記第1および第2のソース接地型差動入力増幅回路において、前記一対の第3および第4のトランジスタのゲートと前記第3の電圧との間の電圧差よりも大きい、不揮発性記憶装置。 - 前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第2のトランジスタは、高耐圧のトランジスタで設計される、請求項1記載の不揮発性記憶装置。 - 前記差動増幅部は、
前記一対の第1のトランジスタの各々の他方導通端子と電気的に接続され、前記一対の第1のトランジスタの各々の他方導通端子の電圧が前記第1のトランジスタの耐圧電圧以下となるように設定する一対のクランプ回路を含む、請求項2記載の不揮発性記憶装置。 - 前記一対のクランプ回路の各々は、前記一対の第1のトランジスタの各々の他方導通端子と前記第1の電圧との間に接続される、第5のトランジスタを含み、
前記第5のトランジスタのゲートは、前記第2の電圧よりも低い所定電圧が与えられる、請求項3記載の不揮発性記憶装置。 - 前記第1の電圧よりも前記第2および第3の電圧は高い電圧であり、前記第2の電圧は、前記第3の電圧よりも高い電圧である、請求項1記載の不揮発性記憶装置。
- 前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第3および第4のトランジスタは、高耐圧のトランジスタで設計される、請求項1記載の不揮発性記憶装置。 - 前記データ読出時に前記複数のメモリセルに対してアクセスするために用いる周辺回路をさらに備え、
前記周辺回路の少なくとも一部は、低耐圧のトランジスタで設計され、
前記差動増幅部において、前記一対の第1のトランジスタは、高耐圧のトランジスタで設計される、請求項1記載の不揮発性記憶装置。 - 各々の一方導通端子が、2本のデータ線とそれぞれ電気的に結合され、ゲートが共に第1の基準電位に接続される一対の第1のトランジスタと、
前記一対の第1のトランジスタの各々の他方導通端子と第2の電圧との間に接続され、前記一対の第1のトランジスタの各々の他方導通端子と接続されたゲートを有する一対の第2のトランジスタと、
前記一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅する第1のソース接地型差動入力増幅回路と、
前記第1のソース接地型差動入力増幅回路と対を成し、かつ前記一対の第2のトランジスタのゲートと接続された他方導通端子の電圧信号を一対の入力として、その差を検知増幅して前記第1のソース接地型差動入力増幅回路の出力に対して相補信号を出力する第2のソース接地型差動入力増幅回路とを含み、
前記第1のソース接地型差動入力増幅回路は、各々が、前記一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と第3の電圧とが接続される、一対の第3のトランジスタと、前記一対の第3のトランジスタの各々の他方導通端子と接続される第1の負荷回路とを含み、
前記第2のソース接地型差動入力回路は、各々が、前記一対の第1のトランジスタの他方導通端子とゲートとが接続され、一方導通端子と前記第3の電圧と接続される、一対の第4のトランジスタと、前記一対の第4のトランジスタの各々の他方導通端子と接続される第2の負荷回路とを含み、
前記一対の第2のトランジスタのゲートと前記第2の電圧との間の電圧差は、前記第1および第2のソース接地型差動入力増幅回路において、前記一対の第3および第4のトランジスタのゲートと前記第3の電圧との間の電圧差よりも大きい、差動増幅回路。
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JP2005366536A JP2007172703A (ja) | 2005-12-20 | 2005-12-20 | 差動増幅回路および不揮発性記憶装置 |
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2005
- 2005-12-20 JP JP2005366536A patent/JP2007172703A/ja not_active Withdrawn
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