以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
実施の形態1.
図1は、本発明の実施の形態1に係るドライバ回路を備えたSTT−MRAM(Spin Torque Transfer Magneto-resistive Random Access Memory)の構成を示すブロック図である。本実施の形態1のSTT−MRAMは、STT(Spin Torque Transfer)書き込み方式によりデータを書き込まれる複数の磁気抵抗素子を備えることによりデータを記憶保持する半導体装置である。
図1において、STT−MRAMは、列アドレスバッファ1と、列デコーダ及びWLドライバ2と、ダミーメモリ列3と、メモリセルアレイ4と、R/W制御回路5と、行アドレスバッファ6と、行デコーダ及びBLドライバ7と、2ビット信号及び切り替え信号生成器8と、センスアンプ回路10とを備えて構成される。列アドレスバッファ1は、外部から入力される列アドレス信号RA0−xを一時的に保管する。列デコーダ及びWLドライバ2は、列アドレスバッファ1から入力した列アドレス信号RA0−xをデコードして、書き込み又は読み出しを行う、メモリセルアレイ4内の所望のメモリセルにアクセスするためのワード線(WL)を選択する。行アドレスバッファ6は、外部から入力される行アドレス信号CA0−xを一時的に保管する。行デコーダ及びBLドライバ7は、行アドレスバッファ6から入力した行アドレス信号CA0−xをデコードして、書き込み又は読み出しを行う、メモリセルアレイ4内の所望のメモリセルにアクセスするためのビット線(BL)を選択するために行選択線(CSL)を選択する。
メモリセルアレイ4は、データを蓄積するためのTMR(Tunnel Magnetic Resistance)素子等の磁気抵抗素子と、その磁気抵抗素子への電流の経路を開閉するためのトランジスタとを含む複数のメモリセルを備える。メモリセルアレイ4において、各メモリセルが接続されるビット線(BL)及びワード線(WL)が選択されることによって、そのメモリセルに対してデータの書き込み又は読み出しが行われる。ダミーメモリ列3は、メモリセルアレイ4に隣接して配置され、メモリセルアレイ4の各メモリセルと同一の構成を有する複数のダミーメモリセルを備える。ダミーメモリ列3において、メモリセルアレイ4内の所望のメモリセルに接続されるワード線が活性化されたとき、ダミーメモリセルのワード線を同時に活性化させることにより、所望のメモリセルから流れる読み出し電流と、ダミーメモリセルから流れるリファレンス電流とを比較して、メモリセル内に蓄積されたデータが「0」であるか、「1」であるかを判別する。
2ビット信号及び切り替え信号生成器8は、2ビットの書き込みデータD0,D1と、R/W制御回路5の書き込み動作及び読み出し動作を切り替えるための切り替え信号R/Wとを生成し、R/W制御回路5に出力する。R/W制御回路5は、2ビット信号生成器8から入力される切り替え信号R/Wによって書き込み動作に切り替えられたとき、書き込みデータD0,D1をメモリセルアレイ4に書き込む一方、2ビット信号生成器8から入力される切り替え信号R/Wによって読み出し動作に切り替えられたとき、メモリセルアレイ4の所望のメモリセルから読み出したデータQ0,Q1を、センスアンプ回路10を介して出力する。センスアンプ回路10は、メモリセルアレイ4から読み出した電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅するための回路である。なお、読み出し線LIOF0,LIOF1及びリファレンス読み出し線LIOB0,LIOB1上には、それぞれ寄生容量C5,C7,C6,C8が存在する。
図2は、図1のダミーメモリ列3及びメモリセルアレイ4の詳細な構成を示す回路図である。図2において、メモリセルアレイ4は、それぞれが互いに直列に接続されたトランジスタ及び磁気抵抗素子から成る複数のメモリセルを、格子状に配置する。本実施形態においては、2ビットのデータを記憶保持できるように、上下2段のメモリセルが対をなしている。例えば、磁気抵抗素子Rx0には書き込みデータD0,D1のうち1ビット目のデータD0が記憶保持され、磁気抵抗素子Rx1には2ビット目のデータD1が記憶保持される。各メモリセルは、配置されている行に応じて、所定のソース線SLix(i=0,1,…,m,…,M;x=0,1)と、所定のビット線BLix(i=0,1,…,m,…,M;x=0,1)と、所定のリファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1とに接続され、配置されている列に応じて、所定のワード線WLy(y=0,1,…,2n,2n+1,…)に接続される。
ダミーメモリ列3は、前述のように、メモリセルアレイ4内の各メモリセルと同様の構成を有する複数のダミーメモリセルを備える。各ダミーメモリセルは、配置されている行に応じて、所定のソース線SLixと、所定のビット線BLixと、所定のリファレンスビット線BL_Bixとに接続され、左右のトランジスタは、それぞれダミーワード線DummyWL0及びDummyWL1に接続される。ダミーメモリセルの磁気抵抗素子Rmax,Rmin(以下、リファレンス抵抗Rmax,Rminという。)は、リファレンス電流を生成するために利用される。リファレンス抵抗Rmaxは、配置されている行に応じて、ソース線SLi0(i=0,1,…,m,…,M)と、ビット線BLi0(i=0,1,…,m,…,M)と、リファレンスビット線BL_Bi0(i=0,1,…,m,…,M)とに接続され、リファレンス抵抗Rminは、配置されている行に応じて、ソース線SLi1(i=0,1,…,m,…,M)と、ビット線BLi1(i=0,1,…,m,…,M)と、リファレンスビット線BL_Bi1(i=0,1,…,m,…,M)とに接続される。なお、リファレンス抵抗Rmaxの抵抗値と、リファレンス抵抗Rminの抵抗値との間には、次式(1)が成り立つ。
[数1]
Rmax>Rmin (1)
なお、ビット線BLi0,BLi1(i=0,1,…,m,…,M)及びリファレンスBL_Bi0,BL_Bi1(i=0,1,…,m,…,M)上には、それぞれ寄生抵抗R1,R3,R2,R4が存在し、各ビット線BLi0,BLi1(i=0,1,…,m,…,M)及び各リファレンスビット線BL_Bi0,BL_Bi1(i=0,1,…,m,…,M)とグラウンドとの間には、それぞれ寄生容量C1,C3,C2,C4が存在する。
図3は、図1のR/W制御回路5の詳細な構成を示す回路図である。R/W制御回路5は、データの書き込み時、図5を参照して後述するドライバ回路を制御して、行選択線CSLi(i=0,1,…,m,…,M)に入力される信号に応じて、いずれか1対の所望のメモリセルを選択するためにソース線SLi0,SLi1(i=0,1,…,m,…,M)、ビット線BLi0,BLi1(i=0,1,…,m,…,M)、及びリファレンスビット線BL_Bi0,BL_Bi1(i=0,1,…,m,…,M)に印加される信号のレベルを制御し、メモリセルアレイ4の所望のメモリセルの磁気抵抗素子に流れる電流を制御して、2ビットの書き込みデータD0,D1をメモリセルに書き込む。また、R/W制御回路5は、データの読み出し時、同様に、上記ドライバ回路を制御して、メモリセルアレイ4の所望のメモリセルの磁気抵抗素子に電流を流し、読み出した電流をそれぞれ読み出し線LIOFx,LIOBx(x=0,1)を介して、センスアンプ回路10に伝達する。
具体的には、書き込みデータD0,D1の書き込み時、まず、外部から入力された列アドレス信号RA0−x及び行アドレス信号CA0−xに応じて、所望のメモリセルにアクセスするために、例えば、図2のワード線WL2n+1と図3の列選択線CSLmを列デコーダ及びWLドライバ2及び行デコーダ及びBLドライバ7によりハイレベル電圧(イネーブル)にする。次に、2ビット信号及び切り替え信号生成器8からの切り替え信号R/Wにより、図3中のREAD線及びBLEQ線がロウレベル電圧(ディスエーブル)に制御され、R/W制御回路5が書き込み動作に切り替えられる。次に、R/W制御回路5は、書き込みデータD0が「0」である場合、データ書込用制御線BBP0及びBFP0をハイレベル電圧(電源電位VDD)に制御し、ドライバ回路のソース線S0をロウレベル電圧(接地電位Vgnd(GND))に制御することで、所望のメモリセルのトランジスタ及び磁気抵抗素子Rx0にバイアス電圧(VDD−Vgnd)を印加し、リファレンスビット線BL_Bm0からソース線SLm0への方向に電流を流して、磁気抵抗素子Rx0に「0」のデータを書き込む。一方、書き込みデータD0が「1」である場合、データ書込用制御線BBP0及びBFP0をロウレベル電圧(接地電位Vgnd)に制御し、ドライバ回路のソース線S0をハイレベル電圧(電源電位VDD)に制御することで、図2の磁気抵抗素子Rx0にバイアス電圧(Vgnd−VDD)を印加し、ソース線SLm0からリファレンスビット線BL_Bm0への方向に電流を流して、磁気抵抗素子Rx0に「1」のデータを書き込む。同様に、書き込みデータD1が「0」である場合、R/W制御回路5は、データ書込用制御線BBP1及びBFP1をハイレベル電圧(電源電位VDD)に制御し、ドライバ回路のソース線S1をロウレベル電圧(接地電位Vgnd)に制御することで、磁気抵抗素子Rx1に「0」のデータを書き込む。一方、書き込みデータD1が「1」である場合、データ書込用制御線BBP1及びBFP1をロウレベル電圧(接地電位Vgnd)に制御し、ドライバ回路のソース線S1をハイレベル電圧(電源電位VDD)に制御することで、磁気抵抗素子Rx1に「1」のデータを書き込む。なお、データ書込用制御線BFPx,BFNx(x=0,1)は、互いに同一の信号であり、データ書込用制御線BBPx,BBNx(x=0,1)は、互いに同一の信号である。また、ドライバ回路のソース線Sx(x=0,1)は、データ書込用制御線BFPx,BFNx(x=0,1)又はデータ書込用制御線BBPx,BBNx(x=0,1)の反転信号である。
図4は、図1のセンスアンプ回路10の詳細な構成を示す回路図である。図4において、センスアンプ回路10は、P型電界効果トランジスタ(以下、P型トランジスタという。)31a,31bと、トランジスタ回路32a〜34a,32b〜34bと、バススワップスイッチ35a,35bと、差動増幅回路36a,36bと、プリチャージ回路40とを備えて構成される。
P型トランジスタ31a,31bは、トランジスタ回路32a,32bと電源電位VDDとの間にそれぞれ接続され、センスイネーブル信号/SEにより開閉を制御される。トランジスタ回路32a,32bは、負荷抵抗素子RLを与える2つのP型トランジスタを備える。トランジスタ回路33a,33bは、2つのP型トランジスタを備え、各P型トランジスタは、それぞれノードNVout,NVout_Bと、電源電位VDDとの間に接続され、プリチャージ線PC_Bにより制御される。トランジスタ回路33a,33bの各P型トランジスタは、閉のとき、ノードNVout,NVout_Bを電源電圧VDDでプリチャージする。トランジスタ回路34a,34bは、2つのN型電界効果トランジスタ(以下、N型トランジスタという。)を備え、各N型トランジスタは、それぞれノードNVout,NVout_Bと、バススワップスイッチ35a,35bとの間に接続され、センスアンプ電圧VSAにより制御される。バススワップスイッチ35a,35bは、列アドレス信号RA0により制御される2つのN型トランジスタと、列アドレス信号RA0_Bにより制御される2つのN型トランジスタとを備え、各N型トランジスタを制御することにより、ノードNVoutに流れる電流とノードNVout_Bに流れる電流とを入れ替える。差動増幅器36a,36bは、ノードNVoutに印加された電圧と、ノードNVout_Bに印加された電圧の差分を算出し、算出された差分を増幅し、それぞれ読み出しデータQ0,Q1として出力する。
上記構成を有するセンスアンプ回路10において、メモリセルアレイ4内の磁気抵抗素子Rx0,Rx1のデータを読み出す場合、列デコーダ及びWLドライバ2及び行デコーダ及びBLドライバ7により図2のワード線WL2n+1と図3の行選択線CSLmをハイレベル電圧(イネーブル)とするのに先立って、まず、/SE線をハイレベル電圧(ディスエーブル)にし、プリチャージ線PC(LIOEQ)と図3のBLEQ線をハイレベル電圧(イネーブル)にし、プリチャージ回路40により読み出し線LIOFx,LIOBx(x=0,1)をプリチャージ電圧VPCでプリチャージし、それにより、ビット線BLmx及びリファレンスビット線BL_Bmx(x=0,1)を接地電位Vgndにプリチャージする。このとき、プリチャージ線PCがハイレベル電圧(イネーブル)であるので、プリチャージ線PC_Bがロウレベル電圧(ディスエーブル)となり、トランジスタ回路33a,33bの各トランジスタがオンに制御され、ノードNVout,NVout_Bが電圧VDDにプリチャージされる。また、バススワップスイッチ回路35a,35bは、列アドレス信号RA0,RA0_Bにより制御され、読み出し線LIOFx及びリファレンス読み出し線LIOBxを、ノードNVout及びノードNVout_B(リファレンスの集束がある側)のいずれに接続するかを判断する。
次に、プリチャージ線PC(LIOEQ)とBLEQ線をロウレベル電圧(ディスエーブル)にしてプリチャージをオフし、センスイネーブル信号/SEをロウレベル電圧(イネーブル)にし、ワード線WL2n+1及び行選択線CSLmをハイレベル電圧(イネーブル)にする。行選択線CSLmがイネーブルに制御されることにより、読み出し線LIOF0、リファレンス読み出し線LIOB0、読み出し線LIOF1及びリファレンス読み出し線LIOB1に印加されるバイアス電圧Vbias_pcは、それぞれ、VPC×(C5/(C1+C5)),VPC×(C6/(C2+C6)),VPC×(C7/(C3+C7)),VPC×(C8/(C4+C8))になる。また、ワード線WL2n+1がイネーブルに制御されることにより、磁気抵抗素子Rx0,Rx1にバイアス電圧Vbias_pcが印加され、磁気抵抗素子Rx0,Rx1の各抵抗値に応じた電流が流れる。また、ワード線WL2n+1がイネーブルに制御されると同時に、リファレンス抵抗Rmax,Rminのメモリセルが接続されたダミーワード線DummyWL1もイネーブルに制御され、リファレンス抵抗Rmax,Rminにも同じバイアス電圧Vbias_pcが印加される。
ビット線BLmx及びリファレンスビット線BL_Bmx(x=0,1)に印加される電圧は、行選択線CSLmがイネーブルに制御された直後では、上記プリチャージ電圧VPCと、各寄生容量C1〜C8の比で決定される電圧Vbias_pcとなるが、その後、トランジスタ回路34a,34bの各N型トランジスタのゲートに印加されるセンスアンプ電圧VSAによって決定される電圧にクランプされ、ほぼ一定の電圧Vbiasが印加される。理想的には、バイアス電圧Vbias_pcとバイアス電圧Vbiasとは等しいことが望ましい。
このとき、次式(2)によって表される読み出し電流IoutRx0が、トランジスタ回路32aの上側の負荷抵抗素子RLから、トランジスタ回路34aの上側のN型トランジスタ及び読み出し線LIOF0及びビット線BLm0を介して、磁気抵抗素子Rx0を含むメモリセルの経路を流れ、次式(3)によって表される読み出し電流IoutRx1が、トランジスタ回路32bの上側の負荷抵抗素子RLから、トランジスタ回路34bの上側のN型トランジスタ及び読み出し線LIOF1及びビット線BLm1を介して、磁気抵抗素子Rx1を含むメモリセルの経路を流れる。なお、所望のメモリセルのトランジスタのオン抵抗は無視できるものとする。また、次式(4)〜(6)で表されるリファレンス電流Iout_BRrefが、トランジスタ回路32a,32bの下側の各負荷抵抗素子RLから、トランジスタ回路34a,34bの下側のN型トランジスタ及びリファレンス読み出し線LIOB0,LIOB1及びリファレンスビット線BL_Bm0,BL_Bm1を介して、リファレンス抵抗Rmax,Rminを含むダミーメモリセルの経路を流れる。
[数2]
IoutRx0=Vbias/Rx0 (2)
[数3]
IoutRx1=Vbias/Rx1 (3)
[数4]
Iout_BRref=(IoutRmax+IoutRmin)/2 (4)
[数5]
IoutRmax=Vbias/Rmax (5)
[数6]
IoutRmin=Vbias/Rmin (6)
従って、上段のノードNVout,NVout_B及び下段のノードNVout,NVout_Bに印加される電圧は、それぞれ電流IoutRx0×RL、電流Iout_BRmax×RL、電流IoutRx1×RL及び電流Iout_BRmin×RLとなり、磁気抵抗素子Rx0,Rx1の抵抗値に応じた電流と、リファレンス抵抗Rmax,Rminの抵抗値に応じた電流との電流差に対応する電圧が差動増幅器36aにより増幅され、読み出しデータQ0,Q1として出力される。
図5は、図3のR/W制御回路5内のドライバ回路の構成を示す回路図である。図5において、ドライバ回路は、NAND論理回路50〜54と、P型トランジスタP1〜P3と、N型トランジスタN1〜N3とを備えて構成される。P型トランジスタP1及びN型トランジスタN1は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP1及びN型トランジスタN1の接続点は、ビット線BLix(i=0,1,…,m,…,M;x=0,1)に接続される。P型トランジスタP2及びN型トランジスタN2は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP2及びN型トランジスタN2の接続点は、リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)に接続される。P型トランジスタP3及びN型トランジスタN3は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP3及びN型トランジスタN3の接続点は、ソース線SLix(i=0,1,…,m,…,M;x=0,1)に接続される。NAND論理回路50〜54の各一方の入力端子には、行選択線CSLi(i=0,1,…,m,…,M)が接続される。NAND論理回路50の他方の入力端子は、データ書込用制御線BFPx(x=0,1)が接続され、その出力端子はP型トランジスタP1のゲート端子が接続される。NAND論理回路51の他方の入力端子は、データ書込用制御線BFNx(x=0,1)が接続され、その出力端子はN型トランジスタN1のゲート端子が接続される。NAND論理回路52の他方の入力端子は、データ書込用制御線BBPx(x=0,1)が接続され、その出力端子はP型トランジスタP2のゲート端子が接続される。NAND論理回路53の他方の入力端子は、データ書込用制御線BBNx(x=0,1)が接続され、その出力端子はN型トランジスタN2のゲート端子が接続される。NAND論理回路54の他方の入力端子は、ドライバ回路のソース線Sx(x=0,1)が接続され、その出力端子はP型トランジスタP3及びN型トランジスタN3の各ゲート端子が接続される。なお、図5において、各データ書込用制御線BBPx,BBNx,BFPx,BFNx及びドライバ回路のソース線Sxは、各ビット線BLixに対して実質的に垂直に配置される。
まず、所望のメモリセルの磁気抵抗素子にデータを書き込む場合のドライバ回路の動作について説明する。所望のメモリセルの磁気抵抗素子に「1」を書き込む場合、ドライバ回路では、データ書込用制御線BFPx(x=0,1)とデータ書込用制御線BFNx(x=0,1)をハイレベル電圧とし、ドライバ回路のソース線Sx(x=0,1)をロウレベル電圧とし、書き込み対象のメモリセルが接続されるビット線に対応するコラム選択線CSLi(i=0,1,…,m,…,M)をハイレベル電圧(イネーブル)とする。これにより、トランジスタP1がオンとなり、トランジスタN1がオフとなり、トランジスタP3がオフとなり、トランジスタN3がオンとなるので、所望のメモリセルに接続するビット線BLix(i=0,1,…,m,…,M;x=0,1)がハイレベル電圧VDD2となり、所望のメモリセルに接続するソース線SLix(i=0,1,…,m,…,M;x=0,1)がロウレベル電圧Vgndとなり、所望のメモリセルにおいてビット線BLix(i=0,1,…,m,…,M;x=0,1)からソース線SLix(i=0,1,…,m,…,M;x=0,1)への方向に電流が流れ、メモリセル内の磁気抵抗素子に「1」が書き込まれる。リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)についても同様に制御される。
所望のメモリセルの磁気抵抗素子に「0」を書き込む場合、ドライバ回路では、データ書込用制御線BFPx(x=0,1)とデータ書込用制御線BFNx(x=0,1)をロウレベル電圧とし、ドライバ回路のソース線Sx(x=0,1)をハイレベル電圧とし、書き込み対象のメモリセルが接続されるビット線に対応するコラム選択線CSLi(i=0,1,…,m,…,M)をハイレベル電圧(イネーブル)とする。これにより、トランジスタP1がオフとなり、トランジスタN1がオンとなり、トランジスタP3がオンとなり、トランジスタN3がオフとなるので、所望のメモリセルに接続するビット線BLix(i=0,1,…,m,…,M;x=0,1)がロウレベル電圧Vgndとなり、ソース線SLix(i=0,1,…,m,…,M;x=0,1)がハイレベル電圧VDD2となり、所望のメモリセルにおいてソース線SLix(i=0,1,…,m,…,M;x=0,1)からビット線BLix(i=0,1,…,m,…,M;x=0,1)への方向に電流が流れ、メモリセル内の磁気抵抗素子に「0」が書き込まれる。リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)についても同様に制御される。
次に、所望のメモリセルの磁気抵抗素子からデータを読み出す場合のドライバ回路の動作について説明する。読み出し時、ドライバ回路では、データ書込用制御線BFPx(x=0,1)をロウレベル電圧とデータ書込用制御線BFNx(x=0,1)をハイレベル電圧とし、ドライバ回路のソース線Sx(x=0,1)をロウレベル電圧とし、所望のメモリセルが接続されるビット線に対応するコラム選択線CSLi(i=0,1,…,m,…,M)をハイレベル電圧(イネーブル)とする。これにより、ドライバ回路のP型トランジスタP1がオフとなり、N型トランジスタN1がオフとなり、ビット線BLix(i=0,1,…,m,…,M;x=0,1)がハイインピーダンスとなる。また、P型トランジスタP3がオフとなり、N型トランジスタN3がオンとなり、ソース線SLix(i=0,1,…,m,…,M;x=0,1)がロウレベル電圧となる。また、READ線電圧がハイレベル電圧(イネーブル)となり、読み出し線LIOFx,LIOBx(x=0,1)を介してビット線BLix(i=0,1,…,m,…,M;x=0,1)に接続されたセンスアンプ回路10よりデータの読み出しが行われる。
図6は、上記の構成を有するSTT−MRAMの各部の信号を示す動作波形図である。図6において、VWLは所望のメモリセルに接続されるワード線WLy(y=0,1,…,2n,2n+1,…)に印加される電圧であり、VCSLは所望のメモリセルのビット線に対応する列選択線CSLi(i=0,1,…,m,…,M)に印加される電圧であり、VREADは読み出し期間を制御するREAD線電圧であり、VPC/BLEQは図4のプリチャージ線PC及び図3のBLEQ線に印加される電圧であり、VBLは所望のメモリセルに接続されるビット線BLix(i=0,1,…,m,…,M;x=0,1)に印加される電圧である。
図6に示す書き込み周期において、電圧VCSLがハイレベル電圧(イネーブル)となり、次の読み出し周期の開始時、電圧VCSLはロウレベル電圧(ディスエーブル)となる。このとき、P型トランジスタP1〜P3がオフとなり、N型トランジスタN1〜N3がオンとなるため、ビット線BLix(i=0,1,…,m,…,M;x=0,1)、リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)及びソース線SLix(i=0,1,…,m,…,M;x=0,1)は、他のデータ書込用制御線BBPx,BBNx,BFPx,BFNx及びドライバ回路のソース線Sxに係わらずロウレベル電圧となり、ビット線BLix(i=0,1,…,m,…,M;x=0,1)の電圧VBLが接地電位Vgndに短絡され、プリチャージされる。従って、P型トランジスタP1〜P3及びN型トランジスタN1〜N3は、書き込み対象のメモリセルに対応するコラム選択線CSLi(i=0,1,…,m,…,M)によって制御され、上記コラム選択信号CSLiのみによってビット線BLix(i=0,1,…,m,…,M;x=0,1)プリチャージの制御が行われるので、図10の期間Tbのように、P型トランジスタP1〜P3のオフを早める等のタイミング制御を行う必要がなく、従来例のドライバ回路に比べて、読み出し周期の前の書き込み周期において、磁気抵抗素子に書き込み電流を印加する期間を長くとることができる。
また、データ書込用制御線BFPxをロウレベル電圧とし、データ書込用制御線BFNxをハイレベル電圧とすることで信号VREADをハイレベル電圧(イネーブル)にした状態から、データ書込用制御線BFNxをロウレベル電圧に変化させて信号VREADをロウレベル電圧(イネーブル)にすることにより、ビット線BLix(i=0,1,…,m,…,M;x=0,1)がハイインピーダンス状態からロウレベル電圧に切り替わる。そのため、読み出し終了時、信号VREADにより、ビット線BLix(i=0,1,…,m,…,M;x=0,1)に流れる読み出し電流を正確に制御することができるので、従来例のドライバ回路のように、ビット線に充電された電圧でメモリセルの磁気抵抗素子に電流が流れることがなく、読み出し時の誤書き込みの発生を低減できる。リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)についても同様に制御できる。
さらに、各データ書込用制御線BBPx(x=0,1),BBNx(x=0,1),BFPx(x=0,1),BFNx(x=0,1)及びドライバ回路のソース線Sx(x=0,1)は、各ビット線BLix(i=0,1,…,m,…,M;x=0,1)に対して実質的に垂直に配置されるので、レイアウト面積を削減できる。
またさらに、P型トランジスタP1〜P3及びN型トランジスタN1〜N3が接続される電源電位VDD2を、P型トランジスタP1〜P3及びN型トランジスタN1〜N3のゲート端子に印加されるハイレベル電圧(電源電位VDD)とは異なる電圧に設定できるようにすることにより、ビット線に印加される電圧を調整することができ、例えば、メモリセルのテスト時等において有用である。また、本実施の形態においては、P型トランジスタP1〜P3及びN型トランジスタN1〜N3が接続される接地電位Vgndは、P型トランジスタP1〜P3及びN型トランジスタN1〜N3のゲート端子に印加されるロウレベル電圧と同一の電圧であったが、各トランジスタのゲート端子に印加される接地電位Vgndとは異なる別の接地電位Vgnd2に設定できるようにしてもよい。
なお、本実施の形態において、センスアンプ回路10はプリチャージ回路40を含むが、本発明はこの構成に限らず、プリチャージ回路40は、STT−MRAM内の他の構成要素に含まれてもよい。
実施の形態2.
図7は、本発明の実施の形態2に係るドライバ回路の構成を示す回路図である。図7において、ドライバ回路は、実施の形態1のドライバ回路におけるNAND論理回路51,53に代えてNAND論理回路51A,53Aを備え、実施の形態1のドライバ回路に加えてOR回路60,61をさらに備える。OR回路60の一方の入力端子は、データ書込用制御線BFPxに接続され、その他方の入力端子はREAD線に接続され、その出力端子はNAND論理回路51Aの一方の入力端子に接続される。OR回路61の一方の入力端子は、データ書込用制御線BBPxに接続され、その他方の入力端子はREAD線に接続され、その出力端子はNAND論理回路53Aの一方の入力端子に接続される。NAND論理回路51Aの一方の入力端子は、OR回路60の出力端子に接続され、その他方の入力端子は行選択線CSLに接続され、その出力端子は、N型トランジスタN1のゲート端子に接続される。NAND論理回路53Aの一方の入力端子は、OR回路61の出力端子に接続され、その他方の入力端子は行選択線CSLに接続され、その出力端子は、N型トランジスタN2のゲート端子に接続される。
以上の構成を有するドライバ回路によれば、トランジスタN1のゲート制御にOR回路と、AND回路と、インバータ回路と(図7においては、AND回路とインバータ回路とを1つのNAND論理回路で構成している。)で構成されるOAI(OR, AND and Inverter)複合ゲートを用いることにより、READ線から直接信号を入力するので、ドライバ回路内でのデータ書込用制御線数が少なくて済む。従って、実施の形態1に係るドライバ回路(図5参照)と比較して、回路構成を簡易化及び小型化できる。
実施の形態3.
図8は、本発明の実施の形態3に係るドライバ回路の構成を示す回路図である。図8において、ドライバ回路は、P型トランジスタP1〜P3,P70,P71,P73,P74,P76,P77,P79,P80,P82,P83と、N型トランジスタN1〜N3,N72,N75,N78,N81,N84,N85〜N89とを備えて構成される。P型トランジスタP1及びN型トランジスタN1は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP1及びN型トランジスタN1の接続点は、ビット線BLix(i=0,1,…,m,…,M;x=0,1)に接続される。P型トランジスタP2及びN型トランジスタN2は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP2及びN型トランジスタN2の接続点は、リファレンスビット線BL_Bix(i=0,1,…,m,…,M;x=0,1)に接続される。P型トランジスタP3及びN型トランジスタN3は、電源電位VDD2と接地電位Vgndとの間に互いに直列に接続され、P型トランジスタP3及びN型トランジスタN3の接続点は、ソース線SLix(i=0,1,…,m,…,M;x=0,1)に接続される。
P型トランジスタP71は、電源電位VDDとP型トランジスタP1のゲート端子との間に接続され、データ書込用制御線BFPx(x=0,1)によって制御される。P型トランジスタP70及びN型トランジスタN72は、電源電位VDDとN型トランジスタ85のソース端子との間に互いに直列に接続され、P型トランジスタP70及びN型トランジスタN72の接続点はP型トランジスタP1のゲート端子に接続される。P型トランジスタP74は、電源電位VDDとN型トランジスタN1のゲート端子との間に接続され、データ書込用制御線BFNx(x=0,1)によって制御される。P型トランジスタP73及びN型トランジスタN75は、電源電位VDDとN型トランジスタ86のソース端子との間に互いに直列に接続され、P型トランジスタP73及びN型トランジスタN75の接続点はN型トランジスタN1のゲート端子に接続される。
P型トランジスタP77は、電源電位VDDとP型トランジスタP2のゲート端子との間に接続され、データ書込用制御線BBPx(x=0,1)によって制御される。P型トランジスタP76及びN型トランジスタN78は、電源電位VDDとN型トランジスタ87のソース端子との間に互いに直列に接続され、P型トランジスタP76及びN型トランジスタN78の接続点はP型トランジスタP2のゲート端子に接続される。P型トランジスタP80は、電源電位VDDとN型トランジスタN2のゲート端子との間に接続され、データ書込用制御線BBNx(x=0,1)によって制御される。P型トランジスタP79及びN型トランジスタN81は、電源電位VDDとN型トランジスタ88のソース端子との間に互いに直列に接続され、P型トランジスタP79及びN型トランジスタN81の接続点はN型トランジスタN2のゲート端子に接続される。
P型トランジスタP83は、電源電位VDDとP型トランジスタP3及びN型トランジスタN3の各ゲート端子の接続点との間に接続され、ドライバ回路のソース線Sx(x=0,1)によって制御される。P型トランジスタP82及びN型トランジスタN84は、電源電位VDDとN型トランジスタ89のソース端子との間に互いに直列に接続され、P型トランジスタP82及びN型トランジスタN84の接続点はP型トランジスタP3及びN型トランジスタN3の各ゲート端子の接続点に接続される。また、P型トランジスタP70,P73,P76,P79,P82の各ゲート端子、及び、N型トランジスタN72,N75,N78,N81,N84の各ゲート端子は、行選択線CSLi(i=0,1,…,m,…,M)に接続される。
N型トランジスタN85〜N89は、電源電位VDDと接地電位Vgndとの間に接続され、それぞれ、データ書込用制御線BFPx,BFNx,BBPx,BBNx及びドライバ回路のソース線Sxにより制御される。
上記図8の構成において、P型トランジスタP70,P71及びN型トランジスタN72,N85により第1のNAND論理回路を構成し、P型トランジスタP73,P74及びN型トランジスタN75,N86により第2のNAND論理回路を構成し、P型トランジスタP76,P77及びN型トランジスタN78,N87により第3のNAND論理回路を構成し、P型トランジスタP79,P80及びN型トランジスタN81,N88により第4のNAND論理回路を構成し、P型トランジスタP82,P83及びN型トランジスタN84,N89により第5のNAND論理回路を構成する。
以上の構成を有するドライバ回路によれば、上記第1〜第5のNAND論理回路を構成するトランジスタのうちN型トランジスタN85〜N89を他のビット線を制御するための他のドライバ回路と共用することにより、ビット線毎に必要であったトランジスタの数を減らすことができ、レイアウト面積を削減できる。
なお、上記実施の形態1、2及び3において、BPNx等のデータ書込用制御線はビット線BL及び行選択線CSLに対して実質的に垂直に配線されることが望ましく、レイアウト面積を削減することができる。
また、本発明のドライバ回路はSTT−MRAMに対して適用された。しかし、本発明はこの構成に限らず、他のMRAMや相変化メモリ等に対して適用されても良い。