JP4245896B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体であるトンネル磁気抵抗素子をメモリセルに用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図２２は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２２を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接地電圧Ｖｓｓとの間に接続される。これにより、トンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路にセンス電流を流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２４は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２４を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。
【００１３】
図２５は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１４】
図２５を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１８】
図２５に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１９】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓは、トンネル膜を通過するトンネル電流として流される。しかし、トンネル磁気抵抗素子ＴＭＲにおける電圧対電流特性、すなわちトンネル膜印加電圧（バイアス電圧）対トンネル電流特性は、トンネル膜厚に大きく依存する。したがって、製造プロセスにおけるトンネル膜厚の製造ばらつきに起因して、データ読出時のセンス電流Ｉｓが大きく変化してしまう。
【００２２】
すなわち、同じバイアス電圧を印加しても、トンネル膜厚の製造ばらつきによって、トンネル磁気抵抗素子ＴＭＲを流れるセンス電流Ｉｓが大きく変化してしまうので、ビット線電圧からトンネル磁気抵抗素子ＴＭＲの電気抵抗値、すなわち記憶データレベルを正しく検知することができなくなってしまう。したがって、このような製造ばらつきに対応して、データ読出マージンを確保する構成とする必要がある。
【００２３】
さらに、トンネル磁気抵抗素子ＴＭＲの電気抵抗特性は、温度依存性や、バイアス電圧に対する依存性も大きいので、これらの変動に対処して、データ読出マージンを確保することも考慮に入れる必要がある。
【００２４】
一方、このトンネル電流によって、トンネル膜の信頼性も大きく左右される。すなわち、製造時のばらつきによって、薄いトンネル膜が作製されると、通常動作時に過大なトンネル電流が流れて、ＭＲＡＭデバイス全体の動作信頼性を損なうおそれがある。
【００２５】
また、トンネル磁気抵抗素子ＴＭＲの信頼性評価のためには、トンネル膜の信頼性を保証するための欠陥加速試験が必要となるが、従来のＭＯＳ（Metal Oxide Semiconductor）型ＬＳＩ（Large Scale Integrated circuit）で実施されていたような、高電界印加による加速試験では、トンネル膜のスクリーニングを有効に行なうことはできない。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気トンネル接合を形成するトンネル膜厚の製造ばらつき等に対応して、データ読出マージンを確保できる薄膜磁性体記憶装置の構成を提供することである。
【００２７】
この発明の他の目的は、磁気トンネル接合を形成するトンネル膜の潜在的な欠陥を顕在化させるための欠陥加速試験を効率的に実行できる薄膜磁性体記憶装置の構成を提供することである。
【００２８】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、各々が複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備える。各メモリセルは、記憶データのレベルに応じた方向に磁化されて、磁化方向に応じて異なる電気抵抗を有する磁気記憶部と、複数のデータ線のうちの対応する１本および第１の電圧の間に磁気記憶部と直列に電気的に結合されて、少なくともデータ読出対象に選択された選択メモリセルにおいてターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、複数のデータ線のうちの選択メモリセルに対応するデータ線を内部ノードと電気的に結合するための選択ゲートと、選択メモリセルの記憶データを読出すためのデータ読出回路とを備える。データ読出回路は、第２の電圧と内部ノードとの間に電気的に結合されて、外部入力に応じて不揮発的に調整可能な制御電圧に応じた一定電流を内部ノードへ供給するための定電流回路と、内部ノードの電圧に応じて読出データを生成する電圧増幅回路とを含む。
【００２９】
好ましくは、定電流回路は、制御電圧に応じた一定電流を出力するための電流源回路と、動作テスト時において、外部から調整電圧の入力を受ける第１の端子と、動作テスト時において、調整電圧を制御電圧として電流源回路に伝達するための電圧切換部と、動作テスト時において、一定電流を検出するための電流モニタ部とを含む。電流モニタ部は、動作テスト時において、内部ノードと第１の電圧の間に電気的に結合されるモニタ抵抗部と、動作テスト時において、内部ノードの電流を外部から測定可能な第２の端子とを有する。
【００３０】
さらに好ましくは、モニタ抵抗部は、内部ノードおよび第１の電圧の間に直列に接続される、各々が磁気記憶部と同様に作製された複数の磁気抵抗素子を有する。
【００３１】
また好ましくは、定電流回路は、制御電圧を生成するための電圧調整回路を含む。電圧調整回路は、各々が、外部入力に応じて第１の状態から第２の状態に不揮発的に変化する複数のプログラム素子と、複数のプログラム素子のそれぞれ状態の組合せに応じて、制御電圧の電圧レベルを設定する電圧調整部とを有する。
【００３２】
さらに好ましくは、電圧調整回路は、複数のプログラム素子のうちの少なくとも１つに対応してそれぞれ設けられる複数のテストゲート回路と、複数のテストゲート回路に対応してそれぞれ設けられ、各々が外部からの擬似プログラム信号の入力を受けるための複数のテスト端子とを含む。複数のテストゲート回路の各々は、対応するプログラム素子と直列あるいは並列に電気的に結合されて、対応する擬似プログラム信号に応答して、対応するプログラム素子が第２の状態に遷移した場合と同様の電気的接続状態を形成する。
【００３３】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、各々が複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備える。各メモリセルは、記憶データのレベルに応じて、第１および第２の電気抵抗のいずれかを有する磁気記憶部と、複数のデータ線のうちの対応する１本および第１の電圧の間に磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、アクセス素子のターンオンに応答して磁気記憶部を通過する電流を供給するための電流供給回路を備える。電流供給回路は、通常動作モードにおいては、第１の一定電流を少なくとも１本のデータ線へ供給し、別の動作モードにおいては、第１の一定電流より大きい第２の一定電流を少なくとも１本のデータ線へ供給する。
【００３４】
好ましくは、磁気記憶部は、固定された方向に磁化された第１の磁性体層と、記憶データのレベルに応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成される絶縁膜とを有する。別の動作モードは、絶縁膜の潜在欠陥を加速するための欠陥加速試験に相当する。
【００３５】
また好ましくは、アクセス素子がターンオンされたメモリセルにおいて、別の動作モード時に絶縁膜の両端に印加される電圧差は、通常動作時よりも大きい。
【００３６】
あるいは好ましくは、アクセス素子は、磁気記憶部と直列に接続される電界効果型トランジスタを有する。アクセス素子がターンオンされたメモリセルにおいて、別の動作モード時での電界効果型トランジスタのゲート印加電圧は、電界効果型トランジスタのオン抵抗が通常動作モードよりも減少するように設定される。
【００３７】
また好ましくは、複数のメモリセルは行列状に配置され、複数のデータ線は、メモリセル列にそれぞれ対応して配置される。薄膜磁性体記憶装置は、列選択結果に応じて、電流供給回路と複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備える。選択ゲート回路は、別の動作モードにおいては、複数のデータ線のうちのＮ本（Ｎ：２以上の整数）のデータ線を電流供給回路と接続し、通常動作モードにおいては、複数のデータ線のうちのデータ読出対象に選択されたメモリセルに対応する１本を電流供給回路と接続する。
【００３８】
また好ましくは、複数のメモリセルは行列状に配置される。薄膜磁性体記憶装置は、メモリセル行単位でアクセス素子のオン・オフを制御するための行選択部をさらに備える。行選択部は、別の動作モードにおいては、Ｍ個（Ｍ：２以上の整数）のメモリセル行に対応するアクセス素子群の各々をターンオンさせ、通常動作モードにおいては、データ読出対象に選択されたメモリセルに対応する１個のメモリセル行に対応するアクセス素子群の各々をターンオンさせる。
【００３９】
あるいは好ましくは、電流供給回路は、制御電圧に応じた一定電流を少なくとも１本のデータ線へ出力する電流源回路と、第１の一定電流に対応する第１の基準電圧を調整するための第１の電圧調整回路と、第２の一定電流に対応する第２の基準電圧を調整するための第２の電圧調整回路と、動作モードに応じて、第１および第２の基準電圧のいずれか一方を制御電圧として電流源回路に伝達するための電圧切換回路とを含む。
【００４０】
さらに好ましくは、第１の電圧調整回路は、第１の外部入力に応答して、第１の基準電圧を不揮発的に調整する。第２の電圧調整回路は、第２の外部入力に応答して、第２の基準電圧を不揮発的に調整する。
【００４１】
あるいは、さらに好ましくは、第１の電圧調整回路は、外部入力に応答して、第１の基準電圧を不揮発的に調整する。第２の電圧調整回路は、第１の電圧調整回路からの第１の基準電圧と第２の基準電圧との比が所定値となるように、第２の基準電圧を生成する。
【００４２】
好ましくは、薄膜磁性体記憶装置は、複数のメモリセルのうちのＭ個（Ｍ：２以上の複数）ごとに設けられるダミーメモリセルをさらに備える。ダミーメモリセルは、第１および第２の電気抵抗の間の中間的な電気抵抗を有するダミー磁気記憶部と、複数のデータ線のうちの１本と第１の電圧との間に、ダミー磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるダミーアクセス素子とを含む。別の動作モードにおいて、ダミー磁気記憶部に印加される電流ストレスは、複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々において磁気記憶部に印加される電流ストレスよりも大きい。
【００４３】
特に、ドライバ回路は、別の動作モードにおいて、ダミー磁気記憶部を第３の一定電流が通過する時間と第３の一定電流との積を、テスト対象メモリセルの磁気記憶部を第２の一定電流が通過する時間と第２の一定電流との積のＭ倍に設定する。
【００４４】
あるいは、特に、アクセス素子およびダミーアクセス素子の各々はは、第１および第２の電界効果型トランジスタでそれぞれ構成される。薄膜磁性体記憶装置は、アクセス素子およびダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備える。ドライバ回路は、別の動作モードにおいて、複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々に含まれる第１の電界効果型トランジスタおよび第２の電界効果型トランジスタのそれぞれのゲート電圧を、第２の電界効果型トランジスタのオン抵抗が第１の電界効果型トランジスタのオン抵抗よりも小さくなるように設定する。
【００４５】
あるいは、特に、薄膜磁性体記憶装置は、アクセス素子およびダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備える。ドライバ回路は、別の動作モードにおいて、ダミーアクセス素子のオン時間を、テスト対象メモリセルの各々におけるアクセス素子のオン期間よりも長く設定する。
【００４６】
あるいは好ましくは、電流供給回路は、通常動作モードのデータ読出時において、少なくとも１本のデータ線を第１の電圧よりも高い第２の電圧と結合するための読出駆動部と、第２の電圧よりも高い第３の電圧の供給を受けて動作する、通常動作モードのデータ書込時において、データ書込対象に選択されたメモリセルの磁気記憶部を記憶データのレベルに応じて磁化するためのデータ書込電流を生成するためのデータ書込回路とを含む。薄膜磁性体記憶装置は、電流供給回路と複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備える。選択ゲート回路は、通常動作モードにおいては、読出駆動部およびデータ書込回路の一方と、複数のデータ線のうちの選択されたメモリセルに対応する少なくとも１本とを接続し、別の動作モードにおいては、データ書込回路と複数のデータ線のうちの少なくとも１本とを接続する。データ書込回路は、別の動作モードにおいて、第２の一定電流を供給する。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５０】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する」に対応してビット線ＢＬおよび／ＢＬが配置される。
【００５１】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。
【００５２】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００５３】
ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧Ｖｓｓと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応する選択メモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００５４】
図２は、メモリアレイ１０およびその周辺回路の構成を示す回路図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、ＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの各々の構成は、図２２に示したのと同様であり、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲと、アクセスゲートとして作用するアクセストランジスタＡＴＲとを有する。
【００５５】
第１番目から第ｎ番目のメモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【００５６】
以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表記する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付して、ＲＷＬ１，ＷＷＬ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記するものとする。
【００５７】
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
【００５８】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００５９】
ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣの記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗ＲａｘおよびＲｍｉｎの中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。
【００６０】
さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線ＷＷＬと同様に設計されたダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が設けられる。
【００６１】
データ読出時において、行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。
【００６２】
ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２を総称して、ダミーリードワード線ＤＲＷＬとも称する。また、以下においては、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００６３】
ワード線ドライバ３０は、データ書込時において、選択されたメモリセル行（以下、「選択行」とも称する）に対応するライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃ３と結合する。上述したように、各ライトワード線ＷＷＬの他端は、領域４０において接地電圧Ｖｓｓと結合されるので、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択のライトワード線は、ワード線ドライバ３０によって、接地電圧Ｖｓｓと結合される。
【００６４】
データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。
【００６５】
第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、列選択を実行するためのライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍおよびリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍが設けられる。
【００６６】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。データ読出時においては、列デコーダ２５は、列選択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６７】
さらに、書込データを伝達するためのライトデータバス対ＷＤＢＰと、読出データを伝達するためのリードデータバス対ＲＤＢＰとが独立に配置される。ライトデータバス対ＷＤＢＰは、互いに相補のライトデータバスＷＤＢおよび／ＷＤＢを含み、リードデータバス対ＲＤＢＰは、互いに相補のリードデータバスＲＤＢおよび／ＲＤＢを含む。
【００６８】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられる、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍとを含む。
【００６９】
メモリセル列にそれぞれ対応して配置される、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍの各々およびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードコラム選択ゲートＲＣＳＧ１およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【００７０】
リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとビット線ＢＬ１との間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７１】
ライトコラム選択ゲートＷＣＳＧ１は、リードコラム選択ゲートＲＣＳＧ１と同様の構成を有し、ライトコラム選択線ＷＣＳＬ１の電圧に応じてオン・オフする２個のトランジスタスイッチを有する。ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７２】
なお、以下においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍをそれぞれ総称して、単に、リードコラム選択線ＲＣＳＬ、ライトコラム選択線ＷＣＳＬ、リードコラム選択ゲートＲＣＳＧおよびライトコラム選択ゲートＷＣＳＧとも称する。
【００７３】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍを有する。短絡スイッチトランジスタ６２−１〜６２−ｍは、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍにそれぞれ応答してオン／オフする。たとえば、短絡スイッチトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ライトコラム選択線ＷＣＳＬ１の活性化（Ｈレベル）に応答して、ビット線ＢＬ１および／ＢＬ１の一端同士（ライトコラム選択ゲートＷＣＳＧ１の反対側）を電気的に結合する。
【００７４】
その他のメモリセル列に対応してそれぞれ設けられる短絡スイッチトランジスタ６２−２〜６２−ｍも同様に、ライトコラム選択線ＷＣＳＬ２〜ＷＣＳＬｍの活性化にそれぞれ応答して、対応するメモリセル列において、ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
【００７５】
読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
【００７６】
なお、以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍおよびプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを、それぞれ総称して短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４とも称する。
【００７７】
コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００７８】
次に、データ読出回路およびデータ書込回路の構成について説明する。
図３はデータ読出回路５１Ｒの構成を示す回路図である。
【００７９】
図３を参照して、データ読出回路５１Ｒは、電源電圧Ｖｃｃ１を受けて、一定電流Ｉ（Ｒｅａｄ）を内部ノードＮｓ１およびＮｓ２へそれぞれ供給するための定電流供給回路７０および７１と、内部ノードＮｓ１とリードデータバスＲＤＢの間に電気的に結合されるＮ型ＭＯＳトランジスタ７３と、内部ノードＮｓ２とリードデータバス／ＲＤＢとの間に電気的に結合されるＮ型ＭＯＳトランジスタ７４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器７５とを有する。
【００８０】
図４は、データ読出回路５１Ｒに含まれる定電流供給回路７０および７１の構成を示す回路図である。定電流供給回路７０および７１の構成は同一であるので、図４においては、代表的に定電流供給回路７０の構成が示される。
【００８１】
図４を参照して、定電流供給回路７０は、基準電圧Ｖｒｓを調整するための電圧調整回路１００と、入力端子１０１および１０２と、電圧切換回路１０３と、電圧切換回路１０３によって伝達された制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒａｅｄ）を内部ノードＮｓ１に生成するための電流源１０４とを含む。
【００８２】
電圧調整回路１００は、通常動作時におけるデータ読出電流Ｉｓの電流量を設定するための基準電圧Ｖｒｓを生成する。入力端子１０１には、テストモード時において、センス電流Ｉｓの電流量を設定するためのテスト用基準電圧Ｖｒｔが入力される。入力端子１０２には、テストモード時にＨレベルに活性化され、通常動作時にＬレベルに非活性化されるテストエントリ信号ＴＥが入力される。
【００８３】
電圧切換回路１０３は、テストエントリ信号ＴＥに応答して相補的にオンおよびオフするトランスファゲート１０７および１０８を有する。電圧切換回路１０３は、テストエントリ信号ＴＥに応答して、通常動作時には電圧調整回路１００からの基準電圧Ｖｒｓを、制御電圧ＶｃｔｒとしてノードＮ１０に伝達する。一方、テストモード時においては、電圧切換回路１０３は、入力端子１０１に与えられたテスト用基準電圧Ｖｒｔを、制御電圧ＶｃｔｒとしてノードＮ１０に伝達する。
【００８４】
電流源１０４は、ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａ，１０６ｂを有する。ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａは、電源電圧Ｖｃｃ１と接地電圧Ｖｓｓとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ１０５のゲートはノードＮ１０と接続される。また、ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａの接続ノードは、ＰチャネルＭＯＳトランジスタ１０６ａおよび１０６ｂの各々のゲートと結合される。
【００８５】
電流源１０４は、このようなカレントミラー構成によって、ノードＮ１０の制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒｅａｄ）を内部ノードＮｓ１に供給する。
【００８６】
このような構成とすることにより、内部ノードＮｓ１（Ｎｓ２）に流されるセンス電流Ｉｓの電流量は、通常動作時には電圧調整回路１００が出力する基準電圧Ｖｒｓに応じて設定され、テストモード時においては、入力端子１０１に外部から入力されるテスト用基準電圧Ｖｒｔに応じて設定される。
【００８７】
電圧調整回路１００は、電圧調整部１１０と、チューニング入力部１１５とを有する。電圧調整部１１０は、チューニング入力部１１５での設定に応じて、基準電圧Ｖｒｓを調整する。
【００８８】
電圧調整部１１０は、基準電圧Ｖｒｓを生成するノードＮ１１および接地電圧Ｖｓｓとの間に直列に結合されるＰチャネルＭＯＳトランジスタ１２０〜１２４と、オペアンプ１２５と、ノードＮ１１および電源電圧Ｖｃｃ１の間に電気的に結合されるＰチャネルＭＯＳトランジスタ１２６とを有する。オペアンプ１２５は、ＰチャネルＭＯＳトランジスタ１２０および１２１の接続ノードＮ１２の電圧Ｖαと所定電圧Ｖｒｓ０との電圧差を増幅してトランジスタ１２６のゲートへ出力する。
【００８９】
ＰチャネルＭＯＳトランジスタ１２０〜１２４の各ゲートは、接地電圧Ｖｓｓと結合される。これにより、トランジスタ１２０〜１２４の各々は、抵抗素子として作用する。オペアンプ１２５の出力によってＰチャネルＭＯＳトランジスタ１２６のゲート電圧を制御することによって、ノードＮ１２の電圧が所定電圧Ｖｒｓ０と等しくなるように基準電圧Ｖｒｓの電圧レベルは制御される。所定電圧Ｖｒｓ０は、基準電圧Ｖｒｓを考慮して設定される。
【００９０】
ここで、ノードＮ１２の電圧Ｖαは、基準電圧Ｖｒｓを抵抗素子として作用するトランジスタ１２０〜１２４で分圧して得られる。この分圧比をα（α＝Ｖｒｓ／Ｖα）と定義すると、基準電圧Ｖｒｓは、オペアンプ１２５に入力される所定電圧Ｖｒｓ０を用いて、Ｖｒｓ＝α×Ｖｒｓ０で示される。
【００９１】
分圧比αは、チューニング入力部１１５に対する外部入力に応じてプログラム可能な、ノードＮ１１と接地電圧Ｖｓｓとの間の抵抗値およびノードＮ１２と接地電圧Ｖｓｓとの間の抵抗値の比によって決定される。
【００９２】
このように、基準電圧Ｖｒｓを直接プログラムせず、オペアンプ１２５への入力電圧に関する分圧比αをプログラムすることによって、基準電圧Ｖｒｓの応答性およびノイズ耐性を高めることができる。
【００９３】
チューニング入力部１１５は、トランジスタ１２１〜１２３の各々と並列に設けられる、プログラム素子であるヒューズ素子およびトランスファーゲートの組を有する。たとえば、トランジスタ１２１と並列に、トランスファーゲート１３１およびヒューズ素子１４１が直列に接続されて配置される。トランジスタ１２２に対しては、直列に接続されるトランスファーゲート１３２およびヒューズ素子１４２が配置される。同様に、トランジスタ１２３と並列に、直列に接続されるトランスファーゲート１３３およびヒューズ素子１４３が配置される。
【００９４】
ヒューズ素子１４１〜１４３は、外部からのレーザ光の入射、あるいはブロー入力ノード１５１〜１５３を介した外部からの高電圧信号の印加に応答してブローされて、導通状態から非導通状態に遷移する。
【００９５】
チューニング入力部１１５は、さらに、センス電流のチューニングモード時に活性化される制御信号ＴＴを受ける入力端子１６０と、チューニング信号ＴＶ１〜ＴＶ３をそれぞれ入力するための入力端子１６１〜１６３と、制御信号ＴＴおよびチューニング信号ＴＶ１のレベルに応じてトランスファーゲート１３１のオン／オフを制御するための制御ゲート１７１と、制御信号ＴＴおよびチューニング信号ＴＶ２のレベルに応じてトランスファーゲート１３２のオン／オフを制御するための制御ゲート１７２と、制御信号ＴＴおよびチューニング信号ＴＶ３のレベルに応じてトランスファーゲート１３３のオン／オフを制御するための制御ゲート１７３とを有する。
【００９６】
通常モード時においては、制御信号ＴＴはＬレベルに非活性化されるので、制御ゲート１７１〜１７３の出力信号はそれぞれＨレベルに固定される。これに応答して、トランスファーゲート１３１〜１３３の各々はオンするので、分圧比αは、ヒューズ素子１４１〜１４３の状態（導通状態／非導通状態）に応じて決定される。
【００９７】
一方、制御信号ＴＴがＨレベルに活性化されると、チューニング信号ＴＶ１〜ＴＶ３にそれぞれ応答して制御ゲート１７１〜１７３の出力信号をＬレベルに設定して、対応するトランスファーゲート１３１〜１３３をオフさせることができる。たとえば、制御信号ＴＴおよびチューニング信号ＴＶ１をＨレベルに活性化することによって、トランスファーゲート１３１をオフすることができ、ヒューズ素子１４１をブローしたのと等価な状態を擬似的に作り出すことができる。同様に、ヒューズ素子１４２および１４３に対しても、擬似的なブロー状態（非通導状態）を作り出すことができる。
【００９８】
この結果、チューニング入力部１１５において、制御信号ＴＴおよびチューニング信号ＴＶ１〜ＴＶ３に応じて分圧比αを変化させて、センス電流量を調整するための基準電圧Ｖｒｓを可変に設定することができる。
【００９９】
したがって、チューニングモード時においては、実際にヒューズブローを行なうことなく、デジタル信号の入力に応答して分圧比αを可逆的に調整してセンス電流量の調整を容易に実行することができる。
【０１００】
さらに、チューニングモード終了後においては、チューニング結果に基づいてヒューズ素子を実際にブローすることにより、適切なセンス電流を得るための基準電圧Ｖｒｓを電圧調整回路１００に不揮発的にプログラムすることができる。この結果、電圧調整回路１００は、通常モード時には、ヒューズブローによってプログラムされた適切な基準電圧Ｖｒｓを生成するので、トンネル膜厚の製造ばらつき等が存在しても、十分なデータ読出マージンを適切に確保することができる。
【０１０１】
なお、分圧比αを設定するためのトランジスタの数は、図４に示された例に限られず、任意の複数個設けることができる。この場合においては、任意の複数個設けられた抵抗素子として機能するトランジスタと並列に、同様に制御されるトランスファーゲートとヒューズ素子との組および制御信号の入力端子を設ければ、基準電圧Ｖｒｓの設定レベルをさらに細密化することができる。
【０１０２】
また、図４の構成においては、プログラム素子として、ブロー後に非導通状態となるヒューズ素子を用いる構成を例示したが、ブロー後に導通状態となる、いわゆるアンチヒューズ素子を用いることも可能である。この場合には、チューニングテストを実行するためのトランスファーゲート１３１〜１３３の各々を、アンチヒューズ素子と並列に接続すれば、同様の効果を得ることができる。
【０１０３】
再び図３を参照して、Ｎ型ＭＯＳトランジスタ７３および７４の各々のゲートには基準電圧Ｖｒｒが与えられる。抵抗７６および７７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５１Ｒは、データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢの各々に対して、図４に示した電圧調整回路１００によって段階的かつ不揮発的に調整可能な一定電流Ｉ（Ｒｅａｄ）に応じたセンス電流Ｉｓを供給できる。
【０１０４】
データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢのそれぞれは、ビット線ＢＬおよび／ＢＬの一方ずつ、および選択メモリセルおよびダミーメモリセルの一方ずつを介して接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
【０１０５】
次に、データ書込回路の構成について説明する。
図５は、図２に示されるデータ書込回路５１Ｗの構成を示す回路図である。
【０１０６】
図５を参照して、データ書込回路５１Ｗは、一定電流Ｉ（ｗｒｉｔｅ）を流すための定電流供給回路８０と、カレントミラーを構成するＰチャネルＭＯＳトランジスタ８１および８２とを有する。これにより、内部ノードＮｗ０への供給電流は、一定電流Ｉ（ｗｒｉｔｅ）に応じて設定される。
【０１０７】
データ書込回路５１Ｗは、さらに、内部ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ８４、８５および８６を有する。インバータ８４、８５および８６の各々は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの供給を受けて動作する。
【０１０８】
インバータ８４は、書込データＤＩＮの電圧レベルを反転してライトデータバスＷＤＢに伝達する。インバータ８５は、書込データＤＩＮの電圧レベルを反転してインバータ８６の入力ノードに伝達する。インバータ８６は、インバータ８４の出力を反転してライトデータバス／ＷＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの一方ずつに設定する。
【０１０９】
図６は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【０１１０】
まず、データ読出動作について説明する。
データ読出前において、リードデータバスＲＤＢ，／ＲＤＢは電源電圧Ｖｃｃ１にプリチャージされ、ビット線ＢＬ，／ＢＬは、接地電圧Ｖｓｓにプリチャージされる。
【０１１１】
データ読出時においては、リードワード線ＲＷＬのうちの選択メモリセルに対応する１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化される。この結果、選択メモリセルは、ビット線ＢＬおよび／ＢＬの一方と、接地電圧Ｖｓｓとの間に電気的に結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴＪメモリセルＭＣと非結合である、ビット線ＢＬおよび／ＢＬの他方は、ダミーメモリセルＤＭＣと結合される。
【０１１２】
一方、ライトワード線ＷＷＬおよびライトコラム選択線ＷＣＳＬはＬレベル（接地電圧Ｖｓｓ）に非活性化される。ライトワード線ＷＷＬおよびライトデータバスＷＤＢ，／ＷＤＢには、電流は流されない。
【０１１３】
このように、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列のビット線ＢＬおよび／ＢＬの各々に対しては、データ読出回路５１Ｒによってセンス電流Ｉｓが供給される。すでに説明したように、センス電流Ｉｓは、電圧調整回路１００におけるヒューズブローによって、調整が可能である。
【０１１４】
この結果、選択メモリセルのトンネル膜を通過するセンス電流Ｉｓによって、ビット線ＢＬ，／ＢＬおよびリードデータバスＲＤＢ，／ＲＤＢの一方ずつには、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧変化が生じる。同様に、ビット線ＢＬ，／ＢＬおよびリードデータバスＲＤＢ，／ＲＤＢの他方ずつには、ダミーメモリセルＤＭＣのダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄに応じた電圧変化が生じる。
【０１１５】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒｍａｘ）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１（ΔＶ１＞ΔＶｍ）が生じる。同様に、リードデータバスＲＤＢ，／ＲＤＢにおいても、電圧変化ΔＶｂ１およびΔＶｂｍが生じる（ΔＶｂｍ＞ΔＶｂ１）。
【０１１６】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒによって検知増幅して、読出データＤＯＵＴを出力することができる。
【０１１７】
また、ビット線ＢＬおよび／ＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬおよび／ＢＬから放電電流が生じることがない。この結果、ビット線ＢＬおよび／ＢＬにおける、プリチャージに伴う充放電による消費電力を削減できる。
【０１１８】
次に、データ書込時の動作について説明する。
列選択結果に対応したライトコラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化されて、対応するライトコラム選択ゲートＷＣＳＧがオンする。これに応じて、選択メモリセルに対応する選択列のビット線ＢＬおよび／ＢＬの一端ずつは、ライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合される。
【０１１９】
さらに、データ書込時においては、対応する短絡スイッチトランジスタ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（ライトコラム選択ゲートＷＣＳＧの反対側）同士を短絡する。
【０１２０】
既に説明したように、データ書込回路５１Ｗは、ライトデータバスＷＤＢおよび／ＷＤＢを、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介して、選択列のビット線ＢＬに供給される。
【０１２１】
選択列のビット線ＢＬに流されるデータ書込電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに伝達される。
【０１２２】
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル：電源電圧Ｖｃｃ３）に活性化されて、データ書込電流Ｉｐが流される。この結果、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された選択メモリセルに対して、データ書込が実行される。選択列のビット線ＢＬおよび／ＢＬを折返して流されるデータ書込電流±Ｉｗの方向は、書込データＤＩＮのデータレベルに応じて反転される。
【０１２３】
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。また、データ書込時においてもビット線プリチャージ信号ＢＬＰＲをＨレベルへ活性化することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
【０１２４】
同様に、リードデータバスＲＤＢおよび／ＲＤＢは、データ読出時のプリチャージ電圧に相当する電源電圧Ｖｃｃ１に設定される。このように、非選択列に対応するビット線ＢＬ，／ＢＬと、リードデータバスＲＤＢ，／ＲＤＢとのデータ書込時における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
【０１２５】
次に、データ読出およびデータ書込回路系の電源電圧レベルについて説明する。データ書込時において、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉｗは、データ読出に必要なセンス電流Ｉｓよりも大きい。したがって、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ３は、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１よりも高く設定される。
【０１２６】
たとえば、電源電圧Ｖｃｃ３には、ＭＲＡＭデバイス１外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１を発生する構成とすれば、上記のこれらの電源電圧Ｖｃｃ１およびＶｃｃ３を効率的に供給することができる。
【０１２７】
このように、実施の形態１に従う構成によれば、データ読出時でのセンス電流Ｉｓを、外部入力に応じて不揮発的に調整できる。したがって、トンネル磁気抵抗素子ＴＭＲのトンネル膜厚の製造ばらつき等に対応して、十分なデータ読出動作マージンを確保することが可能である。また、電圧調整回路１００において、外部からの電気信号の入力に応答して、ヒューズがブローされた状態を擬似的に作り出すことができるので、センス電流Ｉｓのチューニング作業を効率的に実行することができる。
【０１２８】
［実施の形態１の変形例］
実施の形態１の変形例では、調整時において、センス電流Ｉｓをモニタすることが可能な構成について説明する。
【０１２９】
図７は、実施の形態１の変形例に従う、定電流供給回路７０および７１の構成を示す回路図である。
【０１３０】
図７を参照して、実施の形態１の変形例に従う構成においては、データ読出回路５１Ｒに含まれる定電流供給回路７０（７１）は、図４に示した構成に加えて、内部ノードＮｓ１（Ｎｓ２）を流れる電流量をモニタするための電流モニタ部１９０をさらに含む点で異なる。定電流供給回路７０および７１のその他の部分は、図４に示した構成と同様であるので詳細な説明は繰返さない。また、データ読出回路５１Ｒ中の定電流供給回路７０および７１を除く部分の構成も、図３に示したのと同様であるので、詳細な説明は繰り返さない。
【０１３１】
電流モニタ部１９０は、内部ノードＮｓ１（Ｎｓ２）と接地電圧Ｖｓｓとの間に直列に結合された、抵抗値が既知であるモニタ抵抗１９２およびトランジスタスイッチ１９４を有する。トランジスタスイッチ１９４のゲートには、テストエントリ信号ＴＥが入力される。したがって、テストモードエントリ時において、モニタ抵抗１９２は、内部ノードＮｓ１と接地電圧Ｖｓｓとの間に電気的に結合される。
【０１３２】
実施の形態１の変形例に従う構成においては、内部ノードＮｓ１に一定電流を供給するためのＰチャネルＭＯＳトランジスタ１０６ｂは、内部ノードＮｓ１と、外部から電気的にコンタクト可能な端子１８０との間に電気的に結合される。端子１８０に対しては、通常動作時においては、電源電圧Ｖｃｃ１が供給される。一方、テストモード時においては、端子１８０へは所定電圧が印加されて、それによって生じた電流が測定される。
【０１３３】
このような構成とすることにより、モニタ抵抗１９２の既知の抵抗値および端子１８０を介して計測されるノードＮｓ１の電流から、定電流供給回路７０（７１）によって供給される電流量をモニタしながら、効率的にセンス電流Ｉｓの調整を行なうことが可能である。
【０１３４】
あるいは、トランジスタスイッチ１９４のゲートに対して、図４に示した制御信号ＴＴを入力する構成とすれば、電圧調整回路１００において、ヒューズがブローされた状態を擬似的に作り出してセンス電流Ｉｓのチューニングを実行する場合にも、同様の効果を得ることができる。
【０１３５】
図８は、モニタ抵抗１９２の構成例を示す回路図である。
図８を参照して、モニタ抵抗１９２は、たとえば、直並列に接続された（Ｎ×Ｎ）個（Ｎ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲによって構成される。トンネル磁気抵抗素子ＴＭＲは、メモリアレイ１０内において、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲと同様に作製されたものを用いる。
【０１３６】
このように、過大な電流が流れるおそれのあるモニタ抵抗１９２を、直列に接続された複数個のトンネル磁気抵抗素子ＴＭＲを含むように構成することによって、モニタ抵抗が破壊されるのを防止することができる。
【０１３７】
また、図８に示した構成によれば、モニタ抵抗１９２の電気抵抗を、ＭＴＪメモリセルと同等とすることができる。したがって、より通常動作時に近い条件の下で効率的にセンス電流Ｉｓの調整を行なうことが可能である。
【０１３８】
［実施の形態２］
実施の形態２においては、トンネル磁気抵抗素子ＴＭＲ内のトンネル膜をスクリーニングするための欠陥加速加速試験（以下、「バーンイン試験」と称する）を効率的に実行するための構成について説明する。
【０１３９】
図９は、実施の形態２に従う定電流供給回路７０および７１の構成を示す回路図である。
【０１４０】
図９を参照して、実施の形態２に従う構成においては、定電流供給回路７０および７１の各々は、図４に示した構成と比較して、通常動作時（「通常動作モード」とも称する）における一定電流Ｉ（Ｒｅａｄ）を調整するための基準電圧Ｖｒｓｎを生成する電圧調整回路１００ｎと、バーンイン試験時（「バーンインモード」とも称する）における一定電流Ｉ（Ｒｅａｄ）を調整するための基準電圧Ｖｒｓｂを生成する電圧調整回路１００ｂとを含む点で異なる。
【０１４１】
さらに、実施の形態２に従う構成においては、定電流供給回路７０および７１の各々は、バーンインモード時にＬレベルに活性化されるバーンインモード信号／ＢＩＭの入力を受ける入力端子２００と、電圧切換回路２０５とをさらに含む。
【０１４２】
電圧調整回路１００ｎおよび１００ｂの各々は、図４に示された電圧調整回路１００と同様の構成を有する。電圧調整回路１００ｎは、ヒューズブロー入力および擬似ヒューズブローのための制御信号群に応じた基準電圧ＶｒｓｎをノードＮ１６へ出力する。電圧調整回路１００ｂは、同様に、基準電圧ＶｒｓｂをノードＮ１１へ出力する。ただし、電圧調整回路１００ｎおよび１００ｂに対する、ヒューズブロー入力および擬似ヒューズブローのための制御信号群（図４における制御信号ＴＴおよびチューニング信号ＴＶ１〜ＴＶ３に相当）は、それぞれ独立に設定される。
【０１４３】
電圧切換回路２０５は、バーンインモード信号／ＢＩＭに応答して相補的にオンおよびオフするトランスファゲート２０６および２０８を有する。電圧切換回路２０５は、バーンインモード信号／ＢＩＭに応答して、通常動作モードには電圧調整回路１００ｎからの基準電圧ＶｒｓｎをノードＮ１４に伝達する。一方、電圧切換回路２０５は、バーンインモードには、電圧調整回路１００ｂからの基準電圧ＶｒｓｂをノードＮ１４に伝達する。ノードＮ１４に伝達された基準電圧Ｖｒｓｂ，Ｖｒｓｎは、電圧切換回路１０３を介して、ＮチャネルＭＯＳトランジスタ１０５のゲートに制御電圧Ｖｃｔｒとして伝達される。
【０１４４】
このような構成において、バーンインモードに対応する基準電圧Ｖｒｓｂを、通常動作モードに対応する基準電圧Ｖｒｓｎよりも高く設定することによって、バーンイン試験時においてトンネル磁気抵抗素子ＴＭＲ中のトンネル膜を通過するトンネル電流（「バーンイン電流」とも称する）を、通常動作モードのデータ読出動作でトンネル膜を通過するセンス電流Ｉｓよりも大きくできる。これにより、各ＭＴＪメモリセルのトンネル膜に対して、通常動作モードよりも大きい電流ストレスを印加することができる。この結果、ＭＲＡＭデバイスの信頼性向上のために必要な、トンネル膜の潜在的な欠陥を顕在化させる欠陥加速試験を効率的に実行できる。
【０１４５】
なお、バーンインモードに対応する基準電圧Ｖｒｓｂは、テスト用基準電圧Ｖｒｔが入力される入力端子１０１と同様に設けられた、ノードＮ１１と電気的に接続された入力端子（図示せず）を介して入力することも可能である。しかし、図４で説明した電圧調整回路１００と同様の構成の電圧調整回路１００ｂを用いることによって、バーンイン試験時のトンネル電流の調整を容易に行なうことができる。
【０１４６】
［実施の形態２の変形例１］
実施の形態２の変形例１においては、バーンイン試験を効率的に実行するための行選択および列選択動作について説明する。
【０１４７】
図１０は、実施の形態２の変形例１に従う列デコーダの構成を示す回路図である。
【０１４８】
図１０においては、列デコーダ２５のうちの、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの活性化を制御するリードコラムデコード部２５Ｒの構成が示される。
【０１４９】
図１０を参照して、リードコラムデコード部２５Ｒは、メモリセル列にそれぞれ対応して設けられる、デコードユニットＣＤＵ１〜ＣＤＵｍ、制御ゲート２１０−１〜２１０−ｍおよびドライブゲート２２０−１〜２２０−ｍを有する。
【０１５０】
デコードユニットＣＤＵ１〜ＣＤＵｍの各々は、コラムアドレスＣＡの入力を受けて、対応するメモリセル列が選択された場合に、その出力をＨレベルに活性化する。制御ゲート２１０−１〜２１０−ｍの各々は、デコードユニットＣＤＵ１〜ＣＤＵｍのうちの対応する１つの出力と、データ読出時にＨレベルに活性化される制御信号ＲＥとを受けて、両者のＮＡＮＤ演算結果を出力する。このような構成とすることにより、デコードユニットＣＤＵ１〜ＣＤＵｍを、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの活性化を制御するためのライトコラムデコード部（図示せず）との間で共有できる。
【０１５１】
ドライブゲート２２０−１〜２２０−ｍは、制御ゲート２１０−１〜２１０−ｍの出力と、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍとのＮＡＮＤ論理演算結果に従って、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍを駆動する。
【０１５２】
制御信号ＲＥがＬレベルに非活性化されるデータ書込時においては、列選択結果にかかわらず、制御ゲート２１０−１〜２１０−ｍの各々の出力は、Ｈレベルに固定される。テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍの各々は、バーンインモード以外においては、Ｈレベルに非活性化される。
【０１５３】
したがって、通常動作モードにおいて、リードコラムデコード部２５Ｒは、データ書込時には、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々をＬレベルに非活性化する。一方、データ読出時には、リードコラムデコード部２５Ｒは、制御ゲート２１０−１〜２１０−ｍからの出力信号がＬレベルとなったメモリセル列、すなわち選択されたメモリセル列において、対応するリードコラム選択線ＲＣＳＬをＨレベルに活性化する。
【０１５４】
バーンインモードでは、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍのうちの複数がＬレベルに活性化される。これに対応して、複数のリードコラム選択線ＲＣＳＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル列を強制的に選択することによって、多数のＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的に短時間でバーンイン試験を実行できる。
【０１５５】
なお、図１０においては、各メモリセル列ごとにテストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍが独立に設定される例を示したが、メモリセル列全体を複数の列グループに分割して、テストコラム選択信号を列グループごとに設定してもよい。これにより、各列グループごとに、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜のバーンイン試験を実行できる。
【０１５６】
図１１は、実施の形態２の変形例１に従うワード線ドライバの第１の構成例を示す回路図である。図１１においては、ワード線ドライバ３０のうちの、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の活性化を制御するリードワード線ドライブ部３０Ｒの構成例が示される。
【０１５７】
図１１を参照して、行デコーダ２０は、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられる、デコードユニットＲＤＵ１〜ＲＤＵｎ、ＲＤＵｄ１、ＲＤＵｄ２を含む。各デコードユニットは、ロウアドレスＲＡの入力を受けて、対応するメモリセル行もしくはダミーメモリセル行が選択された場合に、その出力をＨレベルに活性化する。
【０１５８】
リードワード線ドライブ部３０Ｒは、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられる、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２およびドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を有する。
【０１５９】
制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の各々は、対応するデコードユニットの出力と、制御信号ＲＥとを受けて、両者のＮＡＮＤ演算結果を出力する。ドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２は、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の出力と、テストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２とのＮＡＮＤ論理演算結果に従って、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を駆動する。
【０１６０】
制御信号ＲＥがＬレベルに非活性化されるデータ書込時においては、行選択結果にかかわらず、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の各々の出力は、Ｈレベルに固定される。テストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２の各々は、バーンインモード以外においては、Ｈレベルに非活性化される。
【０１６１】
したがって、通常動作モードにおいて、リードワード線ドライブ部３０Ｒは、データ書込時には、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の各々をＬレベルに非活性化する。一方、データ読出時には、リードワード線ドライブ部３０Ｒは、対応する制御ゲートからの出力信号がＬレベルとなったメモリセル行およびダミーメモリセル行、すなわち選択されたメモリセル行およびダミーメモリセル行において、対応するリードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬをＨレベルに活性化する。
【０１６２】
バーンインモードでは、少なくともテストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎのうちの複数がＬレベルに活性化される。これに対応して、複数のリードワード線ＲＷＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル行を強制的に選択することによって、多数のＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的に短時間でバーンイン試験を実行できる。
【０１６３】
なお、図１１においては、各メモリセル行およびダミーメモリセル行ごとにテストコラム選択信号およびテストロウ選択信号が独立に設定される例を示したが、メモリセル行およびダミーメモリセル行全体を複数の行グループに分割して、テストロウ選択信号を行グループごとに設定してもよい。これにより、各行グループごとに、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜のバーンイン試験を実行できる。
【０１６４】
図１２は、実施の形態２の変形例１に従うワード線ドライバの第２の構成例を示す回路図である。図１２においても、ワード線ドライバ３０のうちのリードワード線ドライブ部３０Ｒの他の構成例が示される。
【０１６５】
図１２を参照して、第２の構成例に従うリードワード線ドライブ部３０Ｒにおいては、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２にそれぞれ対応して、各々がインバータで構成されるドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２が配置される。ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２の各々は、電源ノード２６２から動作電圧の供給を受けて動作する。
【０１６６】
ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２の各々は、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２のうちの対応する１つの制御ゲートの出力を反転して、対応するリードワード線ＲＷＬもしくはダミーリードワード線ＤＲＷＬを駆動する。
【０１６７】
したがって、図１２に示されるリードワード線ドライブ部３０Ｒの動作は、図１１に示されたワード線ドライブ部の通常動作時における動作と同様である。
【０１６８】
電源ノード２６２に対しては、バーンインモードでは、通常動作モードよりも高い電源電圧が供給される。たとえば、通常動作モードで電源ノード２６２へ電源電圧Ｖｃｃ２が与えられる場合には、バーンインモードではそれよりも高い電圧Ｖｃｃ２♯が電源ノード２６２へ与えられる。
【０１６９】
このような構成とすることにより、バーンインモードにおいて、トンネル電流を通過させるためのアクセストランジスタまたはダミーアクセストランジスタのゲート電圧を、通常動作モードよりも高く設定することができる。これにより、アクセストランジスタおよびダミーアクセストランジスタのオン抵抗が障害となって、バーンインモードにおけるトンネル電流が減少することを防止できる。この結果、バーンイン試験において、通常動作モードよりも大きなトンネル電流を流すことができるので、トンネル膜のバーンイン試験を効率的に実行できる。また、図１２の構成において、ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２に代えて、図１１に示したドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を配置して、これらのドライブゲートの動作電圧を電源ノード２６２から供給する構成としてもよい。
【０１７０】
［実施の形態２の変形例２］
データ読出時におけるセンス電流経路のＲＣ負荷を軽減することによって、データ読出に必要な電圧変化を速やかに生じさせて、ＭＲＡＭデバイスのデータ読出を高速化することができる。実施の形態２の変形例２においては、このような目的で採用される、いわゆるリードゲート構成のメモリアレイに対して、バーンイン試験を効率的に実行する技術について説明する。
【０１７１】
［リードゲート構成のメモリアレイ］
図１３は、リードゲート構成を有するメモリアレイおよびその周辺回路の構成を示す回路図である。
【０１７２】
図１３を参照して、リードゲート構成のメモリアレイにおいては、図２に示した構成と比較して、メモリセル列にそれぞれ対応して、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびリードゲートＲＧ１〜ＲＧｍがさらに配置される。なお、以下においては、リードゲートＲＧ１〜ＲＧｍおよびリードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍをそれぞれ総称して、単に、リードゲートＲＧおよびリードドライブ選択ゲートＲＣＤＧとも称する。
【０１７３】
各メモリセル列において、リードドライブ選択ゲートＲＣＤＧおよびリードゲートＲＧは同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードドライブ選択ゲートＲＣＤＧ１およびリードゲートＲＧ１、およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【０１７４】
リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１と電源電圧Ｖｃｃ２との間にそれぞれ電気的に結合されるトランジスタスイッチを含む。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１を電源電圧Ｖｃｃ２と電気的に結合する。
【０１７５】
リードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１は、リードデータバスＲＤＢ，／ＲＤＢと、接地電圧Ｖｓｓとの間に直列に結合される。リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとノードＮ１ａとの間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとノードＮ１ｂとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそれぞれ電気的に結合する。
【０１７６】
リードゲートＲＧ１は、ノードＮ１ａおよびノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気的に結合される、Ｎ型ＭＯＳトランジスタＱ１１およびＱ１２を有する。トランジスタＱ１１およびＱ１２のゲートは、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合される。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、ビット線／ＢＬ１およびＢＬ１の電圧にそれぞれ応じた駆動力で、接地電圧Ｖｓｓに駆動される。
【０１７７】
具体的には、ビット線ＢＬ１の電圧がビット線／ＢＬ１の電圧よりも高い場合には、トランジスタＱ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓｓに駆動されるので、ノードＮ１ａの電圧はノードＮ１ｂの電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧が、ビット線／ＢＬ１の電圧よりも低い場合には、ノードＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
【０１７８】
メモリアレイ１０のその他の部分の構成は、図２と同様であるので、詳細な説明は繰り返さない。
【０１７９】
図１４は、リードゲート構成を有するＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【０１８０】
図１４を参照して、データ読出前において、リードデータバスＲＤＢ，／ＲＤＢおよびビット線ＢＬ，／ＢＬは、図６に示したのと同様にプリチャージされる。さらに、データ読出時における、ライトワード線ＷＷＬ、リードワード線ＲＷＬ、リードコラム選択線ＲＣＳＬ，ライトコラム選択線ＷＣＳＬの制御についても、図６に示したのと同様であるので、詳細な説明は繰り返さない。
【０１８１】
これにより、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列においては、リードドライブ選択ゲートＲＣＤＧによって、対応するビット線ＢＬおよび／ＢＬの各々は、電源電圧Ｖｃｃ２にプルアップされている。したがって、ビット線ＢＬおよび／ＢＬの電圧は、プルアップ力（Ｖｃｃ２へ）とプルダウン力（Ｖｓｓへ）とのバランス、言い換えれば抵抗体である選択メモリセルもしくはダミーメモリセルの電気抵抗の大小に応じて決定される。
【０１８２】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒｍａｘ）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１が生じる。選択メモリセルに対応するビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線ＢＬおよび／ＢＬの間の電圧差に応じて、リードゲートＲＧによってリードデータバスＲＤＢおよび／ＲＤＢの電位が駆動される。
【０１８３】
たとえば、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図１４における電圧変化ΔＶｂ１＞ΔＶｂｍ）。
【０１８４】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒによって増幅して、Ｈレベルの読出データＤＯＵＴを出力することができる。
【０１８５】
反対に、選択メモリセルが“０”（電気抵抗Ｒｍｉｎ）を保持する場合、すなわちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバスＲＤＢの方が、リードデータバス／ＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差に基づいて、Ｌレベルの読出データＤＯＵＴを出力することができる。
【０１８６】
このように、リードゲートＲＧを介してリードデータバスＲＤＢおよび／ＲＤＢの電位を駆動する構成とすることによって、寄生容量の大きいリードデータバスＲＤＢおよび／ＲＤＢを、選択メモリセル（またはダミーメモリセル）およびビット線を流れるセンス電流経路から除外してデータ読出を実行することかできる。これにより、選択メモリセルおよびダミーメモリセルを通過するセンス電流経路のＲＣ負荷を軽減して、データ読出に必要な電圧変化をビット線ＢＬおよび／ＢＬに速やかに生じさせることができる。これにより、データ読出を高速に行なって、ＭＲＡＭデバイスへのアクセスを高速化できる。
【０１８７】
さらに、ＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの両端印加電圧を抑制するために、データ読出時にビット線ＢＬおよび／ＢＬをプルアップする電源電圧Ｖｃｃ２は決定される。一般的に、トンネル磁気抵抗素子のトンネルバリアである絶縁膜の信頼性を考慮すれば、このバイアス電圧が約４００ｍＶ以下となるように設定する必要がある。この結果、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１８８】
また、ビット線振幅を小さくしてトンネル磁気抵抗素子の両端印加電圧を抑制するとともに、リードデータバスＲＤＢ，／ＲＤＢの振幅電圧を大きくするために、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１は、ビット線ＢＬ，／ＢＬのプルアップ電圧であるＶｃｃ２よりも高く、すなわちＶｃｃ１＞Ｖｃｃ２に設定される。電源電圧Ｖｃｃ２についても、電源電圧Ｖｃｃ１と同様に、図示しない電圧降下回路を用いて供給することができる。
【０１８９】
データ書込時における動作については、図６と同様であるので詳細な説明は繰返さない。
【０１９０】
［リードゲート構成のメモリアレイにおけるバーンイン試験］
次に、このようなリードゲート構成のメモリアレイにおけるトンネル膜のバーーンイン試験について説明する。
【０１９１】
たとえば、図１３に示した構成において、バーンインモードにおいて、ビット線ＢＬおよび／ＢＬのプルアップ電圧をＶｃｃ２からＶｃｃ２＃に上昇させることによって、バーンイン試験時におけるトンネル電流を通常動作モード時よりも大きく設定することができる。しかし、このようなバーンイン試験では、バーンインモードにおけるトンネル電流を直接的に調整することが困難である。
【０１９２】
再び図１３を参照して、バーンイン試験においては、ＭＴＪメモリセルに対して通常動作モードよりも大きなトンネル電流を通過させることを目的としている。したがって、実施の形態２の変形例２に従う構成においては、データ読出回路５１Ｒを用いるのではなく、供給電流量の調整機能を有するデータ書込回路５１Ｗによっても、ビット線ＢＬおよび／ＢＬを介して、バーンイン試験のためのトンネル電流をＭＴＪメモリセルに供給することができる。特に、データ書込回路５１Ｗの動作電圧である電源電圧Ｖｃｃ３は、通常動作モードでのビット線プルアップに用いられる電源電圧Ｖｃｃ２およびデータ読出回路の動作電圧である電源電圧Ｖｃｃ１よりも高いので、より効率的に大きなトンネル電流を生じさせることができる。
【０１９３】
このようなバーンイン試験を行なうためには、バーンインモードにおいて、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの少なくとも一部を活性化した上で、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々を非活性化させる必要がある。これにより、リードワード線ＲＷＬが活性化されたメモリセル行およびダミーリードワード線ＤＲＷＬが活性化されたダミーメモリセル行の各ＭＴＪメモリセルに対して、ライトデータバス対ＷＤＢＰおよび対応するビット線ＢＬ，／ＢＬを介して、データ書込回路５１Ｗからトンネル電流を供給できる。
【０１９４】
図１５および１６は、実施の形態２の変形例２に従う列デコーダ２５の構成を示す回路図である。図１５には、列デコーダ２５のうちのリードコラムデコード部２５Ｒの構成が示される。
【０１９５】
図１５を参照して、実施の形態２の変形例２に従うリードコラムデコード部２５Ｒは、図１０に示したリードコラムデコード部２５Ｒの構成と比較して、ドライブゲート２２０−１〜２２０−ｍに代えて、ドライブゲート２６０−１〜２６０−ｍを有する点で異なる。その他の部分の構成は、図１０と同様であるので詳細な説明は繰り返さない。
【０１９６】
ドライブゲート２６０−１〜２６０−ｍの各々は、制御ゲート２１０−１〜２１０−ｍのうちの対応する１つの制御ゲートからの出力と、バーンインモード信号ＢＩＭのＮＯＲ演算結果に応じて、対応するリードコラム選択線ＲＣＳＬを活性化する。
【０１９７】
したがって、バーンインモード信号ＢＩＭがＨレベルに設定されるバーンイン試験時においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々はＬレベルに非活性化される。一方、通常動作モード（バーンインモード信号ＢＩＭ＝Ｌレベル）におけるリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの活性化制御は、図１０に示したリードコラムデコード部２５Ｒと同様である。
【０１９８】
図１６には、列デコーダ２５のうちの、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの活性化を制御するための、ライトコラムデコード部２５Ｗの構成が示される。
【０１９９】
図１６を参照して、ライトコラムデコード部２５Ｗは、リードコラムデコード部２５Ｒと共用するデコードユニットＣＤＵ１〜ＣＤＵｍと、メモリセル列にそれぞれ対応して設けられる制御ゲート２７０−１〜２７０−ｍおよびドライブゲート２８０−１〜２８０−ｍを有する。
【０２００】
制御ゲート２７０−１〜２７０−ｍの各々は、デコードユニットＣＤＵ１〜ＣＤＵｍのうちの対応する１つの出力と、データ書込時にＨレベルに活性化される制御信号ＷＥとを受けて、両者のＮＡＮＤ演算結果を出力する。ドライブゲート２８０−１〜２８０−ｍは、制御ゲート２７０−１〜２７０−ｍの出力と、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍとのＮＡＮＤ論理演算結果に従って、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍを駆動する。
【０２０１】
制御信号ＷＥがＬレベルに非活性化されるデータ読出時においては、列選択結果にかかわらず、制御ゲート２７０−１〜２７０−ｍの各々の出力はＨレベルに固定される。テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍの設定については、図１０で説明したのと同様であるので、詳細な説明は繰り返さない。
【０２０２】
したがって、通常動作モードにおいて、ライトコラムデコード部２５Ｗは、データ読出時には、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの各々をＬレベルに非活性化する。一方、データ書込時には、ライトコラムデコード部２５Ｗは、選択されたメモリセル列において、対応するライトコラム選択線ＷＣＳＬをＨレベルに活性化する。
【０２０３】
バーンインモードでは、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍに応答して、複数のライトコラム選択線ＷＣＳＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル列を強制的に選択して、対応するビット線対群と、ライトデータバス対ＷＤＢＰとが接続される。図５で説明したように、ライトデータバス対ＷＤＢＰの一方は、データ書込回路５１Ｗによって電源電圧Ｖｃｃ３に設定されるので、選択されたメモリセル列に対応するＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的にバーンイン試験を行なうことができる。
【０２０４】
このようなバーンイン試験においては、データ書込回路による供給電流量を、通常動作モードとバーンインモードとで異なるレベルに設定できる構成とすることにより、バーンイン試験時にトンネル膜に印加する電流ストレスを容易に調整することが可能となる。
【０２０５】
図１７は、実施の形態２の変形例２に従うデータ書込回路５２Ｗの構成を示す回路図である。図１７に示されるデータ書込回路５２Ｗは、図１３に示された構成において、データ書込回路５１Ｗに代えて配置することができる。
【０２０６】
図１７を参照して、実施の形態２の変形例２に従うデータ書込回路５２Ｗは、図５に示したデータ書込回路５１Ｗの構成と比較して、定電流供給回路８０に代えて、定電流供給回路８０♯を含む点で異なる。その他の部分の構成および動作は、データ書込回路５１Ｗと同様であるので詳細な説明は繰返さない。
【０２０７】
定電流供給回路８０♯は、図４に示した定電流供給回路７０および７１と同様の構成を有し、入力端子３００および３０２と、電圧調整回路１００ｗと、電圧切換回路３０４と、ＮチャネルＭＯＳトランジスタ３０１とを有する。
【０２０８】
電圧調整回路１００ｗは、図４に示した電圧調整回路１００と同様の構成を有し、外部からのヒューズブロー入力および制御信号に応じた基準電圧ＶｒｗをノードＮ２２へ出力する。入力端子３００には、バーンイン試験時にＬレベルに活性化されるバーンインモード信号／ＢＩＭが入力される。入力端子３０２はノードＮ２４と電気的に結合されて、バーンイン試験時に用いられる基準電圧Ｖｒｗｂの入力を受ける。
【０２０９】
電圧切換回路３０４は、バーンインモード信号／ＢＩＭに応答して、ノードＮ２２およびＮ２４の一方をノードＮ２０と接続することによって、ノードＮ２０に外部から調整可能な制御電圧Ｖｃｔｗを生成する。バーンインモードには、入力端子３０２に入力された基準電圧Ｖｒｗｂが制御電圧ＶｃｔｗとしてノードＮ２０へ伝達され、通常動作モードには、電圧調整回路１００ｗからの基準電圧Ｖｒｗが制御電圧ＶｃｔｗとしてノードＮ２０へ伝達される。
【０２１０】
ＮチャネルＭＯＳトランジスタ３０１は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの間に、ＰチャネルＭＯＳトランジスタ８２と直列に接続されて、そのゲートはノードＮ２０と接続される。ＮチャネルＭＯＳトランジスタ３０１およびＰチャネルＭＯＳトランジスタ８２の接続ノードは、ＰチャネルＭＯＳトランジスタ８１および８２の各ゲートと接続される。
【０２１１】
このような構成とすることにより、内部ノードＮｗ０に供給される電流量Ｉ（ｗｒｉｔｅ）は、ノードＮ２０に伝達される制御電圧Ｖｃｔｗに応じて変化する。したがって、通常動作モードにおけるデータ書込電流±Ｉｗを外部入力に応答して調整するとともに、バーンイン試験時におけるトンネル電流を、入力端子３０２へ印加される基準電圧Ｖｒｗｂによって調整することが可能である。この結果、バーンイン試験におけるトンネル膜の電流ストレスを外部から調整することが可能となる。
【０２１２】
なお、入力端子３０２に代えて図９に示した電圧調整回路１００ｂを配置して、ノードＮ２４へ基準電圧Ｖｒｗｂを生成する構成とすることも可能である。
【０２１３】
［実施の形態２の変形例３］
実施の形態２においては、通常動作モードとバーンインモードとにおいて、トンネル膜を通過するトンネル電流を独立に設定および調整可能な構成について説明した。これに対して、実施の形態２の変形例３においては、通常動作モード（データ読出時）とバーンインモードとの間で、トンネル膜に印加される電流ストレス比を一定に維持できる構成について説明する。
【０２１４】
図１８は、実施の形態２の変形例３に従うバーンインモード用の電圧調整回路３１０の構成を示す回路図である。図１８に示された電圧調整回路３１０は、たとえば、図９に示した定電流供給回路７０および７１の構成において、電圧調整回路１００ｂに代えて配置される。
【０２１５】
図１８を参照して、実施の形態２の変形例３に従う電圧調整回路３１０は、通常動作モード用の電圧調整回路１００ｎが出力する基準電圧Ｖｒｓｎを受けて、基準電圧Ｖｒｓｎを所定比率Ｋ倍（Ｋ：１より大きい実数）して基準電圧Ｖｒｓｂを生成する。
【０２１６】
電圧調整回路３１０は、オペアンプ３１２と、ＰチャネルＭＯＳトランジスタ３１５と、抵抗素子３１６および３１８を含む。ＰチャネルＭＯＳトランジスタ３１５は、電源電圧Ｖｃｃ１と、バーンインモードに対応する基準電圧Ｖｒｓｂを生成するノードＮ１６との間に電気的に結合される。抵抗素子３１６および３１８は、ノードＮ１６と接地電圧Ｖｓｓの間に直列に接続される。オペアンプ３１２は、電圧調整回路１００ｎからの基準電圧Ｖｒｓｎと抵抗素子Ｒ１およびＲ２の接続ノードＮ２６の電圧差を増幅してＰチャネルＭＯＳトランジスタ３１５のゲートに入力する。
【０２１７】
このような構成とすることにより、バーンインモードに対応する基準電圧Ｖｒｓｂは、下式（１）で示される。
【０２１８】
Ｖｒｓｂ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｓｎ…（１）
すなわち、上述した所定比率Ｋは、Ｋ＝（Ｒ１＋Ｒ２）／Ｒ２で示される。たとえば、抵抗素子Ｒ２を可変抵抗で形成することによって、この所定比率Ｋを調整することが可能となる。
【０２１９】
このような構成とすることにより、バーンイン試験でのトンネル電流は、通常動作時のトンネル電流と一定の関係を有するようになるので、通常動作モード（データ読出時）とバーンインモードとの間で、トンネル膜に印加される電流ストレスを所望の所定比率に設定できる。
【０２２０】
［実施の形態２の変形例４］
メモリアレイ１０上に、選択メモリセルと比較するためのダミーメモリセルを配置した構成においては、複数のＭＴＪメモリセルに対して、１個のダミーメモリセルが配置される。たとえば、図２および図１３に示されたメモリアレイ構成においては、各メモリセル列ごとに２個のダミーメモリセルが配置されるので、（ｎ／２）個のＭＴＪメモリセル列ごとに１個のダミーメモリセルが配置される。
【０２２１】
このため、通常のＭＴＪメモリセルのアクセス回数と比較して、ダミーメモリセルに対するアクセス頻度が高くなる。したがって、バーンイン試験において、ダミーメモリセルに対して、より厳しいスクリーニングを実行する必要がある。すなわち、バーンイン試験では、ダミーメモリセルに対して、ＭＴＪメモリセルよりも厳しい電流ストレスを印加して、ダミーメモリセルの潜在欠陥を適切に顕在化する必要がある。
【０２２２】
したがって、実施の形態２の変形例４においては、バーンイン試験時において、ＭＴＪメモリセルの通過電流量または電流通過時間を、ダミーメモリセルよりも大きくまたは長く設定することが可能な構成について説明する。
【０２２３】
図１９は、実施の形態２の変形例４に従うリードワード線ドライブ部の第１の構成例を示す回路図である。
【０２２４】
図１９を参照して、実施の形態２の変形例４の第１の構成例に従うリードワード線ドライブ部３０Ｒは、図１２に示したリードワード線ドライブ部３０Ｒの構成と比較して、電源ノード２６２と独立に設けられた電源ノード３２０と、電源スイッチ回路３３０とをさらに有する点で異なる。その他の部分の構成は、図１２に示したリードワード線ドライブ部３０Ｒと同様であるので詳細な説明は繰返さない。
【０２２５】
電源ノード３２０は、リードワード線ＲＷＬ１〜ＲＷＬｎにそれぞれ対応するドライブゲート２５０−１〜２５０−ｎへ動作電圧を供給するための電源ノード２６２から独立して設けられ、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２ににそれぞれ対応するドライブゲート２５０−ｄ１および２５０−ｄ２に対して動作電圧を供給する。
【０２２６】
電源スイッチ回路３３０は、バーンインモード信号ＢＩＭに応答して、電源ノード２６２および２６５の一方を電源ノード３２０と選択的に接続する。電源スイッチ回路３３０は、通常動作時においては、電源ノード２６２電源ノード３２０とを電気的に結合する。これにより、通常動作モードにおいては、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の活性化時における電圧レベルは同一であるので、選択メモリセルおよびダミーメモリセルの通過電流（すなわちセンス電流Ｉｓ）のレベルも同等となる。
【０２２７】
一方、バーンインモードにおいては、電源スイッチ回路３３０は、電源ノード２６５と電源ノード３２０とを電気的に結合する。電源ノード２６５に対しては、電源ノード２６２よりも高い電源電圧が入力される。たとえば、電源ノード２６２へ電源電圧Ｖｃｃ１が入力される場合には、電源ノード２６５に対しては、それよりも高い電源電圧Ｖｃｃ１♯（Ｖｃｃ１♯＞Ｖｃｃ１）が入力され、電源ノード２６２へ電源電圧Ｖｃｃ２が入力される場合には、電源ノード２６５に対しては、それよりも高い電源電圧Ｖｃｃ２♯（Ｖｃｃ２♯＞Ｖｃｃ２）が入力される。
【０２２８】
これにより、バーンイン試験時においては、活性化されたダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の電圧は、活性化されたリードワード線ＲＷＬの電圧よりも高くなる。したがって、ダミーアクセストランジスタＡＴＲｄのゲート電圧は、ＭＴＪメモリセル内のアクセストランジスタＡＴＲのゲート電圧よりも高く設定される。
【０２２９】
この結果、バーンイン試験において、ダミーメモリセルの通過電流をＭＴＪメモリセルの通過電流よりも大きくすることができるので、ダミーメモリセルに対して、ＭＴＪメモリセルよりも高い電流ストレスを印加して、ダミーメモリセルの潜在欠陥を適切に顕在化することができる。
【０２３０】
図２０は、実施の形態２の変形例４に従うリードワード線ドライブ部の第２の構成例を示す回路図である。
【０２３１】
図２０を参照して、実施の形態２の変形例４の第２の構成例に従うリードワード線ドライブ部３０Ｒは、図１９に示されたリードワード線ドライブ部と比較して、ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２に代えて、図１１に示したドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を含む点で異なる。その他の部分の構成は、図１９に示したワード線ドライブ部と同様であるので詳細な説明は繰返さない。
【０２３２】
リードワード線ＲＷＬ１〜ＲＷＤｎにそれぞれ対応するドライブゲート２４０−１〜２４０−ｎの各々には、制御ゲート２３０−１〜２３０−ｎのうちの対応する１つの制御ゲートの出力と、ノーマル行テスト選択信号／ＴＲＳＮとが入力される。
【０２３３】
一方、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２に対応するドライブゲート２４０−ｄ１および２４０−ｄ２に対しては、制御ゲート２３０−ｄ１および２３０−ｄ２のうちの対応する１つの制御ゲートの出力と、ダミー行テスト選択信号／ＴＲＳＤが入力される。ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤは、バーンインモードにおいて、所定期間ずつＬレベルへ活性化される。
【０２３４】
バーンインモードにおいて、ドライブゲート２４０−１〜２４０−ｎは、ノーマル行テスト選択信号／ＴＲＳＮの活性化に応答して、対応するリードワード線ＲＷＬをＨレベルに活性化する。ドライブゲート２４０−ｄ１および２４０−ｄ２は、ダミー行テスト選択信号／ＴＲＳＤの活性化に応答して、対応するダミーリードワード線ＤＲＷＬをＨレベルに活性化する。
【０２３５】
一方、通常動作モードにおいては、ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤは、Ｈレベルに設定されるので、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬは、行選択結果に応じて活性化される。
【０２３６】
図２１は、ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤの活性化期間を示す波形図である。
【０２３７】
図２１を参照して、ダミー行テスト選択信号／ＴＲＳＤの活性化期間は、ノーマル行テスト選択信号／ＴＲＳＮの活性化期間よりも長く設定される。たとえば、時刻ｔｂにおいて、ノーマル行テスト選択信号／ＴＲＳＮとダミー行テスト選択信号／ＴＲＳＤの各々がＬレベルに活性化されると、ノーマル行テスト選択信号／ＴＲＳＮは、時間Ｔｎが経過した時刻ｔｂにおいて、再び非活性化（Ｈレベル）される。一方、ダミー行テスト選択信号／ＴＲＳＤは、時間Ｔｎよりも長い時間Ｔｄ経過後の時刻ｔｄにおいて、再び非活性化（Ｈレベル）される。
【０２３８】
したがって、バーンイン試験において、ダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのオン時間は、ＭＴＪメモリセルＭＣ中のアクセストランジスタＡＴＲのオン時間よりも長く設定されるので、ダミーメモリセルの電流通過時間は、ＭＴＪメモリセルの電流通過時間よりも長く設定される。この結果、通常動作モードでＭＴＪメモリセルよりもアクセス頻度の高いダミーメモリセルに対して、バーンインモードにおいて、より大きな電流ストレスを与えて、潜在欠陥の加速試験を行なうことが可能である。
【０２３９】
なお、図１９および図２０にそれぞれ示されたリードワード線ドライブ部の構成を組合せて、バーンインモードにおけるダミーメモリセルの通過電流量および電流通過時間の両方を、ＭＴＪメモリセルと異なる値に設定してもよい。一般的に、電流ストレスは、通過電流量と当該電流の通過時間との積（以下、「ストレス積」とも称する）で示されるので、たとえば、Ｍ個（Ｍ：２以上の整数）のＭＴＪメモリセルごとに１個のダミーメモリセルが配置される構成においては、バーンイン試験でのダミーメモリセルへのストレス積を、ＭＴＪメモリセルのＭ倍となるように調整すればよい。これにより、バーンイン試験において、ダミーメモリセルと通常のＭＴＪメモリセルとのアクセス頻度の違いに応じた電流ストレスを印加することができる。
【０２４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４１】
【発明の効果】
請求項１に記載の薄膜磁性体記憶装置は、データ読出時に磁気記憶部（トンネル磁気抵抗素子）を通過する電流量を外部入力に応じて調整できる。したがって、磁気記憶部の製造ばらつき等が存在しても、十分なデータ読出マージンを確保することができる。また、動作テスト時において、電流供給部が出力する一定電流を外部から測定できるため、データ読出時に磁気記憶部（トンネル磁気抵抗素子）を通過する電流量を調整するための動作テストを効率的に実行できる。さらに、動作テスト時にモニタ抵抗に過大電流が流れて破壊されることを防止できる。
【０２４５】
請求項２から４に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、磁気記憶部（トンネル磁気抵抗素子）の通過電流量を通常動作モードよりも大きく設定できる。したがって、磁気記憶部の潜在欠陥を効果的に顕在化させて、ＭＲＡＭデバイスの信頼性を向上させるためのバーンイン試験（欠陥加速試験）を効率的に実行できる。
【０２４６】
請求項５に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、複数のメモリセル列に対応して並列に、磁気記憶部に電流を通過させることができる。したがって、請求項６に記載の薄膜磁性体記憶装置が奏する効果に加えて、効率的に短時間でバーンイン試験を実行できる。
【０２４７】
請求項６に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、複数のメモリセル行に対応して並列に、磁気記憶部に電流を通過させることができる。したがって、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、効率的に短時間でバーンイン試験を実行できる。
【０２４８】
請求項７および８に記載の薄膜磁性体記憶装置は、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、バーンイン試験に相当する別の動作モードにおける磁気記憶部の通過電流量を、外部入力に応じて容易に調整できる。
【０２４９】
請求項９に記載の薄膜磁性体記憶装置は、請求項７に記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作モード（データ読出時）とバーンインモードとの間で、磁気記憶部に印加される電流ストレスを所望の所定比率に自動的に設定できる。
【０２５０】
請求項１０から１２に記載の薄膜磁性体記憶装置は、ダミーメモリセルとの比較によって動作マージンの高いデータ読出を実行可能な構成において、通常のメモリセルよりもアクセス頻度の高いダミーメモリセルの潜在欠陥を適切に顕在化することができる。
【０２５１】
請求項１３に記載の薄膜磁性体記憶装置は、請求項１０に記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルと通常メモリセルとのアクセス頻度の違いに応じた電流ストレスをバーンイン試験で印加することができる。
【０２５２】
請求項１４に記載の薄膜磁性体記憶装置は、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作モードに磁気記憶部に印加される電圧を抑制して動作信頼性を向上させるとともに、バーンイン試験時には、磁気記憶部に十分な電流を通過させて、バーンイン試験を効率的に実行できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１に示されるメモリアレイおよびその周辺回路の構成を示す回路図である。
【図３】 図２に示されるデータ読出回路の構成を示す回路図である。
【図４】 図３に示される定電流供給回路７０および７１の構成を示す回路図である。
【図５】 図２に示されるデータ書込回路の構成を示す回路図である。
【図６】 実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図７】 実施の形態１の変形例に従う、定電流供給回路７０および７１の構成を示す回路図である。
【図８】 図７に示されたモニタ抵抗の構成例を示す回路図である。
【図９】 実施の形態２に従う定電流供給回路７０および７１の構成を示す回路図である。
【図１０】 実施の形態２の変形例１に従う列デコーダの構成を示す回路図である。
【図１１】 実施の形態２の変形例１に従うワード線ドライバの第１の構成例を示す回路図である。
【図１２】 実施の形態２の変形例１に従うワード線ドライバの第２の構成例を示す回路図である。
【図１３】 リードゲート構成を有するメモリアレイおよびその周辺回路の構成を示す回路図である。
【図１４】 リードゲート構成を有するＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図１５】 実施の形態２の変形例２に従う列デコーダのうちのリードコラムデコード部の構成を示す回路図である。
【図１６】 実施の形態２の変形例２に従う列デコーダのうちのライトコラムデコード部のの構成を示す回路図である。
【図１７】 実施の形態２の変形例２に従うデータ書込回路の構成を示す回路図である。
【図１８】 実施の形態２の変形例３に従うバーンインモード用の電圧調整回路３１０の構成を示す回路図である。
【図１９】 実施の形態２の変形例４に従うリードワード線ドライブ部の第１の構成例を示す回路図である。
【図２０】 実施の形態２の変形例４に従うリードワード線ドライブ部の第２の構成例を示す回路図である。
【図２１】 図２０に示されるノーマル行テスト選択信号およびダミー行テスト選択信号の活性化期間を示す波形図である。
【図２２】 磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【図２３】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２４】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２５】 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、２５Ｒ リードコラムデコード部、２５Ｗ ライトコラムデコード部、３０ ワード線ドライバ、３０Ｒ リードワード線ドライブ部、５０，６０ 読出／書込制御回路、５１Ｗ，５２Ｗ データ書込回路、５１Ｒ データ読出回路、７０，７１，８０ 定電流供給回路、１００，１００ｂ，１００ｎ，１００ｗ，３１０ 電圧調整回路、１１０ 電圧調整部、１１５ チューニング入力部、１４１〜１４３ ヒューズ素子、１９０ 電流モニタ部、１９２ モニタ抵抗、２６２，２６５，３２０ 電源ノード、３３０ 電源スイッチ回路、／ＴＣＳ１〜／ＴＣＳｍ テストコラム選択信号、／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２ テストロウ選択信号、／ＴＲＳＤ ダミー行テスト選択信号、／ＴＲＳＮ ノーマル行テスト選択信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＩＭ，／ＢＩＭ バーンインモード信号、ＢＬ，／ＢＬ ビット線、ＣＤＵ１〜ＣＤＵｍ，ＲＤＵ１〜ＲＤＵｎ，ＲＤＵｄ１，ＲＤＵｄ２ デコードユニット、ＤＭＣ ダミーメモリセル、ＤＲＷＬ ダミーリードワード線、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流（データ読出電流）、ＭＣ ＭＴＪメモリセル、ＲＣＤＧ１〜ＲＣＤＧｍ リードドライブ選択ゲート、ＲＣＳＧ１〜ＲＣＳＧｍ リードコラム選択ゲート、ＲＣＳＬ１〜ＲＣＳＬｍ リードコラム選択線、ＲＤＢ，／ＲＤＢ リードデータバス、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｄ ダミー抵抗素子、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 電源電圧、Ｖｓｓ 接地電圧、ＷＣＳＧ１〜ＷＣＳＧｍ ライトコラム選択ゲート、ＷＣＳＬ１〜ＷＣＳＬｍ ライトコラム選択線、ＷＤＢ，／ＷＤＢ ライトデータバス、ＷＷＬ ライトワード線。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体であるトンネル磁気抵抗素子をメモリセルに用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.、“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.、および“A 256kb 3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM", ISSCC Digest of Technical Papers, TA7.6, Feb. 2001.等の技術文献に開示されている。
【０００４】
図２２は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２２を参照して、ＭＴＪメモリセルは、記憶データレベルに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲと、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓの経路を形成するためのアクセス素子ＡＴＲとを備える。アクセス素子ＡＴＲは、代表的には電界効果型トランジスタで形成されるので、以下においては、アクセス素子ＡＴＲをアクセストランジスタＡＴＲとも称する。アクセストランジスタＡＴＲは、トンネル磁気抵抗素子ＴＭＲと直列に接続される。
【０００６】
ＭＴＪメモリセルに対して、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を実行するためのリードワード線ＲＷＬと、データ読出およびデータ書込において、記憶データのデータレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２３は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２３を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（以下、単に「固定磁化層」とも称する）ＦＬと、外部かの印加磁界に応じた方向に磁化される強磁性体層（以下、単に「自由磁化層」とも称する）ＶＬとを有する。固定磁化層ＦＬおよび自由磁化層ＶＬの間には、絶縁体膜で形成されるトンネルバリア（トンネル膜）ＴＢが設けられる。自由磁化層ＶＬは、書込まれる記憶データのレベルに応じて、固定磁化層ＦＬと同一方向または固定磁化層ＦＬと反対方向に磁化される。これらの固定磁化層ＦＬ、トンネルバリアＴＢおよび自由磁化層ＶＬによって、磁気トンネル接合が形成される。
【０００８】
データ読出時においては、リードワード線ＲＷＬの活性化に応じてアクセストランジスタＡＴＲがターンオンして、トンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接地電圧Ｖｓｓとの間に接続される。これにより、トンネル磁気抵抗素子ＴＭＲの両端にビット線電圧に応じたバイアス電圧が印加されて、トンネル膜にトンネル電流が流される。このようなトンネル電流を用いることによって、データ読出時に、ビット線ＢＬ〜トンネル磁気抵抗素子ＴＭＲ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路にセンス電流を流すことができる。
【０００９】
トンネル磁気抵抗素子ＴＭＲの電気抵抗は、固定磁化層ＦＬおよび自由磁化層ＶＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗値は、固定磁化層ＦＬの磁化方向と自由磁化層ＶＬの磁化方向とが平行である場合に最小値Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合に最大値Ｒｍａｘとなる。
【００１０】
したがって、自由磁化層ＶＬを記憶データに応じた方向に磁化すれば、センス電流Ｉｓによってトンネル磁気抵抗素子ＴＭＲで生じる電圧変化は、記憶データレベルに応じて異なる。したがって、たとえばビット線ＢＬを一定電圧にプリチャージした後に、トンネル磁気抵抗素子ＴＭＲにセンス電流Ｉｓを流せば、ビット線ＢＬの電圧を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２４は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２４を参照して、データ書込時においては、リードワード線ＲＷＬが非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁化層ＶＬを書込データに応じた方向に磁化するためのデータ書込電流が、ライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。
【００１３】
図２５は、データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【００１４】
図２５を参照して、横軸は、トンネル磁気抵抗素子ＴＭＲ内の自由磁化層ＶＬにおいて磁化容易軸（ＥＡ：Easy Axis）方向に印加される磁界を示す。一方、縦軸Ｈ（ＨＡ）は、自由磁化層ＶＬにおいて磁化困難軸（ＨＡ：Hard Axis）方向に作用する磁界を示す。磁界Ｈ（ＥＡ）およびＨ（ＨＡ）は、ビット線ＢＬおよびライトワード線ＷＷＬをそれぞれ流れる電流によって生じる２つの磁界の一方ずつにそれぞれ対応する。
【００１５】
ＭＴＪメモリセルにおいては、固定磁化層ＦＬの固定された磁化方向は、自由磁化層ＶＬの磁化容易軸に沿っており、自由磁化層ＶＬは、記憶データのレベル（“１”および“０”）に応じて、磁化容易軸方向に沿って、固定磁化層ＦＬと平行あるいは反平行（反対）方向に磁化される。ＭＴＪメモリセルは、自由磁化層ＶＬの２通りの磁化方向と対応させて、１ビットのデータ（“１”および“０”）を記憶することができる。
【００１６】
自由磁化層ＶＬの磁化方向は、印加される磁界Ｈ（ＥＡ）およびＨ（ＨＡ）の和が、図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層ＶＬの磁化方向は変化しない。
【００１７】
アステロイド特性線に示されるように、自由磁化層ＶＬに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。
【００１８】
図２５に示した例のようにデータ書込時の動作点を設計した場合には、データ書込対象であるＭＴＪメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がＨWRとなるように設計される。すなわち、このデータ書込磁界ＨWRが得られるように、ビット線ＢＬまたはライトワード線ＷＷＬを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界ＨWRは、磁化方向の切換えに必要なスイッチング磁界ＨSWと、マージン分ΔＨとの和で示される。すなわち、ＨWR＝ＨSW＋ΔＨで示される。
【００１９】
ＭＴＪメモリセルの記憶データ、すなわちトンネル磁気抵抗素子ＴＭＲの磁化方向を書換えるためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に所定レベル以上のデータ書込電流を流す必要がある。これにより、トンネル磁気抵抗素子ＴＭＲ中の自由磁化層ＶＬは、磁化容易軸（ＥＡ）に沿ったデータ書込磁界の向きに応じて、固定磁化層ＦＬと平行もしくは、反対（反平行）方向に磁化される。トンネル磁気抵抗素子ＴＭＲに一旦書込まれた磁化方向、すなわちＭＴＪメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００２０】
このようにトンネル磁気抵抗素子ＴＭＲは、印加されるデータ書込磁界によって書換可能な磁化方向に応じてその電気抵抗が変化するので、トンネル磁気抵抗素子ＴＭＲの電気抵抗値ＲｍａｘおよびＲｍｉｎと、記憶データのレベル（“１”および“０”）とそれぞれ対応付けることによって、不揮発的なデータ記憶を実行することができる。
【００２１】
【発明が解決しようとする課題】
このように、データ読出時にトンネル磁気抵抗素子ＴＭＲを通過するセンス電流Ｉｓは、トンネル膜を通過するトンネル電流として流される。しかし、トンネル磁気抵抗素子ＴＭＲにおける電圧対電流特性、すなわちトンネル膜印加電圧（バイアス電圧）対トンネル電流特性は、トンネル膜厚に大きく依存する。したがって、製造プロセスにおけるトンネル膜厚の製造ばらつきに起因して、データ読出時のセンス電流Ｉｓが大きく変化してしまう。
【００２２】
すなわち、同じバイアス電圧を印加しても、トンネル膜厚の製造ばらつきによって、トンネル磁気抵抗素子ＴＭＲを流れるセンス電流Ｉｓが大きく変化してしまうので、ビット線電圧からトンネル磁気抵抗素子ＴＭＲの電気抵抗値、すなわち記憶データレベルを正しく検知することができなくなってしまう。したがって、このような製造ばらつきに対応して、データ読出マージンを確保する構成とする必要がある。
【００２３】
さらに、トンネル磁気抵抗素子ＴＭＲの電気抵抗特性は、温度依存性や、バイアス電圧に対する依存性も大きいので、これらの変動に対処して、データ読出マージンを確保することも考慮に入れる必要がある。
【００２４】
一方、このトンネル電流によって、トンネル膜の信頼性も大きく左右される。すなわち、製造時のばらつきによって、薄いトンネル膜が作製されると、通常動作時に過大なトンネル電流が流れて、ＭＲＡＭデバイス全体の動作信頼性を損なうおそれがある。
【００２５】
また、トンネル磁気抵抗素子ＴＭＲの信頼性評価のためには、トンネル膜の信頼性を保証するための欠陥加速試験が必要となるが、従来のＭＯＳ（Metal Oxide Semiconductor）型ＬＳＩ（Large Scale Integrated circuit）で実施されていたような、高電界印加による加速試験では、トンネル膜のスクリーニングを有効に行なうことはできない。
【００２６】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、磁気トンネル接合を形成するトンネル膜厚の製造ばらつき等に対応して、データ読出マージンを確保できる薄膜磁性体記憶装置の構成を提供することである。
【００２７】
この発明の他の目的は、磁気トンネル接合を形成するトンネル膜の潜在的な欠陥を顕在化させるための欠陥加速試験を効率的に実行できる薄膜磁性体記憶装置の構成を提供することである。
【００２８】
【課題を解決するための手段】
この発明に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、各々が複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備える。各メモリセルは、記憶データのレベルに応じた方向に磁化されて、磁化方向に応じて異なる電気抵抗を有する磁気記憶部と、複数のデータ線のうちの対応する１本および第１の電圧の間に磁気記憶部と直列に電気的に結合されて、少なくともデータ読出対象に選択された選択メモリセルにおいてターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、複数のデータ線のうちの選択メモリセルに対応するデータ線を内部ノードと電気的に結合するための選択ゲートと、選択メモリセルの記憶データを読出すためのデータ読出回路とを備える。データ読出回路は、第２の電圧と内部ノードとの間に電気的に結合されて、外部入力に応じて不揮発的に調整可能な制御電圧に応じた一定電流を内部ノードへ供給するための定電流回路と、内部ノードの電圧に応じて読出データを生成する電圧増幅回路とを含む。
【００２９】
好ましくは、定電流回路は、制御電圧に応じた一定電流を出力するための電流源回路と、動作テスト時において、外部から調整電圧の入力を受ける第１の端子と、動作テスト時において、調整電圧を制御電圧として電流源回路に伝達するための電圧切換部と、動作テスト時において、一定電流を検出するための電流モニタ部とを含む。電流モニタ部は、動作テスト時において、内部ノードと第１の電圧の間に電気的に結合されるモニタ抵抗部と、動作テスト時において、内部ノードの電流を外部から測定可能な第２の端子とを有する。
【００３０】
さらに好ましくは、モニタ抵抗部は、内部ノードおよび第１の電圧の間に直列に接続される、各々が磁気記憶部と同様に作製された複数の磁気抵抗素子を有する。
【００３１】
また好ましくは、定電流回路は、制御電圧を生成するための電圧調整回路を含む。電圧調整回路は、各々が、外部入力に応じて第１の状態から第２の状態に不揮発的に変化する複数のプログラム素子と、複数のプログラム素子のそれぞれ状態の組合せに応じて、制御電圧の電圧レベルを設定する電圧調整部とを有する。
【００３２】
さらに好ましくは、電圧調整回路は、複数のプログラム素子のうちの少なくとも１つに対応してそれぞれ設けられる複数のテストゲート回路と、複数のテストゲート回路に対応してそれぞれ設けられ、各々が外部からの擬似プログラム信号の入力を受けるための複数のテスト端子とを含む。複数のテストゲート回路の各々は、対応するプログラム素子と直列あるいは並列に電気的に結合されて、対応する擬似プログラム信号に応答して、対応するプログラム素子が第２の状態に遷移した場合と同様の電気的接続状態を形成する。
【００３３】
この発明の他の構成に従う薄膜磁性体記憶装置は、各々がデータ記憶を実行する複数のメモリセルと、各々が複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備える。各メモリセルは、記憶データのレベルに応じて、第１および第２の電気抵抗のいずれかを有する磁気記憶部と、複数のデータ線のうちの対応する１本および第１の電圧の間に磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるアクセス素子とを含む。薄膜磁性体記憶装置は、さらに、アクセス素子のターンオンに応答して磁気記憶部を通過する電流を供給するための電流供給回路を備える。電流供給回路は、通常動作モードにおいては、第１の一定電流を少なくとも１本のデータ線へ供給し、別の動作モードにおいては、第１の一定電流より大きい第２の一定電流を少なくとも１本のデータ線へ供給する。
【００３４】
好ましくは、磁気記憶部は、固定された方向に磁化された第１の磁性体層と、記憶データのレベルに応じた方向に磁化される第２の磁性体層と、第１および第２の磁性体層の間に形成される絶縁膜とを有する。別の動作モードは、絶縁膜の潜在欠陥を加速するための欠陥加速試験に相当する。
【００３５】
また好ましくは、アクセス素子がターンオンされたメモリセルにおいて、別の動作モード時に絶縁膜の両端に印加される電圧差は、通常動作時よりも大きい。
【００３６】
あるいは好ましくは、アクセス素子は、磁気記憶部と直列に接続される電界効果型トランジスタを有する。アクセス素子がターンオンされたメモリセルにおいて、別の動作モード時での電界効果型トランジスタのゲート印加電圧は、電界効果型トランジスタのオン抵抗が通常動作モードよりも減少するように設定される。
【００３７】
また好ましくは、複数のメモリセルは行列状に配置され、複数のデータ線は、メモリセル列にそれぞれ対応して配置される。薄膜磁性体記憶装置は、列選択結果に応じて、電流供給回路と複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備える。選択ゲート回路は、別の動作モードにおいては、複数のデータ線のうちのＮ本（Ｎ：２以上の整数）のデータ線を電流供給回路と接続し、通常動作モードにおいては、複数のデータ線のうちのデータ読出対象に選択されたメモリセルに対応する１本を電流供給回路と接続する。
【００３８】
また好ましくは、複数のメモリセルは行列状に配置される。薄膜磁性体記憶装置は、メモリセル行単位でアクセス素子のオン・オフを制御するための行選択部をさらに備える。行選択部は、別の動作モードにおいては、Ｍ個（Ｍ：２以上の整数）のメモリセル行に対応するアクセス素子群の各々をターンオンさせ、通常動作モードにおいては、データ読出対象に選択されたメモリセルに対応する１個のメモリセル行に対応するアクセス素子群の各々をターンオンさせる。
【００３９】
あるいは好ましくは、電流供給回路は、制御電圧に応じた一定電流を少なくとも１本のデータ線へ出力する電流源回路と、第１の一定電流に対応する第１の基準電圧を調整するための第１の電圧調整回路と、第２の一定電流に対応する第２の基準電圧を調整するための第２の電圧調整回路と、動作モードに応じて、第１および第２の基準電圧のいずれか一方を制御電圧として電流源回路に伝達するための電圧切換回路とを含む。
【００４０】
さらに好ましくは、第１の電圧調整回路は、第１の外部入力に応答して、第１の基準電圧を不揮発的に調整する。第２の電圧調整回路は、第２の外部入力に応答して、第２の基準電圧を不揮発的に調整する。
【００４１】
あるいは、さらに好ましくは、第１の電圧調整回路は、外部入力に応答して、第１の基準電圧を不揮発的に調整する。第２の電圧調整回路は、第１の電圧調整回路からの第１の基準電圧と第２の基準電圧との比が所定値となるように、第２の基準電圧を生成する。
【００４２】
好ましくは、薄膜磁性体記憶装置は、複数のメモリセルのうちのＭ個（Ｍ：２以上の複数）ごとに設けられるダミーメモリセルをさらに備える。ダミーメモリセルは、第１および第２の電気抵抗の間の中間的な電気抵抗を有するダミー磁気記憶部と、複数のデータ線のうちの１本と第１の電圧との間に、ダミー磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるダミーアクセス素子とを含む。別の動作モードにおいて、ダミー磁気記憶部に印加される電流ストレスは、複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々において磁気記憶部に印加される電流ストレスよりも大きい。
【００４３】
特に、ドライバ回路は、別の動作モードにおいて、ダミー磁気記憶部を第３の一定電流が通過する時間と第３の一定電流との積を、テスト対象メモリセルの磁気記憶部を第２の一定電流が通過する時間と第２の一定電流との積のＭ倍に設定する。
【００４４】
あるいは、特に、アクセス素子およびダミーアクセス素子の各々はは、第１および第２の電界効果型トランジスタでそれぞれ構成される。薄膜磁性体記憶装置は、アクセス素子およびダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備える。ドライバ回路は、別の動作モードにおいて、複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々に含まれる第１の電界効果型トランジスタおよび第２の電界効果型トランジスタのそれぞれのゲート電圧を、第２の電界効果型トランジスタのオン抵抗が第１の電界効果型トランジスタのオン抵抗よりも小さくなるように設定する。
【００４５】
あるいは、特に、薄膜磁性体記憶装置は、アクセス素子およびダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備える。ドライバ回路は、別の動作モードにおいて、ダミーアクセス素子のオン時間を、テスト対象メモリセルの各々におけるアクセス素子のオン期間よりも長く設定する。
【００４６】
あるいは好ましくは、電流供給回路は、通常動作モードのデータ読出時において、少なくとも１本のデータ線を第１の電圧よりも高い第２の電圧と結合するための読出駆動部と、第２の電圧よりも高い第３の電圧の供給を受けて動作する、通常動作モードのデータ書込時において、データ書込対象に選択されたメモリセルの磁気記憶部を記憶データのレベルに応じて磁化するためのデータ書込電流を生成するためのデータ書込回路とを含む。薄膜磁性体記憶装置は、電流供給回路と複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備える。選択ゲート回路は、通常動作モードにおいては、読出駆動部およびデータ書込回路の一方と、複数のデータ線のうちの選択されたメモリセルに対応する少なくとも１本とを接続し、別の動作モードにおいては、データ書込回路と複数のデータ線のうちの少なくとも１本とを接続する。データ書込回路は、別の動作モードにおいて、第２の一定電流を供給する。
【００４７】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。
【００４８】
［実施の形態１］
図１は、本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【００４９】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを実行し、書込データＤＩＮの入力および読出データＤＯＵＴの出力を実行する。
【００５０】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成については後ほど詳細に説明するが、ＭＴＪメモリセルの行（以下、単に「メモリセル行」とも称する）に対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。また、ＭＴＪメモリセルの列（以下、単に「メモリセル列」とも称する」に対応してビット線ＢＬおよび／ＢＬが配置される。
【００５１】
ＭＲＡＭデバイス１は、さらに、行デコーダ２０と、列デコーダ２５と、ワード線ドライバ３０と、読出／書込制御回路５０，６０とを備える。
【００５２】
行デコーダ２０は、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じて、メモリアレイ１０における行選択を実行する。列デコーダ２５は、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に基づいて、リードワード線ＲＷＬもしくはライトワード線ＷＷＬを選択的に活性化する。ロウアドレスＲＡおよびコラムアドレスＣＡによって、データ読出もしくはデータ書込対象に指定されたメモリセル（以下、「選択メモリセル」とも称する）が示される。
【００５３】
ライトワード線ＷＷＬは、ワード線ドライバ３０が配置されるのとメモリアレイ１０を挟んで反対側の領域４０において、接地電圧Ｖｓｓと結合される。読出／書込制御回路５０，６０は、データ読出およびデータ書込時において、選択メモリセルに対応する選択メモリセル列（以下、「選択列」とも称する）のビット線ＢＬおよび／ＢＬに対してデータ書込電流およびセンス電流（データ読出電流）を流すために、メモリアレイ１０に隣接する領域に配置される回路群を総称したものである。
【００５４】
図２は、メモリアレイ１０およびその周辺回路の構成を示す回路図である。
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列される、ＭＴＪメモリセルＭＣを有する。ＭＴＪメモリセルの各々の構成は、図２２に示したのと同様であり、記憶データのレベルに応じて電気抵抗が変化する磁気記憶部として作用するトンネル磁気抵抗素子ＴＭＲと、アクセスゲートとして作用するアクセストランジスタＡＴＲとを有する。
【００５５】
第１番目から第ｎ番目のメモリセル行にそれぞれ対応して、リードワード線ＲＷＬ１〜ＲＷＬｎおよびライトワード線ＷＷＬ１〜ＷＷＬｎがそれぞれ設けられる。第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍがそれぞれ設けられる。
【００５６】
以下においては、ライトワード線、リードワード線、ビット線およびビット線対を総括的に表記する場合には、符号ＷＷＬ、ＲＷＬ、ＢＬ（／ＢＬ）およびＢＬＰを用いてそれぞれ表記することとし、特定のライトワード線、リードワード線、ビット線およびビット線対を示す場合には、これらの符号に添字を付して、ＲＷＬ１，ＷＷＬ１，ＢＬ１（／ＢＬ１），ＢＬＰ１のように表記するものとする。
【００５７】
ＭＴＪメモリセルＭＣは、１行ごとにビット線ＢＬおよび／ＢＬのいずれか一方ずつと接続される。たとえば、第１番目のメモリセル列に属するＭＴＪメモリセルについて説明すれば、第１行目のＭＴＪメモリセルは、ビット線／ＢＬ１と結合され、第２行目のＭＴＪメモリセルは、ビット線ＢＬ１と結合される。以下同様に、ＭＴＪメモリセルの各々は、奇数行においてビット線対の一方ずつの／ＢＬ１〜／ＢＬｍと接続され、偶数行においてビット線対の他方ずつのＢＬ１〜ＢＬｍと接続される。
【００５８】
メモリアレイ１０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍとそれぞれ結合される複数のダミーメモリセルＤＭＣを有する。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方と対応するように、２行×ｍ列に配置される。ダミーリードワード線ＤＲＷＬ１に対応するダミーメモリセルは、ビット線ＢＬ１，ＢＬ２〜ＢＬｍとそれぞれ結合される。一方、ダミーリードワード線ＤＲＷＬ２に対応する残りのダミーメモリセルは、ビット線／ＢＬ１，／ＢＬ２〜／ＢＬｍとそれぞれ結合される。
【００５９】
ダミーメモリセルＤＭＣは、ダミー抵抗素子ＴＭＲｄおよびダミーアクセス素子ＡＴＲｄを有する。ダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄは、ＭＴＪメモリセルＭＣの記憶データレベル“１”および“０”にそれぞれ対応する電気抵抗ＲａｘおよびＲｍｉｎの中間値に、すなわちＲｍａｘ＞Ｒｄ＞Ｒｍｉｎに設定される。ダミーアクセス素子ＡＴＲｄは、ＭＴＪメモリセルのアクセス素子と同様に、代表的には電界効果型トランジスタで構成される。したがって、以下においては、ダミーアクセス素子をダミーアクセストランジスタＡＴＲｄとも称する。
【００６０】
さらに、ダミーメモリセルの行にそれぞれ対応して、ダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が配置される。なお、ダミー抵抗素子ＴＭＲｄの構造によっては、ダミーライトワード線の配置は不要となるが、メモリアレイ上での形状の連続性を確保して製造プロセスの複雑化を避けるために、ライトワード線ＷＷＬと同様に設計されたダミーライトワード線ＤＷＷＬ１，ＤＷＷＬ２が設けられる。
【００６１】
データ読出時において、行選択結果に応じて奇数行が選択されて、ビット線／ＢＬ１〜／ＢＬｍの各々とＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ１が活性化されて、ビット線ＢＬ１〜ＢＬｍの各々とダミーメモリセルＤＭＣとが結合される。反対に、偶数行が選択されて、ビット線ＢＬ１〜ＢＬｍの各々と、ＭＴＪメモリセルＭＣとが結合される場合には、ダミーリードワード線ＤＲＷＬ２が活性化されて、ビット線／ＢＬ１〜／ＢＬｍの各々と、ダミーメモリセルＤＭＣとが結合される。
【００６２】
ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２を総称して、ダミーリードワード線ＤＲＷＬとも称する。また、以下においては、信号および信号線の高電圧状態（電源電圧Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３）および低電圧状態（接地電圧Ｖｓｓ）のそれぞれを、「Ｈレベル」および「Ｌレベル」とも称する。
【００６３】
ワード線ドライバ３０は、データ書込時において、選択されたメモリセル行（以下、「選択行」とも称する）に対応するライトワード線ＷＷＬの一端を、電源電圧Ｖｃｃ３と結合する。上述したように、各ライトワード線ＷＷＬの他端は、領域４０において接地電圧Ｖｓｓと結合されるので、選択行のライトワード線ＷＷＬ上に、ワード線ドライバ３０から領域４０へ向かう方向に、行方向のデータ書込電流Ｉｐを流すことができる。一方、非選択のライトワード線は、ワード線ドライバ３０によって、接地電圧Ｖｓｓと結合される。
【００６４】
データ読出時において、ワード線ドライバ３０は、行選択結果に応じて、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を選択的にＨレベル（電源電圧Ｖｃｃ１）に活性化する。
【００６５】
第１番目から第ｍ番目のメモリセル列にそれぞれ対応して、列選択を実行するためのライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍおよびリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍが設けられる。
【００６６】
列デコーダ２５は、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、データ書込時において、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。データ読出時においては、列デコーダ２５は、列選択結果に応じて、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍのうちの１本を選択状態（Ｈレベル）に活性化する。
【００６７】
さらに、書込データを伝達するためのライトデータバス対ＷＤＢＰと、読出データを伝達するためのリードデータバス対ＲＤＢＰとが独立に配置される。ライトデータバス対ＷＤＢＰは、互いに相補のライトデータバスＷＤＢおよび／ＷＤＢを含み、リードデータバス対ＲＤＢＰは、互いに相補のリードデータバスＲＤＢおよび／ＲＤＢを含む。
【００６８】
読出／書込制御回路５０は、データ書込回路５１Ｗと、データ読出回路５１Ｒと、メモリセル列にそれぞれ対応して設けられる、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍとを含む。
【００６９】
メモリセル列にそれぞれ対応して配置される、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍの各々およびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍの各々は、それぞれ同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードコラム選択ゲートＲＣＳＧ１およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【００７０】
リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとビット線ＢＬ１との間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとビット線／ＢＬ１との間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７１】
ライトコラム選択ゲートＷＣＳＧ１は、リードコラム選択ゲートＲＣＳＧ１と同様の構成を有し、ライトコラム選択線ＷＣＳＬ１の電圧に応じてオン・オフする２個のトランジスタスイッチを有する。ライトコラム選択線ＷＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、ライトコラム選択ゲートＷＣＳＧ１は、ライトデータバスＷＤＢおよび／ＷＤＢをビット線ＢＬ１および／ＢＬ１とそれぞれ電気的に結合する。
【００７２】
なお、以下においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍ、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍ、リードコラム選択ゲートＲＣＳＧ１〜ＲＣＳＧｍおよびライトコラム選択ゲートＷＣＳＧ１〜ＷＣＳＧｍをそれぞれ総称して、単に、リードコラム選択線ＲＣＳＬ、ライトコラム選択線ＷＣＳＬ、リードコラム選択ゲートＲＣＳＧおよびライトコラム選択ゲートＷＣＳＧとも称する。
【００７３】
読出／書込制御回路６０は、メモリセル列にそれぞれ対応して設けられる短絡スイッチトランジスタ６２−１〜６２−ｍを有する。短絡スイッチトランジスタ６２−１〜６２−ｍは、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍにそれぞれ応答してオン／オフする。たとえば、短絡スイッチトランジスタ６２−１は、第１番目のメモリセル列に対応して設けられ、ライトコラム選択線ＷＣＳＬ１の活性化（Ｈレベル）に応答して、ビット線ＢＬ１および／ＢＬ１の一端同士（ライトコラム選択ゲートＷＣＳＧ１の反対側）を電気的に結合する。
【００７４】
その他のメモリセル列に対応してそれぞれ設けられる短絡スイッチトランジスタ６２−２〜６２−ｍも同様に、ライトコラム選択線ＷＣＳＬ２〜ＷＣＳＬｍの活性化にそれぞれ応答して、対応するメモリセル列において、ビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの間を電気的に結合する。
【００７５】
読出／書込制御回路６０は、さらに、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍと接地電圧Ｖｓｓとの間にそれぞれ設けられるプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを有する。プリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂは、ビット線プリチャージ信号ＢＬＰＲの活性化に応答してオンすることにより、ビット線ＢＬ１，／ＢＬ１〜ビット線ＢＬｍ，／ＢＬｍを接地電圧Ｖｓｓにプリチャージする。
【００７６】
なお、以下においては、短絡スイッチトランジスタ６２−１〜６２−ｍおよびプリチャージトランジスタ６４−１ａ，６４−１ｂ〜６４−ｍａ，６４−ｍｂを、それぞれ総称して短絡スイッチトランジスタ６２およびプリチャージトランジスタ６４とも称する。
【００７７】
コントロール回路５によって生成されるビット線プリチャージ信号ＢＬＰＲは、ＭＲＡＭデバイス１のアクティブ期間において、少なくともデータ読出実行前の所定期間においてＨレベルに活性化される。一方、ＭＲＡＭデバイス１のアクティブ期間のうちのデータ読出動作時およびデータ書込動作時においては、ビット線プリチャージ信号ＢＬＰＲは、Ｌレベルに非活性化されて、プリチャージトランジスタ６４はオフされる。
【００７８】
次に、データ読出回路およびデータ書込回路の構成について説明する。
図３はデータ読出回路５１Ｒの構成を示す回路図である。
【００７９】
図３を参照して、データ読出回路５１Ｒは、電源電圧Ｖｃｃ１を受けて、一定電流Ｉ（Ｒｅａｄ）を内部ノードＮｓ１およびＮｓ２へそれぞれ供給するための定電流供給回路７０および７１と、内部ノードＮｓ１とリードデータバスＲＤＢの間に電気的に結合されるＮ型ＭＯＳトランジスタ７３と、内部ノードＮｓ２とリードデータバス／ＲＤＢとの間に電気的に結合されるＮ型ＭＯＳトランジスタ７４と、内部ノードＮｓ１およびＮｓ２の間の電圧レベル差を増幅して読出データＤＯＵＴを出力する増幅器７５とを有する。
【００８０】
図４は、データ読出回路５１Ｒに含まれる定電流供給回路７０および７１の構成を示す回路図である。定電流供給回路７０および７１の構成は同一であるので、図４においては、代表的に定電流供給回路７０の構成が示される。
【００８１】
図４を参照して、定電流供給回路７０は、基準電圧Ｖｒｓを調整するための電圧調整回路１００と、入力端子１０１および１０２と、電圧切換回路１０３と、電圧切換回路１０３によって伝達された制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒａｅｄ）を内部ノードＮｓ１に生成するための電流源１０４とを含む。
【００８２】
電圧調整回路１００は、通常動作時におけるデータ読出電流Ｉｓの電流量を設定するための基準電圧Ｖｒｓを生成する。入力端子１０１には、テストモード時において、センス電流Ｉｓの電流量を設定するためのテスト用基準電圧Ｖｒｔが入力される。入力端子１０２には、テストモード時にＨレベルに活性化され、通常動作時にＬレベルに非活性化されるテストエントリ信号ＴＥが入力される。
【００８３】
電圧切換回路１０３は、テストエントリ信号ＴＥに応答して相補的にオンおよびオフするトランスファゲート１０７および１０８を有する。電圧切換回路１０３は、テストエントリ信号ＴＥに応答して、通常動作時には電圧調整回路１００からの基準電圧Ｖｒｓを、制御電圧ＶｃｔｒとしてノードＮ１０に伝達する。一方、テストモード時においては、電圧切換回路１０３は、入力端子１０１に与えられたテスト用基準電圧Ｖｒｔを、制御電圧ＶｃｔｒとしてノードＮ１０に伝達する。
【００８４】
電流源１０４は、ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａ，１０６ｂを有する。ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａは、電源電圧Ｖｃｃ１と接地電圧Ｖｓｓとの間に直列に接続される。ＮチャネルＭＯＳトランジスタ１０５のゲートはノードＮ１０と接続される。また、ＮチャネルＭＯＳトランジスタ１０５およびＰチャネルＭＯＳトランジスタ１０６ａの接続ノードは、ＰチャネルＭＯＳトランジスタ１０６ａおよび１０６ｂの各々のゲートと結合される。
【００８５】
電流源１０４は、このようなカレントミラー構成によって、ノードＮ１０の制御電圧Ｖｃｔｒに応じた一定電流Ｉ（Ｒｅａｄ）を内部ノードＮｓ１に供給する。
【００８６】
このような構成とすることにより、内部ノードＮｓ１（Ｎｓ２）に流されるセンス電流Ｉｓの電流量は、通常動作時には電圧調整回路１００が出力する基準電圧Ｖｒｓに応じて設定され、テストモード時においては、入力端子１０１に外部から入力されるテスト用基準電圧Ｖｒｔに応じて設定される。
【００８７】
電圧調整回路１００は、電圧調整部１１０と、チューニング入力部１１５とを有する。電圧調整部１１０は、チューニング入力部１１５での設定に応じて、基準電圧Ｖｒｓを調整する。
【００８８】
電圧調整部１１０は、基準電圧Ｖｒｓを生成するノードＮ１１および接地電圧Ｖｓｓとの間に直列に結合されるＰチャネルＭＯＳトランジスタ１２０〜１２４と、オペアンプ１２５と、ノードＮ１１および電源電圧Ｖｃｃ１の間に電気的に結合されるＰチャネルＭＯＳトランジスタ１２６とを有する。オペアンプ１２５は、ＰチャネルＭＯＳトランジスタ１２０および１２１の接続ノードＮ１２の電圧Ｖαと所定電圧Ｖｒｓ０との電圧差を増幅してトランジスタ１２６のゲートへ出力する。
【００８９】
ＰチャネルＭＯＳトランジスタ１２０〜１２４の各ゲートは、接地電圧Ｖｓｓと結合される。これにより、トランジスタ１２０〜１２４の各々は、抵抗素子として作用する。オペアンプ１２５の出力によってＰチャネルＭＯＳトランジスタ１２６のゲート電圧を制御することによって、ノードＮ１２の電圧が所定電圧Ｖｒｓ０と等しくなるように基準電圧Ｖｒｓの電圧レベルは制御される。所定電圧Ｖｒｓ０は、基準電圧Ｖｒｓを考慮して設定される。
【００９０】
ここで、ノードＮ１２の電圧Ｖαは、基準電圧Ｖｒｓを抵抗素子として作用するトランジスタ１２０〜１２４で分圧して得られる。この分圧比をα（α＝Ｖｒｓ／Ｖα）と定義すると、基準電圧Ｖｒｓは、オペアンプ１２５に入力される所定電圧Ｖｒｓ０を用いて、Ｖｒｓ＝α×Ｖｒｓ０で示される。
【００９１】
分圧比αは、チューニング入力部１１５に対する外部入力に応じてプログラム可能な、ノードＮ１１と接地電圧Ｖｓｓとの間の抵抗値およびノードＮ１２と接地電圧Ｖｓｓとの間の抵抗値の比によって決定される。
【００９２】
このように、基準電圧Ｖｒｓを直接プログラムせず、オペアンプ１２５への入力電圧に関する分圧比αをプログラムすることによって、基準電圧Ｖｒｓの応答性およびノイズ耐性を高めることができる。
【００９３】
チューニング入力部１１５は、トランジスタ１２１〜１２３の各々と並列に設けられる、プログラム素子であるヒューズ素子およびトランスファーゲートの組を有する。たとえば、トランジスタ１２１と並列に、トランスファーゲート１３１およびヒューズ素子１４１が直列に接続されて配置される。トランジスタ１２２に対しては、直列に接続されるトランスファーゲート１３２およびヒューズ素子１４２が配置される。同様に、トランジスタ１２３と並列に、直列に接続されるトランスファーゲート１３３およびヒューズ素子１４３が配置される。
【００９４】
ヒューズ素子１４１〜１４３は、外部からのレーザ光の入射、あるいはブロー入力ノード１５１〜１５３を介した外部からの高電圧信号の印加に応答してブローされて、導通状態から非導通状態に遷移する。
【００９５】
チューニング入力部１１５は、さらに、センス電流のチューニングモード時に活性化される制御信号ＴＴを受ける入力端子１６０と、チューニング信号ＴＶ１〜ＴＶ３をそれぞれ入力するための入力端子１６１〜１６３と、制御信号ＴＴおよびチューニング信号ＴＶ１のレベルに応じてトランスファーゲート１３１のオン／オフを制御するための制御ゲート１７１と、制御信号ＴＴおよびチューニング信号ＴＶ２のレベルに応じてトランスファーゲート１３２のオン／オフを制御するための制御ゲート１７２と、制御信号ＴＴおよびチューニング信号ＴＶ３のレベルに応じてトランスファーゲート１３３のオン／オフを制御するための制御ゲート１７３とを有する。
【００９６】
通常モード時においては、制御信号ＴＴはＬレベルに非活性化されるので、制御ゲート１７１〜１７３の出力信号はそれぞれＨレベルに固定される。これに応答して、トランスファーゲート１３１〜１３３の各々はオンするので、分圧比αは、ヒューズ素子１４１〜１４３の状態（導通状態／非導通状態）に応じて決定される。
【００９７】
一方、制御信号ＴＴがＨレベルに活性化されると、チューニング信号ＴＶ１〜ＴＶ３にそれぞれ応答して制御ゲート１７１〜１７３の出力信号をＬレベルに設定して、対応するトランスファーゲート１３１〜１３３をオフさせることができる。たとえば、制御信号ＴＴおよびチューニング信号ＴＶ１をＨレベルに活性化することによって、トランスファーゲート１３１をオフすることができ、ヒューズ素子１４１をブローしたのと等価な状態を擬似的に作り出すことができる。同様に、ヒューズ素子１４２および１４３に対しても、擬似的なブロー状態（非通導状態）を作り出すことができる。
【００９８】
この結果、チューニング入力部１１５において、制御信号ＴＴおよびチューニング信号ＴＶ１〜ＴＶ３に応じて分圧比αを変化させて、センス電流量を調整するための基準電圧Ｖｒｓを可変に設定することができる。
【００９９】
したがって、チューニングモード時においては、実際にヒューズブローを行なうことなく、デジタル信号の入力に応答して分圧比αを可逆的に調整してセンス電流量の調整を容易に実行することができる。
【０１００】
さらに、チューニングモード終了後においては、チューニング結果に基づいてヒューズ素子を実際にブローすることにより、適切なセンス電流を得るための基準電圧Ｖｒｓを電圧調整回路１００に不揮発的にプログラムすることができる。この結果、電圧調整回路１００は、通常モード時には、ヒューズブローによってプログラムされた適切な基準電圧Ｖｒｓを生成するので、トンネル膜厚の製造ばらつき等が存在しても、十分なデータ読出マージンを適切に確保することができる。
【０１０１】
なお、分圧比αを設定するためのトランジスタの数は、図４に示された例に限られず、任意の複数個設けることができる。この場合においては、任意の複数個設けられた抵抗素子として機能するトランジスタと並列に、同様に制御されるトランスファーゲートとヒューズ素子との組および制御信号の入力端子を設ければ、基準電圧Ｖｒｓの設定レベルをさらに細密化することができる。
【０１０２】
また、図４の構成においては、プログラム素子として、ブロー後に非導通状態となるヒューズ素子を用いる構成を例示したが、ブロー後に導通状態となる、いわゆるアンチヒューズ素子を用いることも可能である。この場合には、チューニングテストを実行するためのトランスファーゲート１３１〜１３３の各々を、アンチヒューズ素子と並列に接続すれば、同様の効果を得ることができる。
【０１０３】
再び図３を参照して、Ｎ型ＭＯＳトランジスタ７３および７４の各々のゲートには基準電圧Ｖｒｒが与えられる。抵抗７６および７７は、内部ノードＮｓ１およびＮｓ２を接地電圧Ｖｓｓにプルダウンするために設けられる。このような構成とすることにより、データ読出回路５１Ｒは、データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢの各々に対して、図４に示した電圧調整回路１００によって段階的かつ不揮発的に調整可能な一定電流Ｉ（Ｒｅａｄ）に応じたセンス電流Ｉｓを供給できる。
【０１０４】
データ読出時において、リードデータバスＲＤＢおよび／ＲＤＢのそれぞれは、ビット線ＢＬおよび／ＢＬの一方ずつ、および選択メモリセルおよびダミーメモリセルの一方ずつを介して接地電圧Ｖｓｓにプルダウンされる。したがって、データ読出回路５１Ｒによって、内部ノードＮｓ１およびＮｓ２間の電圧差を増幅することによって、選択メモリセルの記憶データを読出すことができる。
【０１０５】
次に、データ書込回路の構成について説明する。
図５は、図２に示されるデータ書込回路５１Ｗの構成を示す回路図である。
【０１０６】
図５を参照して、データ書込回路５１Ｗは、一定電流Ｉ（ｗｒｉｔｅ）を流すための定電流供給回路８０と、カレントミラーを構成するＰチャネルＭＯＳトランジスタ８１および８２とを有する。これにより、内部ノードＮｗ０への供給電流は、一定電流Ｉ（ｗｒｉｔｅ）に応じて設定される。
【０１０７】
データ書込回路５１Ｗは、さらに、内部ノードＮｗ０を介して動作電流の供給を受けて動作するインバータ８４、８５および８６を有する。インバータ８４、８５および８６の各々は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの供給を受けて動作する。
【０１０８】
インバータ８４は、書込データＤＩＮの電圧レベルを反転してライトデータバスＷＤＢに伝達する。インバータ８５は、書込データＤＩＮの電圧レベルを反転してインバータ８６の入力ノードに伝達する。インバータ８６は、インバータ８４の出力を反転してライトデータバス／ＷＤＢに伝達する。したがって、データ書込回路５１Ｗは、書込データＤＩＮの電圧レベルに応じて、ライトデータバスＷＤＢおよび／ＷＤＢの電圧を電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの一方ずつに設定する。
【０１０９】
図６は、実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【０１１０】
まず、データ読出動作について説明する。
データ読出前において、リードデータバスＲＤＢ，／ＲＤＢは電源電圧Ｖｃｃ１にプリチャージされ、ビット線ＢＬ，／ＢＬは、接地電圧Ｖｓｓにプリチャージされる。
【０１１１】
データ読出時においては、リードワード線ＲＷＬのうちの選択メモリセルに対応する１本が、行選択結果に応じて選択状態（Ｈレベル）に活性化される。この結果、選択メモリセルは、ビット線ＢＬおよび／ＢＬの一方と、接地電圧Ｖｓｓとの間に電気的に結合される。また、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２のいずれか一方が活性化されて、ＭＴＪメモリセルＭＣと非結合である、ビット線ＢＬおよび／ＢＬの他方は、ダミーメモリセルＤＭＣと結合される。
【０１１２】
一方、ライトワード線ＷＷＬおよびライトコラム選択線ＷＣＳＬはＬレベル（接地電圧Ｖｓｓ）に非活性化される。ライトワード線ＷＷＬおよびライトデータバスＷＤＢ，／ＷＤＢには、電流は流されない。
【０１１３】
このように、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列のビット線ＢＬおよび／ＢＬの各々に対しては、データ読出回路５１Ｒによってセンス電流Ｉｓが供給される。すでに説明したように、センス電流Ｉｓは、電圧調整回路１００におけるヒューズブローによって、調整が可能である。
【０１１４】
この結果、選択メモリセルのトンネル膜を通過するセンス電流Ｉｓによって、ビット線ＢＬ，／ＢＬおよびリードデータバスＲＤＢ，／ＲＤＢの一方ずつには、選択メモリセルのトンネル磁気抵抗素子ＴＭＲの電気抵抗（Ｒｍａｘ，Ｒｍｉｎ）に応じた電圧変化が生じる。同様に、ビット線ＢＬ，／ＢＬおよびリードデータバスＲＤＢ，／ＲＤＢの他方ずつには、ダミーメモリセルＤＭＣのダミー抵抗素子ＴＭＲｄの電気抵抗Ｒｄに応じた電圧変化が生じる。
【０１１５】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒｍａｘ）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１（ΔＶ１＞ΔＶｍ）が生じる。同様に、リードデータバスＲＤＢ，／ＲＤＢにおいても、電圧変化ΔＶｂ１およびΔＶｂｍが生じる（ΔＶｂｍ＞ΔＶｂ１）。
【０１１６】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒによって検知増幅して、読出データＤＯＵＴを出力することができる。
【０１１７】
また、ビット線ＢＬおよび／ＢＬのプリチャージ電圧を接地電圧Ｖｓｓとしているので、非選択列において、選択行のリードワード線ＲＷＬが活性化に応答してターンオンしたアクセストランジスタを介して、ビット線ＢＬおよび／ＢＬから放電電流が生じることがない。この結果、ビット線ＢＬおよび／ＢＬにおける、プリチャージに伴う充放電による消費電力を削減できる。
【０１１８】
次に、データ書込時の動作について説明する。
列選択結果に対応したライトコラム選択線ＷＣＳＬが選択状態（Ｈレベル）に活性化されて、対応するライトコラム選択ゲートＷＣＳＧがオンする。これに応じて、選択メモリセルに対応する選択列のビット線ＢＬおよび／ＢＬの一端ずつは、ライトデータバスＷＤＢおよび／ＷＤＢとそれぞれ結合される。
【０１１９】
さらに、データ書込時においては、対応する短絡スイッチトランジスタ６２がターンオンして、選択列のビット線ＢＬおよび／ＢＬの他端（ライトコラム選択ゲートＷＣＳＧの反対側）同士を短絡する。
【０１２０】
既に説明したように、データ書込回路５１Ｗは、ライトデータバスＷＤＢおよび／ＷＤＢを、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓのいずれか一方ずつに設定する。たとえば、書込データＤＩＮのデータレベルがＬレベルである場合には、ライトデータバスＷＤＢにＬレベルデータを書込むためのデータ書込電流−Ｉｗが流される。データ書込電流−Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介して、選択列のビット線ＢＬに供給される。
【０１２１】
選択列のビット線ＢＬに流されるデータ書込電流−Ｉｗは、短絡スイッチトランジスタ６２によって折返される。これにより、他方のビット線／ＢＬにおいては、反対方向のデータ書込電流＋Ｉｗが流される。ビット線／ＢＬを流れるデータ書込電流＋Ｉｗは、ライトコラム選択ゲートＷＣＳＧを介してライトデータバス／ＷＤＢに伝達される。
【０１２２】
さらに、ライトワード線ＷＷＬのうちのいずれか１本が、行選択結果に応じて選択状態（Ｈレベル：電源電圧Ｖｃｃ３）に活性化されて、データ書込電流Ｉｐが流される。この結果、対応するライトワード線ＷＷＬおよびビット線ＢＬ（／ＢＬ）の両方にデータ書込電流が流された選択メモリセルに対して、データ書込が実行される。選択列のビット線ＢＬおよび／ＢＬを折返して流されるデータ書込電流±Ｉｗの方向は、書込データＤＩＮのデータレベルに応じて反転される。
【０１２３】
データ書込時においては、リードワード線ＲＷＬは非選択状態（Ｌレベル）に維持される。また、データ書込時においてもビット線プリチャージ信号ＢＬＰＲをＨレベルへ活性化することによって、データ書込時におけるビット線ＢＬおよび／ＢＬの電圧は、データ読出時のプリチャージ電圧レベルに相当する接地電圧Ｖｓｓに設定される。
【０１２４】
同様に、リードデータバスＲＤＢおよび／ＲＤＢは、データ読出時のプリチャージ電圧に相当する電源電圧Ｖｃｃ１に設定される。このように、非選択列に対応するビット線ＢＬ，／ＢＬと、リードデータバスＲＤＢ，／ＲＤＢとのデータ書込時における電圧を、データ読出に備えたプリチャージ電圧と一致させることによって、データ読出前に新たなプリチャージ動作の実行が不要となり、データ読出動作を高速化することができる。
【０１２５】
次に、データ読出およびデータ書込回路系の電源電圧レベルについて説明する。データ書込時において、選択メモリセルのトンネル磁気抵抗素子ＴＭＲを磁化するために必要なデータ書込電流Ｉｐ、±Ｉｗは、データ読出に必要なセンス電流Ｉｓよりも大きい。したがって、データ書込回路５１Ｗの動作電源電圧であるＶｃｃ３は、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１よりも高く設定される。
【０１２６】
たとえば、電源電圧Ｖｃｃ３には、ＭＲＡＭデバイス１外部から供給される外部電源電圧をそのまま適用し、さらに、この外部電源電圧を図示しない電圧降下回路によって降下させて、電源電圧Ｖｃｃ１を発生する構成とすれば、上記のこれらの電源電圧Ｖｃｃ１およびＶｃｃ３を効率的に供給することができる。
【０１２７】
このように、実施の形態１に従う構成によれば、データ読出時でのセンス電流Ｉｓを、外部入力に応じて不揮発的に調整できる。したがって、トンネル磁気抵抗素子ＴＭＲのトンネル膜厚の製造ばらつき等に対応して、十分なデータ読出動作マージンを確保することが可能である。また、電圧調整回路１００において、外部からの電気信号の入力に応答して、ヒューズがブローされた状態を擬似的に作り出すことができるので、センス電流Ｉｓのチューニング作業を効率的に実行することができる。
【０１２８】
［実施の形態１の変形例］
実施の形態１の変形例では、調整時において、センス電流Ｉｓをモニタすることが可能な構成について説明する。
【０１２９】
図７は、実施の形態１の変形例に従う、定電流供給回路７０および７１の構成を示す回路図である。
【０１３０】
図７を参照して、実施の形態１の変形例に従う構成においては、データ読出回路５１Ｒに含まれる定電流供給回路７０（７１）は、図４に示した構成に加えて、内部ノードＮｓ１（Ｎｓ２）を流れる電流量をモニタするための電流モニタ部１９０をさらに含む点で異なる。定電流供給回路７０および７１のその他の部分は、図４に示した構成と同様であるので詳細な説明は繰返さない。また、データ読出回路５１Ｒ中の定電流供給回路７０および７１を除く部分の構成も、図３に示したのと同様であるので、詳細な説明は繰り返さない。
【０１３１】
電流モニタ部１９０は、内部ノードＮｓ１（Ｎｓ２）と接地電圧Ｖｓｓとの間に直列に結合された、抵抗値が既知であるモニタ抵抗１９２およびトランジスタスイッチ１９４を有する。トランジスタスイッチ１９４のゲートには、テストエントリ信号ＴＥが入力される。したがって、テストモードエントリ時において、モニタ抵抗１９２は、内部ノードＮｓ１と接地電圧Ｖｓｓとの間に電気的に結合される。
【０１３２】
実施の形態１の変形例に従う構成においては、内部ノードＮｓ１に一定電流を供給するためのＰチャネルＭＯＳトランジスタ１０６ｂは、内部ノードＮｓ１と、外部から電気的にコンタクト可能な端子１８０との間に電気的に結合される。端子１８０に対しては、通常動作時においては、電源電圧Ｖｃｃ１が供給される。一方、テストモード時においては、端子１８０へは所定電圧が印加されて、それによって生じた電流が測定される。
【０１３３】
このような構成とすることにより、モニタ抵抗１９２の既知の抵抗値および端子１８０を介して計測されるノードＮｓ１の電流から、定電流供給回路７０（７１）によって供給される電流量をモニタしながら、効率的にセンス電流Ｉｓの調整を行なうことが可能である。
【０１３４】
あるいは、トランジスタスイッチ１９４のゲートに対して、図４に示した制御信号ＴＴを入力する構成とすれば、電圧調整回路１００において、ヒューズがブローされた状態を擬似的に作り出してセンス電流Ｉｓのチューニングを実行する場合にも、同様の効果を得ることができる。
【０１３５】
図８は、モニタ抵抗１９２の構成例を示す回路図である。
図８を参照して、モニタ抵抗１９２は、たとえば、直並列に接続された（Ｎ×Ｎ）個（Ｎ：２以上の整数）のトンネル磁気抵抗素子ＴＭＲによって構成される。トンネル磁気抵抗素子ＴＭＲは、メモリアレイ１０内において、ＭＴＪメモリセル内のトンネル磁気抵抗素子ＴＭＲと同様に作製されたものを用いる。
【０１３６】
このように、過大な電流が流れるおそれのあるモニタ抵抗１９２を、直列に接続された複数個のトンネル磁気抵抗素子ＴＭＲを含むように構成することによって、モニタ抵抗が破壊されるのを防止することができる。
【０１３７】
また、図８に示した構成によれば、モニタ抵抗１９２の電気抵抗を、ＭＴＪメモリセルと同等とすることができる。したがって、より通常動作時に近い条件の下で効率的にセンス電流Ｉｓの調整を行なうことが可能である。
【０１３８】
［実施の形態２］
実施の形態２においては、トンネル磁気抵抗素子ＴＭＲ内のトンネル膜をスクリーニングするための欠陥加速加速試験（以下、「バーンイン試験」と称する）を効率的に実行するための構成について説明する。
【０１３９】
図９は、実施の形態２に従う定電流供給回路７０および７１の構成を示す回路図である。
【０１４０】
図９を参照して、実施の形態２に従う構成においては、定電流供給回路７０および７１の各々は、図４に示した構成と比較して、通常動作時（「通常動作モード」とも称する）における一定電流Ｉ（Ｒｅａｄ）を調整するための基準電圧Ｖｒｓｎを生成する電圧調整回路１００ｎと、バーンイン試験時（「バーンインモード」とも称する）における一定電流Ｉ（Ｒｅａｄ）を調整するための基準電圧Ｖｒｓｂを生成する電圧調整回路１００ｂとを含む点で異なる。
【０１４１】
さらに、実施の形態２に従う構成においては、定電流供給回路７０および７１の各々は、バーンインモード時にＬレベルに活性化されるバーンインモード信号／ＢＩＭの入力を受ける入力端子２００と、電圧切換回路２０５とをさらに含む。
【０１４２】
電圧調整回路１００ｎおよび１００ｂの各々は、図４に示された電圧調整回路１００と同様の構成を有する。電圧調整回路１００ｎは、ヒューズブロー入力および擬似ヒューズブローのための制御信号群に応じた基準電圧ＶｒｓｎをノードＮ１６へ出力する。電圧調整回路１００ｂは、同様に、基準電圧ＶｒｓｂをノードＮ１１へ出力する。ただし、電圧調整回路１００ｎおよび１００ｂに対する、ヒューズブロー入力および擬似ヒューズブローのための制御信号群（図４における制御信号ＴＴおよびチューニング信号ＴＶ１〜ＴＶ３に相当）は、それぞれ独立に設定される。
【０１４３】
電圧切換回路２０５は、バーンインモード信号／ＢＩＭに応答して相補的にオンおよびオフするトランスファゲート２０６および２０８を有する。電圧切換回路２０５は、バーンインモード信号／ＢＩＭに応答して、通常動作モードには電圧調整回路１００ｎからの基準電圧ＶｒｓｎをノードＮ１４に伝達する。一方、電圧切換回路２０５は、バーンインモードには、電圧調整回路１００ｂからの基準電圧ＶｒｓｂをノードＮ１４に伝達する。ノードＮ１４に伝達された基準電圧Ｖｒｓｂ，Ｖｒｓｎは、電圧切換回路１０３を介して、ＮチャネルＭＯＳトランジスタ１０５のゲートに制御電圧Ｖｃｔｒとして伝達される。
【０１４４】
このような構成において、バーンインモードに対応する基準電圧Ｖｒｓｂを、通常動作モードに対応する基準電圧Ｖｒｓｎよりも高く設定することによって、バーンイン試験時においてトンネル磁気抵抗素子ＴＭＲ中のトンネル膜を通過するトンネル電流（「バーンイン電流」とも称する）を、通常動作モードのデータ読出動作でトンネル膜を通過するセンス電流Ｉｓよりも大きくできる。これにより、各ＭＴＪメモリセルのトンネル膜に対して、通常動作モードよりも大きい電流ストレスを印加することができる。この結果、ＭＲＡＭデバイスの信頼性向上のために必要な、トンネル膜の潜在的な欠陥を顕在化させる欠陥加速試験を効率的に実行できる。
【０１４５】
なお、バーンインモードに対応する基準電圧Ｖｒｓｂは、テスト用基準電圧Ｖｒｔが入力される入力端子１０１と同様に設けられた、ノードＮ１１と電気的に接続された入力端子（図示せず）を介して入力することも可能である。しかし、図４で説明した電圧調整回路１００と同様の構成の電圧調整回路１００ｂを用いることによって、バーンイン試験時のトンネル電流の調整を容易に行なうことができる。
【０１４６】
［実施の形態２の変形例１］
実施の形態２の変形例１においては、バーンイン試験を効率的に実行するための行選択および列選択動作について説明する。
【０１４７】
図１０は、実施の形態２の変形例１に従う列デコーダの構成を示す回路図である。
【０１４８】
図１０においては、列デコーダ２５のうちの、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの活性化を制御するリードコラムデコード部２５Ｒの構成が示される。
【０１４９】
図１０を参照して、リードコラムデコード部２５Ｒは、メモリセル列にそれぞれ対応して設けられる、デコードユニットＣＤＵ１〜ＣＤＵｍ、制御ゲート２１０−１〜２１０−ｍおよびドライブゲート２２０−１〜２２０−ｍを有する。
【０１５０】
デコードユニットＣＤＵ１〜ＣＤＵｍの各々は、コラムアドレスＣＡの入力を受けて、対応するメモリセル列が選択された場合に、その出力をＨレベルに活性化する。制御ゲート２１０−１〜２１０−ｍの各々は、デコードユニットＣＤＵ１〜ＣＤＵｍのうちの対応する１つの出力と、データ読出時にＨレベルに活性化される制御信号ＲＥとを受けて、両者のＮＡＮＤ演算結果を出力する。このような構成とすることにより、デコードユニットＣＤＵ１〜ＣＤＵｍを、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの活性化を制御するためのライトコラムデコード部（図示せず）との間で共有できる。
【０１５１】
ドライブゲート２２０−１〜２２０−ｍは、制御ゲート２１０−１〜２１０−ｍの出力と、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍとのＮＡＮＤ論理演算結果に従って、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍを駆動する。
【０１５２】
制御信号ＲＥがＬレベルに非活性化されるデータ書込時においては、列選択結果にかかわらず、制御ゲート２１０−１〜２１０−ｍの各々の出力は、Ｈレベルに固定される。テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍの各々は、バーンインモード以外においては、Ｈレベルに非活性化される。
【０１５３】
したがって、通常動作モードにおいて、リードコラムデコード部２５Ｒは、データ書込時には、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々をＬレベルに非活性化する。一方、データ読出時には、リードコラムデコード部２５Ｒは、制御ゲート２１０−１〜２１０−ｍからの出力信号がＬレベルとなったメモリセル列、すなわち選択されたメモリセル列において、対応するリードコラム選択線ＲＣＳＬをＨレベルに活性化する。
【０１５４】
バーンインモードでは、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍのうちの複数がＬレベルに活性化される。これに対応して、複数のリードコラム選択線ＲＣＳＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル列を強制的に選択することによって、多数のＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的に短時間でバーンイン試験を実行できる。
【０１５５】
なお、図１０においては、各メモリセル列ごとにテストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍが独立に設定される例を示したが、メモリセル列全体を複数の列グループに分割して、テストコラム選択信号を列グループごとに設定してもよい。これにより、各列グループごとに、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜のバーンイン試験を実行できる。
【０１５６】
図１１は、実施の形態２の変形例１に従うワード線ドライバの第１の構成例を示す回路図である。図１１においては、ワード線ドライバ３０のうちの、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の活性化を制御するリードワード線ドライブ部３０Ｒの構成例が示される。
【０１５７】
図１１を参照して、行デコーダ２０は、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられる、デコードユニットＲＤＵ１〜ＲＤＵｎ、ＲＤＵｄ１、ＲＤＵｄ２を含む。各デコードユニットは、ロウアドレスＲＡの入力を受けて、対応するメモリセル行もしくはダミーメモリセル行が選択された場合に、その出力をＨレベルに活性化する。
【０１５８】
リードワード線ドライブ部３０Ｒは、メモリセル行およびダミーメモリセル行にそれぞれ対応して設けられる、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２およびドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を有する。
【０１５９】
制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の各々は、対応するデコードユニットの出力と、制御信号ＲＥとを受けて、両者のＮＡＮＤ演算結果を出力する。ドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２は、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の出力と、テストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２とのＮＡＮＤ論理演算結果に従って、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２を駆動する。
【０１６０】
制御信号ＲＥがＬレベルに非活性化されるデータ書込時においては、行選択結果にかかわらず、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２の各々の出力は、Ｈレベルに固定される。テストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２の各々は、バーンインモード以外においては、Ｈレベルに非活性化される。
【０１６１】
したがって、通常動作モードにおいて、リードワード線ドライブ部３０Ｒは、データ書込時には、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の各々をＬレベルに非活性化する。一方、データ読出時には、リードワード線ドライブ部３０Ｒは、対応する制御ゲートからの出力信号がＬレベルとなったメモリセル行およびダミーメモリセル行、すなわち選択されたメモリセル行およびダミーメモリセル行において、対応するリードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬをＨレベルに活性化する。
【０１６２】
バーンインモードでは、少なくともテストロウ選択信号／ＴＲＳ１〜／ＴＲＳｎのうちの複数がＬレベルに活性化される。これに対応して、複数のリードワード線ＲＷＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル行を強制的に選択することによって、多数のＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的に短時間でバーンイン試験を実行できる。
【０１６３】
なお、図１１においては、各メモリセル行およびダミーメモリセル行ごとにテストコラム選択信号およびテストロウ選択信号が独立に設定される例を示したが、メモリセル行およびダミーメモリセル行全体を複数の行グループに分割して、テストロウ選択信号を行グループごとに設定してもよい。これにより、各行グループごとに、トンネル磁気抵抗素子ＴＭＲ中のトンネル膜のバーンイン試験を実行できる。
【０１６４】
図１２は、実施の形態２の変形例１に従うワード線ドライバの第２の構成例を示す回路図である。図１２においても、ワード線ドライバ３０のうちのリードワード線ドライブ部３０Ｒの他の構成例が示される。
【０１６５】
図１２を参照して、第２の構成例に従うリードワード線ドライブ部３０Ｒにおいては、リードワード線ＲＷＬ１〜ＲＷＬｎおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２にそれぞれ対応して、各々がインバータで構成されるドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２が配置される。ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２の各々は、電源ノード２６２から動作電圧の供給を受けて動作する。
【０１６６】
ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２の各々は、制御ゲート２３０−１〜２３０−ｎ，２３０−ｄ１，２３０−ｄ２のうちの対応する１つの制御ゲートの出力を反転して、対応するリードワード線ＲＷＬもしくはダミーリードワード線ＤＲＷＬを駆動する。
【０１６７】
したがって、図１２に示されるリードワード線ドライブ部３０Ｒの動作は、図１１に示されたワード線ドライブ部の通常動作時における動作と同様である。
【０１６８】
電源ノード２６２に対しては、バーンインモードでは、通常動作モードよりも高い電源電圧が供給される。たとえば、通常動作モードで電源ノード２６２へ電源電圧Ｖｃｃ２が与えられる場合には、バーンインモードではそれよりも高い電圧Ｖｃｃ２♯が電源ノード２６２へ与えられる。
【０１６９】
このような構成とすることにより、バーンインモードにおいて、トンネル電流を通過させるためのアクセストランジスタまたはダミーアクセストランジスタのゲート電圧を、通常動作モードよりも高く設定することができる。これにより、アクセストランジスタおよびダミーアクセストランジスタのオン抵抗が障害となって、バーンインモードにおけるトンネル電流が減少することを防止できる。この結果、バーンイン試験において、通常動作モードよりも大きなトンネル電流を流すことができるので、トンネル膜のバーンイン試験を効率的に実行できる。また、図１２の構成において、ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２に代えて、図１１に示したドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を配置して、これらのドライブゲートの動作電圧を電源ノード２６２から供給する構成としてもよい。
【０１７０】
［実施の形態２の変形例２］
データ読出時におけるセンス電流経路のＲＣ負荷を軽減することによって、データ読出に必要な電圧変化を速やかに生じさせて、ＭＲＡＭデバイスのデータ読出を高速化することができる。実施の形態２の変形例２においては、このような目的で採用される、いわゆるリードゲート構成のメモリアレイに対して、バーンイン試験を効率的に実行する技術について説明する。
【０１７１】
［リードゲート構成のメモリアレイ］
図１３は、リードゲート構成を有するメモリアレイおよびその周辺回路の構成を示す回路図である。
【０１７２】
図１３を参照して、リードゲート構成のメモリアレイにおいては、図２に示した構成と比較して、メモリセル列にそれぞれ対応して、リードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍおよびリードゲートＲＧ１〜ＲＧｍがさらに配置される。なお、以下においては、リードゲートＲＧ１〜ＲＧｍおよびリードドライブ選択ゲートＲＣＤＧ１〜ＲＣＤＧｍをそれぞれ総称して、単に、リードゲートＲＧおよびリードドライブ選択ゲートＲＣＤＧとも称する。
【０１７３】
各メモリセル列において、リードドライブ選択ゲートＲＣＤＧおよびリードゲートＲＧは同様の構成を有するので、ビット線ＢＬ１，／ＢＬ１に対応して設けられる、リードドライブ選択ゲートＲＣＤＧ１およびリードゲートＲＧ１、およびライトコラム選択ゲートＷＣＳＧ１の構成について代表的に説明する。
【０１７４】
リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１と電源電圧Ｖｃｃ２との間にそれぞれ電気的に結合されるトランジスタスイッチを含む。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードドライブ選択ゲートＲＣＤＧ１は、ビット線ＢＬ１および／ＢＬ１を電源電圧Ｖｃｃ２と電気的に結合する。
【０１７５】
リードコラム選択ゲートＲＣＳＧ１およびリードゲートＲＧ１は、リードデータバスＲＤＢ，／ＲＤＢと、接地電圧Ｖｓｓとの間に直列に結合される。リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢとノードＮ１ａとの間に電気的に結合されるトランジスタスイッチと、リードデータバス／ＲＤＢとノードＮ１ｂとの間に電気的に結合されるトランジスタスイッチとを有する。これらのトランジスタスイッチは、リードコラム選択線ＲＣＳＬ１の電圧に応じてオン・オフする。すなわち、リードコラム選択線ＲＣＳＬ１が選択状態（Ｈレベル）に活性化された場合には、リードコラム選択ゲートＲＣＳＧ１は、リードデータバスＲＤＢおよび／ＲＤＢをノードＮ１ａおよびＮ１ｂとそれぞれ電気的に結合する。
【０１７６】
リードゲートＲＧ１は、ノードＮ１ａおよびノードＮ１ｂと接地電圧Ｖｓｓとの間にそれぞれ電気的に結合される、Ｎ型ＭＯＳトランジスタＱ１１およびＱ１２を有する。トランジスタＱ１１およびＱ１２のゲートは、ビット線／ＢＬ１およびＢＬ１とそれぞれ結合される。したがって、ノードＮ１ａおよびＮ１ｂの電圧は、ビット線／ＢＬ１およびＢＬ１の電圧にそれぞれ応じた駆動力で、接地電圧Ｖｓｓに駆動される。
【０１７７】
具体的には、ビット線ＢＬ１の電圧がビット線／ＢＬ１の電圧よりも高い場合には、トランジスタＱ１２によって、ノードＮ１ｂがより強く接地電圧Ｖｓｓに駆動されるので、ノードＮ１ａの電圧はノードＮ１ｂの電圧よりも高くなる。反対に、ビット線ＢＬ１の電圧が、ビット線／ＢＬ１の電圧よりも低い場合には、ノードＮ１ｂの電圧がノードＮ１ａの電圧よりも高くなる。
【０１７８】
メモリアレイ１０のその他の部分の構成は、図２と同様であるので、詳細な説明は繰り返さない。
【０１７９】
図１４は、リードゲート構成を有するＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【０１８０】
図１４を参照して、データ読出前において、リードデータバスＲＤＢ，／ＲＤＢおよびビット線ＢＬ，／ＢＬは、図６に示したのと同様にプリチャージされる。さらに、データ読出時における、ライトワード線ＷＷＬ、リードワード線ＲＷＬ、リードコラム選択線ＲＣＳＬ，ライトコラム選択線ＷＣＳＬの制御についても、図６に示したのと同様であるので、詳細な説明は繰り返さない。
【０１８１】
これにより、データ読出時において、ビット線ＢＬおよび／ＢＬの各々は、抵抗体として作用する選択メモリセルもしくはダミーメモリセルＤＭＣを介して、接地電圧Ｖｓｓにプルダウンされる。さらに、選択メモリセル列においては、リードドライブ選択ゲートＲＣＤＧによって、対応するビット線ＢＬおよび／ＢＬの各々は、電源電圧Ｖｃｃ２にプルアップされている。したがって、ビット線ＢＬおよび／ＢＬの電圧は、プルアップ力（Ｖｃｃ２へ）とプルダウン力（Ｖｓｓへ）とのバランス、言い換えれば抵抗体である選択メモリセルもしくはダミーメモリセルの電気抵抗の大小に応じて決定される。
【０１８２】
たとえば、選択メモリセルの記憶データレベルが“１”（電気抵抗Ｒｍａｘ）である場合には、メモリセルと結合されたビット線ＢＬおよび／ＢＬの一方には、ダミーメモリセルＤＭＣと結合されたビット線ＢＬおよび／ＢＬの他方に生じる電圧変化ΔＶｍよりも大きい電圧変化ΔＶ１が生じる。選択メモリセルに対応するビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬの電圧間の相対関係は、読出された記憶データのレベルに応じて変化する。このような、ビット線ＢＬおよび／ＢＬの間の電圧差に応じて、リードゲートＲＧによってリードデータバスＲＤＢおよび／ＲＤＢの電位が駆動される。
【０１８３】
たとえば、ビット線ＢＬの電圧がビット線／ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバス／ＲＤＢの方が、リードデータバスＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される（図１４における電圧変化ΔＶｂ１＞ΔＶｂｍ）。
【０１８４】
このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差をデータ読出回路５１Ｒによって増幅して、Ｈレベルの読出データＤＯＵＴを出力することができる。
【０１８５】
反対に、選択メモリセルが“０”（電気抵抗Ｒｍｉｎ）を保持する場合、すなわちビット線／ＢＬの電圧がビット線ＢＬの電圧よりも高い場合には、リードゲートＲＧによって、リードデータバスＲＤＢの方が、リードデータバス／ＲＤＢよりもより強く接地電圧Ｖｓｓ側に駆動される。このようにして生じたリードデータバスＲＤＢおよび／ＲＤＢの間の電圧差に基づいて、Ｌレベルの読出データＤＯＵＴを出力することができる。
【０１８６】
このように、リードゲートＲＧを介してリードデータバスＲＤＢおよび／ＲＤＢの電位を駆動する構成とすることによって、寄生容量の大きいリードデータバスＲＤＢおよび／ＲＤＢを、選択メモリセル（またはダミーメモリセル）およびビット線を流れるセンス電流経路から除外してデータ読出を実行することかできる。これにより、選択メモリセルおよびダミーメモリセルを通過するセンス電流経路のＲＣ負荷を軽減して、データ読出に必要な電圧変化をビット線ＢＬおよび／ＢＬに速やかに生じさせることができる。これにより、データ読出を高速に行なって、ＭＲＡＭデバイスへのアクセスを高速化できる。
【０１８７】
さらに、ＭＴＪメモリセル中のトンネル磁気抵抗素子ＴＭＲの両端印加電圧を抑制するために、データ読出時にビット線ＢＬおよび／ＢＬをプルアップする電源電圧Ｖｃｃ２は決定される。一般的に、トンネル磁気抵抗素子のトンネルバリアである絶縁膜の信頼性を考慮すれば、このバイアス電圧が約４００ｍＶ以下となるように設定する必要がある。この結果、ＭＴＪメモリセルの動作信頼性を確保した上で、データ読出の高速化を図ることができる。
【０１８８】
また、ビット線振幅を小さくしてトンネル磁気抵抗素子の両端印加電圧を抑制するとともに、リードデータバスＲＤＢ，／ＲＤＢの振幅電圧を大きくするために、データ読出回路５１Ｒの動作電源電圧であるＶｃｃ１は、ビット線ＢＬ，／ＢＬのプルアップ電圧であるＶｃｃ２よりも高く、すなわちＶｃｃ１＞Ｖｃｃ２に設定される。電源電圧Ｖｃｃ２についても、電源電圧Ｖｃｃ１と同様に、図示しない電圧降下回路を用いて供給することができる。
【０１８９】
データ書込時における動作については、図６と同様であるので詳細な説明は繰返さない。
【０１９０】
［リードゲート構成のメモリアレイにおけるバーンイン試験］
次に、このようなリードゲート構成のメモリアレイにおけるトンネル膜のバーーンイン試験について説明する。
【０１９１】
たとえば、図１３に示した構成において、バーンインモードにおいて、ビット線ＢＬおよび／ＢＬのプルアップ電圧をＶｃｃ２からＶｃｃ２＃に上昇させることによって、バーンイン試験時におけるトンネル電流を通常動作モード時よりも大きく設定することができる。しかし、このようなバーンイン試験では、バーンインモードにおけるトンネル電流を直接的に調整することが困難である。
【０１９２】
再び図１３を参照して、バーンイン試験においては、ＭＴＪメモリセルに対して通常動作モードよりも大きなトンネル電流を通過させることを目的としている。したがって、実施の形態２の変形例２に従う構成においては、データ読出回路５１Ｒを用いるのではなく、供給電流量の調整機能を有するデータ書込回路５１Ｗによっても、ビット線ＢＬおよび／ＢＬを介して、バーンイン試験のためのトンネル電流をＭＴＪメモリセルに供給することができる。特に、データ書込回路５１Ｗの動作電圧である電源電圧Ｖｃｃ３は、通常動作モードでのビット線プルアップに用いられる電源電圧Ｖｃｃ２およびデータ読出回路の動作電圧である電源電圧Ｖｃｃ１よりも高いので、より効率的に大きなトンネル電流を生じさせることができる。
【０１９３】
このようなバーンイン試験を行なうためには、バーンインモードにおいて、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの少なくとも一部を活性化した上で、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々を非活性化させる必要がある。これにより、リードワード線ＲＷＬが活性化されたメモリセル行およびダミーリードワード線ＤＲＷＬが活性化されたダミーメモリセル行の各ＭＴＪメモリセルに対して、ライトデータバス対ＷＤＢＰおよび対応するビット線ＢＬ，／ＢＬを介して、データ書込回路５１Ｗからトンネル電流を供給できる。
【０１９４】
図１５および１６は、実施の形態２の変形例２に従う列デコーダ２５の構成を示す回路図である。図１５には、列デコーダ２５のうちのリードコラムデコード部２５Ｒの構成が示される。
【０１９５】
図１５を参照して、実施の形態２の変形例２に従うリードコラムデコード部２５Ｒは、図１０に示したリードコラムデコード部２５Ｒの構成と比較して、ドライブゲート２２０−１〜２２０−ｍに代えて、ドライブゲート２６０−１〜２６０−ｍを有する点で異なる。その他の部分の構成は、図１０と同様であるので詳細な説明は繰り返さない。
【０１９６】
ドライブゲート２６０−１〜２６０−ｍの各々は、制御ゲート２１０−１〜２１０−ｍのうちの対応する１つの制御ゲートからの出力と、バーンインモード信号ＢＩＭのＮＯＲ演算結果に応じて、対応するリードコラム選択線ＲＣＳＬを活性化する。
【０１９７】
したがって、バーンインモード信号ＢＩＭがＨレベルに設定されるバーンイン試験時においては、リードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの各々はＬレベルに非活性化される。一方、通常動作モード（バーンインモード信号ＢＩＭ＝Ｌレベル）におけるリードコラム選択線ＲＣＳＬ１〜ＲＣＳＬｍの活性化制御は、図１０に示したリードコラムデコード部２５Ｒと同様である。
【０１９８】
図１６には、列デコーダ２５のうちの、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの活性化を制御するための、ライトコラムデコード部２５Ｗの構成が示される。
【０１９９】
図１６を参照して、ライトコラムデコード部２５Ｗは、リードコラムデコード部２５Ｒと共用するデコードユニットＣＤＵ１〜ＣＤＵｍと、メモリセル列にそれぞれ対応して設けられる制御ゲート２７０−１〜２７０−ｍおよびドライブゲート２８０−１〜２８０−ｍを有する。
【０２００】
制御ゲート２７０−１〜２７０−ｍの各々は、デコードユニットＣＤＵ１〜ＣＤＵｍのうちの対応する１つの出力と、データ書込時にＨレベルに活性化される制御信号ＷＥとを受けて、両者のＮＡＮＤ演算結果を出力する。ドライブゲート２８０−１〜２８０−ｍは、制御ゲート２７０−１〜２７０−ｍの出力と、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍとのＮＡＮＤ論理演算結果に従って、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍを駆動する。
【０２０１】
制御信号ＷＥがＬレベルに非活性化されるデータ読出時においては、列選択結果にかかわらず、制御ゲート２７０−１〜２７０−ｍの各々の出力はＨレベルに固定される。テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍの設定については、図１０で説明したのと同様であるので、詳細な説明は繰り返さない。
【０２０２】
したがって、通常動作モードにおいて、ライトコラムデコード部２５Ｗは、データ読出時には、ライトコラム選択線ＷＣＳＬ１〜ＷＣＳＬｍの各々をＬレベルに非活性化する。一方、データ書込時には、ライトコラムデコード部２５Ｗは、選択されたメモリセル列において、対応するライトコラム選択線ＷＣＳＬをＨレベルに活性化する。
【０２０３】
バーンインモードでは、テストコラム選択信号／ＴＣＳ１〜／ＴＣＳｍに応答して、複数のライトコラム選択線ＷＣＳＬが強制的に活性化される。これにより、バーンイン試験時においては、複数のメモリセル列を強制的に選択して、対応するビット線対群と、ライトデータバス対ＷＤＢＰとが接続される。図５で説明したように、ライトデータバス対ＷＤＢＰの一方は、データ書込回路５１Ｗによって電源電圧Ｖｃｃ３に設定されるので、選択されたメモリセル列に対応するＭＴＪメモリセルにおいて並列にトンネル電流を通過させて、効率的にバーンイン試験を行なうことができる。
【０２０４】
このようなバーンイン試験においては、データ書込回路による供給電流量を、通常動作モードとバーンインモードとで異なるレベルに設定できる構成とすることにより、バーンイン試験時にトンネル膜に印加する電流ストレスを容易に調整することが可能となる。
【０２０５】
図１７は、実施の形態２の変形例２に従うデータ書込回路５２Ｗの構成を示す回路図である。図１７に示されるデータ書込回路５２Ｗは、図１３に示された構成において、データ書込回路５１Ｗに代えて配置することができる。
【０２０６】
図１７を参照して、実施の形態２の変形例２に従うデータ書込回路５２Ｗは、図５に示したデータ書込回路５１Ｗの構成と比較して、定電流供給回路８０に代えて、定電流供給回路８０♯を含む点で異なる。その他の部分の構成および動作は、データ書込回路５１Ｗと同様であるので詳細な説明は繰返さない。
【０２０７】
定電流供給回路８０♯は、図４に示した定電流供給回路７０および７１と同様の構成を有し、入力端子３００および３０２と、電圧調整回路１００ｗと、電圧切換回路３０４と、ＮチャネルＭＯＳトランジスタ３０１とを有する。
【０２０８】
電圧調整回路１００ｗは、図４に示した電圧調整回路１００と同様の構成を有し、外部からのヒューズブロー入力および制御信号に応じた基準電圧ＶｒｗをノードＮ２２へ出力する。入力端子３００には、バーンイン試験時にＬレベルに活性化されるバーンインモード信号／ＢＩＭが入力される。入力端子３０２はノードＮ２４と電気的に結合されて、バーンイン試験時に用いられる基準電圧Ｖｒｗｂの入力を受ける。
【０２０９】
電圧切換回路３０４は、バーンインモード信号／ＢＩＭに応答して、ノードＮ２２およびＮ２４の一方をノードＮ２０と接続することによって、ノードＮ２０に外部から調整可能な制御電圧Ｖｃｔｗを生成する。バーンインモードには、入力端子３０２に入力された基準電圧Ｖｒｗｂが制御電圧ＶｃｔｗとしてノードＮ２０へ伝達され、通常動作モードには、電圧調整回路１００ｗからの基準電圧Ｖｒｗが制御電圧ＶｃｔｗとしてノードＮ２０へ伝達される。
【０２１０】
ＮチャネルＭＯＳトランジスタ３０１は、電源電圧Ｖｃｃ３および接地電圧Ｖｓｓの間に、ＰチャネルＭＯＳトランジスタ８２と直列に接続されて、そのゲートはノードＮ２０と接続される。ＮチャネルＭＯＳトランジスタ３０１およびＰチャネルＭＯＳトランジスタ８２の接続ノードは、ＰチャネルＭＯＳトランジスタ８１および８２の各ゲートと接続される。
【０２１１】
このような構成とすることにより、内部ノードＮｗ０に供給される電流量Ｉ（ｗｒｉｔｅ）は、ノードＮ２０に伝達される制御電圧Ｖｃｔｗに応じて変化する。したがって、通常動作モードにおけるデータ書込電流±Ｉｗを外部入力に応答して調整するとともに、バーンイン試験時におけるトンネル電流を、入力端子３０２へ印加される基準電圧Ｖｒｗｂによって調整することが可能である。この結果、バーンイン試験におけるトンネル膜の電流ストレスを外部から調整することが可能となる。
【０２１２】
なお、入力端子３０２に代えて図９に示した電圧調整回路１００ｂを配置して、ノードＮ２４へ基準電圧Ｖｒｗｂを生成する構成とすることも可能である。
【０２１３】
［実施の形態２の変形例３］
実施の形態２においては、通常動作モードとバーンインモードとにおいて、トンネル膜を通過するトンネル電流を独立に設定および調整可能な構成について説明した。これに対して、実施の形態２の変形例３においては、通常動作モード（データ読出時）とバーンインモードとの間で、トンネル膜に印加される電流ストレス比を一定に維持できる構成について説明する。
【０２１４】
図１８は、実施の形態２の変形例３に従うバーンインモード用の電圧調整回路３１０の構成を示す回路図である。図１８に示された電圧調整回路３１０は、たとえば、図９に示した定電流供給回路７０および７１の構成において、電圧調整回路１００ｂに代えて配置される。
【０２１５】
図１８を参照して、実施の形態２の変形例３に従う電圧調整回路３１０は、通常動作モード用の電圧調整回路１００ｎが出力する基準電圧Ｖｒｓｎを受けて、基準電圧Ｖｒｓｎを所定比率Ｋ倍（Ｋ：１より大きい実数）して基準電圧Ｖｒｓｂを生成する。
【０２１６】
電圧調整回路３１０は、オペアンプ３１２と、ＰチャネルＭＯＳトランジスタ３１５と、抵抗素子３１６および３１８を含む。ＰチャネルＭＯＳトランジスタ３１５は、電源電圧Ｖｃｃ１と、バーンインモードに対応する基準電圧Ｖｒｓｂを生成するノードＮ１６との間に電気的に結合される。抵抗素子３１６および３１８は、ノードＮ１６と接地電圧Ｖｓｓの間に直列に接続される。オペアンプ３１２は、電圧調整回路１００ｎからの基準電圧Ｖｒｓｎと抵抗素子Ｒ１およびＲ２の接続ノードＮ２６の電圧差を増幅してＰチャネルＭＯＳトランジスタ３１５のゲートに入力する。
【０２１７】
このような構成とすることにより、バーンインモードに対応する基準電圧Ｖｒｓｂは、下式（１）で示される。
【０２１８】
Ｖｒｓｂ＝（Ｒ１＋Ｒ２）／Ｒ２×Ｖｒｓｎ…（１）
すなわち、上述した所定比率Ｋは、Ｋ＝（Ｒ１＋Ｒ２）／Ｒ２で示される。たとえば、抵抗素子Ｒ２を可変抵抗で形成することによって、この所定比率Ｋを調整することが可能となる。
【０２１９】
このような構成とすることにより、バーンイン試験でのトンネル電流は、通常動作時のトンネル電流と一定の関係を有するようになるので、通常動作モード（データ読出時）とバーンインモードとの間で、トンネル膜に印加される電流ストレスを所望の所定比率に設定できる。
【０２２０】
［実施の形態２の変形例４］
メモリアレイ１０上に、選択メモリセルと比較するためのダミーメモリセルを配置した構成においては、複数のＭＴＪメモリセルに対して、１個のダミーメモリセルが配置される。たとえば、図２および図１３に示されたメモリアレイ構成においては、各メモリセル列ごとに２個のダミーメモリセルが配置されるので、（ｎ／２）個のＭＴＪメモリセル列ごとに１個のダミーメモリセルが配置される。
【０２２１】
このため、通常のＭＴＪメモリセルのアクセス回数と比較して、ダミーメモリセルに対するアクセス頻度が高くなる。したがって、バーンイン試験において、ダミーメモリセルに対して、より厳しいスクリーニングを実行する必要がある。すなわち、バーンイン試験では、ダミーメモリセルに対して、ＭＴＪメモリセルよりも厳しい電流ストレスを印加して、ダミーメモリセルの潜在欠陥を適切に顕在化する必要がある。
【０２２２】
したがって、実施の形態２の変形例４においては、バーンイン試験時において、ＭＴＪメモリセルの通過電流量または電流通過時間を、ダミーメモリセルよりも大きくまたは長く設定することが可能な構成について説明する。
【０２２３】
図１９は、実施の形態２の変形例４に従うリードワード線ドライブ部の第１の構成例を示す回路図である。
【０２２４】
図１９を参照して、実施の形態２の変形例４の第１の構成例に従うリードワード線ドライブ部３０Ｒは、図１２に示したリードワード線ドライブ部３０Ｒの構成と比較して、電源ノード２６２と独立に設けられた電源ノード３２０と、電源スイッチ回路３３０とをさらに有する点で異なる。その他の部分の構成は、図１２に示したリードワード線ドライブ部３０Ｒと同様であるので詳細な説明は繰返さない。
【０２２５】
電源ノード３２０は、リードワード線ＲＷＬ１〜ＲＷＬｎにそれぞれ対応するドライブゲート２５０−１〜２５０−ｎへ動作電圧を供給するための電源ノード２６２から独立して設けられ、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２ににそれぞれ対応するドライブゲート２５０−ｄ１および２５０−ｄ２に対して動作電圧を供給する。
【０２２６】
電源スイッチ回路３３０は、バーンインモード信号ＢＩＭに応答して、電源ノード２６２および２６５の一方を電源ノード３２０と選択的に接続する。電源スイッチ回路３３０は、通常動作時においては、電源ノード２６２電源ノード３２０とを電気的に結合する。これにより、通常動作モードにおいては、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の活性化時における電圧レベルは同一であるので、選択メモリセルおよびダミーメモリセルの通過電流（すなわちセンス電流Ｉｓ）のレベルも同等となる。
【０２２７】
一方、バーンインモードにおいては、電源スイッチ回路３３０は、電源ノード２６５と電源ノード３２０とを電気的に結合する。電源ノード２６５に対しては、電源ノード２６２よりも高い電源電圧が入力される。たとえば、電源ノード２６２へ電源電圧Ｖｃｃ１が入力される場合には、電源ノード２６５に対しては、それよりも高い電源電圧Ｖｃｃ１♯（Ｖｃｃ１♯＞Ｖｃｃ１）が入力され、電源ノード２６２へ電源電圧Ｖｃｃ２が入力される場合には、電源ノード２６５に対しては、それよりも高い電源電圧Ｖｃｃ２♯（Ｖｃｃ２♯＞Ｖｃｃ２）が入力される。
【０２２８】
これにより、バーンイン試験時においては、活性化されたダミーリードワード線ＤＲＷＬ１，ＤＲＷＬ２の電圧は、活性化されたリードワード線ＲＷＬの電圧よりも高くなる。したがって、ダミーアクセストランジスタＡＴＲｄのゲート電圧は、ＭＴＪメモリセル内のアクセストランジスタＡＴＲのゲート電圧よりも高く設定される。
【０２２９】
この結果、バーンイン試験において、ダミーメモリセルの通過電流をＭＴＪメモリセルの通過電流よりも大きくすることができるので、ダミーメモリセルに対して、ＭＴＪメモリセルよりも高い電流ストレスを印加して、ダミーメモリセルの潜在欠陥を適切に顕在化することができる。
【０２３０】
図２０は、実施の形態２の変形例４に従うリードワード線ドライブ部の第２の構成例を示す回路図である。
【０２３１】
図２０を参照して、実施の形態２の変形例４の第２の構成例に従うリードワード線ドライブ部３０Ｒは、図１９に示されたリードワード線ドライブ部と比較して、ドライブゲート２５０−１〜２５０−ｎ，２５０−ｄ１，２５０−ｄ２に代えて、図１１に示したドライブゲート２４０−１〜２４０−ｎ，２４０−ｄ１，２４０−ｄ２を含む点で異なる。その他の部分の構成は、図１９に示したワード線ドライブ部と同様であるので詳細な説明は繰返さない。
【０２３２】
リードワード線ＲＷＬ１〜ＲＷＤｎにそれぞれ対応するドライブゲート２４０−１〜２４０−ｎの各々には、制御ゲート２３０−１〜２３０−ｎのうちの対応する１つの制御ゲートの出力と、ノーマル行テスト選択信号／ＴＲＳＮとが入力される。
【０２３３】
一方、ダミーリードワード線ＤＲＷＬ１およびＤＲＷＬ２に対応するドライブゲート２４０−ｄ１および２４０−ｄ２に対しては、制御ゲート２３０−ｄ１および２３０−ｄ２のうちの対応する１つの制御ゲートの出力と、ダミー行テスト選択信号／ＴＲＳＤが入力される。ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤは、バーンインモードにおいて、所定期間ずつＬレベルへ活性化される。
【０２３４】
バーンインモードにおいて、ドライブゲート２４０−１〜２４０−ｎは、ノーマル行テスト選択信号／ＴＲＳＮの活性化に応答して、対応するリードワード線ＲＷＬをＨレベルに活性化する。ドライブゲート２４０−ｄ１および２４０−ｄ２は、ダミー行テスト選択信号／ＴＲＳＤの活性化に応答して、対応するダミーリードワード線ＤＲＷＬをＨレベルに活性化する。
【０２３５】
一方、通常動作モードにおいては、ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤは、Ｈレベルに設定されるので、リードワード線ＲＷＬおよびダミーリードワード線ＤＲＷＬは、行選択結果に応じて活性化される。
【０２３６】
図２１は、ノーマル行テスト選択信号／ＴＲＳＮおよびダミー行テスト選択信号／ＴＲＳＤの活性化期間を示す波形図である。
【０２３７】
図２１を参照して、ダミー行テスト選択信号／ＴＲＳＤの活性化期間は、ノーマル行テスト選択信号／ＴＲＳＮの活性化期間よりも長く設定される。たとえば、時刻ｔｂにおいて、ノーマル行テスト選択信号／ＴＲＳＮとダミー行テスト選択信号／ＴＲＳＤの各々がＬレベルに活性化されると、ノーマル行テスト選択信号／ＴＲＳＮは、時間Ｔｎが経過した時刻ｔｂにおいて、再び非活性化（Ｈレベル）される。一方、ダミー行テスト選択信号／ＴＲＳＤは、時間Ｔｎよりも長い時間Ｔｄ経過後の時刻ｔｄにおいて、再び非活性化（Ｈレベル）される。
【０２３８】
したがって、バーンイン試験において、ダミーメモリセルＤＭＣ中のダミーアクセストランジスタＡＴＲｄのオン時間は、ＭＴＪメモリセルＭＣ中のアクセストランジスタＡＴＲのオン時間よりも長く設定されるので、ダミーメモリセルの電流通過時間は、ＭＴＪメモリセルの電流通過時間よりも長く設定される。この結果、通常動作モードでＭＴＪメモリセルよりもアクセス頻度の高いダミーメモリセルに対して、バーンインモードにおいて、より大きな電流ストレスを与えて、潜在欠陥の加速試験を行なうことが可能である。
【０２３９】
なお、図１９および図２０にそれぞれ示されたリードワード線ドライブ部の構成を組合せて、バーンインモードにおけるダミーメモリセルの通過電流量および電流通過時間の両方を、ＭＴＪメモリセルと異なる値に設定してもよい。一般的に、電流ストレスは、通過電流量と当該電流の通過時間との積（以下、「ストレス積」とも称する）で示されるので、たとえば、Ｍ個（Ｍ：２以上の整数）のＭＴＪメモリセルごとに１個のダミーメモリセルが配置される構成においては、バーンイン試験でのダミーメモリセルへのストレス積を、ＭＴＪメモリセルのＭ倍となるように調整すればよい。これにより、バーンイン試験において、ダミーメモリセルと通常のＭＴＪメモリセルとのアクセス頻度の違いに応じた電流ストレスを印加することができる。
【０２４０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２４１】
【発明の効果】
請求項１に記載の薄膜磁性体記憶装置は、データ読出時に磁気記憶部（トンネル磁気抵抗素子）を通過する電流量を外部入力に応じて調整できる。したがって、磁気記憶部の製造ばらつき等が存在しても、十分なデータ読出マージンを確保することができる。また、動作テスト時において、電流供給部が出力する一定電流を外部から測定できるため、データ読出時に磁気記憶部（トンネル磁気抵抗素子）を通過する電流量を調整するための動作テストを効率的に実行できる。さらに、動作テスト時にモニタ抵抗に過大電流が流れて破壊されることを防止できる。
【０２４５】
請求項２から４に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、磁気記憶部（トンネル磁気抵抗素子）の通過電流量を通常動作モードよりも大きく設定できる。したがって、磁気記憶部の潜在欠陥を効果的に顕在化させて、ＭＲＡＭデバイスの信頼性を向上させるためのバーンイン試験（欠陥加速試験）を効率的に実行できる。
【０２４６】
請求項５に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、複数のメモリセル列に対応して並列に、磁気記憶部に電流を通過させることができる。したがって、請求項６に記載の薄膜磁性体記憶装置が奏する効果に加えて、効率的に短時間でバーンイン試験を実行できる。
【０２４７】
請求項６に記載の薄膜磁性体記憶装置は、バーンイン試験に相当する別の動作モードにおいて、複数のメモリセル行に対応して並列に、磁気記憶部に電流を通過させることができる。したがって、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、効率的に短時間でバーンイン試験を実行できる。
【０２４８】
請求項７および８に記載の薄膜磁性体記憶装置は、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、バーンイン試験に相当する別の動作モードにおける磁気記憶部の通過電流量を、外部入力に応じて容易に調整できる。
【０２４９】
請求項９に記載の薄膜磁性体記憶装置は、請求項７に記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作モード（データ読出時）とバーンインモードとの間で、磁気記憶部に印加される電流ストレスを所望の所定比率に自動的に設定できる。
【０２５０】
請求項１０から１２に記載の薄膜磁性体記憶装置は、ダミーメモリセルとの比較によって動作マージンの高いデータ読出を実行可能な構成において、通常のメモリセルよりもアクセス頻度の高いダミーメモリセルの潜在欠陥を適切に顕在化することができる。
【０２５１】
請求項１３に記載の薄膜磁性体記憶装置は、請求項１０に記載の薄膜磁性体記憶装置が奏する効果に加えて、ダミーメモリセルと通常メモリセルとのアクセス頻度の違いに応じた電流ストレスをバーンイン試験で印加することができる。
【０２５２】
請求項１４に記載の薄膜磁性体記憶装置は、請求項２に記載の薄膜磁性体記憶装置が奏する効果に加えて、通常動作モードに磁気記憶部に印加される電圧を抑制して動作信頼性を向上させるとともに、バーンイン試験時には、磁気記憶部に十分な電流を通過させて、バーンイン試験を効率的に実行できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態に従うＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 図１に示されるメモリアレイおよびその周辺回路の構成を示す回路図である。
【図３】 図２に示されるデータ読出回路の構成を示す回路図である。
【図４】 図３に示される定電流供給回路７０および７１の構成を示す回路図である。
【図５】 図２に示されるデータ書込回路の構成を示す回路図である。
【図６】 実施の形態１に従うＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図７】 実施の形態１の変形例に従う、定電流供給回路７０および７１の構成を示す回路図である。
【図８】 図７に示されたモニタ抵抗の構成例を示す回路図である。
【図９】 実施の形態２に従う定電流供給回路７０および７１の構成を示す回路図である。
【図１０】 実施の形態２の変形例１に従う列デコーダの構成を示す回路図である。
【図１１】 実施の形態２の変形例１に従うワード線ドライバの第１の構成例を示す回路図である。
【図１２】 実施の形態２の変形例１に従うワード線ドライバの第２の構成例を示す回路図である。
【図１３】 リードゲート構成を有するメモリアレイおよびその周辺回路の構成を示す回路図である。
【図１４】 リードゲート構成を有するＭＲＡＭデバイスにおけるデータ読出およびデータ書込動作を説明するためのタイミングチャートである。
【図１５】 実施の形態２の変形例２に従う列デコーダのうちのリードコラムデコード部の構成を示す回路図である。
【図１６】 実施の形態２の変形例２に従う列デコーダのうちのライトコラムデコード部のの構成を示す回路図である。
【図１７】 実施の形態２の変形例２に従うデータ書込回路の構成を示す回路図である。
【図１８】 実施の形態２の変形例３に従うバーンインモード用の電圧調整回路３１０の構成を示す回路図である。
【図１９】 実施の形態２の変形例４に従うリードワード線ドライブ部の第１の構成例を示す回路図である。
【図２０】 実施の形態２の変形例４に従うリードワード線ドライブ部の第２の構成例を示す回路図である。
【図２１】 図２０に示されるノーマル行テスト選択信号およびダミー行テスト選択信号の活性化期間を示す波形図である。
【図２２】 磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【図２３】 ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
【図２４】 ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【図２５】 データ書込時におけるデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を説明する概念図である。
【符号の説明】
１ ＭＲＡＭデバイス、１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、２５Ｒ リードコラムデコード部、２５Ｗ ライトコラムデコード部、３０ ワード線ドライバ、３０Ｒ リードワード線ドライブ部、５０，６０ 読出／書込制御回路、５１Ｗ，５２Ｗ データ書込回路、５１Ｒ データ読出回路、７０，７１，８０ 定電流供給回路、１００，１００ｂ，１００ｎ，１００ｗ，３１０ 電圧調整回路、１１０ 電圧調整部、１１５ チューニング入力部、１４１〜１４３ ヒューズ素子、１９０ 電流モニタ部、１９２ モニタ抵抗、２６２，２６５，３２０ 電源ノード、３３０ 電源スイッチ回路、／ＴＣＳ１〜／ＴＣＳｍ テストコラム選択信号、／ＴＲＳ１〜／ＴＲＳｎ，／ＴＲＳｄ１，／ＴＲＳｄ２ テストロウ選択信号、／ＴＲＳＤ ダミー行テスト選択信号、／ＴＲＳＮ ノーマル行テスト選択信号、ＡＴＲ アクセストランジスタ、ＡＴＲｄ ダミーアクセストランジスタ、ＢＩＭ，／ＢＩＭ バーンインモード信号、ＢＬ，／ＢＬ ビット線、ＣＤＵ１〜ＣＤＵｍ，ＲＤＵ１〜ＲＤＵｎ，ＲＤＵｄ１，ＲＤＵｄ２ デコードユニット、ＤＭＣ ダミーメモリセル、ＤＲＷＬ ダミーリードワード線、Ｉｐ，±Ｉｗ データ書込電流、Ｉｓ センス電流（データ読出電流）、ＭＣ ＭＴＪメモリセル、ＲＣＤＧ１〜ＲＣＤＧｍ リードドライブ選択ゲート、ＲＣＳＧ１〜ＲＣＳＧｍ リードコラム選択ゲート、ＲＣＳＬ１〜ＲＣＳＬｍ リードコラム選択線、ＲＤＢ，／ＲＤＢ リードデータバス、ＴＢ トンネルバリア、ＴＭＲ トンネル磁気抵抗素子、ＴＭＲｄ ダミー抵抗素子、Ｖｃｃ１，Ｖｃｃ２，Ｖｃｃ３ 電源電圧、Ｖｓｓ 接地電圧、ＷＣＳＧ１〜ＷＣＳＧｍ ライトコラム選択ゲート、ＷＣＳＬ１〜ＷＣＳＬｍ ライトコラム選択線、ＷＤＢ，／ＷＤＢ ライトデータバス、ＷＷＬ ライトワード線。
Claims (14)
- 各々がデータ記憶を実行する複数のメモリセルと、
各々が前記複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備え、
各前記メモリセルは、
記憶データのレベルに応じた方向に磁化されて、磁化方向に応じて異なる電気抵抗を有する磁気記憶部と、
前記複数のデータ線のうちの対応する１本および第１の電圧の間に前記磁気記憶部と直列に電気的に結合されて、少なくともデータ読出対象に選択された選択メモリセルにおいてターンオンされるアクセス素子とを含み、
前記複数のデータ線のうちの前記選択メモリセルに対応するデータ線を内部ノードと電気的に結合するための選択ゲートと、
前記選択メモリセルの前記記憶データを読出すためのデータ読出回路とをさらに備え、
前記データ読出回路は、
第２の電圧と前記内部ノードとの間に電気的に結合されて、外部入力に応じて不揮発的に調整可能な制御電圧に応じた一定電流を前記内部ノードへ供給するための定電流回路と、
前記内部ノードの電圧に応じて読出データを生成する電圧増幅回路とを含み、
前記定電流回路は、
前記制御電圧に応じた前記一定電流を出力するための電流源回路と、
動作テスト時において、外部から調整電圧の入力を受ける第１の端子と、
前記動作テスト時において、前記調整電圧を前記制御電圧として前記電流源回路に伝達するための電圧切換部と、
前記動作テスト時において、前記一定電流を検出するための電流モニタ部とを含み、
前記電流モニタ部は、
前記動作テスト時において、前記内部ノードと前記第１の電圧の間に電気的に結合されるモニタ抵抗部と、
前記動作テスト時において、前記内部ノードの電流を外部から測定可能な第２の端子とを有し、
前記モニタ抵抗部は、前記内部ノードおよび前記第１の電圧の間に直列に接続される、各々が前記磁気記憶部と同様に作製された複数の磁気抵抗素子を有する、薄膜磁性体記憶装置。 - 各々がデータ記憶を実行する複数のメモリセルと、
各々が前記複数のメモリセルの所定区分ごとに配置される複数のデータ線とを備え、
各前記メモリセルは、
記憶データのレベルに応じて、第１および第２の電気抵抗のいずれかを有する磁気記憶部と、
前記複数のデータ線のうちの対応する１本および第１の電圧の間に前記磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるアクセス素子とを含み、
前記アクセス素子のターンオンに応答して前記磁気記憶部を通過する電流を供給するための電流供給回路をさらに備え、
前記電流供給回路は、通常動作モードの読出時においては、第１の一定電流を少なくとも１本のデータ線へ供給し、別の動作モードにおいては、前記第１の一定電流より大きい第２の一定電流を少なくとも１本のデータ線へ供給し、
前記磁気記憶部は、
固定された方向に磁化された第１の磁性体層と、
前記記憶データのレベルに応じた方向に磁化される第２の磁性体層と、
前記第１および第２の磁性体層の間に形成される絶縁膜とを有し、
前記別の動作モードは、前記絶縁膜の潜在欠陥を加速するための欠陥加速試験に相当する、薄膜磁性体記憶装置。 - 前記アクセス素子がターンオンされたメモリセルにおいて、前記別の動作モード時に前記絶縁膜の両端に印加される電圧差は、前記通常動作時よりも大きい、請求項２に記載の薄膜磁性体記憶装置。
- 前記アクセス素子は、前記磁気記憶部と直列に接続される電界効果型トランジスタを有し、
前記アクセス素子がターンオンされたメモリセルにおいて、前記別の動作モード時での前記電界効果型トランジスタのゲート印加電圧は、前記電界効果型トランジスタのオン抵抗が前記通常動作モードよりも減少するように設定される、請求項２に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは行列状に配置され、
前記複数のデータ線は、メモリセル列にそれぞれ対応して配置され、
前記薄膜磁性体記憶装置は、列選択結果に応じて、前記電流供給回路と前記複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備え、
前記選択ゲート回路は、前記別の動作モードにおいては、前記複数のデータ線のうちのＮ本（Ｎ：２以上の整数）のデータ線を前記電流供給回路と接続し、前記通常動作モードにおいては、前記複数のデータ線のうちのデータ読出対象に選択されたメモリセルに対応する１本を前記電流供給回路と接続する、請求項２に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルは行列状に配置され、
前記薄膜磁性体記憶装置は、メモリセル行単位で前記アクセス素子のオン・オフを制御するための行選択部をさらに備え、
前記行選択部は、前記別の動作モードにおいては、Ｍ個（Ｍ：２以上の整数）のメモリセル行に対応するアクセス素子群の各々をターンオンさせ、前記通常動作モードにおいては、データ読出対象に選択されたメモリセルに対応する１個のメモリセル行に対応するアクセス素子群の各々をターンオンさせる、請求項２に記載の薄膜磁性体記憶装置。 - 前記電流供給回路は、
制御電圧に応じた一定電流を前記少なくとも１本のデータ線へ出力する電流源回路と、
前記第１の一定電流に対応する第１の基準電圧を調整するための第１の電圧調整回路と、
前記第２の一定電流に対応する第２の基準電圧を調整するための第２の電圧調整回路と、
動作モードに応じて、前記第１および第２の基準電圧のいずれか一方を前記制御電圧として前記電流源回路に伝達するための電圧切換回路とを含む、請求項２に記載の薄膜磁性体記憶装置。 - 前記第１の電圧調整回路は、第１の外部入力に応答して、前記第１の基準電圧を不揮発的に調整し、
前記第２の電圧調整回路は、第２の外部入力に応答して、前記第２の基準電圧を不揮発的に調整する、請求項７に記載の薄膜磁性体記憶装置。 - 前記第１の電圧調整回路は、外部入力に応答して、前記第１の基準電圧を不揮発的に調整し、
前記第２の電圧調整回路は、前記第１の電圧調整回路からの前記第１の基準電圧と前記第２の基準電圧との比が所定値となるように、前記第２の基準電圧を生成する、請求項７に記載の薄膜磁性体記憶装置。 - 前記複数のメモリセルのうちのＭ個（Ｍ：２以上の複数）ごとに設けられるダミーメモリセルをさらに備え、
前記ダミーメモリセルは、
前記第１および第２の電気抵抗の間の中間的な電気抵抗を有するダミー磁気記憶部と、
前記複数のデータ線のうちの１本と前記第１の電圧との間に、前記ダミー磁気記憶部と直列に電気的に結合されて、選択的にターンオンされるダミーアクセス素子とを含み、
前記別の動作モードにおいて、前記ダミー磁気記憶部に印加される電流ストレスは、前記複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々において前記磁気記憶部に印加される電流ストレスよりも大きい、請求項２に記載の薄膜磁性体記憶装置。 - 前記ドライバ回路は、前記別の動作モードにおいて、前記ダミー磁気記憶部を第３の一定電流が通過する時間と前記第３の一定電流との積を、前記テスト対象メモリセルの前記磁気記憶部を前記第２の一定電流が通過する時間と前記第２の一定電流との積のＭ倍に設定する、請求項１０に記載の薄膜磁性体記憶装置。
- 前記アクセス素子および前記ダミーアクセス素子の各々はは、第１および第２の電界効果型トランジスタでそれぞれ構成され、
前記薄膜磁性体記憶装置は、前記アクセス素子および前記ダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備え、
前記ドライバ回路は、前記別の動作モードにおいて、前記複数のメモリセルのうちの少なくとも１つのテスト対象メモリセルの各々に含まれる第１の電界効果型トランジスタおよび前記第２の電界効果型トランジスタのそれぞれのゲート電圧を、前記第２の電界効果型トランジスタのオン抵抗が前記第１の電界効果型トランジスタのオン抵抗よりも小さくなるように設定する、請求項１０に記載の薄膜磁性体記憶装置。 - 前記薄膜磁性体記憶装置は、前記アクセス素子および前記ダミーアクセス素子のオンおよびオフを制御するためのドライバ回路をさらに備え、
前記ドライバ回路は、前記別の動作モードにおいて、前記前記ダミーアクセス素子のオン時間を、前記テスト対象メモリセルの各々における前記アクセス素子のオン期間よりも長く設定する、請求項１０に記載の薄膜磁性体記憶装置。 - 前記電流供給回路は、
前記通常動作モードのデータ読出時において、前記少なくとも１本のデータ線を前記第１の電圧よりも高い第２の電圧と結合するための読出駆動部と、
前記第２の電圧よりも高い第３の電圧の供給を受けて動作する、前記通常動作モードのデータ書込時において、データ書込対象に選択されたメモリセルの前記磁気記憶部を前記記憶データのレベルに応じて磁化するためのデータ書込電流を生成するためのデータ書込回路とを含み、
前記薄膜磁性体記憶装置は、前記電流供給回路と前記複数のデータ線との間の接続を制御するための選択ゲート回路をさらに備え、
前記選択ゲート回路は、前記通常動作モードにおいては、前記読出駆動部および前記データ書込回路の一方と、前記複数のデータ線のうちの選択されたメモリセルに対応する少なくとも１本とを接続し、前記別の動作モードにおいては、前記データ書込回路と前記複数のデータ線のうちの少なくとも１本とを接続し、
前記データ書込回路は、前記別の動作モードにおいて、前記第２の一定電流を供給する、請求項２に記載の薄膜磁性体記憶装置。
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