TWI671741B - 記憶體裝置及其控制方法 - Google Patents

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Abstract

本發明之實施形態提供一種高品質之記憶體裝置及其控制方法。 實施形態之記憶體裝置具備：記憶胞；及第1電路，其對記憶胞進行第1讀出，產生第1電壓，對已進行第1讀出之記憶胞寫入第1資料，對寫入有第1資料之記憶胞進行第2讀出，產生第2電壓，基於第1電壓及第2電壓，判定於第1讀出時記憶於記憶胞中之資料；且第1電路於寫入第1資料時，將產生第2電壓之產生部設為電性浮置狀態。

Description

記憶體裝置及其控制方法
本實施形態係關於一種記憶體裝置及其控制方法。
MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)係記憶資訊之記憶胞使用具有磁阻效應(Magnetoresistive effect)之磁性元件之記憶體裝置。MRAM作為以高速動作、大容量、非揮發性為特徵之下一代記憶體裝置而受到重視。又，針對將MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之替代之研究及開發不斷推進。於該情形時，於抑制開發成本且順利地進行替換時，理想的是以與DRAM及SRAM相同之規格使MRAM動作。
本發明之實施形態提供一種高品質之記憶體裝置及其控制方法。 實施形態之記憶體裝置具備：記憶胞；及第1電路，其對記憶胞進行第1讀出，產生第1電壓，對已進行第1讀出之記憶胞寫入第1資料，對寫入有第1資料之記憶胞進行第2讀出，產生第2電壓，基於第1電壓及第2電壓，判定於第1讀出時記憶於記憶胞中之資料；且第1電路於寫入第1資料時，將產生第2電壓之產生部設為電性浮置狀態。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號，僅於必要時進行重複說明。又，以下所示之各實施形態係例示用於將本實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術思想可於申請專利範圍內施加各種變更。 各功能區塊可作為硬體、電腦軟體之任一種或者兩者之組合而實現。因此，對各區塊以明確可為該等中之任一種之方式，總而言之從其等之功能之觀點於下文進行說明。此種功能是作為硬體來執行還是作為軟體來執行取決於具體之實施態樣或對整個系統施加之設計制約。業者可針對具體之每一實施態樣以多種方法實現該等之功能，決定上述實現之內容包含於本發明之範疇內。 於下述各實施形態中，對記憶體陣列應用MRAM之情形進行說明。 ＜1＞第1實施形態 ＜1-1＞構成 ＜1-1-1＞記憶體系統之構成 利用圖1，概略性地對第1實施形態之記憶體系統(Memory system)1之基本構成進行說明。記憶體系統1具備記憶體裝置(Memory device)10及記憶體控制器(Memory controller)20。 ＜1-1-2＞記憶體控制器之構成 記憶體控制器20自個人電腦等主機(外部機器)2接收命令，自記憶體裝置10讀出資料或者對記憶體裝置10寫入資料。 記憶體控制器20具備主機介面(Host interface(I/F))21、資料緩衝器(Data buffer)22、暫存器(Register)23、CPU(Central Processing Unit，中央處理單元)24、裝置介面(Device Interface(I/F))25及ECC(Error correcting code，錯誤校正碼)電路26。 主機介面21與主機2連接。經由該主機介面21而於主機2與記憶體系統1之間進行資料收發等。 資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機2發送至記憶體系統1之資料，並暫時記憶該資料。又，資料緩衝器22暫時記憶自記憶體系統1經由主機介面21向主機2發送之資料。資料緩衝器22可為揮發性之記憶體，亦可為非揮發性之記憶體。 暫存器23例如為揮發性之記憶體，記憶由CPU24執行之設定資訊、指令及狀態等。暫存器23可為揮發性之記憶體，亦可為非揮發性之記憶體。 CPU24負責記憶體系統1整體之動作。CPU24例如根據自主機2接收到之指令對記憶體裝置10執行特定處理。 裝置介面25於記憶體控制器20與記憶體裝置10之間進行各種信號等之收發。 ECC電路26經由資料緩衝器22接收自主機2接收到之寫入資料。然後，ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將附加有錯誤校正碼之寫入資料供給至例如資料緩衝器22或裝置介面25。 又，ECC電路26接收經由裝置介面25自記憶體裝置10供給之資料。該資料係記憶於記憶體陣列11之記憶胞中之資料。ECC電路26判定自記憶體裝置10接收到之資料是否存在錯誤。ECC電路26於判定為接收到之資料存在錯誤之情形時，對接收到之資料使用錯誤校正碼進行錯誤校正處理。然後，ECC電路26將錯誤校正處理過之資料供給至例如資料緩衝器22、裝置介面25等。 ＜1-1-3＞記憶體裝置之構成 第1實施形態之記憶體裝置10具備記憶體陣列11、感測放大器/寫入驅動器12、行解碼器13、字元線驅動器14、列解碼器15、IO電路16、控制器17及指令位址輸入電路18。 自記憶體控制器20向指令位址輸入電路18輸入各種外部控制信號，例如晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE及指令位址信號CA等。指令位址輸入電路18將指令位址信號CA傳輸至控制器17。 控制器17識別指令與位址。控制器17控制記憶體裝置10。 記憶體陣列11為MRAM，由複數個記憶胞MC呈矩陣狀地二維配置而成。各記憶胞MC包含MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件30(未圖示)及選擇電晶體31(未圖示)。MTJ元件30係利用電阻狀態之變化記憶資料且能夠利用電流重寫資料的磁穿隧接面元件。選擇電晶體31對應於MTJ元件30而設置，且構成為當對該對應之MTJ元件30流通電流時成為導通狀態。再者，亦可將MTJ元件記載為電阻變化元件。 複數條字元線WL於列方向上延伸，複數條位元線BL於行方向上延伸。而且，字元線WL及位元線BL以相互交叉之方式佈線。相鄰之2條位元線BL成對，記憶胞MC係對應於字元線WL與位元線對(本實施形態中，為了方便起見而稱為位元線BL及源極線SL)之交點而設置。各記憶胞MC之MTJ元件30及選擇電晶體31串列連接於位元線BL與源極線SL之間(位元線對之間)。又，選擇電晶體31之閘極連接於字元線WL。 字元線驅動器14至少沿著記憶體陣列11之一邊而配置。又，字元線驅動器14構成為於資料讀出或資料寫入時對字元線WL施加電壓。 列解碼器15對自指令位址輸入電路18供給之指令位址信號CA之位址進行解碼。更具體而言，列解碼器15將經解碼之列位址供給至字元線驅動器14。藉此，字元線驅動器14可對選擇字元線WL施加電壓。 行解碼器13對自指令位址輸入電路18供給之指令位址信號CA之位址進行解碼。行解碼器13將經解碼之行位址供給至感測放大器/寫入驅動器12。 感測放大器/寫入驅動器12具備感測放大器及寫入驅動器。感測放大器/寫入驅動器12至少沿著記憶體陣列11之一邊而配置。感測放大器係經由全域位元線GBL而連接於位元線BL，藉由偵測連接於選擇字元線WL之記憶胞MC中流動之電流，而讀出記憶於記憶胞MC中之資料。寫入驅動器經由全域位元線GBL而連接於位元線BL或者經由全域源極線GSL而連接於源極線SL。而且，寫入驅動器於對選擇記憶胞MC寫入資料時，對連接於選擇字元線WL之選擇記憶胞MC流通電流。 又，感測放大器/寫入驅動器12具備未圖示之頁面緩衝器。頁面緩衝器例如為揮發性之記憶體，記憶藉由感測放大器讀出之資料或經由IO電路16傳輸之寫入資料。 感測放大器/寫入驅動器12與資料線DQ之間之資料收發係經由IO電路16而進行。 ＜1-1-4＞記憶體陣列 其次，利用圖2對第1實施形態之記憶體裝置之記憶體陣列之具體構成進行說明。如上所述，記憶體陣列11係由複數個記憶胞MC呈矩陣狀排列而構成。具體而言，記憶體陣列11中設有複數條字元線WL0～WLi－1(i：2以上之整數)、複數條位元線BL0～BLj－1及複數條源極線SL0～SLj－1(j：2以上之整數)。 記憶胞MC包括MTJ元件30及選擇電晶體31。選擇電晶體31例如由N通道MOSFET(Metal Oxide Silicon Field Effect Transistor，金屬氧化物矽場效電晶體)構成。 MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極。選擇電晶體31之閘極連接於字元線WL，源極連接於源極線SL。 ＜1-1-5＞記憶胞 其次，利用圖3，概略性地對第1實施形態之記憶體裝置之記憶胞進行說明。 如圖3所示，利用TMR(tunneling magnetoresistive，穿隧磁阻)效應之MTJ元件30具有由2層鐵磁性層F、P與夾於該等之間之非磁性層(穿隧絕緣膜)B構成之積層構造，利用因自旋極化穿隧效應引起之磁阻變化而記憶數位資料。MTJ元件30藉由2層鐵磁性層F、P之磁化排列，可獲得低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則可於MTJ元件30中記錄1位元資料。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。 例如，MTJ元件30係將固定層(釘紮層(pinning layer))P、穿隧位障層B、記錄層(自由層)F依次積層而構成。釘紮層P係磁化排列之方向被固定之層，自由層F之磁化排列之方向可變，根據其磁化方向而記憶資料。釘紮層P及自由層F由鐵磁性體構成，穿隧位障層B由絕緣膜構成。 具體而言，自由層F例如亦可使用鈷鐵硼(CoFeB)或硼化鐵(FeB)等。釘紮層P例如亦可使用鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)等。穿隧位障層B由非磁性材料構成，可使用非磁性金屬、非磁性半導體、絕緣體等。穿隧位障層B例如亦可使用氧化鎂(MgO)或氧化鋁(Al2 O3 )等。 若於寫入時朝箭頭A1之方向流通電流，則自由層F之磁化方向相對於釘紮層P之磁化方向成為反平行狀態(AP狀態)，而成為高電阻狀態(“1”資料)。亦可將此種寫入動作記載為“1”寫入動作。若於寫入時朝箭頭A2之方向流通電流，則釘紮層P與自由層F各自之磁化方向成為平行狀態(P狀態)，而成為低電阻狀態(“0”資料)。亦可將此種寫入動作記載為“0”寫入動作。如此，MTJ元件可根據流通電流之方向而寫入不同之資料。 ＜1-1-6＞感測放大器/寫入驅動器 利用圖4，對第1實施形態之記憶體裝置之感測放大器/寫入驅動器12進行說明。 如圖4所示，感測放大器/寫入驅動器12具備複數個感測電路100。複數個感測電路100針對每一位元線(全域位元線)而設置。而且，複數個感測電路100分別具備前置放大器110及感測放大器(SA)120。 前置放大器110經由位元線而向記憶胞MC供給電流(胞電流)，並記憶基於胞電流之電壓V1st及V2nd。 感測放大器120基於記憶於前置放大器110中之電壓V1st及V2nd而判定資料(DO、DOB)。 ＜1-1-6-1＞前置放大器之構成 其次，利用圖5，對第1實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖5所示，具備PMOS(P-channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)電晶體M1、M2、M5、M6、NMOS(N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體M3、M4、M7、M8、M9及電容C1。 電晶體M1之一端被施加電源電壓VDD，另一端及閘極電極連接於節點N1。 電晶體M2之一端連接於節點N3，另一端連接於節點N4，閘極電極連接於節點N1。 電晶體M1及電晶體M2作為電流鏡發揮功能。 電晶體M3之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號Vclamp。 電晶體M4之一端連接於節點N2，另一端連接於位元線(全域位元線)，閘極電極被供給信號REN。 電晶體M5之一端被施加電源電壓VDD，另一端連接於節點N3，閘極電極被供給信號RENB。 電晶體M6之一端連接於節點N4，另一端連接於節點N5，閘極電極被供給信號SW1B。 電晶體M7之一端連接於節點N4，另一端連接於節點N5，閘極電極被供給信號SW1P。 電晶體M6及電晶體M7作為一個開關發揮功能。 電晶體M8之一端連接於節點N4，另一端連接於節點N6，閘極電極連接於節點N5。 電晶體M9之一端連接於節點N6，另一端被施加接地電壓VSS，閘極電極被供給信號REN。 電容C1之一端連接於節點N5，另一端被施加接地電壓VSS。 節點N4之電位作為V2nd而被供給至感測放大器120。可認為電晶體M8、節點N4係V2nd產生部。 節點N5之電位作為V1st而被供給至感測放大器120。可認為電晶體M6、M7、M8、電容C1、節點N5係V1st產生部。 關於前置放大器110之動作，將於下文進行敍述。 ＜1-1-6-2＞感測放大器放大器之構成 其次，利用圖6，對第1實施形態之記憶體裝置之感測放大器120之構成進行說明。 如圖6所示，具備PMOS電晶體M10、M11、M12、M13、M14、M15、NMOS電晶體M16、M17、M18、M19、M20、M21、M22、M23、M24、M25、M26、M27。 電晶體M10之一端被施加電源電壓VDD，另一端連接於節點N7，閘極電極被供給信號LATPB。 電晶體M11之一端連接於節點N7，另一端連接於節點N8，閘極電極連接於節點N9。 電晶體M12之一端連接於節點N7，另一端連接於節點N9，閘極電極連接於節點N8。 電晶體M13之一端連接於節點N8，另一端連接於節點N9，閘極電極被供給信號SEN。 電晶體M14之一端被施加電源電壓VDD，另一端連接於節點N8，閘極電極被供給信號SEN。 電晶體M15之一端被施加電源電壓VDD，另一端連接於節點N8，閘極電極被供給信號SEN。 電晶體M16之一端連接於節點N8，另一端連接於節點N10，閘極電極連接於節點N9。 電晶體M17之一端連接於節點N10，另一端連接於節點N13，閘極電極經由節點N12而被供給信號SEN2。 電晶體M18之一端連接於節點N10，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。 電晶體M19之一端連接於節點N9，另一端連接於節點N11，閘極電極連接於節點N8。 電晶體M20之一端連接於節點N11，另一端連接於節點N15，閘極電極經由節點N12而被供給信號SEN2。 電晶體M21之一端連接於節點N11，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。 電晶體M22之一端連接於節點N13，另一端被施加接地電壓VSS，閘極電極被供給信號V1st。 電晶體M23之一端連接於節點N13，另一端連接於節點N14，閘極電極被供給信號SHFTDO。 電晶體M24之一端連接於節點N14，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。 電晶體M25之一端連接於節點N15，另一端被施加接地電壓VSS，閘極電極被供給信號V2nd。 電晶體M26之一端連接於節點N15，另一端連接於節點N16，閘極電極被供給信號SHFTDOB。 電晶體M27之一端連接於節點N16，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。 節點N8之電位作為DO而被供給至IO電路16。 節點N9之電位作為DOB而被供給至IO電路16。 關於感測放大器120之動作，將於下文進行敍述。 ＜1-2＞動作 如上所述，第1實施形態之記憶體裝置之MTJ元件使用電阻值之變化而記憶資料。記憶體裝置係於讀出此種MTJ元件所記憶之資訊之情形時，對MTJ元件流通讀出電流(亦記載為胞電流)。而且，記憶體裝置藉由將MTJ元件之電阻值轉換為電流值或電壓值並與參照值進行比較，可判斷電阻狀態。 然而，若MTJ元件之電阻偏差增加，則存在“0”狀態及“1”狀態之電阻值分佈之間隔變小之可能性。因此，於將參照值設定於電阻值分佈之間，基於相對於參照值之大小判別MTJ元件之狀態之讀出方式中，讀出範圍明顯減小。 因此，於第1實施形態中，對MTJ元件之“0”狀態及“1”狀態中之一個電阻狀態之信號資訊(電流值或電壓值)附加偏移信號資訊而設為參照信號。而且，對基於參照信號判別MTJ元件之初始狀態之自參照讀出方式進行說明。 其次，對第1實施形態之記憶體系統之讀出動作進行說明。 ＜1-2-1＞讀出動作之概要 利用圖7，對第1實施形態之記憶體系統之讀出動作之概要進行說明。 [步驟S1001] 記憶體控制器20當自主機2接收讀出命令時，對記憶體裝置10發出有效指令及讀出指令。 記憶體裝置10當自記憶體控制器20接收有效指令及讀出指令時，對讀出對象之記憶胞進行第1讀出動作(1st READ)。前置放大器110藉由該第1讀出動作，將讀出對象之記憶胞之電阻狀態作為電壓資訊(信號電壓)V1st而記憶。 [步驟S1002] 記憶體裝置10對成為第1讀出動作之對象之記憶胞進行“0”寫入動作(WRITE“0”)。藉此，成為第1讀出動作之對象之記憶胞被重寫為“0”資料。該動作為了產生下述之V2nd，而將記憶胞設為基準狀態(此處為“0”)。即，該寫入動作亦可記載為基準化動作。 [步驟S1003] 記憶體裝置10對成為第1讀出動作之對象之記憶胞進行第2讀出動作(2nd READ)。前置放大器110藉由該第2讀出動作而產生電壓資訊(信號電壓)V2nd。 [步驟S1004] 感測放大器120基於由步驟S1003產生之V2nd而判定由步驟S1001產生之V1st之結果。具體而言，感測放大器120藉由將基於V1st之電流I1st及參照電流Ishift合併所得之電流與基於V2nd之電流I2nd進行比較，而判定記憶於記憶胞中之資料。 ＜1-2-2＞讀出動作之詳細情況 按照圖8之波形圖，對第1實施形態之記憶體系統之讀出動作之詳細情況進行說明。 [時刻T0]～[時刻T1] 控制器17於第1讀出動作(步驟S1001)中，將信號REN、信號SW1P、信號Vclamp設為“H(高(High))”位準，並將信號RENB、信號SW1B設為“L(低(Low))”(L＜H)位準。 藉此，如圖9所示，電晶體M3、M4、M5、M6、M7成為接通(導通)狀態。藉此，節點N1經由節點N2、位元線(全域位元線)、記憶胞MC及源極線(全域源極線)而接地。其結果，節點N1之電位降低，而電晶體M1成為接通狀態。電晶體M1作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶胞MC供給胞電流(Icell_1st)。 電晶體M2基於節點N1之電位而驅動。因此，對節點N4供給胞電流(Icell_1st)之複製電流(Icopy_1st)。 如上述般，電晶體M1及M2構成電流鏡。 並且，節點N5之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。 如上述般，前置放大器110經由以電晶體M1、M3、M4構成之第1電流路徑而對記憶胞MC流通胞電流(Icell_1st)。又，前置放大器110經由以電晶體M2、M5構成之第2電流路徑而對節點N5流通複製電流(Icopy_1st)。該第1電流路徑與第2電流路徑電性分離。 [時刻T1]～[時刻T2] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0、信號RENB及信號SW1B上升為“H”位準。信號WRITE0係與“0”寫入動作相關之信號。當信號WRITE0為“H”位準時，進行“0”寫入動作。 藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。 又，如圖10所示，電晶體M5、M6、M7、M9成為斷開(非導通)狀態。藉此，節點N4、N5成為電性浮置狀態(浮動狀態)。並且，節點N5記憶電壓資訊(信號電壓)V1st。 [時刻T2]～[時刻T3] 控制器17於第2讀出動作(步驟S1003)中，使信號REN上升為“H”位準，使信號WRITE0、信號RENB下降為“L”位準。 藉此，如圖11所示，電晶體M3、M4、M5、M9成為接通狀態。藉此，節點N1經由節點N2、位元線(全域位元線)、記憶胞MC及源極線(全域源極線)而接地。其結果，節點N1之電位降低，而電晶體M1成為接通狀態。電晶體作為二極體連接電晶體而驅動。 若電晶體M1成為接通狀態，則電晶體M1對記憶胞MC供給胞電流(Icell_0)。 電晶體M2基於節點N1之電位而驅動。因此，對節點N4供給胞電流(Icell_0)之複製電流(Icopy_0)。 又，電晶體M8基於V1st而成為接通狀態。 並且，節點N4之電位成為基於胞電流(Icopy_0)及V1st之電壓資訊(信號電壓)V2nd。 [時刻T3]～[時刻T5] 控制器17於判定動作(步驟S1004)中，使信號REN下降為“L”位準，使信號RENB、信號SEN2上升為“H”位準。又，控制器17將信號SHFTDO、信號VSHFT、信號LATPB設為“H”位準，將信號SHFTDOB、信號LATN、信號SEN設為“L”位準。 藉此，前置放大器110之電晶體M5及M9成為斷開(非導通)狀態。藉此，節點N4記憶電壓資訊(信號電壓)V2nd。 如圖12所示，感測放大器120之電晶體M13、M14、M15、M17、M19、M20、M22、M23、M24、M25成為接通狀態。 藉此，電晶體M22中流通與V1st對應之電流I1st，電晶體M24中流通與VSHFT對應之偏移電流Ishift。 又，電晶體M25中流通與V2nd對應之電流I2nd。 藉由將信號SEN設為“H”位準，而電晶體M14與M15成為斷開狀態，停止自電晶體M14與M15供給電流。藉此，節點N8之電位基於電流I1st及偏移電流Ishift而決定。節點N9之電位基於電流I2nd而決定。藉此，對節點N8與節點N9賦予電壓差，藉由電晶體M11、M12、M16及M19之正反饋而電壓差瞬間擴大。 藉此，感測放大器120確定信號DO及信號DOB。 [時刻T5] 控制器17當判定動作(步驟S1004)結束時，使信號LATPB下降為“L”位準，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M10、M18及M21成為接通狀態。藉此，將信號DO及信號DOB之電位差擴大為“H”位準與“L”位準。 ＜1-2-3＞讀出動作之判定方法 其次，對判定動作(步驟S1004)之具體之判定方法進行說明。 利用圖13，對前置放大器110之動作特性進行說明。 於圖13中表示第1讀出時之電晶體M8之特性與記憶胞之特性之關係。又，於圖13中表示第2讀出時之電晶體M8之特性與記憶胞之特性之關係。 如圖13所示，於記憶胞記憶有“1”資料之情形時，藉由第1讀出動作而V1st成為V1st_1。於第2讀出動作中，V1st為V1st_1時，V2nd成為V2nd_1(V1st_1＜V2nd_1)。 又，如圖13所示，於記憶胞記憶有“0”資料之情形時，藉由第1讀出動作而V1st成為V1st_0(V1st_1＜V1st_0＜V2nd_1)。於第2讀出動作中，V1st為V1st_0時，V2nd成為V2nd_0(V1st_0＝V2nd_0)。 於圖14中表示各電壓之關係。如圖14所示，V1st_0、V1st_1、V2nd_0大致相同。 其次，利用圖15，對在第1讀出動作時記憶胞記憶有“1”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“1”資料之情形時，V1st成為V1st_1，V2nd成為V2nd_1。 如上所述，V2nd_1大於V1st_1。因此，基於V2nd_1而流經電晶體M25之I2nd(I2nd_1)較基於V1st_1而流經電晶體M22之I1st(I1st_1)大。 又，如上所述，感測放大器120將I1st+Ishift與I2nd進行比較。再者，以I1st_1+Ishift低於I2nd_1之方式設定VSHFT。 但是，如圖15所示，I2nd_1遠大於I1st_1+Ishift。因此，於圖8之時刻T3～T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。 其次，利用圖16，對在第1讀出動作時記憶胞記憶有“0”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“0”資料之情形時，V1st成為V1st_0，V2nd成為V2nd_0。 如上所述，V2nd_0與V1st_0大致相同。因此，基於V2nd_0而流經電晶體M25之I2nd(I2nd_0)與基於V1st_0而流經電晶體M22之I1st(I1st_0)大致相同。 如上所述，感測放大器120將I1st+Ishift與I2nd進行比較。再者，以Ishift成為I2nd_0之方式設定VSHFT。 如圖16所示，I2nd_0小於I1st_0+Ishift。因此，於圖8之時刻T3～T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。 再者，於上述實施形態中，對在步驟S1002中記憶體裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶體裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。 於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“L”位準，將信號SHFTDOB設為“H”位準(參照圖17)。藉此，於判定動作(步驟S1004)時對節點N9流通I2nd+Ishift，對節點N8流通I1st。藉此，能夠進行判定動作(參照圖18)。 ＜1-3＞效果 根據上述實施形態，於“0”寫入動作中，將產生V2nd之節點N4設為浮動狀態。因此，可藉由容易之控制進行高品質之讀出動作。 以下，為了容易理解上述實施形態，而對比較例進行說明。 如圖19所示，比較例之前置放大器不具備電晶體M5、M9。因此，比較例之前置放大器於寫入動作時，節點N4被接地。 利用圖20，對讀出動作時之電壓之波形進行說明。 如圖20所示，於比較例之記憶體裝置中，於第1讀出動作後之“0”寫入動作中(時刻T1～時刻T2)，經由電晶體M8而將節點N4放電。因此，如圖20所示，V2nd之電位成為VSS。 然後，若於時刻T2開始第2讀出動作，則前置放大器110開始對節點N4預充電。此時，由於必須對節點N4進行充電，故而於節點N4之電位穩定之前需要時間。 另一方面，根據上述實施形態，於“0”寫入動作中，將電晶體M5及M9設為斷開狀態。因此，節點N4成為浮動狀態，如圖20所示，於“0”寫入動作中(時刻T1～時刻T2)，V2nd之電位維持第1讀出動作時之電位。 因此，若於時刻T2開始第2讀出動作，則由於前置放大器110無須對節點N4進行充電，故而與比較例相比，V2nd快速穩定。 如上所述，根據本實施形態，於“0”寫入動作中，使產生V2nd之節點N4浮動，藉此，可快速進行讀出動作。其結果，能夠提供一種可藉由容易之控制進行高品質之讀出動作之記憶體裝置。 ＜2＞第2實施形態 對第2實施形態進行說明。於第2實施形態中，對前置放大器之另一例進行說明。再者，第2實施形態之記憶體系統之基本構成及基本動作與上述第1實施形態之記憶體系統相同。因此，對上述第1實施形態中說明過之事項以及能夠根據上述第1實施形態容易地類推之事項省略說明。 ＜2-1＞前置放大器之構成 繼而，利用圖21，對第2實施形態之記憶體裝置之前置放大器110之構成進行說明。 如圖21所示，前置放大器110之基本構成與利用圖5所說明之構成相同。與利用圖5所說明之前置放大器之不同之處在於，對電晶體M5之閘極電極供給信號REN2B，對電晶體M9之閘極電極供給信號REN2。 ＜2-2＞讀出動作之詳細情況 按照圖22之波形圖，對第2實施形態之記憶體系統之讀出動作之詳細情況進行說明。 [時刻T0]～[時刻T1] 控制器17於第1讀出動作(步驟S1001)中，將信號REN、信號REN2、信號SW1P、信號Vclamp設為“H”位準，將信號RENB、信號REN2B、信號SW1B設為“L”位準。 藉此，前置放大器110進行與利用圖9所說明之動作相同之動作。 [時刻T1]～[時刻T2] 控制器17於“0”寫入動作(步驟S1002)中，使信號REN、信號REN2及信號SW1P下降為“L”位準，使信號WRITE0、信號RENB、信號REN2B及信號SW1B上升為“H”位準。 藉此，前置放大器110進行與利用圖10所說明之動作相同之動作。 [時刻T2]～[時刻T3] 控制器17於第2讀出動作(步驟S1003)中，使信號REN及信號REN2上升為“H”位準，使信號WRITE0、信號RENB及信號REN2B下降為“L”位準。 藉此，感測電路100進行與利用圖11及圖12所說明之動作相同之動作。 [時刻T3]～[時刻T5] 記憶體系統1進行與第1實施形態中所說明之動作相同之動作。 再者，於上述實施形態中，對在步驟S1002中記憶體裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶體裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。 於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“L”位準，將信號SHFTDOB設為“H”位準(參照圖23)。藉此，於判定動作(步驟S1004)時對節點N9流通I2nd+Ishift，對節點N8流通I1st。藉此，能夠進行判定動作(參照圖18)。 ＜2-3＞效果 根據上述實施形態，可獲得與第1實施形態相同之效果。 ＜3＞第3實施形態 對第3實施形態進行說明。於第3實施形態中，對感測放大器之另一例進行說明。再者，第3實施形態之記憶體系統之基本構成及基本動作與上述第1及第2實施形態之記憶體系統相同。因此，對上述第1及第2實施形態中說明過之事項以及能夠根據上述第1及第2實施形態容易地類推之事項省略說明。 ＜3-1＞感測放大器放大器之構成 繼而，利用圖24，對第3實施形態之記憶體裝置之感測放大器120之構成進行說明。 如圖27所示，具備PMOS電晶體M28、M29、M30、M33、NMOS電晶體M31、M32、M34、M35、M36、M37、M38、M39、M40。 電晶體M28之一端被施加電源電壓VDD，另一端連接於節點N17，閘極電極被供給信號LATPB。 電晶體M29之一端連接於節點N17，另一端連接於節點N18，閘極電極連接於節點N19。 電晶體M30之一端連接於節點N17，另一端連接於節點N19，閘極電極連接於節點N18。 電晶體M31之一端連接於節點N18，另一端連接於節點N20，閘極電極連接於節點N19。 電晶體M32之一端連接於節點N19，另一端連接於節點N20，閘極電極連接於節點N18。 電晶體M33之一端連接於節點N18，另一端連接於節點N19，閘極電極被供給信號SENB。 電晶體M34之一端連接於節點N20，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。 電晶體M35之一端連接於節點N18，另一端被施加接地電壓VSS，閘極電極被供給信號V1st。 電晶體M36之一端連接於節點N18，另一端連接於節點N21，閘極電極被供給信號SHFTDO。 電晶體M37之一端連接於節點N21，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。 電晶體M38之一端連接於節點N19，另一端被施加接地電壓VSS，閘極電極被供給信號V2nd。 電晶體M39之一端連接於節點N19，另一端連接於節點N22，閘極電極被供給信號SHFTDOB。 電晶體M40之一端連接於節點N22，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。 節點N18之電位作為DO而被供給至IO電路16。 節點N19之電位作為DOB而被供給至IO電路16。 ＜3-2＞讀出動作之詳細情況 按照圖25之波形圖，對第3實施形態之記憶體系統之讀出動作之詳細情況進行說明。此處，作為一例，對應用第1實施形態中所說明之前置放大器之情形進行說明。 [時刻T10]～[時刻T13] 記憶體裝置10進行與利用圖8於第1實施形態中說明之時刻T0～時刻T3之動作相同之動作。 [時刻T13]～[時刻T15] 控制器17於判定動作(步驟S1004)中，使信號REN下降為“L”位準，使信號RENB及信號SENB上升為“H”位準。又，控制器17將信號SHFTDO、信號VSHFT及信號LATPB設為“H”位準，將信號SHFTDOB、信號LATN設為“L”位準。 藉此，前置放大器110之電晶體M5及M9成為斷開(非導通)狀態。藉此，節點N4記憶電壓資訊(信號電壓)V2nd。 如圖26所示，感測放大器120之電晶體M35、M36、M37、M38成為接通狀態。 藉此，電晶體M35中流通與V1st對應之電流I1st，電晶體M37中流通與VSHFT對應之偏移電流Ishift。即，節點N18之電位基於電流I1st及偏移電流Ishift而決定。 又，電晶體M38中流通與V2nd對應之電流I2nd。即，節點N19之電位基於電流I2nd而決定。 於節點N18之電位與節點N19之電位出現足夠大之差之時刻T14，控制器17使信號LATPB下降為“L”位準。 藉此，感測放大器120確定信號DO及信號DOB。 [時刻T15] 控制器17當判定動作(步驟S1004)結束時，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M34成為接通狀態。藉此，將信號DO及信號DOB之電位差擴大為“H”位準與“L”位準。 再者，於上述實施形態中，對在步驟S1002中記憶體裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶體裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。 於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“L”位準，將信號SHFTDOB設為“H”位準(參照圖27)。藉此，於判定動作(步驟S1004)時對節點N19流通I2nd+Ishift，對節點N18流通I1st(參照圖28)。藉此，能夠進行判定動作。 ＜3-3＞效果 根據上述實施形態，可獲得與第1實施形態相同之效果。 ＜4＞第4實施形態 對第4實施形態進行說明。於第4實施形態中，就對第3實施形態之感測電路應用第2實施形態中所說明之前置放大器之情形進行說明。再者，第4實施形態之記憶體系統之基本構成及基本動作與上述第1～第3實施形態之記憶體系統相同。因此，對上述第1～第3實施形態中說明過之事項以及能夠根據上述第1～第3實施形態容易地類推之事項省略說明。 ＜4-1＞讀出動作之詳細情況 按照圖29之波形圖，對第4實施形態之記憶體系統之讀出動作之詳細情況進行說明。此處，對應用第2實施形態中所說明之前置放大器之情形進行說明。 [時刻T10]～[時刻T13] 記憶體裝置10進行與利用圖22於第2實施形態中說明之時刻T0～時刻T3之動作相同之動作。 [時刻T13]～[時刻T15] 控制器17於判定動作(步驟S1004)中，使信號REN及信號REN2下降為“L”位準，使信號RENB、信號REN2B及信號SENB上升為“H”位準。又，控制器17將信號SHFTDO、信號VSHFT及信號LATPB設為“H”位準，將信號SHFTDOB、信號LATN設為“L”位準。 藉此，前置放大器110之電晶體M5及M9成為斷開(非導通)狀態。藉此，節點N4記憶電壓資訊(信號電壓)V2nd。 又，感測放大器120如利用圖26所說明般動作。 [時刻T15] 控制器17當判定動作(步驟S1004)結束時，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M34成為接通狀態。藉此，信號DO及信號DOB被重設。 再者，於上述實施形態中，對在步驟S1002中記憶體裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶體裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。 於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“L”位準，將信號SHFTDOB設為“H”位準(參照圖30)。藉此，於判定動作(步驟S1004)時對節點N19流通I2nd+Ishift，並對節點N18流通I1st(參照圖28)。藉此，能夠進行判定動作。 ＜4-2＞效果 根據上述實施形態，可獲得與第1實施形態相同之效果。 ＜5＞其他 再者，上述各實施形態中之連接之術語亦包含中間介置例如電晶體或電阻等其他某個構件而間接地連接之狀態。 此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件而記憶資料之MRAM為例進行了說明，但並不限於此。 例如，亦可應用於與MRAM相同之電阻變化型記憶體、例如如ReRAM(Resistive random-access memory，可變電阻式隨機存取記憶體)、PCRAM(Phase Change Random Access Memory，相位變動式隨機存取記憶體)等般具有利用電阻變化而記憶資料之元件之半導體記憶裝置。 又，不管揮發性記憶體、非揮發性記憶體，均可應用於具有如下元件之半導體記憶裝置，該元件可利用伴隨電流或電壓施加產生之電阻變化而記憶資料、或者藉由將伴隨電阻變化產生之電阻差轉換為電流差或電壓差而進行所記憶之資料之讀出。 又，於上述各實施形態中，為了方便起見，而將位元線對稱為位元線BL及源極線SL，但並不限於此，例如，亦可稱為第1位元線及第2位元線等。 又，於上述實施形態中，記憶體系統1於記憶體控制器20連接有1個記憶體裝置10，但並不限於此。例如，記憶體系統1亦可為例如於記憶體控制器20連接複數個記憶體裝置10之構成。 以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變化而實施。進而，上述實施形態中包含各種階段之發明，藉由將所揭示之構成要件適當組合而提出各種發明。例如，即便自所揭示之構成要件中刪除若干個構成要件，只要能夠獲得特定之效果，便可作為發明而提出。 [相關申請案] 本申請案享有以日本專利申請案2017-59602號(申請日：2017年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1‧‧‧記憶體系統
2‧‧‧主機
10‧‧‧記憶體裝置
11‧‧‧記憶體陣列
12‧‧‧SA&WD
13‧‧‧行解碼器
14‧‧‧字元線驅動器
15‧‧‧列解碼器
16‧‧‧IO電路
17‧‧‧控制器
18‧‧‧指令位址輸入電路
20‧‧‧記憶體控制器
21‧‧‧主機介面
22‧‧‧資料緩衝器
23‧‧‧暫存器
24‧‧‧CPU
25‧‧‧裝置介面
26‧‧‧ECC
30‧‧‧MTJ元件
31‧‧‧選擇電晶體
100‧‧‧感測電路
110‧‧‧前置放大器
120‧‧‧感測放大器
A1‧‧‧箭頭
A2‧‧‧箭頭
B‧‧‧非磁性層
BL‧‧‧位元線
BL0～BLj－1‧‧‧位元線
C1‧‧‧電容
CA‧‧‧指令位址信號
CK‧‧‧時脈信號
CKE‧‧‧時脈賦能信號
CS‧‧‧晶片選擇信號
DO‧‧‧信號
DOB‧‧‧信號
DQ‧‧‧資料線
F‧‧‧鐵磁性層
I2nd‧‧‧電流
I1st‧‧‧電流
Icell_0‧‧‧胞電流
Icell_1st‧‧‧胞電流
Icopy_0‧‧‧複製電流
Icopy_1st‧‧‧複製電流
Ishift‧‧‧參照電流
LATN‧‧‧信號
LATPB‧‧‧信號
M1、M2、M5、M6‧‧‧PMOS電晶體
M3、M4、M7、M8、M9‧‧‧NMOS電晶體
M10、M11、M12、M13、M14、M15‧‧‧PMOS電晶體
M16、M17、M18、M19、M20、M21、M22、M23、M24、M25、M26、M27‧‧‧NMOS電晶
M28、M29、M30、M33‧‧‧PMOS電晶體
M31、M32、M34、M35、M36、M37、M38、M39、M40‧‧‧NMOS電晶體
MC‧‧‧記憶胞
N1‧‧‧節點
N2‧‧‧節點
N3‧‧‧節點
N4‧‧‧節點
N5‧‧‧節點
N6‧‧‧節點
N7‧‧‧節點
N8‧‧‧節點
N9‧‧‧節點
N10‧‧‧節點
N11‧‧‧節點
N12‧‧‧節點
N13‧‧‧節點
N14‧‧‧節點
N15‧‧‧節點
N16‧‧‧節點
N17‧‧‧節點
N18‧‧‧節點
N19‧‧‧節點
N20‧‧‧節點
N21‧‧‧節點
N22‧‧‧節點
P‧‧‧鐵磁性層
REN‧‧‧信號
RENB‧‧‧信號
REN2B‧‧‧信號
SEN‧‧‧信號
SEN2‧‧‧信號
SENB‧‧‧信號
SHFTDO‧‧‧信號
SHFTDOB‧‧‧信號
SL‧‧‧源極線
SL0～SLj－1‧‧‧源極線
SW1B‧‧‧信號
SW1P‧‧‧信號
T0‧‧‧時刻
T1‧‧‧時刻
T2‧‧‧時刻
T3‧‧‧時刻
T4‧‧‧時刻
T5‧‧‧時刻
T10‧‧‧時刻
T11‧‧‧時刻
T12‧‧‧時刻
T13‧‧‧時刻
T14‧‧‧時刻
T15‧‧‧時刻
V1st‧‧‧電壓
V2nd‧‧‧電壓
Vclamp‧‧‧信號
VDD‧‧‧電源電壓
VSHFT‧‧‧信號
WL‧‧‧字元線
WL0～WLi－1‧‧‧字元線
WRITE0‧‧‧信號
圖1係表示包含第1實施形態之記憶體裝置之記憶體系統之方塊圖。 圖2係表示第1實施形態之記憶體裝置之記憶體陣列之電路圖。 圖3係表示第1實施形態之記憶體裝置之記憶胞之基本構成之圖。 圖4係表示第1實施形態之記憶體裝置之感測放大器/寫入驅動器之方塊圖。 圖5係表示第1實施形態之記憶體裝置之前置放大器之電路圖。 圖6係表示第1實施形態之記憶體裝置之感測放大器之電路圖。 圖7係表示包含第1實施形態之記憶體裝置之記憶體系統之讀出動作之流程圖。 圖8係第1實施形態之記憶體系統之讀出動作時之波形圖。 圖9係表示第1讀出動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖10係表示寫入動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖11係表示第2讀出動作中之第1實施形態之記憶體裝置之前置放大器之動作之電路圖。 圖12係表示判定動作中之第1實施形態之記憶體裝置之感測放大器之動作之電路圖。 圖13係表示第1讀出時之電晶體M8之特性與記憶胞之特性之關係，並且表示第2讀出時之電晶體M8之特性與記憶胞之特性之關係的圖。 圖14係表示第2讀出動作後之各電壓之關係之曲線圖。 圖15係表示於第1讀出動作時記憶胞記憶有“1”資料之情形時之於感測放大器內產生之各電流及電壓的圖。 圖16係表示於第1讀出動作時記憶胞記憶有“0”資料之情形時之於感測放大器內產生之各電流及電壓的圖。 圖17係第1實施形態之記憶體系統之讀出動作時之波形圖。 圖18係表示判定動作中之第1實施形態之記憶體裝置之感測放大器之動作之電路圖。 圖19係表示第1實施形態之比較例之記憶體裝置之前置放大器之電路圖。 圖20係表示第1實施形態之記憶體系統之讀出動作時之電壓之波形、與第1實施形態之比較例之記憶體系統之讀出動作時之電壓之波形的圖。 圖21係表示第2實施形態之記憶體裝置之前置放大器之電路圖。 圖22係第2實施形態之記憶體系統之讀出動作時之波形圖。 圖23係第2實施形態之記憶體系統之讀出動作時之波形圖。 圖24係表示第3實施形態之記憶體裝置之感測放大器之電路圖。 圖25係第3實施形態之記憶體系統之讀出動作時之波形圖。 圖26係表示判定動作中之第3實施形態之記憶體裝置之感測放大器之動作之電路圖。 圖27係第3實施形態之記憶體系統之讀出動作時之波形圖。 圖28係表示判定動作中之第3實施形態之記憶體裝置之感測放大器之動作之電路圖。 圖29係第4實施形態之記憶體系統之讀出動作時之波形圖。 圖30係第4實施形態之記憶體系統之讀出動作時之波形圖。

Claims (19)

  1. 一種記憶體裝置，其具備：記憶胞；及第1電路，其對上述記憶胞進行第1讀出，產生第1電壓，對已進行上述第1讀出之上述記憶胞寫入第1資料，對寫入有上述第1資料之上述記憶胞進行第2讀出，產生第2電壓，基於上述第1電壓及上述第2電壓，判定於上述第1讀出時記憶於上述記憶胞中之資料；且上述第1電路於寫入上述第1資料時，將產生上述第2電壓之產生部設為電性浮置狀態。
  2. 如請求項1之記憶體裝置，其中上述第1電路具備：前置放大器，其產生上述第1電壓及上述第2電壓；及感測放大器，其基於上述第1電壓及上述第2電壓，判定於上述第1讀出時記憶於上述記憶胞中之資料。
  3. 如請求項2之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，經由第1路徑對上述記憶胞流通第1電流，經由與上述第1路徑電性分離之第2路徑對產生上述第1電壓之第1電壓產生部、及產生上述第2電壓之第2電壓產生部流通上述第1電流之複製電流即第2電流，於對上述記憶胞進行上述第2讀出時，經由上述第1路徑對上述記憶胞流通第3電流，經由上述第2路徑對上述第2電壓產生部流通上述第3電流之複製電流即第7電流。
  4. 如請求項3之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，使用二極體連接之第1電晶體，經由上述第1路徑對上述記憶胞流通上述第1電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第1電晶體，經由上述第1路徑對上述記憶胞流通上述第3電流。
  5. 如請求項4之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，使用二極體連接之第2電晶體，經由上述第2路徑對上述第1電壓產生部流通上述第2電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第2電晶體，經由上述第2路徑對上述第2電壓產生部流通上述第7電流。
  6. 如請求項3之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，使用第1電流供給部，對上述第1電壓產生部及上述第2電壓產生部流通上述第2電流，於寫入上述第1資料時，使用上述第1電流供給部，將上述第1電壓產生部及上述第2電壓產生部設為電性浮置狀態，於對上述記憶胞進行上述第2讀出時，使用上述第1電流供給部，對上述第2電壓產生部流通上述第7電流。
  7. 如請求項6之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，使用第2電流供給部，將上述第1電壓產生部及上述第2電壓產生部進行放電，於寫入上述第1資料時，使用上述第2電流供給部，將上述第1電壓產生部及上述第2電壓產生部設為電性浮置狀態，於對上述記憶胞進行上述第2讀出時，使用上述第2電流供給部，將上述第2電壓產生部進行放電。
  8. 如請求項7之記憶體裝置，其中上述前置放大器係：於對上述記憶胞進行上述第1讀出時，使用第3電流供給部，對上述記憶胞流通上述第1電流，於對上述記憶胞進行上述第2讀出時，使用上述第3電流供給部，對上述記憶胞流通上述第3電流。
  9. 如請求項8之記憶體裝置，其中上述第2及第3電流供給部係根據第1控制信號而動作，上述第1電流供給部係根據上述第1控制信號之反轉信號即第2信號而動作。
  10. 如請求項8之記憶體裝置，其中上述第3電流供給部係根據第1控制信號而動作，上述第2電流供給部係根據第2控制信號而動作，上述第1電流供給部係根據上述第2控制信號之反轉信號即第3信號而動作。
  11. 一種記憶體裝置之控制方法，其係：對記憶胞進行第1讀出，產生第1電壓，於將產生第2電壓之產生部設為電性浮置狀態之狀態下，對已進行上述第1讀出之上述記憶胞寫入第1資料，對寫入有上述第1資料之上述記憶胞進行第2讀出，產生第2電壓，基於上述第1電壓及上述第2電壓，判定於上述第1讀出時記憶於上述記憶胞中之資料。
  12. 如請求項11之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，經由第1路徑對上述記憶胞流通第1電流，經由與上述第1路徑電性分離之第2路徑，對產生上述第1電壓之第1電壓產生部及產生上述第2電壓之第2電壓產生部，流通上述第1電流之複製電流即第2電流，於對上述記憶胞進行上述第2讀出時，經由上述第1路徑對上述記憶胞流通第3電流，經由上述第2路徑對上述第2電壓產生部流通上述第3電流之複製電流即第7電流。
  13. 如請求項12之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，使用二極體連接之第1電晶體，經由上述第1路徑對上述記憶胞流通上述第1電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第1電晶體，經由上述第1路徑對上述記憶胞流通上述第3電流。
  14. 如請求項13之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，使用二極體連接之第2電晶體，經由上述第2路徑對上述第1電壓產生部流通上述第2電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第2電晶體，經由上述第2路徑對上述第2電壓產生部流通上述第7電流。
  15. 如請求項12之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，使用第1電流供給部，對上述第1電壓產生部及上述第2電壓產生部流通上述第2電流，於寫入上述第1資料時，使用上述第1電流供給部，將上述第1電壓產生部及上述第2電壓產生部設為電性浮置狀態，於對上述記憶胞進行上述第2讀出時，使用上述第1電流供給部，對上述第2電壓產生部流通上述第7電流。
  16. 如請求項15之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，使用第2電流供給部，將上述第1電壓產生部及上述第2電壓產生部進行放電，於寫入上述第1資料時，使用上述第2電流供給部，將上述第1電壓產生部及上述第2電壓產生部設為電性浮置狀態，於對上述記憶胞進行上述第2讀出時，使用上述第2電流供給部，將上述第2電壓產生部進行放電。
  17. 如請求項16之記憶體裝置之控制方法，其中於對上述記憶胞進行上述第1讀出時，使用第3電流供給部，對上述記憶胞流通上述第1電流，於對上述記憶胞進行上述第2讀出時，使用上述第3電流供給部，對上述記憶胞流通上述第3電流。
  18. 如請求項17之記憶體裝置之控制方法，其中上述第2及第3電流供給部係根據第1控制信號而動作，上述第1電流供給部係根據上述第1控制信號之反轉信號即第2信號而動作。
  19. 如請求項17之記憶體裝置之控制方法，其中上述第3電流供給部係根據第1控制信號而動作，上述第2電流供給部係根據第2控制信號而動作，上述第1電流供給部係根據上述第2控制信號之反轉信號即第3信號而動作。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832765B2 (en) * 2018-06-29 2020-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Variation tolerant read assist circuit for SRAM
JP2020135913A (ja) 2019-02-25 2020-08-31 キオクシア株式会社 半導体記憶装置
JP2020161201A (ja) * 2019-03-27 2020-10-01 キオクシア株式会社 半導体記憶装置
JP2021048184A (ja) 2019-09-17 2021-03-25 キオクシア株式会社 記憶装置
JP2021047950A (ja) 2019-09-19 2021-03-25 キオクシア株式会社 記憶装置
JP2021047969A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 メモリデバイス
JP2021106066A (ja) * 2019-12-27 2021-07-26 キオクシア株式会社 半導体記憶装置
JP2021150497A (ja) 2020-03-19 2021-09-27 キオクシア株式会社 記憶装置
JP2022051409A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 可変抵抗型記憶装置
JP2022051347A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体記憶装置およびその制御方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495755B (en) * 2000-02-29 2002-07-21 Advanced Micro Devices Inc Selective erasure of a non-volatile memory cell of a flash memory device
US6829160B1 (en) * 2001-04-06 2004-12-07 Western Digital (Fremont), Inc. Magnetic ram cell with amplification circuitry and MRAM memory array formed using the MRAM cells
TW201403597A (zh) * 2012-07-11 2014-01-16 Samsung Electronics Co Ltd 磁性隨機存取記憶體以及操作磁性隨機存取記憶體之方法
TW201541463A (zh) * 2014-04-16 2015-11-01 Taiwan Semiconductor Mfg Co Ltd 電路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4737886B2 (ja) * 2001-08-09 2011-08-03 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP3959417B2 (ja) 2004-10-29 2007-08-15 株式会社東芝 半導体メモリの読み出し回路
KR100800158B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
US8116123B2 (en) * 2008-06-27 2012-02-14 Seagate Technology Llc Spin-transfer torque memory non-destructive self-reference read method
US7826260B2 (en) * 2008-10-27 2010-11-02 Seagate Technology Llc Spin-transfer torque memory self-reference read and write assist methods
US7876604B2 (en) * 2008-11-05 2011-01-25 Seagate Technology Llc Stram with self-reference read scheme
US7940592B2 (en) * 2008-12-02 2011-05-10 Seagate Technology Llc Spin-torque bit cell with unpinned reference layer and unidirectional write current
US9183911B2 (en) 2011-11-17 2015-11-10 Everspin Technologies, Inc. Hybrid read scheme for spin torque MRAM
US8923041B2 (en) * 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
JP5444414B2 (ja) 2012-06-04 2014-03-19 株式会社東芝 磁気ランダムアクセスメモリ
JP6674616B2 (ja) 2015-06-10 2020-04-01 パナソニック株式会社 半導体装置、半導体装置の読み出し方法、及び半導体装置を搭載したｉｃカード

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW495755B (en) * 2000-02-29 2002-07-21 Advanced Micro Devices Inc Selective erasure of a non-volatile memory cell of a flash memory device
US6829160B1 (en) * 2001-04-06 2004-12-07 Western Digital (Fremont), Inc. Magnetic ram cell with amplification circuitry and MRAM memory array formed using the MRAM cells
TW201403597A (zh) * 2012-07-11 2014-01-16 Samsung Electronics Co Ltd 磁性隨機存取記憶體以及操作磁性隨機存取記憶體之方法
TW201541463A (zh) * 2014-04-16 2015-11-01 Taiwan Semiconductor Mfg Co Ltd 電路

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