TW201812783A

TW201812783A - 記憶裝置及記憶體系統

Info

Publication number: TW201812783A
Application number: TW105142636A
Authority: TW
Inventors: 長田佳晃; 穗谷克彥; 藤野賴信; 初田幸輔
Original assignee: 東芝記憶體股份有限公司
Priority date: 2016-09-13
Filing date: 2016-12-22
Publication date: 2018-04-01
Also published as: CN107818805B; US20180074737A1; US10338835B2; TWI670717B; CN107818805A

Abstract

實施形態之記憶裝置具備：記憶胞；第1電路，其對上述記憶胞進行第1讀出，向進行上述第1讀出之上述記憶胞寫入第1資料，並對寫入有上述第1資料之上述記憶胞進行第2讀出，且基於上述第2讀出結果，根據上述第1讀出結果判定資料，將上述判定之資料寫回至上述記憶胞；及錯誤訂正電路，其進行上述經判定之資料之錯誤訂正。

Description

記憶裝置及記憶體系統

本發明之實施形態係關於記憶裝置及記憶體系統。

MRAM(Magnetoresistive Random Access Memory：磁阻隨機存取記憶體)係於記憶資訊之記憶胞中使用具有磁阻效應(Magnetoresistive effect)之磁氣元件的記憶體器件。MRAM係作為以高速動作、大電容、非揮發性為特徵之下一代記憶體器件而受到矚目。又，MRAM係作為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)或SRAM(Static Random Access Memory：靜態隨機存取記憶體)等揮發性記憶體之替換而進行研究及開發。於該情形時，基於抑制開發成本、且順利地進行替換時，期望藉由與DRAM及SRAM相同之規格使MRAM動作。

本發明之實施形態係提供一種可抑制資料消失之高品質之記憶裝置及記憶體系統。實施形態之記憶裝置具備：記憶胞；第1電路，其對上述記憶胞進行第1讀出，且向進行上述第1讀出之上述記憶胞，寫入第1資料，並對寫入有上述第1資料之上述記憶胞進行第2讀出，並基於上述第2讀出結果，自上述第1讀出結果判定資料，並將上述判定之資料寫回至上述記憶胞；及錯誤訂正電路，其進行上述判定之資料之錯誤訂正。

於以下，對實施形態參照圖式進行說明。另，於以下之說明中，對具有大致相同功能及構成之構成要素標註相同符號，且僅於需要時進行重複說明。又，以下所示之各實施形態為例示用以具體化該實施形態之技術思想之裝置或方法者，實施形態之技術思想並非將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術思想於申請專利範圍內，可施加各種變更。各功能區塊可作為硬體、電腦軟體之任一者或兩者之組合而實現。因此，為了明確各區塊可為該等中之任一者，以下大致基於該等功能之觀點進行說明。此等功能係作為硬體執行還是作為軟體執行係依存於具體之實施態樣或系統整體所指定之設計制約。本領域技術人員對每個具體之實施態樣，可以各種方法實現該等功能，但決定此等實現係包含於本發明之範疇者。於下述之各實施形態中，對將MRAM應用於記憶體陣列之情形進行說明。＜1＞第1實施形態＜1-1＞構成＜1-1-1＞記憶體系統之構成使用圖1，概略性地說明第1實施形態之記憶體系統(Memory system)1之基本構成。記憶體系統1具備：記憶體器件 (Momory device)10、及記憶體控制器(Memory controller)20。＜1-1-2＞記憶體控制器之構成記憶體控制器20自個人電腦等主機(外部機器)2接收命令，自記憶體器件10讀出資料、或向記憶體器件10寫入資料。記憶體控制器20具備：主機介面(Host interface(I/F))21、資料緩衝器(Data buffer)22、暫存器(Register)23、CPU(Central Processing Unit：中央處理單元)24、器件介面(Device Interface(I/F))25。主機介面21與主機2連接。經由該主機介面21，主機2與記憶體系統1之間進行資料之收發等。資料緩衝器22與主機介面21連接。資料緩衝器22經由主機介面21接收自主機2向記憶體系統1發送之資料，並暫時記憶該資料。又，資料緩衝器22暫時記憶自記憶體系統1經由主機介面21向主機2發送之資料。資料緩衝器22可為揮發性記憶體，亦可為非揮發性記憶體。暫存器23例如為揮發性記憶體，且記憶藉由CPU24執行之設定資訊、指令、及狀態等。暫存器23可為揮發性記憶體，亦可為非揮發性記憶體。 CPU24掌控記憶體系統1之整體動作。CPU24例如按照自主機2接收到之指令對記憶體器件10進行特定之處理。器件介面25於記憶體控制器20、與記憶體器件10之間進行各種信號等之收發。＜1-1-3＞記憶體器件之構成第1實施形態之記憶體器件10具備：記憶體陣列11、感測放大器/寫入驅動器12、行解碼器13、字元線驅動器14、列解碼器15、IO電路16、控制器17、指令位址輸入電路18、及ECC(Error correcting code：錯誤修正碼)電路19。於指令位址輸入電路18，自記憶體控制器20，輸入有各種外部控制信號，例如晶片選擇信號CS、時脈信號CK、時脈啟動信號CKE、及指令位址信號CA等。指令位址輸入電路18將指令位址信號CA傳送至控制器17。控制器17識別指令與位址。控制器17控制記憶體器件10。 ECC電路19經由資料線DQ及IO電路16接收自記憶體控制器20接收到之寫入資料。且，ECC電路19將錯誤訂正碼附加於寫入資料。ECC電路19將附加有錯誤訂正碼之寫入資料經由例如IO電路16供給至感測放大器/寫入驅動器12。又，ECC電路19經由IO電路16接收自記憶體陣列11供給之資料。該資料為記憶於記憶體陣列11之記憶胞群之資料。此處，記憶胞群為複數個記憶胞MC之集合，相當於讀出動作時之讀出單位。ECC電路19進行接收之資料是否存在錯誤之判定。於ECC電路19判定為接收之資料存在錯誤之情形時，對接收之資料使用錯誤訂正碼進行錯誤訂正處理。且，ECC電路19將經錯誤訂正處理之資料經由例如IO電路16供給至記憶體控制器20。又，ECC電路19具備暫存器19a。暫存器19a例如為揮發性記憶體，記憶經進行錯誤訂正處理之資料。暫存器19a可為揮發性記憶體，亦可為非揮發性記憶體。記憶體陣列11為MRAM，且複數個記憶胞MC二維配置成矩陣狀。各記憶胞MC包含MTJ(Magnetic Tunnel Junction：磁性穿隧接面)元件30(未圖示)及選擇電晶體31(未圖示)。MTJ元件30為藉由變化電阻狀態而記憶資料，且藉由電流可覆寫資料之磁氣穿隧接合元件。選擇電晶體31對應於MTJ元件30設置，且以於在該對應之MTJ元件30流通電流時成為導通狀態之方式構成。複數條字元線WL於列方向延伸，且複數條位元線BL於行方向延伸。且，字元線WL及位元線BL以相互交叉之方式進行佈線。鄰接之2條位元線BL成一對，記憶胞MC對應於字元線WL與位元線BL對(於本實施形態中爲了方便起見稱為位元線BL、及源極線SL)之交點而設置。各記憶胞MC之MTJ元件30及選擇電晶體31於位元線BL與源極線SL之間(位元線對之間)串聯連接。又，選擇電晶體31之閘極與字元線WL連接。字元線驅動器14至少沿著記憶體陣列11之一邊配置。又，字元線驅動器14以於資料讀出或資料寫入時將電壓施加於字元線WL之方式構成。列解碼器15解碼自指令位址輸入電路18供給之指令位址信號CA之位址。更具體而言，列解碼器15將已解碼之列位址供給至字元線驅動器14。藉此，字元線驅動器14可將電壓施加於選擇字元線WL。行解碼器13解碼自指令位址輸入電路18供給之指令位址信號CA之位址。行解碼器13將已解碼之行位址供給至感測放大器/寫入驅動器12。感測放大器/寫入驅動器12具備感測放大器及寫入驅動器。感測放大器/寫入驅動器12至少沿著記憶體陣列11之一邊配置。感測放大器經由全域位元線GBL與位元線BL連接，且藉由檢測與選擇字元線WL連接之記憶胞MC中流通之電流，讀出記憶於記憶胞MC之資料。寫入驅動器經由全域位元線GBL與位元線BL連接、或經由全域源極線GSL與源極線SL連接。且，寫入驅動器於向選擇記憶胞MC寫入資料時，於與選擇字元線WL連接之選擇記憶胞MC中流通電流。又，感測放大器/寫入驅動器12具備未圖示之頁面緩衝器。頁面緩衝器例如為揮發性記憶體，記憶藉由感測放大器讀出之資料、或經由IO電路16傳送之寫入資料。感測放大器/寫入驅動器12與資料線DQ間之資料之授受係經由IO電路16進行。＜1-1-4＞記憶體陣列接著，使用圖2對實施形態之記憶體陣列之具體構成進行說明。如上所述，記憶體陣列11矩陣狀地排列複數個記憶胞MC而構成。具體而言，於記憶體陣列11，設置有複數條字元線WL0～WLi-1(i：2以上之整數)、複數條位元線BL0～BLj-1、及複數條源極線SL0～SLj-1(j：2以上之整數)。記憶胞MC由MTJ元件30、及選擇電晶體31構成。選擇電晶體31例如由N通道MOSFET(Metal Oxide Silicon Field Effect Transistor：金屬氧化物矽場效電晶體)構成。 MTJ元件30之一端與位元線BL連接，另一端與選擇電晶體31之汲極連接。選擇電晶體31之閘極與字元線WL連接，源極與源極線SL連接。＜1-1-5＞記憶胞接著，使用圖3，對實施形態之記憶胞概略地進行說明。如圖3所示，利用TMR(tunneling magnetoresistive：穿隧磁阻)效應之MTJ元件30具有包含2片強磁性層F、P與由該等夾住之非磁性層(穿隧絕緣膜)B之積層構造，且藉由因旋轉極化穿隧效應引起之磁阻之變化而記憶數位資料。MTJ元件30藉由2片強磁性層F、P之磁化排列，可成為低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則可將1位元資料記錄於MTJ元件30。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。例如，MTJ元件30構成為：順次積層固定層(釘紮層)P、穿隧障壁層B、記錄層(自由層)F。釘紮層P為磁化排列之方向固定之層，自由層F為磁化排列之方向可變，並根據其磁化方向而記憶資料。釘紮層P及自由層F以強磁性體構成，穿隧障壁層B以絕緣膜構成。具體而言，於自由層F，例如可使用鈷鐵硼(CoFeB)或硼化鐵(FeB)等。於釘紮層P，例如可使用鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)等。穿隧障壁層B為包含非磁性材料，可使用非磁性金屬、非磁性半導體、絕緣體等。於穿隧障壁層B，例如可使用氧化鎂(MgO)、或氧化鋁(Al₂ O₃ )等。若寫入時電流於箭頭A1之方向流通，則相對於釘紮層P之磁化方向，自由層F之磁化朝向為反向平行狀態(AP狀態)，且成為高電阻狀態(“1”資料)。此種寫入動作亦可記載為“1”寫入動作。若寫入時電流以箭頭A2之方向流通，則釘紮層P與自由層F各自之磁化方向為平行狀態(P狀態)，且成為低電阻狀態(“0”資料)。此種寫入動作亦可記載為“0”寫入動作。如此，MTJ元件可根據電流流通之方向而寫入不同之資料。＜1-1-6＞胞電流分佈如上所述，記憶胞MC藉由低電阻狀態(“0”資料)、高電阻狀態(“1”資料)之2種電阻狀態，可記憶資料。且，記憶體器件10於資料讀出時，於記憶胞MC流通讀出電流。記憶體器件10係藉由比較於記憶胞MC流通之電流與參照電流(例如於參照胞流通之電流)，而判定記憶胞MC之電阻狀態。於資料讀出時，將於記憶胞MC流通之電流稱為胞電流Icell。且，作為胞電流Icell，存在低電阻狀態時之胞電流Icell0、與高電阻狀態時之胞電流Icell1之2種。於以下為了簡單起見，將於記憶“1”資料之記憶胞MC中流通之胞電流記為胞電流Icell1。又，將於記憶“0”資料之記憶胞MC之胞電流記為胞電流Icell0。圖4係顯示包含於記憶體陣列11之所有記憶胞MC之胞電流之分佈圖。記憶胞MC有各自之特性不同之情況。即，如圖4所示，有利用記憶胞MC之特性而記憶“1”資料及“0”資料時之電阻狀態於每個記憶胞MC不同之情況。即，根據每個記憶胞MC，記憶“1”資料時流通之胞電流Icell不同。同樣地，根據每個記憶胞MC，記憶“0”資料時流通之胞電流Icell不同。具體而言，於記憶“1”資料之記憶胞MC(A)中流通之胞電流Icell1(A)小於於記憶“1”資料之記憶胞MC(B)中流通之胞電流Icell1(B)。再者，於記憶“1”資料之記憶胞MC(A)中流通之胞電流Icell1(A)大於於記憶“1”資料之記憶胞MC(C)中流通之胞電流Icell1(C)。同樣地，於記憶“0”資料之記憶胞MC(A)中流通之胞電流Icell0(A)小於於記憶“0”資料之記憶胞MC(B)中流通之胞電流Icell0(B)。再者，於記憶“0”資料之記憶胞MC(A)中流通之胞電流Icell0(A)大於於記憶“0”資料之記憶胞MC(C)中流通之胞電流Icell0(C)。感測放大器/寫入驅動器12於判定記憶胞MC之資料時，藉由比較參照電流Iref、與胞電流Icell之大小，而判定記憶胞MC是記憶“1”資料或“0”資料之哪一者。於本例中，感測放大器/寫入驅動器12於胞電流Icell小於參照電流Iref之情形時，判定為“1”資料。感測放大器/寫入驅動器12於胞電流Icell大於參照電流Iref之情形時，判定為“0”資料。此處，為了簡單起見省略詳細之說明，但感測放大器/寫入驅動器12於判定記憶“1”資料或“0”資料時，若參照電流Iref與胞電流Icell有足夠之差。則可適當地判定資料。另一方面，感測放大器/寫入驅動器12係若參照電流Iref與胞電流Icell無足夠之差，則有時無法適當地判定資料。然而，感測放大器/寫入驅動器12係若以一個參照電流Iref為基準進行胞電流Icell之判定，則有產生如下問題之可能性。例如，如圖4所示，胞電流Icell(C)與參照電流Iref有足夠之差。另一方面，胞電流Icell1(B)與參照電流Iref無足夠之差。因此，感測放大器/寫入驅動器12關於胞電流Icell1(B)之判定有時較胞電流Icell1(C)之判定更花費時間。為了適當地判定資料，亦期望參照電流Iref設定於胞電流Icell1與胞電流Icell0之大致中間。然而，根據記憶胞MC之特性，如圖4所示，胞電流Icell1之分佈、或胞電流Icell0之分佈之下端擴大，導致重疊。於此種情形時，若感測放大器/寫入驅動器12使用參照電流Iref判定胞電流Icell0(C)，則會將應判定為“0”資料之資料判定為“1”資料。為了解決如上所述之問題，如圖5所示，考慮於每個記憶胞MC變更參照電壓Iref。感測放大器/寫入驅動器12於讀出記憶胞MC(A)之資料時使用參照電流Iref(A)，於讀出記憶胞MC(B)之資料時使用參照電流Iref(B)，於讀出記憶胞MC(C)之資料時使用參照電流Iref(C)。該參照電壓Iref之決定方法於後文予以敘述。如此，於本實施形態中，感測放大器/寫入驅動器12藉由對每個記憶胞MC變更參照電壓Iref，可適當地判定各記憶胞MC之胞電流Icell。即，於本實施形態中，如圖4所示，並非以一個參照胞(參照電流)為基準判定多數之記憶胞之狀態，而係以記憶胞自身之狀態為基準進行狀態之判定，故可大幅地降低記憶胞偏差之影響。＜1-2＞動作對第1實施形態之記憶體系統之讀出動作進行說明。於本實施形態中，如上所述，針對應用對每個記憶胞MC導出參照電壓Iref之讀出方法之情形進行說明。＜1-2-1＞流程使用圖6，對第1實施形態之記憶體系統之讀出動作之流程進行說明。 [步驟S101] 記憶體控制器20於自主機2接收到讀出命令時，對記憶體器件10發行主動指令及讀出指令。 [步驟S102] 記憶體器件10係自記憶體控制器20接收到有效指令(active command)及讀出指令時，對讀出對象之記憶胞群進行第1讀出動作(1st Read)。藉由該第1讀出動作讀出之資訊(胞電流Icell1)作為電流或電壓記憶於感測放大器/寫入驅動器12內之例如附開關電容器(未圖示)。於步驟S102之時點，由於未確定參照電流，故記憶體器件10不判定記憶於讀出對象之記憶胞群之資料。即，記憶體器件10如後文所述般於導出參照電流後，進行資料之判定。 [步驟S103] 記憶體器件10對成為第1讀出動作對象之記憶胞群進行“0”寫入動作。藉此，成為第1讀出動作對象之記憶胞群係全部被覆蓋上“0”資料。該“0”寫入動作如後文所述般為用於導出參照電流之動作。 [步驟S104] 記憶體器件10對成為第1讀出動作對象之記憶胞群進行第2讀出動作(2nd Read)。藉由該第2讀出動作讀出之資訊(胞電流Icell0)，係作為電流或電壓記憶於感測放大器/寫入驅動器12內之例如附開關電容器(未圖示)等。藉由步驟S103及步驟S104，可獲得每個記憶胞MC之胞電流Icell0。 [步驟S105] 感測放大器/寫入驅動器12使用藉由第2讀出動作讀出之資訊(胞電流Icell0)，導出與讀出對象胞相關之參照電壓Iref。使用圖7，就參照電壓Iref之導出方法進行說明。感測放大器/寫入驅動器12可自胞電流Icell0與補償電流Ioffset導出參照電流Iref。具體而言，以Iref=Icell0-Ioffset之式導出參照電流Iref。補償電流Ioffset係例如於記憶體系統1出貨前之測試步驟時導出，且記憶於例如感測放大器/寫入驅動器12內。且，感測放大器/寫入驅動器12使用記憶於感測放大器/寫入驅動器12內之例如附開關電容器(未圖示)之胞電流Icell0、與記憶於感測放大器/寫入驅動器12內之記憶部(未圖示)之補償電流Ioffset，而導出參照電流Iref。此處，就補償電流Ioffset之導出方法進行說明。補償電流Ioffset係以Ioffset=Z×σIcell0=(μIcell0－μIcell1)×σIcell0/(σIcell0+σIcell1)之式導出。 Z為任意之值，μIcell1為胞電流Icell1之平均值，σIcell1為胞電流Icell1之標準偏差。μIcell0為胞電流Icell0之平均值，σIcell0為胞電流Icell0之標準偏差。接著，感測放大器/寫入驅動器12使用導出之參照電壓Iref，判定感測放大器/寫入驅動器12內之例如與附開關電容器(未圖示)中記憶之“藉由第1讀出動作讀出之資訊”相關之資料。即，感測放大器/寫入驅動器12藉由比較參照電流Iref與胞電流Icell之大小，判定記憶胞MC是記憶“1”資料或“0”資料之哪一者。如上所述於導出參照電流之方式中，參照電流Iref以胞電流Icell0(或胞電流Icell1、或該兩者)為基準而變動。因此，如圖8所示，可對胞電流Icell0(C)及胞電流Icell1(C)導出適當之參照電流Iref(C)。其結果，較使用一個參照電流判定資料之方式可降低讀出錯誤。又，感測放大器/寫入驅動器12自補償電流Icell0與補償電流Ioffset導出參照電流Iref，但亦可自胞電流Icell1與補償電流Ioffset導出參照電流Iref。於該情形時，參照電流係以Iref=Icell1+Ioffset之式導出。於該情形時，於步驟S103時，記憶體器件10必須對成為第1讀出動作對象之記憶胞群進行“1”寫入動作。其結果，記憶體器件10於步驟S104時，可獲得胞電流Icell1。再者，補償電流Ioffset係以Ioffset=Z×σIcell1=(μIcell0－μIcell1)×σIcell1/(σIcell0+σIcell1)之式導出。且，如上所述，補償電流Ioffset例如於記憶體系統1出貨前之測試步驟時導出，且記憶於例如感測放大器/寫入驅動器12內。且，感測放大器/寫入驅動器12使用記憶於感測放大器/寫入驅動器12內之例如附開關電容器(未圖示)之胞電流Icell1、與記憶於感測放大器/寫入驅動器12內之記憶部(未圖示)之補償電流Ioffset而導出參照電流Iref。且，感測放大器/寫入驅動器12使用導出之參照電壓Iref，判定於感測放大器/寫入驅動器12內之例如附開關電容器(未圖示)中記憶之“藉由第1讀出動作讀出之資訊”相關之資料。 [步驟S106] 返回至圖6說明記憶體系統之讀出動作之後續。 ECC電路19基於藉由步驟S105判定之資料，進行錯誤訂正處理(以下，為了簡單起見有時記載為ECC)。接著，記憶體器件10於進行錯誤訂正處理後，將錯誤訂正處理之結果(例如錯誤訂正處理後之資料)供給至記憶體控制器20。又，錯誤訂正處理後之資料記憶於ECC電路19內之暫存器19a。又，記憶體器件10將藉由步驟S105判定之資料寫回至讀出對象之記憶胞群。如此，將把導出錯誤訂正處理結果前之資料寫回至記憶胞群之動作稱為預寫回(Pre write back)動作。即，記憶體器件10大致同時進行錯誤訂正處理、與預寫回(Pre write back)動作。 [步驟S107] 記憶體控制器20於接收到寫入命令之情形時，對記憶體器件10發行寫入指令，並將寫入資料供給至資料線DQ。接著，記憶體控制器20對記憶體器件10發行預充電指令(步驟S107，是)。記憶體控制器20於其他之情形時，對記憶體器件10發行預充電指令(步驟S107，否)。 [步驟S108] 記憶體器件10於接收到於預充電指令時，進行用以將藉由步驟S106獲得之錯誤訂正處理之結果(記憶於暫存器19a之資料)寫回至記憶胞群之寫回(Write back)動作。於記憶胞群已記憶錯誤訂正處理前之資料。因此，於步驟S108中，僅進行錯誤之記憶胞MC之寫入動作。 [步驟S109] 記憶體器件10於自記憶體控制器接收到寫入資料及預充電指令時，進行寫入動作。於對步驟S102之讀出對象之記憶胞群進行寫入之情形時，記憶體器件10不執行寫回(Write back)動作地覆蓋資料。＜1-2-2＞時序圖接著，使用圖9，對第1實施形態之記憶體系統之讀出動作之具體時序圖進行說明。 [時刻T0] 記憶體控制器20於自主機2接收到讀出命令時，對記憶體器件10，首先發行有效指令“ACT”。記憶體器件10於接收到有效指令“ACT”時，轉移至有效狀態。 [時刻T1] 記憶體控制器20於發行有效指令“ACT”後，對記憶體器件10，發行讀出指令“讀出(READ)”(步驟S101)。 [時刻T2] 記憶體器件10於接收到讀出指令“讀出(READ)”時，首先進行第1讀出動作(步驟S102)。此時，於記憶體器件10中，增加消耗電流。具體而言例如電源電壓VDD之消耗電流I(VDD)、及接地電壓VSS之消耗電流I(VSS)增加。 [時刻T3] 接著，記憶體器件10進行“0”寫入動作(步驟S103)。相較於讀出動作所需之消耗電流，寫入動作所需之消耗電流較大。因此，於記憶體器件10中，消耗電流進而增加。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)進而增加。 [時刻T4] 接著，記憶體器件10進行第2讀出動作(步驟S104)。此時，於記憶體器件10中，消耗電流降低。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)降低。 [時刻T5] 接著，記憶體器件10進行資料判定動作(步驟S105)。藉此，記憶體器件10判定於第1讀出動作讀出之資料。 [時刻T6] 接著，記憶體器件10使用判定之資料進行錯誤訂正處理及預寫回(Pre write back)動作(步驟S106)。預寫回(Pre write back)動作實質上相當於“1”寫入動作，且預寫回(Pre write back)動作所需之消耗電流大於讀出動作所需之消耗電流。因此，於記憶體器件10中，消耗電流進而增加。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)進而增加。 [時刻T7] 記憶體器件10於錯誤訂正處理結束時，經由資料線DQ向記憶體控制器20發送錯誤訂正處理結果(具體而言係錯誤訂正處理後之資料)。記憶體控制器20自記憶體器件10接收錯誤訂正處理結果。 [時刻T8] 記憶體控制器20於任意之時序發行預充電指令“PRE”(步驟S107)。 [時刻T9] 記憶體器件10於接收到預充電指令“PRE”時，進行預充電，進而進行寫回(Write back)動作(步驟S108)。此處，成為僅訂正於步驟S106中判定為「錯誤」之資料之寫入動作。因此，與通常之寫入動作相比消耗電流較少。＜1-3＞效果根據上述實施形態，記憶體器件10大致同時地進行錯誤訂正處理及預寫回(Pre write back)動作。記憶體器件10藉由進行預寫回(Pre write back)動作，可將讀出之胞群之資料復原。為了易於理解本實施形態之效果，對比較例進行說明。於如圖10之時刻T16所示般之比較例中，記憶體器件10不大致同時地進行錯誤訂正處理及預寫回(Pre write back)動作。比較例之記憶體器件10於發行預充電指令“PRE”後，於時刻T19進行寫回(write back)動作。於時刻T19之寫回(write back)動作中，由於記憶體器件10向經寫入“0”資料之記憶胞群寫回“1”資料，故消耗電流較本實施形態之寫回(write back)時增大。然而，於發行預充電指令“PRE”後，記憶體器件於未圖示之動作中使用電流。因此，於多數之記憶胞群同時地進行寫回(write back)動作之情形時，導致動作電流集中。因此，即便記憶體器件欲寫回資料有時亦因電源電位降低之原因導致未能正確地寫入資料。又，根據比較例，記憶體控制器20於時刻T18發行預充電指令“PRE”之前，成為向成為讀出對象之記憶胞群覆蓋“0”資料之狀態。另一方面，發行預充電指令“PRE”之時序為任意，隨時發行均可。於時刻T17～時刻T18之間，有時遮斷記憶體系統1之電源。於此種情形時，導致記憶於ECC電路19內之暫存器19a之已進行錯誤訂正處理之資料消失，因此，記憶體器件10無法向成為讀出對象之記憶胞群正確地進行寫回(write back)動作。其結果，產生資料自成為讀出對象之記憶胞群消失之問題。然而，根據本實施形態之記憶體系統之讀出動作，大致同時地進行錯誤訂正處理及預寫回(Pre write back)動作(參照圖9之時刻T6～)。圖9之時刻T6～之記憶體器件10之消耗電流少於圖10之時刻T19～之記憶體器件10之消耗電流。其理由在於：如上所述，比較例之記憶體器件於時刻T19於未圖示之動作使用電流之故。因此，於本實施形態中，在於如比較例之未圖示之動作不使用電流之時序進行預寫回(Pre write back)動作。因此，即便於多數之記憶體陣列同時地進行預寫回(Pre write back)之情形，亦可抑制電源電位降低。其結果，可正確地進行預寫回(Pre write back)動作。且，根據本實施形態之記憶體系統之讀出動作，於發行預充電指令“PRE”之前，於成為讀出對象之記憶胞群並非記憶“0”資料，而是記憶進行錯誤訂正處理之前之資料。因此，於發行預充電指令“PRE”之前，即便遮斷記憶體系統1之電源，於成為讀出對象之記憶胞群亦保持至少記憶有進行錯誤訂正處理前之資料。若於發行預充電指令“PRE”之前，遮斷記憶體系統1之電源之情形時，只要再次進行錯誤訂正處理，寫回錯誤訂正處理後之資料即可。因此，可消除資料自成為讀出對象之記憶胞群消失之問題。即，根據本實施形態，能夠提供一種可抑制資料消失之高品質記憶裝置。＜2＞第2實施形態針對第2實施形態進行說明。於第2實施形態中，對於錯誤訂正處理後馬上進行寫回(Write back)動作之情形進行說明。又，第2實施形態之記憶裝置之基本構成及基本動作與上述第1實施形態之記憶裝置相同。因此，省略上述第1實施形態中說明之事項及可自上述第1實施形態類推之事項相關之說明。＜2-1＞動作針對第2實施形態之記憶體系統之讀出動作進行說明。＜2-1-1＞流程使用圖11，針對第2實施形態之記憶體系統之讀出動作之流程進行說明。 [步驟S201]～[步驟S205] 記憶體系統1與第1實施形態中說明之步驟S101～步驟S105同樣地動作。 [步驟S206] ECC電路19基於藉由步驟S205判定之資料，進行錯誤訂正處理。接著，記憶體器件10於進行錯誤訂正處理後，將錯誤訂正處理之結果(例如，錯誤訂正處理後之資料)供給至記憶體控制器20。又，錯誤訂正處理後之資料記憶於ECC電路19內之暫存器19a。 [步驟S207] 記憶體器件10進行用以將藉由步驟S206獲得之錯誤訂正處理之結果(記憶於暫存器19a之資料)寫回至記憶胞群之寫回(Write back)動作。 [步驟S208] 記憶體系統1與第1實施形態中說明之步驟S107同樣地動作。 [步驟S209] 記憶體系統1與第1實施形態中說明之步驟S109同樣地動作。＜2-1-2＞時序圖接著，使用圖12，對第2實施形態之記憶體系統之讀出動作之具體時序圖進行說明。 [時刻T20]～[時刻T25] 記憶體系統1與第1實施形態中說明之時刻T0～時刻T5同樣地動作(步驟S201～步驟S205)。 [時刻T26] 接著，記憶體器件10進行錯誤訂正處理(步驟S206)。錯誤訂正處理所需之消耗電流少於讀出動作所需之消耗電流。因此，於記憶體器件10中，消耗電流降低。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)降低。 [時刻T27] 接著，記憶體器件10進行寫回(Write back)動作(步驟S207)。寫回(Write back)動作實質上相當於“1”寫入動作，且寫回(Write back)動作所需之消耗電流大於讀出動作及錯誤訂正處理所需之消耗電流。因此，於記憶體器件10中，消耗電流增加。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)進而增加。 [時刻T28]～[時刻T29] 記憶體系統1與第1實施形態中說明之時刻T7～時刻T8同樣地動作(步驟S208)。＜2-2＞效果根據上述實施形態，記憶體器件10於進行錯誤訂正處理後，馬上進行寫回(Write back)動作。因此，如第1實施形態之＜1-3＞中說明般，可穩定進行寫回(Write back)動作。又，如第1實施形態之＜1-3＞中說明般，即便於發行預充電“PRE”之前，遮斷記憶體系統1之電源，亦可將錯誤訂正處理後之資料寫回至記憶胞群。即，根據本實施形態，能夠提供一種可抑制資料消失之高品質之記憶裝置。＜3＞第3實施形態針對第3實施形態進行說明。於第3實施形態中，針對將ECC電路設置於記憶體控制器之情形進行說明。又，第3實施形態之記憶裝置之基本構成及基本動作與上述第1實施形態之記憶裝置相同。因此，省略與上述第1實施形態中說明之事項及可自上述第1實施形態類推之事項相關之說明。＜3-1＞記憶體控制器之構成實施形態之記憶體控制器20進而具備ECC電路26。 ECC電路26經由資料緩衝器22接收自主機2接收到之寫入資料。接著，ECC電路26可將錯誤訂正碼附加至寫入資料。ECC電路26將附加有錯誤訂正碼之寫入資料供給至例如資料緩衝器22、或器件介面25。又，ECC電路26經由器件介面25接收自記憶體器件10供給之資料。該資料為記憶於記憶體陣列11之記憶胞群之資料。ECC電路26進行自記憶體器件10接收到之資料是否存在錯誤之判定。於ECC電路26判定為接收到之資料存在錯誤之情形時，對接收到之資料使用錯誤訂正碼進行錯誤訂正處理。接著，ECC電路26將經錯誤訂正處理之資料供給至例如資料緩衝器22、或器件介面25等。又，ECC電路26具備暫存器26a。暫存器26a例如為揮發性記憶體，記憶已進行錯誤訂正處理之資料。暫存器26a可為揮發性記憶體，亦可為非揮發性記憶體。＜3-2＞動作針對第1實施形態之記憶體系統之讀出動作進行說明。＜3-2-1＞流程使用圖14，針對第3實施形態之記憶體系統之讀出動作之流程進行說明。 [步驟S301]～[步驟S304] 記憶體系統1與第1實施形態中說明之步驟S101～步驟S104同樣地動作。 [步驟S305] 記憶體系統1與第1實施形態中說明之步驟S105同樣地動作。再者，記憶體器件10將判定之資料供給至ECC電路26。 [步驟S306] 記憶體器件10將藉由步驟S305判定之資料寫回至讀出對象之記憶胞群(預寫回(Pre write back)動作)。 [步驟S307] ECC電路26基於藉由步驟S305判定之資料，進行錯誤訂正處理。錯誤訂正處理後之資料記憶於ECC電路26內之暫存器26a。 [步驟S308] 記憶體控制器20於接收到寫入命令之情形時，向記憶體器件10發行寫入指令，並將寫入資料供給至資料線DQ。接著，記憶體控制器20向記憶體器件10發行預充電指令(步驟S308，是)。記憶體控制器20於其他之情形時，向記憶體器件10發行預充電指令，並將記憶於暫存器26a之錯誤訂正處理後之資料供給至資料線DQ(步驟S308，否)。 [步驟S309] 記憶體器件10於接收到預充電指令及錯誤訂正處理後之資料時，進行用以將錯誤訂正處理後之資料寫回至記憶胞群之寫回(Write back)動作。於記憶胞群已經記憶有錯誤訂正處理前之資料。因此，於步驟S309中，僅進行錯誤之記憶胞MC之寫入動作。 [步驟S310] 記憶體系統1與第1實施形態中說明之步驟S109同樣地動作。＜3-2-2＞時序圖接著，使用圖15，對第3實施形態之記憶體系統之讀出動作之具體時序圖進行說明。 [時刻T30]～[時刻T35] 記憶體系統1與第1實施形態中說明之時刻T0～時刻T5同樣地動作(步驟S301～步驟S305)。 [時刻T36] 記憶體器件10將經由資料線DQ判定之資料(資料(Data)1)供給至記憶體控制器20。接著，記憶體器件10進行預寫回(Pre write back)動作(步驟S306)。預寫回(Pre write back)動作實質上相當於“1”寫入動作，預寫回(Pre write back)動作所需之消耗電流大於讀出動作所需之消耗電流。因此，於記憶體器件10中，消耗電流進而增加。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)進而增加。 [時刻T37] 接著，記憶體控制器20進行錯誤訂正處理(步驟S307)。 [時刻T38] 記憶體控制器20發出預充電指令“PRE”，並發送錯誤訂正處理後之資料(資料(Data)2)(步驟S308)。 [時刻T39] 記憶體器件10一接收到預充電指令“PRE”及錯誤訂正處理後之資料時，便進行預充電動作，進而進行寫回(Write back)動作(步驟S309)。此處，成為僅訂正步驟S307中判定為「錯誤」之資料之寫入動作。因此，與通常之寫入動作相比消耗電流較少。＜3-3＞效果根據上述實施形態，記憶體器件10於進行錯誤訂正處理前，進行預寫回(Pre write back)動作。因此，可獲得與第1實施形態同樣之效果。為了易於理解本實施形態之效果，就比較例進行說明。如圖16之時刻T46所示般之比較例中，記憶體器件10不進行預寫回(Pre write back)動作。且，比較例之記憶體器件10於發出預充電指令“PRE”後，於時刻T49進行寫回(write back)動作。於時刻T49之寫回(write back)動作中，由於記憶體器件10向寫入有“0”資料之記憶胞群寫回“1”資料，故消耗電流較本實施形態之寫回(write back)時增大。然而，於發出預充電指令“PRE”後，記憶體器件於未圖示之動作中使用電流。因此，於多數之記憶胞群同時地進行寫回(write back)動作之情形時，會導致動作電流集中。因此，即便記憶體器件欲寫回資料，有時會有因電源電位降低之原因導致未能正確地寫入資料之情形。又，根據比較例，記憶體控制器20於時刻T48發出預充電指令“PRE”之前，成為向成為讀出對象之記憶胞群覆寫“0”資料之狀態。另一方面，發出預充電指令“PRE”之時序為任意，隨時發出均可。於時刻T47～時刻T48之間，有時遮斷記憶體系統1之電源。於此種情形時，導致記憶於ECC電路26內之暫存器26a之已進行錯誤訂正處理之資料消失，因此，記憶體器件10無法向成為讀出對象之記憶胞群正確地進行寫回(write back)動作。其結果，產生資料自成為讀出對象之記憶胞群消失之問題。然而，根據本實施形態之記憶體系統之讀出動作，於確定資料後馬上進行預寫回(Pre write back)動作(參照圖15之時刻T36～)。圖15之時刻T36～之記憶體器件10之消耗電流少於圖16之時刻T49～之記憶體器件10之消耗電流。其理由在於：如上所述，比較例之記憶體器件於時刻T49於未圖示之動作中使用電流之故。因此，於本實施形態中，在於如比較例之未圖示之動作中不使用電流之時序進行預寫回(Pre write back)動作。因此，即便於多數之記憶體陣列同時地進行預寫回(Pre write back)之情形，亦可抑制電源電位降低。其結果，可正確地進行預寫回(Pre write back)動作。且，根據本實施形態之記憶體系統之讀出動作，於發行預充電指令“PRE”之前，於成為讀出對象之記憶胞群並非記憶“0”資料，而記憶進行錯誤訂正處理之前之資料。因此，於發行預充電指令“PRE”之前，即便遮斷記憶體系統1之電源，於成為讀出對象之記憶胞群亦保持至少記憶有進行錯誤訂正處理前之資料。若於發行預充電指令“PRE”之前，遮斷記憶體系統1之電源之情形時，只要再次進行錯誤訂正處理，寫回錯誤訂正處理後之資料即可。因此，可消除資料自成為讀出對象之記憶胞群消失之問題。即，根據本實施形態，能夠提供一種可抑制資料消失之高品質記憶裝置。＜4＞第4實施形態針對第4實施形態進行說明。於第4實施形態中，針對於錯誤訂正處理後馬上進行寫回(Write back)動作之情形進行說明。又，第4實施形態之記憶裝置之基本構成及基本動作與上述第3實施形態之記憶裝置相同。因此，省略上述第3實施形態中說明之事項及可自上述第3實施形態類推之事項相關之說明。＜4-1＞動作針對第4實施形態之記憶體系統之讀出動作進行說明。＜4-1-1＞流程使用圖17，對第4實施形態之記憶體系統之讀出動作之流程進行說明。 [步驟S401]～[步驟S405] 記憶體系統1與第3實施形態中說明之步驟S301～步驟S305同樣地動作。 [步驟S406] 記憶體系統1與第3實施形態中說明之步驟S307同樣地動作。且，記憶體控制器20將錯誤訂正處理後之資料供給至記憶體器件10。 [步驟S407] 記憶體器件10進行用以將藉由步驟S406獲得之錯誤訂正處理後之資料寫回至記憶胞群之寫回(write back)動作。 [步驟S408] 記憶體系統1與第3實施形態中說明之步驟S307同樣地動作。 [步驟S409] 記憶體系統1與第3實施形態中說明之步驟S310同樣地動作。＜4-1-2＞時序圖接著，使用圖18，針對第4實施形態之記憶體系統之讀出動作之具體時序圖進行說明。 [時刻T50]～[時刻T55] 記憶體系統1與第3實施形態中說明之時刻T30～時刻T35同樣地動作(步驟S401～步驟S405)。 [時刻T56] 接著，記憶體控制器20於自記憶體器件10接收到資料(資料(Data)3)時，進行錯誤訂正處理(步驟S406)。 [時刻T57] 接著，記憶體器件10於自記憶體控制器20接收到錯誤訂正處理後之資料(資料(Data)4)時，進行寫回(write back)動作(步驟S407)。寫回(write back)動作實質上相當於“1”寫入動作，寫回(write back)動作所需之消耗電流大於讀出動作所需之消耗電流。因此，於記憶體器件10中，消耗電流增加。具體而言，例如消耗電流I(VDD)及消耗電流I(VSS)進而增加。 [時刻T58] 記憶體控制器20發行預充電指令“PRE”(步驟S408)。＜4-2＞效果根據上述實施形態，記憶體器件10於進行錯誤訂正處理後馬上進行寫回(write back)動作。因此，如第3實施形態之＜3-3＞中說明般，可穩定進行寫回(write back)動作。又，如第3實施形態之＜3-3＞中說明般，於發行預充電指令“PRE”之前，即便遮斷記憶體系統1之電源，錯誤訂正處理後之資料亦被寫回至記憶胞群。即，根據本實施形態，能夠提供一種可抑制資料消失之高品質記憶裝置。＜5＞第5實施形態針對第5實施形態進行說明。於第5實施形態中，針對記憶體陣列之冗位區域之使用方法進行說明。又，第5實施形態之記憶裝置之基本構成及基本動作與上述第1～第4實施形態之記憶裝置相同。因此，省略上述第1～第4實施形態中說明之事項及可自上述第1～第4實施形態類推之事項相關之說明。＜5-1＞記憶體器件之構成使用圖19，針對第5實施形態之記憶體系統1進行說明。如圖19所示，第5實施形態之指令位址輸入電路18具備熔絲控制器(Fuse cnt)18a。於本例中，熔絲控制器18a包含於指令位址輸入電路18，但不限定於此。具體而言，亦可設置於指令位址輸入電路18之外。於圖19所示之記憶體系統1中，記憶體器件10及記憶體控制器20分別具備ECC電路，但只要有至少一個ECC電路即可。當然，可使用記憶體器件10及記憶體控制器20之ECC電路兩者。 ECC電路19對寫入資料附加錯誤訂正奇偶性(parity)及錯誤檢測奇偶性。ECC電路19將附加有錯誤訂正奇偶性及錯誤檢測奇偶性之寫入資料供給至感測放大器/寫入驅動器12。又，ECC電路19自記憶體陣列11接收資料。該資料由ECC電路19基於錯誤檢測奇偶性檢測接收到之資料之錯誤。於ECC電路19檢測到接收之資料之錯誤，且檢測到之錯誤可訂正之情形時，對接收到之資料使用錯誤訂正奇偶性進行錯誤訂正處理。接著，ECC電路19將經錯誤訂正處理之資料經由例如IO電路16供給至記憶體控制器20。又，ECC電路26對寫入資料附加錯誤訂正奇偶性及錯誤檢測奇偶性。ECC電路26將附加有錯誤訂正奇偶性及錯誤檢測奇偶性之寫入資料供給至例如資料緩衝器22或器件介面25。又，ECC電路26經由器件介面25接受自記憶體器件10供給之資料。ECC電路26使用錯誤檢測奇偶性檢測自記憶體器件10接受到之資料之錯誤。於ECC電路26檢測到接收之資料之錯誤，且檢測到之錯誤可訂正之情形時，對接收到之資料使用錯誤訂正奇偶性進行錯誤訂正處理。且，ECC電路26將經錯誤訂正處理之資料供給至例如資料緩衝器22、器件介面25等。於以下，於不單獨區分ECC電路19與ECC電路26之情形時，簡單記載為ECC電路。又，於本實施形態中，為了說明之簡略化，將感測放大器/寫入驅動器12及行解碼器13作為行控制器40處理。＜5-2＞記憶體陣列及其周邊之構成接著，使用圖20，對記憶體陣列及其周邊之構成進行說明。如圖20所示，記憶體陣列11具備：複數個子陣列(於圖20中作為一例顯示2個子陣列110(A)、子陣列110(B))。子陣列110(A)具備：資料區域110_1、錯誤訂正奇偶性區域110_2、及冗位區域110_3。資料區域110_1、錯誤訂正奇偶性區域110_2、及冗位區域110_3雖係分別記憶之資料、或配置之記憶胞MC的個數等不同，但基本構造相同。資料區域110_1具備複數行(於圖20中作為一例顯示8行A～行H)。本例之行例如包含上述各實施形態之全域位元線GBL及與全域位元線GBL電性連接之記憶胞MC。於包含於行A～行H之記憶胞MC(未圖示)，記憶有通常之資料(錯誤訂正奇偶性及錯誤檢測奇偶性以外之資料)。錯誤訂正奇偶性區域110_2具備複數個錯誤訂正奇偶性用之行(於圖20中作為一例顯示2個ECP A、及ECP B)。於包含於ECP A及ECP B之記憶胞MC(未圖示)，記憶有錯誤訂正奇偶性。又，冗位區域110_3具備複數個冗位用之行(於圖20中作為一例顯示4個冗位A～冗位D)。冗位A～冗位D為用以補救資料區域110_1、及錯誤訂正奇偶性區域110_2之無法使用之不良行等的行。於包含於冗位A～冗位D之記憶胞MC(未圖示)，記憶有例如通常資料、錯誤訂正奇偶性或錯誤檢測奇偶性。於冗位A～冗位D記憶何種資料之資訊係被記憶於熔絲控制器18a。子陣列110(B)亦為與子陣列110(A)同樣地構成。熔絲控制器18a具備：熔絲電路18a_1(A)、及18a_1(B)、與預解碼器18a_2。熔絲電路18a_1(A)記憶子陣列110(A)相關之資訊。熔絲電路18a_1(A)具備熔絲A～熔絲D。各個熔絲例如為非揮發性記憶部，且記憶有熔絲資訊。熔絲資訊為自資料區域或錯誤訂正奇偶性區域向冗位區域之置換資訊、或將錯誤檢測奇偶性記憶於哪一個冗位用之行等的資訊。例如，於行A或行E為不良行(無法使用)之情形時，置換為冗位A。又，於行B或行F為不良行之情形時，置換為冗位B。又，於行C或行G為不良行之情形時，置換為冗位C。再者，於行D或行H為不良行之情形時，置換為冗位D。同樣地，於ECP A為不良行之情形時，置換為冗位A。又，於ECP B為不良行之情形時，置換為冗位B。該置換方法為一例，未必限定於此。如此，將哪行或ECP置換為哪個冗位用之行的資訊作為熔絲資訊記憶於熔絲。又，於未被置換之冗位用之行，記憶有錯誤檢測奇偶性。且，於哪個冗位用之行記憶錯誤檢測奇偶性之資訊係作為熔絲資訊記憶於熔絲。熔絲電路18a_1(B)記憶子陣列110(B)相關之資訊。熔絲電路18a_1(B)之基本構成與熔絲電路18a_1(A)相同。預解碼器18a_2解碼來自熔絲電路18a_1(A)及熔絲電路18a_1(B)之熔絲資訊，並將熔絲資訊預解碼信號(於圖中表記為FIPS)供給至行控制器40。行控制器40例如於每個子陣列具備子行控制器41。於本例中，由於設置有2個子陣列，故行控制器40具備2個子行控制器41。另，子行控制器41包含感測放大器/讀出驅動器12及行解碼器13。子行控制器41(A)基於來自預解碼器18a_2之熔絲資訊預解碼信號(A)，控制子陣列110(A)、與ECC電路之間的連接。子行控制器41(B)基於來自預解碼器18a_2之熔絲資訊預解碼信號(B)，控制子陣列110(B)、與ECC電路之間的連接。＜5-3＞子行控制器之動作例接著，使用圖21，對子行控制器之具體動作例進行說明。例如，於子陣列110(A)之行D為不良行之情形時，於熔絲電路18a_1(A)，記憶有將行D置換為冗位D之資訊。接著，預解碼器18a_2基於自熔絲電路18a_1(A)接受到之資訊，供給熔絲資訊預解碼信號(A)。子行控制器41(A)於接收到熔絲資訊預解碼信號(A)時，進行將行D置換為冗位D之動作。藉此，將行D置換為冗位D(參照圖中之箭頭B1)。具體而言，子行控制器41(A)於接收到熔絲資訊預解碼信號(A)時，將行D與ECC電路之連接切換為冗位D與ECC電路之連接。藉此，記憶於冗位D之資料作為記憶於行D之資料處理。另一方面，於子陣列110(B)之冗位D未被置換為其他行之情形時，於子陣列110(B)之冗位D記憶有錯誤檢測奇偶性。且，於熔絲電路18a_1(B)，於冗位D記憶有錯誤檢測奇偶性所記憶之資訊。且，預解碼器18a_2基於自熔絲電路18a_1(B)接收到之資訊，供給熔絲資訊預解碼信號(B)。子行控制器41(B)於接收到熔絲資訊預解碼信號(B)時，將冗位D所記憶之錯誤檢測奇偶性輸出至ECC電路(參照圖中之箭頭C1)。＜5-4＞效果根據上述實施形態，於未被置換之冗位用之行記憶錯誤檢測用之奇偶性。此處，為了易於理解本實施形態之效果，對比較例進行說明。如圖22所示，於比較例中，設置有用以記憶錯誤檢測奇偶性之錯誤檢測奇偶性區域110_4。然而，於本實施形態中，將記憶於錯誤檢測奇偶性區域110_4之資料記憶於冗位區域110_3之冗位用的行(未使用作為資料區域或錯誤訂正奇偶性區域之置換之行)。因此，如圖23所示，於本實施形態中，可削減錯誤檢測奇偶性區域110_4。其結果，於本實施形態中，與比較例相比可削減記憶體陣列11之面積。又，藉由熔絲控制器18a，進行冗位區域之置換、與記憶錯誤檢測奇偶性之冗位用之行的選擇控制。因此，可不降低記憶體陣列之補救效率地實現記憶體陣列之面積削減。＜6＞第6實施形態對第6實施形態進行說明。於第6實施形態中，對記憶體陣列之冗位區域之使用方法進行說明。又，第6實施形態之記憶裝置之基本構成及基本動作與上述第5實施形態之記憶裝置相同。因此，省略上述第5實施形態中說明之事項及可自上述第5實施形態類推之事項相關之說明。＜6-1＞記憶體陣列及其周邊構成使用圖24，對記憶體陣列及其周邊構成進行說明。如圖24所示，熔絲控制器18a具備熔絲電路18a_1。熔絲電路18a_1具備熔絲A～熔絲D。於各個熔絲，記憶有熔絲資訊。於第5實施形態中，由於於每個子陣列均具備熔絲電路18a_1，故於每個子陣列進行置換控制。然而，於第6實施形態中，以一個熔絲電路18a_1，進行複數個子陣列之置換控制。於本實施形態之記憶體系統中，以n行(n為2以上之整數)單位進行冗位置換。於本實施形態之記憶體系統中，例如以2行單位進行冗位置換。具體而言，記憶體系統對2個不同之記憶體陣列，進行相同之置換控制。即，記憶體系統於子陣列110(A)或子陣列110(B)之行X(X：任意整數)為不良行之情形時，將子陣列110(A)之行X、及子陣列110(B)之行X置換為子陣列110(A)及子陣列110(B)之冗位Y(Y：整數)。具體而言，例如，於子陣列110(A)之行A或行E為不良行之情形時，子陣列110(A)及子陣列110(B)之行A或行E被置換為子陣列110(A)及子陣列110(B)之冗位A。又，於子陣列110(B)之行A或行E為不良行之情形時，子陣列110(A)及子陣列110(B)之行A或行E被置換為子陣列110(A)及子陣列110(B)之冗位A。於子陣列110(A)之行B或行F為不良行之情形時，子陣列110(A)及子陣列110(B)之行B或行F被置換為子陣列110(A)及子陣列110(B)之冗位B。又，於子陣列110(B)之行B或行F為不良行之情形時，子陣列110(A)及子陣列110(B)之行B或行F被置換為子陣列110(A)及子陣列110(B)之冗位B。於子陣列110(A)之行C或行G為不良行(無法使用)之情形時，子陣列110(A)及子陣列110(B)之行C或行G被置換為子陣列110(A)及子陣列110(B)之冗位C。又，於子陣列110(B)之行C或行G為不良行(無法使用)之情形時，子陣列110(A)及子陣列110(B)之行C或行G被置換為子陣列110(A)及子陣列110(B)之冗位C。再者，於子陣列110(A)之行D或行H為不良行(無法使用)之情形時，子陣列110(A)及子陣列110(B)之行D或行H被置換為子陣列110(A)及子陣列110(B)之冗位D。又，於子陣列110(B)之行D或行H為不良行(無法使用)之情形時，子陣列110(A)及子陣列110(B)之行D或行H被置換為子陣列110(A)及子陣列110(B)之冗位D。於子陣列110(A)或子陣列110(B)之ECP A為不良行之情形時，子陣列110(A)及子陣列110(B)之ECP A被置換為子陣列110(A)及子陣列110(B)之冗位A。於子陣列110(A)或子陣列110(B)之ECP B為不良行之情形時，子陣列110(A)及子陣列110(B)之ECP B被置換為子陣列110(A)及子陣列110(B)之冗位B。該置換方法係一例，未必限定於此。如此，將哪行或ECP置換為哪個冗位用之行之資訊作為熔絲資訊記憶於熔絲。又，將於哪個冗位用之行記憶錯誤檢測奇偶性之資訊作為熔絲資訊記憶於熔絲。如上所述，於本實施形態中，以2行單位進行置換。即，於2行中之至少1行為不良行之情形時，不良行被置換為冗位用之行。然而，有2行中之1行為不良行，且另一行為正常行之情形。於該情形時，無須將正常之行置換為冗位用之行。又，藉由不將正常之行置換為冗位用之行，可於冗位用之行實現空區域。因此，本實施形態之記憶體系統將錯誤檢測奇偶性記憶於上述冗位用之行之空區域。且，將用以使錯誤檢測奇偶性記憶於冗位用之行之空區域的資訊記憶於熔絲電路18a_1。預解碼器18a_2解碼來自熔絲電路18a_1之信號，並向子行控制器41供給熔絲資訊預解碼信號、與奇偶性指定信號(A)、(B)(圖中表記為PAS)。熔絲資訊預解碼信號包含置換資訊。奇偶性指定信號(A)、(B)為表示冗位區域是否包含錯誤檢測奇偶性之信號。熔絲資訊預解碼信號共通地供給至複數個子控制器41。另一方面，奇偶性指定信號供給至複數個子行控制器41之每一者。子行控制器41(A)基於來自預解碼器18a_2之熔絲資訊預解碼信號及奇偶性指定信號(A)，控制子陣列110(A)與ECC電路之連接。關於「雖包含於熔絲資訊預解碼信號，但未被奇偶性指定信號(A)指定之行」，子行控制器41(A)基於熔絲資訊預解碼信號及奇偶性指定信號(A)，將被置換之冗位用之行之資料作為不良行之資料輸出。又，關於「包含於熔絲資訊預解碼信號，且被奇偶性指定信號(A)指定之行」，則直接輸出該行之資料，且將冗位用之行之資料作為錯誤檢測奇偶性輸出。子行控制器41(B)基於來自預解碼器18a_2之熔絲資訊預解碼信號及奇偶性指定信號(B)，控制子陣列110(B)與ECC電路之連接。關於「雖包含於熔絲資訊預解碼信號，但未被奇偶性指定信號(B)指定之行」，子行控制器41(B)基於熔絲資訊預解碼信號及奇偶性指定信號(B)，將被置換之冗位用之行之資料作為不良行之資料輸出。又，關於「包含於熔絲資訊預解碼信號，且被奇偶性指定信號(B)指定之行」，則直接輸出該行之資料，且將冗位用之行之資料作為錯誤檢測奇偶性輸出。＜6-2＞子行控制器之動作例接著，使用圖25，對子行控制器之具體動作例進行說明。例如，於子陣列110(A)之行D為不良行之情形時，於熔絲電路18a_1，記憶有將子陣列110(A)及子陣列110(B)之行D置換為冗位D之資訊。於子陣列110(B)之行D為正常行之情形時，於熔絲電路18a_1，記憶如下資訊：子陣列110(B)之行D為通常行，且於子陣列110(B)之冗位行D記憶錯誤檢測奇偶性。接著，預解碼電路18a_2基於自熔絲電路18a_1接收到之資訊，供給熔絲資訊預解碼信號、與奇偶性指定信號(A)及奇偶性指定信號(B)。子行控制器41(A)於接收到熔絲資訊預解碼信號及奇偶性指定信號(A)時，進行將子陣列110(A)之行D置換為子陣列110(A)之冗位D的動作。藉此，行D被置換為冗位D(參照圖中之箭頭B2)。具體而言，子行控制器41(A)接收熔絲資訊預解碼信號及奇偶性指定信號(A)，且於判定為「於熔絲資訊預解碼信號指定行D，但於奇偶性指定信號(A)未指定行D」之情形時，將行D與ECC電路之連接切換為冗位D與ECC電路之連接。藉此，記憶於冗位D之資料作為記憶於行D之資料處理。子行控制器41(B)於接收到熔絲資訊預解碼信號及奇偶性指定信號(B)時，將記憶於子陣列110(B)之行D之資料直接輸出至ECC電路，且將記憶於子陣列110(B)之冗位D之錯誤檢測奇偶性輸出至ECC電路(參照圖中之箭頭C2)。具體而言，子行控制器41(B)接收熔絲資訊預解碼信號及奇偶性指定信號(B)，且於判定為「於熔絲資訊預解碼信號指定行D，且於奇偶性指定信號(B)指定行D」之情形時，連接行D與ECC電路，且連接冗位D與ECC電路。藉此，輸出行D之資料，且記憶於冗位D之資料作為錯誤檢測奇偶性處理。＜6-3＞效果根據上述實施形態，將錯誤檢測用之奇偶性記憶於未被置換之冗位用之行。又，於第5實施形態中，於每個記憶體陣列設置熔絲電路18a_1，但於本實施形態中，以一個熔絲電路18a_1，管理所有記憶體陣列之置換資訊。因此，與第5實施形態相比，熔絲電路18a_1所需之面積減小。又，控制為：藉由使用奇偶性指定信號，適當地使用正常行。其結果，可提供一種能夠削減熔絲電路18a_1之面積，且適當地補救不良行的記憶裝置。＜7＞變化例等另，上述各實施形態之「連接」亦包含中間介隔例如電晶體或電阻等其他若干構件而間接連接地狀態。又，於上述各實施形態中，感測放大器/寫入驅動器12藉由比較參照電流與胞電流，判定記憶胞MC之資料。然而，並不限定於此。感測放大器/寫入驅動器12可藉由比較參照電壓與胞電壓，判定記憶胞MC之資料。胞電壓為於記憶胞MC流通讀出電流時之電壓。又，於上述第1、及第2實施形態中，未於記憶體控制器20設置ECC電路，但亦可將ECC電路設置於記憶體控制器20。又，於上述第3及第4實施形態中，未於記憶體器件10設置ECC電路，但亦可將ECC電路設置於記憶體器件10。此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為可變電阻元件而記憶資料之MRAM為例進行說明，但並不限定於此。例如，亦可應用於具有與MRAM同樣之電阻變化型記憶體，例如如ReRAM、PCRAM等般利用電阻變化記憶資料之元件的半導體記憶裝置。又，不論揮發性記憶體、還是非揮發性記憶體，均可應用於具有如下元件之半導體記憶體裝置：隨著施加電流或電壓，藉由電阻變化而記憶資料、或隨著電阻變化將電阻差轉換為電流差或電壓差，藉此可進行記憶之資料之讀出之元件。又，於上述各實施形態中，為了方便起見，將位元線對稱為位元線BL、及源極線SL，但並不限定於此，例如亦可稱為第1位元線及第2位元線等。又，於上述實施形態中，記憶體系統1係於記憶體控制器20連接有1個記憶體器件10，但並不限定於此。例如，記憶體系統1可為如於記憶體控制器20連接有複數個記憶體器件10之構成。雖已說明本發明之若干實施形態，但該等實施形態係作為示例而提出者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化均包含於發明之範圍或主旨，且亦包含於申請專利範圍所記載之發明和與其均等之範圍。 [相關申請案] 本申請案係基於且主張美國臨時專利申請案62/394,175號(申請日：2016年9月13日)之優先權之權利。該基礎申請案之全部內容以引用之方式併入本申請案中。

1‧‧‧記憶體系統

2‧‧‧主機

10‧‧‧記憶體器件

11‧‧‧記憶體陣列

12‧‧‧感測放大器/寫入驅動器

13‧‧‧行解碼器

14‧‧‧字元線驅動器

15‧‧‧列解碼器

16‧‧‧IO電路

17‧‧‧控制器

18‧‧‧指令位址輸入電路

18a‧‧‧熔絲控制器

18a_1(A)‧‧‧熔絲電路

18a_1(B)‧‧‧熔絲電路

18a_2‧‧‧預解碼器

19‧‧‧ECC電路

19a‧‧‧暫存器

20‧‧‧記憶體控制器

21‧‧‧主機I/F

22‧‧‧資料緩衝器

23‧‧‧暫存器

24‧‧‧CPU

25‧‧‧器件I/F

26‧‧‧ECC電路

26a‧‧‧暫存器

30‧‧‧MTJ元件

31‧‧‧選擇電晶體

40‧‧‧行控制器

41(A)‧‧‧子行控制器

41(B)‧‧‧子行控制器

110(A)‧‧‧子陣列

110(B)‧‧‧子陣列

110_1‧‧‧資料區域

110_2‧‧‧錯誤訂正奇偶性區域

110_3‧‧‧冗位區域

110_4‧‧‧錯誤檢測奇偶性區域

A1‧‧‧箭頭

A2‧‧‧箭頭

ACT‧‧‧有效指令

B‧‧‧穿隧障壁層

B1‧‧‧箭頭

B2‧‧‧箭頭

BL0～BLj-1‧‧‧位元線

C1‧‧‧箭頭

C2‧‧‧箭頭

CA‧‧‧指令位址信號

CK‧‧‧時脈信號

CKE‧‧‧時脈啟動信號

CS‧‧‧晶片選擇信號

Data‧‧‧資料

DQ‧‧‧資料線

F‧‧‧自由層

FIPS‧‧‧熔絲資訊預解碼信號

FIPS(A)‧‧‧熔絲資訊預解碼信號(A)

FIPS(B)‧‧‧熔絲資訊預解碼信號(B)

I(VDD)‧‧‧電源電壓消耗電流

I(VSS)‧‧‧接地電壓消耗電流

Icell‧‧‧胞電流

Icell0‧‧‧胞電流

Icell0 (A)‧‧‧胞電流

Icell0 (B)‧‧‧胞電流

Icell0 (C)‧‧‧胞電流

Icell1‧‧‧胞電流

Icell1 (A)‧‧‧胞電流

Icell1 (B)‧‧‧胞電流

Icell1 (C)‧‧‧胞電流

Iref‧‧‧參照電流

Iref(A)‧‧‧參照電流

Iref(B)‧‧‧參照電流

Iref(C)‧‧‧參照電流

MC‧‧‧記憶胞

P‧‧‧釘紮層

PAS(A)‧‧‧奇偶性指定信號(A)

PAS(B)‧‧‧奇偶性指定信號(B)

PRE‧‧‧預寫回

SL0～SLj-1‧‧‧源極線

S101～S109‧‧‧步驟

S201～S209‧‧‧步驟

S301～S310‧‧‧步驟

S401～S409‧‧‧步驟

T0～T58‧‧‧時刻

WL0～WLi-1‧‧‧字元線

圖1係顯示第1實施形態之記憶體系統之構成之方塊圖。圖2係顯示第1實施形態之記憶體系統之記憶體陣列之構成之電路圖。圖3係顯示第1實施形態之記憶體系統之記憶胞之基本構成之圖。圖4係顯示第1實施形態之記憶體系統之胞電流分佈之圖表。圖5係顯示第1實施形態之記憶體系統之胞電流分佈之圖表。圖6係顯示第1實施形態之記憶體系統之讀出動作之流程圖。圖7係顯示第1實施形態之記憶體系統之胞電流分佈之圖表。圖8係顯示第1實施形態之記憶體系統之胞電流分佈之圖表。圖9係第1實施形態之記憶體系統之讀出動作之一例相關之時序圖。圖10係第1實施形態之比較例之記憶體系統之讀出動作之一例相關之時序圖。圖11係顯示第2實施形態之記憶體系統之讀出動作之流程圖。圖12係顯示第2實施形態之記憶體系統之讀出動作之一例相關之時序圖。圖13係顯示第3實施形態之記憶體系統之構成之方塊圖。圖14係顯示第3實施形態之記憶體系統之讀出動作之流程圖。圖15係顯示第3實施形態之記憶體系統之讀出動作之一例相關之時序圖。圖16係顯示第3實施形態之比較例之記憶體系統之讀出動作之一例相關之時序圖。圖17係顯示第4實施形態之記憶體系統之讀出動作之流程圖。圖18係顯示第4實施形態之記憶體系統之讀出動作之一例相關之時序圖。圖19係顯示第5實施形態之記憶體系統之構成之方塊圖。圖20係顯示第5實施形態之記憶體系統之記憶胞陣列及其周邊之構成之方塊圖。圖21係顯示第5實施形態之記憶體系統之記憶胞陣列及其周邊之構成之方塊圖。圖22係顯示第5實施形態之比較例之記憶體系統之記憶體陣列之方塊圖。圖23係顯示第5實施形態之記憶體系統之記憶體陣列之方塊圖。圖24係顯示第6實施形態之記憶體系統之記憶體陣列及其周邊之構成之方塊圖。圖25係顯示第6實施形態之記憶體系統之記憶體陣列及其周邊之構成之方塊圖。

Claims

一種記憶裝置，其包含：記憶胞；第1電路，其對上述記憶胞進行第1讀出，向進行上述第1讀出之上述記憶胞寫入第1資料，並對寫入有上述第1資料之上述記憶胞進行第2讀出，且基於上述第2讀出結果，根據上述第1讀出結果判定資料，將上述經判定之資料寫回至上述記憶胞；及錯誤訂正電路，其進行上述經判定之資料之錯誤訂正。
如請求項1之記憶裝置，其中上述記憶裝置一接收到第1指令，上述第1電路便進行上述第1讀出。
如請求項1之記憶裝置，其中上述記憶裝置於接收到第2指令時，上述第1電路將經進行上述錯誤訂正之資料，寫回至上述記憶胞。
如請求項1之記憶裝置，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電流。
如請求項4之記憶裝置，其中上述第1電路藉由比較上述第1電流與上述第1讀出結果，而判定上述第1讀出結果。
如請求項1之記憶裝置，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電壓。
如請求項6之記憶裝置，其中上述第1電路藉由比較上述第1電壓與上述第1讀出結果，而判定上述第1讀出結果。
一種記憶裝置，其包含：記憶胞；錯誤訂正電路，其進行記憶於上述記憶胞之資料之錯誤訂正；及第1電路，其係於記憶裝置接收到第1指令時，對上述記憶胞進行第1讀出，向進行上述第1讀出之上述記憶胞寫入第1資料，並對寫入有上述第1資料之上述記憶胞進行第2讀出，且基於上述第2讀出結果，根據上述第1讀出結果判定資料，將上述經判定之資料供給至上述錯誤訂正電路，並將經錯誤訂正之資料寫回至上述記憶胞。
如請求項8之記憶裝置，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電流。
如請求項9之記憶裝置，其中上述第1電路藉由比較上述第1電流與上述第1讀出結果而判定上述第1讀出結果。
如請求項8之記憶裝置，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電壓。
如請求項11之記憶裝置，其中上述第1電路藉由比較上述第1電壓與上述第1讀出結果，而判定上述第1讀出結果。
一種記憶體系統，其包含如請求項1之記憶裝置。
如請求項13之記憶體系統，其進而包含：記憶體器件，其包含上述記憶胞及上述第1電路；及記憶體控制器，其包含上述錯誤訂正電路。
如請求項14之記憶體系統，其中上述記憶體器件一自上述記憶體控制器接收到第1指令，上述第1電路便進行上述第1讀出。
如請求項14之記憶體系統，其中上述記憶體器件一自上述記憶體控制器接收到第2指令，上述第1電路便將經進行上述錯誤訂正之資料寫回至上述記憶胞。
如請求項13之記憶體系統，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電流。
如請求項17之記憶體系統，其中上述第1電路藉由比較上述第1電流與上述第1讀出結果，而判定上述第1讀出結果。
如請求項13之記憶體系統，其中上述第1電路基於上述第2讀出結果，產生用於判定上述第1讀出結果之第1電壓。
如請求項19之記憶體系統，其中上述第1電路藉由比較上述第1電壓與上述第1讀出結果，而判定上述第1讀出結果。