JPH1027496A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 シリアルアクセス機能を有するフラッシュメ
モリ等の利便性を高め、その製品歩留りを高めて低コス
ト化を図る。 【解決手段】 管理領域ＣＥ又は救済領域ＳＥとして使
用される冗長アレイ部ＲＡを含むメモリアレイＭＡＲＹ
を具備するフラッシュメモリ等において、メモリアレイ
ＭＡＲＹのデータ領域ＤＥにおいて欠陥が検出された不
良アドレスｂａ〜ｂｃを、例えば冗長アレイ部ＲＡの最
終アドレスｒ３１を始めとして逆順で割り当てた後、そ
の残りアドレスの全部を管理領域ＣＥとして割り当て
る。これにより、メモリアレイＭＡＲＹのデータ領域Ｄ
Ｅに多数の不良アドレスが検出された場合、管理領域Ｃ
Ｅを設けることなく冗長アレイ部ＲＡの全領域を救済領
域ＳＥとして割り当て、これを全部救済することができ
るとともに、逆にメモリアレイＭＡＲＹのデータ領域Ｄ
Ｅに不良アドレスが検出されなかった場合には、冗長ア
レイ部ＲＡの全領域を管理領域ＣＥとして活用すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、シリアルアクセス機能を有するフラッシ
ュメモリならびにその利便性の向上及び低コスト化に利
用して特に有効な技術に関するものである。

【０００２】

【従来の技術】ワード線つまりセクタを単位としてデー
タ線つまりＹアドレス方向へのシリアルアクセスが可能
なフラッシュメモリがある。これらのフラッシュメモリ
は、Ｙアドレスを順次自律的に指定するためのＹアドレ
スカウンタを備え、その記憶領域のＹアドレス方向の最
終アドレス側には、例えばＣＲＣ（Ｃｙｃｌｉｃ Ｒｅ
ｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）符号等の誤り検出符号
を格納しあるいは各セクタが有効であるかどうかを管理
するための例えば所定ビットの管理領域（Ｃｏｎｔｒｏ
ｌ Ｂｙｔｅｓ）と、カラム方向の欠陥救済に供される
所定ビットの救済領域とを含む冗長アレイ部が設けられ
ることが多い。

【０００３】

【発明が解決しようとする課題】本願発明者等は、この
発明に先立って、冗長アレイ部を備えるフラッシュメモ
リを開発し、その過程で次のような問題点に気付いた。
すなわち、このフラッシュメモリでは、メモリアレイに
例えば３２バイトの冗長アレイ部が設けられ、これらの
冗長アレイ部は、１６バイトずつ管理領域及び救済領域
として固定的に割り当てられる。したがって、メモリア
レイのデータ領域に障害が検出されず冗長アレイ部の救
済領域が全く使用されない場合でも、管理領域として使
用できる記憶領域は１６バイトに制限されるとともに、
逆にメモリアレイのデータ領域に１７以上の不良アドレ
スが検出された場合にはこれを全部救済することができ
ず、フラッシュメモリは不良品として扱われる。この結
果、フラッシュメモリの利便性が低下するとともに、フ
ラッシュメモリの製品歩留りが低下し、その低コスト化
が阻害されるという不都合が生じた。

【０００４】この発明の目的は、シリアルアクセス機能
を有するフラッシュメモリ等の利便性を高め、その低コ
スト化を図ることにある。

【０００５】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、シリアルアクセス機能を有し
かつ管理領域又は救済領域として使用される冗長アレイ
部を含むメモリアレイを具備するフラッシュメモリ等に
おいて、メモリアレイのデータ領域において欠陥が検出
された不良アドレスを、例えば冗長アレイ部の最終アド
レスを始めとして逆順で割り当てた後、その残りアドレ
スの全部を管理領域として割り当てる。

【０００７】上記手段によれば、メモリアレイのデータ
領域に多数の不良アドレスが検出された場合、管理領域
を設けることなく冗長アレイ部の全領域を救済領域とし
て割り当て、これを全部救済することができるととも
に、逆にメモリアレイのデータ領域に不良アドレスが検
出されなかった場合には、冗長アレイ部の全領域を管理
領域として活用することができる。この結果、シリアル
アクセス機能を有するフラッシュメモリ等の利便性を高
めることができるとともに、フラッシュメモリ等の製品
歩留りを高め、その低コスト化を図ることができる。

【０００８】

【発明の実施の形態】図１には、この発明が適用された
フラッシュメモリの一実施例のブロック図が示され、図
２には、その一実施例の記憶領域構成図が示されてい
る。これらの図をもとに、まずこの実施例のフラッシュ
メモリの構成及び動作の概要ならびにその記憶領域の構
成について説明する。なお、図１の各ブロックを構成す
る回路素子は、特に制限されないが、公知のＭＯＳＦＥ
Ｔ（金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）集積回路の製造技術により、
単結晶シリコンのような１個の半導体基板上に形成され
る。

【０００９】図１において、この実施例のフラッシュメ
モリは、特に制限されないが、図の奥行き方向に示され
る８個のメモリアレイＭＡＲＹをその基本構成要素とす
る。これらのメモリアレイＭＡＲＹは、いわゆるＡＮＤ
（アンド）型アレイとされ、図２に示されるように、水
平方向に平行して配置される１６３８４本のワード線
と、垂直方向に平行して配置される５４４本のデータ線
と、これらのワード線及びデータ線の交点に格子状に配
置される１６３８４×５４４つまり８９１２８９６個の
メモリセルとをそれぞれ含む。メモリアレイＭＡＲＹを
構成する１６３８４本のワード線は、セクタアドレス０
〜１６３８３にそれぞれ対応し、５４４本のデータ線
は、Ｙアドレス０〜５４３にそれぞれ対応する。

【００１０】この実施例において、メモリアレイＭＡＲ
Ｙの先頭側の５１２のＹアドレス０〜５１１は、データ
アレイ部ＤＡに割り当てられ、通常の記憶データを格納
するためのデータ領域ＤＥとして使用される。また、メ
モリアレイＭＡＲＹの残り３２のＹアドレス５１２〜５
４３は、冗長アレイ部ＲＡに割り当てられ、後述するよ
うに、まず例えばその末尾側のＹアドレス５４１〜５４
３が、データアレイ部ＤＡのデータ領域ＤＥにおいて検
出された三つの不良アドレスを救済するために救済領域
ＳＥとして使用された後、残り２９のＹアドレス５１２
〜５４０が、ＣＲＣ符号等の誤り検出符号を格納しある
いは各セクタの有効状態を管理するための管理領域ＣＥ
として使用される。冗長アレイ部ＲＡによる欠陥救済の
具体的方法ならびにその特徴等については、後で詳細に
説明する。

【００１１】メモリアレイＭＡＲＹを構成する１６３８
４本のワード線は、その左方においてＸデコーダＸＤに
結合され、択一的に選択レベルとされる。このＸデコー
ダＸＤには、セクタアドレスバッファＳＡＤＢから１４
ビットの内部セクタアドレスが供給されるとともに、メ
モリコントローラＭＣから内部制御信号ＣＳが供給され
る。また、セクタアドレスバッファＳＡＤＢには、デー
タ入出力端子ＩＯ０〜ＩＯ７からデータマルチプレクサ
ＭＸを介して、１４ビットのセクタアドレスが８ビット
及び６ビットずつ２回に分けて供されれるとともに、メ
モリコントローラＭＣから内部制御信号ＳＡＬ１及びＳ
ＡＬ２が供給される。

【００１２】セクタアドレスバッファＳＡＤＢは、デー
タ入出力端子ＩＯ０〜ＩＯ７からデータマルチプレクサ
ＭＸを介して時分割的に入力されるセクタアドレスを、
内部制御信号ＳＡＬ１又はＳＡＬ２に従って順次取り込
み、保持するとともに、これらのセクタアドレスをもと
に図示されない内部セクタアドレスを形成し、Ｘデコー
ダＸＤに供給する。ＸデコーダＸＤは、フラッシュメモ
リが選択状態とされるとき、内部制御信号ＣＳのハイレ
ベルを受けて選択的に動作状態とされ、セクタアドレス
バッファＳＡＤＢから供給される内部セクタアドレスを
デコードして、メモリアレイＭＡＲＹの対応するワード
線を択一的に選択レベルとする。

【００１３】次に、メモリアレイＭＡＲＹを構成する５
４４本のデータ線は、その下方において対応するデータ
レジスタＤＲＥＧに結合される。これらのデータレジス
タＤＲＥＧは、５４４ビットのレジスタをそれぞれ含
み、その各ビットは、Ｙゲート回路ＹＧを介して１ビッ
トずつつまり合計８ビットずつ選択され、データ書き込
み回路ＷＣ又はデータ出力バッファＯＢに結合される。
Ｙゲート回路ＹＧには、ＹデコーダＹＤから図示されな
い５４４ビットのデータ線選択信号ＹＳ０〜ＹＳ５４３
が供給される。また、ＹデコーダＹＤには、Ｙアドレス
冗長切り換え回路ＹＡＲＣから１０ビットの内部Ｙアド
レスＹ０〜Ｙ９が供給され、メモリコントローラＭＣか
ら上記内部制御信号ＣＳが供給される。Ｙアドレス冗長
切り換え回路ＹＡＲＣには、ＹアドレスカウンタＹＡＤ
Ｃから１０ビットのＹアドレスＣ０〜Ｃ９が供給され
る。また、Ｙアドレス冗長切り換え回路ＹＡＲＣ及びＹ
アドレスカウンタＹＡＤＣには、メモリコントローラＭ
Ｃからロード信号ＬＯＡＤ及び内部クロック信号ＣＬＫ
が共通に供給される。

【００１４】ＹアドレスカウンタＹＡＤＣは、内部クロ
ック信号ＣＬＫに従って歩進動作を行い、ＹアドレスＣ
０〜Ｃ９を順次形成する。また、Ｙアドレス冗長切り換
え回路ＹＡＲＣは、ヒューズアレイＦＡＲＹを含み、Ｙ
アドレスカウンタＹＡＤＣから供給されるＹアドレスＣ
０〜Ｃ９とメモリアレイＭＡＲＹの冗長アレイ部ＲＡの
各冗長アドレスに割り当てられた不良アドレスとを比較
照合する。この結果、両アドレスが１ビットでも一致し
ないとき、ＹアドレスカウンタＹＡＤＣから供給される
ＹアドレスＣ０〜Ｃ９をそのままＹアドレスＹ０〜Ｙ９
としてＹデコーダＹＤに伝達し、両アドレスが全ビット
一致したときには、予めヒューズアレイＦＡＲＹに書き
込まれた冗長アレイ部ＲＡの救済アドレスｓ０〜ｓ９を
ＹアドレスＹ０〜Ｙ９としてＹデコーダＹＤに伝達す
る。なお、ＹアドレスカウンタＹＡＤＣは、ロード信号
ＬＯＡＤに従って初期セットされる。また、Ｙアドレス
冗長切り換え回路ＹＡＲＣの具体的構成については、後
で詳細に説明する。

【００１５】ＹデコーダＹＤは、内部制御信号ＣＳのハ
イレベルを受けて選択的に動作状態とされ、Ｙアドレス
冗長切り換え回路ＹＡＲＣから供給されるＹアドレスＹ
０〜Ｙ９をデコードして、前記データ線選択信号ＹＳ０
〜ＹＳ５４３の対応するビットを択一的にハイレベルと
する。このとき、Ｙゲート回路ＹＧは、データ線選択信
号ＹＳ０〜ＹＳ５４３の択一的にハイレベルとされたビ
ットに対応する８組の図示されないスイッチＭＯＳＦＥ
Ｔをオン状態として、データレジスタＤＲＥＧの対応す
る合計８ビットのレジスタの入出力ノードとデータ書き
込み回路ＷＣ又はデータ出力バッファＯＢとの間を選択
的に接続状態とする。

【００１６】データ書き込み回路ＷＣは、８個の単位回
路を含み、これらの単位回路の入力端子は、データ入力
バッファＩＢの対応する単位回路の出力端子にそれぞれ
結合される。また、データ入力バッファＩＢの各単位回
路の入力端子ならびにデータ出力バッファＯＢの各単位
回路の出力端子は、データマルチプレクサＭＸの対応す
る単位回路に結合される。データ書き込み回路ＷＣに
は、メモリコントローラＭＣから内部制御信号ＷＣが供
給され、データ出力バッファＯＢには、内部制御信号Ｏ
Ｃが供給される。また、データ入力バッファＩＢには、
メモリコントローラＭＣから内部制御信号ＩＣが供給さ
れ、データマルチプレクサＭＸには、内部制御信号ＸＣ
が供給される。データマルチプレクサＭＸの各単位回路
は、さらにデータ入出力端子ＩＯ０〜ＩＯ７に結合され
る。

【００１７】データレジスタＤＲＥＧは、フラッシュメ
モリが書き込みモードで選択状態とされるとき、データ
書き込み回路ＷＣから８ビットずつシリアルに入力され
る書き込みデータを順次取り込み、保持した後、メモリ
アレイＭＡＲＹの選択された実質５２８個のメモリセル
にパラレルに書き込む。このとき、データマルチプレク
サＭＸは、データ入出力端子ＩＯ０〜ＩＯ７を介して８
ビットずつシリアルに入力される書き込みデータを内部
制御信号ＸＣに従って取り込み、データ入力バッファＩ
Ｂに伝達する。また、データ入力バッファＩＢは、内部
制御信号ＩＣに従って選択的に動作状態とされ、データ
マルチプレクサＭＸから伝達される書き込みデータをデ
ータ書き込み回路ＷＣの対応する単位回路に伝達する。

【００１８】一方、データレジスタＤＲＥＧは、フラッ
シュメモリが読み出しモードとされるとき、メモリアレ
イＭＡＲＹの選択された実質５２８個のメモリセルから
パラレルに出力される読み出しデータを取り込み、Ｙゲ
ート回路ＹＧを介して順次シリアルに出力する。このと
き、データ出力バッファＯＢは、内部制御信号ＯＣのハ
イレベルを受けて選択的に動作状態とされ、データレジ
スタＤＲＥＧから８ビットずつシリアルに出力される読
み出しデータをデータマルチプレクサＭＸに伝達する。
また、データマルチプレクサＭＸは、データ出力バッフ
ァＯＢから伝達される読み出しデータを、データ入出力
端子ＩＯ０〜ＩＯ７を介してフラッシュメモリの外部装
置に８ビットずつシリアルに出力する。

【００１９】メモリコントローラＭＣは、外部装置から
起動制御信号として供給されるチップイネーブル信号Ｃ
ＥＢ（ここで、それが有効とされるとき選択的にロウレ
ベルとされるいわゆる反転信号等については、その名称
の末尾にＢを付して表す。以下同様），ライトイネーブ
ル信号ＷＥＢ，出力イネーブル信号ＯＥＢ，コマンドデ
ータイネーブル信号ＣＤＥＢ，リセット信号ＲＥＳＢな
らびにシリアルクロック信号ＳＣをもとに、上記各種の
内部制御信号及び内部クロック信号ＣＬＫ等をそれぞれ
選択的に形成し、フラッシュメモリの各部に供給する。

【００２０】図３には、図１のフラッシュメモリに含ま
れるＹアドレス冗長切り換え回路ＹＡＲＣの一実施例の
ブロック図が示され、図４には、その一実施例の部分的
な回路図が示されている。また、図５には、図４のＹア
ドレス冗長切り換え回路ＹＡＲＣのヒューズアレイＦＡ
ＲＹを構成するヒューズアレイセルＵＦの一実施例の回
路図が示されている。さらに、図６には、図４のＹアド
レス冗長切り換え回路ＹＡＲＣのヒューズアレイＦＡＲ
Ｙの一実施例の記憶領域構成図が示され、図７には、図
１のフラッシュメモリにおける冗長救済の一実施例の概
念図が示されている。これらの図をもとに、この実施例
のフラッシュメモリに含まれるＹアドレス冗長切り換え
回路ＹＡＲＣの具体的構成及び動作，フラッシュメモリ
の冗長救済の具体的方法ならびにその特徴について説明
する。

【００２１】なお、本実施例において、フラッシュメモ
リのメモリアレイＭＡＲＹは、三つの不良アドレスｂａ
〜ｂｃを含むものとされる。また、フラッシュメモリで
は、ワード線つまりセクタアドレスに関する欠陥救済が
行われず、セクタの管理は、例えば管理領域ＣＥに格納
されたセクタ状態等をもとに外部のアクセス装置側で行
われる。さらに、以下の記述では、図３に沿ってＹアド
レス冗長切り換え回路ＹＡＲＣの概要を説明し、必要に
応じて図４〜図７を参照する。

【００２２】図３において、Ｙアドレス冗長切り換え回
路ＹＡＲＣは、ヒューズアレイＦＡＲＹと、これを制御
するためのヒューズアレイデコーダＦＡＤＣ，ヒューズ
アレイカウンタＦＣＴＲならびにヒューズアレイ制御回
路ＦＣＴＣとを備える。このうち、ヒューズアレイＦＡ
ＲＹは、図４に示されるように、図の垂直方向に平行し
て配置される３２本のワード線ｗ０〜ｗ３１と、水平方
向に平行して配置される合計２０本のデータ線ｂ０〜ｂ
９ならびにｓ０〜ｓ９とを含む。これらのワード線及び
データ線の交点には、合計６４０個のヒューズアレイセ
ルＵＦが格子状に配置され、ヒューズアレイセルＵＦの
それぞれは、図５に例示されるように、ヒューズＦ１及
びＮチャンネルＭＯＳＦＥＴＮ１からなる。

【００２３】この実施例において、ヒューズアレイＦＡ
ＲＹのワード線ｗ０〜ｗ３１は、メモリアレイＭＡＲＹ
の冗長アレイ部ＲＡを構成する３２の冗長アドレスｒ０
〜ｒ３１に逆順で対応される。また、ワード線ｗ０〜ｗ
３１ならびにデータ線ｂ０〜ｂ９からなるヒューズアレ
イＦＡＲＹの下半分は、図６に示されるように、不良ア
ドレスアレイ部ＢＡとして、欠陥救済の対象となるデー
タアレイ部ＤＡの不良アドレスｂａ〜ｂｃ等の格納に供
され、ワード線ｗ０〜ｗ３１ならびにデータ線ｓ０〜ｓ
９からなるヒューズアレイＦＡＲＹの残り半分は、救済
アドレスアレイ部ＳＡとして、不良アドレスの救済に使
用される冗長アレイ部ＲＡの救済アドレスつまり冗長ア
ドレスｒ３１ないしｒ２９等の格納に供される。

【００２４】Ｙアドレス冗長切り換え回路ＹＡＲＣのヒ
ューズアレイ制御回路ＦＣＴＣは、メモリコントローラ
ＭＣから供給されるロード信号ＬＯＡＤ及び内部クロッ
ク信号ＣＬＫと、Ｙアドレス比較回路ＹＣＭＰから供給
されるアドレス一致検出信号ＡＭＳ２とをもとに、例え
ばヒューズアレイカウンタＦＣＴＲに対するカウントア
ップ信号ＦＣＵ及びカウンタリセット信号ＦＲＳや、不
良アドレスレジスタＢＲに対するプリチャージ制御信号
ＰＣ等をそれぞれ選択的に形成し、Ｙアドレス冗長切り
換え回路ＹＡＲＣの各部を制御・統轄する。また、ヒュ
ーズアレイカウンタＦＣＴＲは、ヒューズアレイ制御回
路ＦＣＴＣから供給されるカウントアップ信号ＦＣＵに
従って歩進動作を行い、５ビットのヒューズアドレスＦ
０〜Ｆ４を形成して、ヒューズアレイデコーダＦＡＤＣ
に供給する。さらに、ヒューズアレイデコーダＦＡＤＣ
は、ヒューズアレイカウンタＦＣＴＲから供給されるヒ
ューズアドレスＦ０〜Ｆ４をデコードして、ヒューズア
レイＦＡＲＹのワード線ｗ０〜ｗ３１の対応する１本を
択一的に選択レベルとする。

【００２５】なお、ヒューズアレイ制御回路ＦＣＴＣか
らヒューズアレイカウンタＦＣＴＲに供給されるカウン
トアップ信号ＦＣＵは、アドレス一致検出信号ＡＭＳ２
がハイレベルとされるとき、言い換えるならばＹアドレ
スカウンタＹＡＤＣから出力されるＹアドレスＣ０〜Ｃ
９とヒューズアレイＦＡＲＹから読み出される不良アド
レスＢ０〜Ｂ９とが全ビット一致したとき、所定のタイ
ミングで選択的にハイレベルとされる。このとき、後述
するＹアドレスセレクタＹＡＳＬでは、ヒューズアレイ
ＦＡＲＹから読み出された救済アドレスｓ０〜ｓ９がＹ
デコーダＹＤに対するＹアドレスＹ０〜Ｙ９として選択
され、これによってＹアドレスカウンタＹＡＤＣから指
定されかつ障害を有するＹアドレスＹ０〜Ｙ９が救済ア
ドレスｓ０〜ｓ９に置き換えられ、欠陥救済が実現され
る。

【００２６】ヒューズアレイＦＡＲＹのデータ線ｂ０〜
ｂ９は、不良アドレスレジスタＢＲに結合される。不良
アドレスレジスタＢＲは、ヒューズアレイＦＡＲＹのデ
ータ線ｂ０〜ｂ９に対応して設けられる１０ビットのレ
ジスタを含み、これらのレジスタのそれぞれは、図４に
例示されるように、その入力端子が対応するデータ線ｂ
０〜ｂ９に結合されたインバータＶ１を含む。電源電圧
ＶＣＣとインバータＶ１の入力端子つまりデータ線ｂ０
〜ｂ９との間には、並列形態とされる一対のＰチャンネ
ルＭＯＳＦＥＴＰ１及びＰ２が設けられる。このうち、
ＭＯＳＦＥＴＰ１のゲートには、ヒューズアレイ制御回
路ＦＣＴＣからプリチャージ制御信号ＰＣが供給され、
ＭＯＳＦＥＴＰ２のゲートは、インバータＶ１の出力端
子に結合される。インバータＶ１の出力信号は、不良ア
ドレスＢ０〜Ｂ９としてＹアドレス比較回路ＹＣＭＰの
一方の入力端子に供給される。

【００２７】これにより、不良アドレスレジスタＢＲの
各レジスタを構成するＭＯＳＦＥＴＰ１は、プリチャー
ジ制御信号ＰＣのロウレベルを受けて選択的にオン状態
となり、対応するデータ線ｂ０〜ｂ９の電位を電源電圧
ＶＣＣのようなハイレベルにプリチャージする。また、
インバータＶ１の出力信号つまり不良アドレスＢ０〜Ｂ
９は、データ線ｂ０〜ｂ９のハイレベルを受けてロウレ
ベルとなり、これによって対応するＭＯＳＦＥＴＰ２が
オン状態となる。この結果、インバータＶ１及びＭＯＳ
ＦＥＴＰ２は、いわゆるラッチ状態となる。プリチャー
ジによるデータ線ｂ０〜ｂ９のハイレベルは、ヒューズ
アレイＦＡＲＹのワード線ｗ０〜ｗ３１が択一的にハイ
レベルとされ、この選択ワード線に結合されたヒューズ
アレイセルＵＦの保持情報すなわち対応するヒューズＦ
１が非切断状態にあることで、選択的に接地電位ＶＳＳ
のようなロウレベルと引き抜かれ、このロウレベルを受
けて対応する不良アドレスＢ０〜Ｂ９が選択的にハイレ
ベルとなる。

【００２８】不良アドレスレジスタＢＲから出力される
不良アドレスＢ０〜Ｂ９は、Ｙアドレス比較回路ＹＣＭ
Ｐの一方の入力端子に供給され、このＹアドレス比較回
路ＹＣＭＰの他方の入力端子には、Ｙアドレスカウンタ
ＹＡＤＣからＹアドレスＣ０〜Ｃ９が供給される。Ｙア
ドレス比較回路ＹＣＭＰは、これらのＹアドレスＣ０〜
Ｃ９と不良アドレスＢ０〜Ｂ９とをビットごとに比較照
合し、両アドレスが全ビット一致したとき、選択的にそ
の出力信号つまりアドレス一致検出信号ＡＭＳ１及びＡ
ＭＳ２をハイレベルとする。アドレス一致検出信号ＡＭ
Ｓ１は、アドレス遷移検出回路に供給され、アドレス一
致検出信号ＡＭＳ２は、前述のように、ヒューズアレイ
制御回路ＦＣＴＣに供給される。

【００２９】次に、ヒューズアレイＦＡＲＹのデータ線
ｓ０〜ｓ９は、ＹアドレスセレクタＹＡＳＬの対応する
単位ＹアドレスセレクタＵＳＬ０〜ＵＳＬ９の一方の入
力端子にそれぞれ供給される。これらの単位Ｙアドレス
セレクタＵＳＬ０〜ＵＳＬ９の他方の入力端子には、Ｙ
アドレスカウンタＹＡＤＣの対応する出力信号つまりＹ
アドレスＣ０〜Ｃ９がそれぞれ供給される。

【００３０】ＹアドレスセレクタＹＡＳＬを構成する単
位ＹアドレスセレクタＵＳＬ０〜ＵＳＬ９のそれぞれ
は、図４に例示されるように、その上部端子が共通結合
された一対のトランスファゲートＧ１及びＧ２を含む。
このうち、トランスファゲートＧ１の下部端子は、単位
ＹアドレスセレクタＵＳＬ０〜ＵＳＬ９の一方の入力端
子として、ＹアドレスカウンタＹＡＤＣから対応するＹ
アドレスＣ０〜Ｃ９がそれぞれ供給される。また、トラ
ンスファゲートＧ２の下部端子は、単位Ｙアドレスセレ
クタＵＳＬ０〜ＵＳＬ９の他方の入力端子として、ヒュ
ーズアレイＦＡＲＹの対応するデータ線ｓ０〜ｓ９にそ
れぞれ結合される。トランスファゲートＧ１を構成する
ＰチャンネルＭＯＳＦＥＴならびにトランスファゲート
Ｇ２を構成するＮチャンネルＭＯＳＦＥＴのゲートに
は、Ｙアドレス比較回路ＹＣＭＰからアドレス一致検出
信号ＡＭＳ１が共通に供給され、トランスファゲートＧ
１を構成するＮチャンネルＭＯＳＦＥＴならびにトラン
スファゲートＧ２を構成するＰチャンネルＭＯＳＦＥＴ
のゲートには、そのインバータＶ２による反転信号が共
通に供給される。なお、アドレス一致検出信号ＡＭＳ１
は、ＹアドレスカウンタＹＡＤＣから出力されるＹアド
レスＣ０〜Ｃ９とヒューズアレイＦＡＲＹから不良アド
レスレジスタＢＲを介して読み出される不良アドレスＢ
０〜Ｂ９とが全ビット一致したとき、選択的にハイレベ
ルとされる。

【００３１】これにより、ＹアドレスセレクタＹＡＳＬ
の単位ＹアドレスセレクタＵＳＬ０〜ＵＳＬ９のトラン
スファゲートＧ１は、アドレス一致検出信号ＡＭＳ１が
ロウレベルとされるとき、言い換えるならばＹアドレス
カウンタＹＡＤＣから出力されるＹアドレスＣ０〜Ｃ９
とヒューズアレイＦＡＲＹから読み出された不良アドレ
スＢ０〜Ｂ９とが一致しないとき選択的にオン状態とな
り、ＹアドレスＣ０〜Ｃ９を選択して、ＹアドレスＳＹ
０〜ＳＹ９としてＹアドレスラッチＹＡＬＴに伝達す
る。また、トランスファゲートＧ２は、アドレス一致検
出信号ＡＭＳ１がハイレベルとされるとき、言い換える
ならばＹアドレスカウンタＹＡＤＣから出力されるＹア
ドレスＣ０〜Ｃ９とヒューズアレイＦＡＲＹから読み出
された不良アドレスＢ０〜Ｂ９とが全ビット一致したと
き選択的にオン状態となり、ヒューズアレイＦＡＲＹか
ら出力される救済アドレスｓ０〜ｓ９を選択して、Ｙア
ドレスＳＹ０〜ＳＹ９としてＹアドレスラッチＹＡＬＴ
に伝達する。

【００３２】ＹアドレスラッチＹＡＬＴは、Ｙアドレス
ＳＹ０〜ＳＹ９に対応して設けられる１０個の単位Ｙア
ドレスラッチＵＬＴ０〜ＵＬＴ９を備え、これらの単位
Ｙアドレスラッチのそれぞれは、図４に例示されるよう
に、クロックドインバータＣＶ１及びＣＶ２ならびにイ
ンバータＶ３からなるスレーブラッチと、クロックドイ
ンバータＣＶ３及びＣＶ４ならびにインバータＶ４から
なるマスタラッチとを含む。このうち、スレーブラッチ
を構成するクロックドインバータＣＶ１とマスタラッチ
を構成するクロックドインバータＣＶ４は、内部クロッ
ク信号ＣＬＫがハイレベルとされることで選択的に伝達
状態とされ、スレーブラッチを構成するクロックドイン
バータＣＶ２とマスタラッチを構成するクロックドイン
バータＣＶ３は、そのインバータＶ５による反転信号つ
まり内部クロック信号ＣＬＫがロウレベルとされること
で選択的に伝達状態とされる。

【００３３】これにより、ＹアドレスセレクタＹＡＳＬ
から出力されるＹアドレスＳＹ０〜ＳＹ９は、内部クロ
ック信号ＣＬＫのハイレベルを受けて単位Ｙアドレスラ
ッチＵＬＴ０〜ＵＬＴ９のスレーブラッチに取り込ま
れ、内部クロック信号ＣＬＫのロウレベルを受けてその
マスタラッチに取り込まれる。ＹアドレスラッチＹＡＬ
Ｔの単位ＹアドレスラッチＵＬＴ０〜ＵＬＴ９の出力信
号は、ＹアドレスＹ０〜Ｙ９として前記ＹデコーダＹＤ
に供給される。

【００３４】以上のように、この実施例のフラッシュメ
モリでは、メモリアレイＭＡＲＹのデータアレイ部ＤＡ
つまりデータ領域ＤＥに対応するＹアドレス０〜５１１
ならびに冗長アレイ部ＲＡの管理領域ＣＥに対応するＹ
アドレス５１２〜５２７が、ＹアドレスカウンタＹＡＤ
Ｃにより順次自律的に指定され、セクタつまりワード線
を単位とするシリアルアクセスが行われる。図７に例示
されるように、データ領域ＤＥにおいて異常が検出され
た不良アドレスｂａ〜ｂｃは、冗長アレイ部ＲＡの末尾
側の冗長アドレスｒ３１〜ｒ２９に対して逆順で割り当
てられ、ヒューズアレイＦＡＲＹの不良アドレスアレイ
部ＢＡ及び救済アドレスアレイ部ＳＡに書き込まれて対
応付けられる。また、ヒューズアレイＦＡＲＹに設けら
れた３２のアドレスは、ヒューズアレイカウンタＦＣＴ
Ｒにより順次選択され、このヒューズアレイカウンタＦ
ＣＴＲは、アドレス一致検出信号ＡＭＳ１及びＡＭＳ２
がハイレベルとされることで、言い換えるならばＹアド
レス冗長切り換え回路ＹＡＲＣによる救済アドレスへの
切り換えが行われるごとに更新される。

【００３５】つまり、この実施例では、１個のＹアドレ
ス比較回路ＹＣＭＰ，ＹアドレスセレクタＹＡＳＬなら
びにＹアドレスラッチＹＡＬＴにより、すべての冗長ア
ドレスに関する欠陥救済のためのアドレス比較動作及び
アドレス切り換え動作が実現できる訳であって、これに
よってＹアドレス冗長切り換え回路ＹＡＲＣの所要回路
素子が削減され、そのレイアウト所要面積が縮小され
る。

【００３６】一方、この実施例のフラッシュメモリで
は、メモリアレイＭＡＲＹに３２バイト分の冗長アドレ
スｒ０〜ｒ３１が設けられるとともに、これらの冗長ア
ドレスは、その最終アドレスｒ３１から逆順でメモリア
レイＭＡＲＹのデータ領域ＤＥの異常が検出された不良
アドレスに救済領域ＳＥとして割り当てられ、残りすべ
ての冗長アドレスは、管理領域ＣＥとして割り当てられ
る。このため、例えばメモリアレイＭＡＲＹのデータ領
域ＤＥに異常が検出されず不良アドレスが存在しない場
合には、３２バイト分の冗長アドレスをすべて管理領域
ＣＥとして活用することができるとともに、逆にメモリ
アレイＭＡＲＹのデータ領域ＤＥに３２以内の不良アド
レスが検出された場合、３２バイト分の冗長アドレスを
すべて欠陥救済に割り当て、これを全部救済することが
できる。この結果、フラッシュメモリの利便性を高める
ことができるとともに、フラッシュメモリの製品歩留り
を高め、その低コスト化を図ることができるものであ
る。

【００３７】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）シリアルアクセス機能を有しかつ管理領域又は救
済領域として使用される冗長アレイ部を含むメモリアレ
イを具備するフラッシュメモリ等において、メモリアレ
イのデータ領域において欠陥が検出された不良アドレス
を、例えば冗長アレイ部の最終アドレスを始めとして逆
順で割り当てた後、その残りアドレスの全部を管理領域
として割り当てることで、メモリアレイのデータ領域に
多数の不良アドレスが検出された場合、管理領域を設け
ることなく冗長アレイ部の全領域を救済領域として割り
当て、これを全部救済できるとともに、逆にメモリアレ
イのデータ領域に不良アドレスが検出されなかった場合
には、冗長アレイ部の全領域を管理領域として活用する
ことができるという効果が得られる。 （２）上記（１）項により、シリアルアクセス機能を有
するフラッシュメモリ等の利便性を高めることができる
という効果が得られる。 （３）上記（１）項により、フラッシュメモリ等の製品
歩留りを高め、その低コスト化を図ることができるとい
う効果が得られる。

【００３８】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図２において、フラッシュメモリは、×１
６ビット又は×３２ビット等、任意のビット構成を採り
うるし、その記憶容量も任意に設定できる。また、メモ
リアレイＭＡＲＹのデータアレイ部ＤＡ及び冗長アレイ
部ＲＡへの区分は、この実施例による制約を受けない。
さらに、フラッシュメモリは、任意のブロック構成を採
りうるし、起動制御信号の名称及び組み合わせ等も、種
々の実施形態を採りうる。

【００３９】図３において、Ｙアドレス冗長切り換え回
路ＹＡＲＣのブロック構成は、種々考えられるし、図４
に示される各部の具体的回路構成についても同様であ
る。図５において、ヒューズアレイＦＡＲＹのヒューズ
アレイセルＵＦは、例えば、メモリアレイＭＡＲＹと同
様、不揮発性メモリセルにより構成してもよいし、揮発
性のスタティック型メモリセルにより構成することもで
きる。

【００４０】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるシリ
アルアクセス機能を有するフラッシュメモリに適用した
場合について説明したが、それに限定されるものではな
く、例えば、同様なシリアルアクセス機能を有する各種
のメモリ集積回路やこのようなメモリ集積回路を含むマ
イクロコンピュータ等のデジタルシステムにも適用でき
る。この発明は、少なくとも管理領域及び救済領域を必
要とする半導体記憶装置ならびにこのような半導体記憶
装置を含む装置又はシステムに広く適用できる。

【００４１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、シリアルアクセス機能を有
しかつ管理領域又は救済領域として使用される冗長アレ
イ部を含むメモリアレイを具備するフラッシュメモリ等
において、メモリアレイのデータ領域において欠陥が検
出された不良アドレスを、例えば冗長アレイ部の最終ア
ドレスを始めとして逆順で割り当てた後、その残りアド
レスの全部を管理領域として割り当てることで、メモリ
アレイのデータ領域に多数の不良アドレスが検出された
場合、管理領域を設けることなく冗長アレイ部の全領域
を救済領域として割り当て、これを救済できるととも
に、逆にデータ領域に不良アドレスが検出されなかった
場合には、冗長アレイ部の全領域を管理領域として活用
することができる。この結果、シリアルアクセス機能を
有するフラッシュメモリ等の利便性を高めることができ
るとともに、その製品歩留りを高め、低コスト化を図る
ことができる。

【図面の簡単な説明】

【図１】この発明が適用されたフラッシュメモリの一実
施例を示すブロック図である。

【図２】図１のフラッシュメモリの一実施例を示す記憶
領域構成図である。

【図３】図１のフラッシュメモリに含まれるＹアドレス
冗長切り換え回路の一実施例を示すブロック図である。

【図４】図３のＹアドレス冗長切り換え回路の一実施例
を示す部分的な回路図である。

【図５】図４のＹアドレス冗長切り換え回路のヒューズ
アレイを構成するヒューズアレイセルの一実施例を示す
回路図である。

【図６】図４のＹアドレス冗長切り換え回路のヒューズ
アレイの一実施例を示す記憶領域構成図である。

【図７】図１のフラッシュメモリにおける冗長救済の一
実施例を示す概念図である。

【符号の説明】

ＭＡＲＹ……メモリアレイ、ＤＡ……データアレイ部、
ＲＡ……冗長アレイ部、ＸＤ……Ｘデコーダ、ＳＡＤＢ
……セクタアドレスバッファ、ＤＲＥＧ……データレジ
スタ、ＹＧ……Ｙゲート回路、ＹＤ……Ｙデコーダ、Ｙ
ＡＲＣ……Ｙアドレス冗長切り換え回路、ＹＡＤＣ……
Ｙアドレスカウンタ、ＷＣ……データ書き込み回路、Ｉ
Ｂ……データ入力バッファ、ＯＢ……データ出力バッフ
ァ、ＭＸ……データマルチプレクサ、ＭＣ……メモリコ
ントローラ、ＩＯ０〜ＩＯ７……データ入出力端子（入
出力データ）、ＣＥＢ……チップイネーブル信号入力端
子（チップイネーブル信号）、ＷＥＢ……ライトイネー
ブル信号入力端子（ライトイネーブル信号）、ＯＥＢ…
…出力イネーブル信号入力端子（出力イネーブル信
号）、ＣＤＥＢ……コマンドデータイネーブル信号入力
端子（コマンドデータイネーブル信号）、ＲＥＳＢ……
リセット信号入力端子（リセット信号）、ＳＣ……シリ
アルクロック信号入力端子（シリアルクロック信号）、
Ｒ／ＢＢ……レディビジー信号入力端子（レディビジー
信号）。ＤＥ……データ領域、ＣＥ……管理領域、ＳＥ
……救済領域。ＦＡＲＹ……ヒューズアレイ、ＢＡ……
不良アドレスアレイ部、ＳＡ……救済アドレスアレイ
部、ＦＡＤＣ……ヒューズアレイデコーダ、ＦＣＴＲ…
…ヒューズアレイカウンタ、ＦＣＴＣ……ヒューズアレ
イ制御回路、ＢＲ……不良アドレスレジスタ、ＹＣＭＰ
……Ｙアドレス比較回路、ＹＡＳＬ……Ｙアドレスセレ
クタ、ＹＡＬＴ……Ｙアドレスラッチ。ｗ０〜ｗ３１…
…ヒューズアレイワード線、ｂ０〜ｂ９，ｓ０〜ｓ９…
…ヒューズアレイデータ線、ＵＦ……ヒューズアレイセ
ル、ＵＳＬ０〜ＵＳＬ９……単位Ｙアドレスセレクタ、
ＵＬＴ０〜ＵＬＴ９……単位Ｙアドレスラッチ、Ｐ１〜
Ｐ２……ＰチャンネルＭＯＳＦＥＴ、Ｇ１〜Ｇ２……ト
ランスファゲート、Ｖ１〜Ｖ５……インバータ、ＣＶ１
〜ＣＶ４……クロックドインバータ。Ｆ１……ヒュー
ズ、Ｎ１……ＮチャンネルＭＯＳＦＥＴ。ｂａ〜ｂｃ…
…不良アドレス、ｒ０〜ｒ３１……冗長アドレス。

フロントページの続き (72)発明者 木村 勝高 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 データ格納用のデータ領域として使用さ
   れるデータアレイ部と、 その一部が欠陥救済用の救済領域として使用されその残
   りの部分が誤り検出符号等を格納するための管理領域と
   して使用される冗長アレイ部とを含むメモリアレイを具
   備することを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１において、 上記データアレイ部には、上記メモリアレイの先頭アド
   レスから第ｍアドレスまでが割り当てられ、 上記冗長アレイ部には、上記メモリアレイの第ｍ＋１ア
   ドレスから最終アドレスまでが割り当てられるものであ
   って、 上記救済領域には、上記メモリアレイの最終アドレスを
   始めとして必要数のアドレスが逆順で割り当てられ、 上記管理領域には、上記メモリアレイの第ｍ＋１アドレ
   スを始めとする上記冗長アレイ部の残りのアドレスが割
   り当てられるものであることを特徴とする半導体記憶装
   置。
3. 【請求項３】 請求項１又は請求項２において、 上記半導体記憶装置は、上記メモリアレイのＹアドレス
   を順次自律的に指定するためのＹアドレスカウンタを含
   み、かつセクタを単位とするシリアルアクセスが可能な
   フラッシュメモリであって、 上記冗長アレイ部の救済領域による欠陥救済は、上記メ
   モリアレイのＹアドレス方向に対するものであることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項３において、 上記半導体記憶装置は、不良アドレス又は救済アドレス
   をそれぞれ格納する不良アドレスアレイ部及び救済アド
   レスアレイ部を含み、そのアドレスがヒューズアレイカ
   ウンタによって順次択一的に指定されるヒューズアレイ
   と、 上記ヒューズアレイの不良アドレスアレイ部から出力さ
   れる不良アドレスと上記Ｙアドレスカウンタから出力さ
   れるＹアドレスとを比較照合し、両者が一致したときそ
   の出力信号を選択的に有効レベルとするＹアドレス比較
   回路と、 上記Ｙアドレス比較回路の出力信号が無効レベルとされ
   るとき、上記Ｙアドレスカウンタから出力されるＹアド
   レスを選択し、上記Ｙアドレス比較回路の出力信号が有
   効レベルとされるとき、上記ヒューズアレイの救済アド
   レスアレイ部から出力される救済アドレスを選択するＹ
   アドレスセレクタとを含むＹアドレス冗長切り換え回路
   を具備するものであることを特徴とする半導体記憶装
   置。