CN107818805A - 存储装置和存储系统 - Google Patents

存储装置和存储系统 Download PDF

Info

Publication number
CN107818805A
CN107818805A CN201710022478.8A CN201710022478A CN107818805A CN 107818805 A CN107818805 A CN 107818805A CN 201710022478 A CN201710022478 A CN 201710022478A CN 107818805 A CN107818805 A CN 107818805A
Authority
CN
China
Prior art keywords
data
storage device
memory cell
storage
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710022478.8A
Other languages
English (en)
Other versions
CN107818805B (zh
Inventor
长田佳晃
穗谷克彦
藤野赖信
初田幸辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN107818805A publication Critical patent/CN107818805A/zh
Application granted granted Critical
Publication of CN107818805B publication Critical patent/CN107818805B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0625—Power saving in storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/781—Masking faults in memories by using spares or by reconfiguring using programmable devices combined in a redundant decoder

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Quality & Reliability (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

实施方式的存储装置具备：存储单元；第一电路，对所述存储单元进行第一读出，向进行了所述第一读出的所述存储单元写入第一数据，对写入了所述第一数据的所述存储单元进行第二读出，基于所述第二读出结果，根据所述第一读出结果判定数据，将进行了所述判定的数据写回至所述存储单元；以及纠错电路，对进行了所述判定的数据进行纠错。

Description

存储装置和存储系统
技术领域
本发明的实施方式涉及存储装置和存储系统(memory system)。
背景技术
MRAM(Magnetoresistive Random Access Memory：磁阻随机存取存储器)是在存储信息的存储单元中使用了具有磁阻效应(Magnetoresistive effect)的磁元件的存储设备。MRAM作为以高速工作、大容量、非易失性为特征的下一代存储设备引人注目。另外，MRAM作为DRAM(Dynamic Random Access Memory：动态随机存取存储器)或SRAM(Static RandomAccess Memory：静态随机存取存储器)等易失性存储器的置换，推进了研究和开发。在该情况下，在抑制开发成本且顺畅地进行置换时，最理想的是利用与DRAM和SRAM相同的规格使MRAM工作。
发明内容
本发明的实施方式提供一种能够抑制数据的消失的高质量存储装置和存储系统。
实施方式的存储装置具备：存储单元；第一电路，对所述存储单元进行第一读出，向进行了所述第一读出的所述存储单元写入第一数据，对写入了所述第一数据的所述存储单元进行第二读出，基于所述第二读出结果，根据所述第一读出结果判定数据，将进行了所述判定的数据写回至所述存储单元；以及纠错电路，对进行了所述判定的数据进行纠错。
附图说明
图1表示第一实施方式涉及的存储系统的构成的框图。
图2是表示第一实施方式涉及的存储系统的存储阵列的构成的电路图。
图3是表示第一实施方式涉及的存储系统的存储单元的基本构成的图。
图4是表示第一实施方式涉及的存储系统中的单元电流分布的图。
图5是表示第一实施方式涉及的存储系统中的单元电流分布的图。
图6是第一实施方式涉及的存储系统的读出工作的流程图。
图7是表示第一实施方式涉及的存储系统中的单元电流分布的图。
图8是表示第一实施方式涉及的存储系统中的单元电流分布的图。
图9是与第一实施方式涉及的存储系统的读出工作的一例相关的时间图(timingchart)。
图10是与第一实施方式的比较例涉及的存储系统的读出工作的一例相关的时间图。
图11是第二实施方式涉及的存储系统的读出工作的流程图。
图12是与第二实施方式涉及的存储系统的读出工作的一例相关的时间图。
图13是表示第三实施方式涉及的存储系统的构成的框图。
图14是第三实施方式涉及的存储系统的读出工作的流程图。
图15是与第三实施方式涉及的存储系统的读出工作的一例相关的时间图。
图16是与第三实施方式的比较例涉及的存储系统的读出工作的一例相关的时间图。
图17是第四实施方式涉及的存储系统的读出工作的流程图。
图18是与第四实施方式涉及的存储系统的读出工作的一例相关的时间图。
图19表示第五实施方式涉及的存储系统的构成的框图。
图20是表示第五实施方式涉及的存储系统的存储阵列及其周边的构成的框图。
图21是表示第五实施方式涉及的存储系统的存储阵列及其周边的构成的框图。
图22是表示第五实施方式的比较例涉及的存储系统的存储阵列的框图。
图23是表示第五实施方式涉及的存储系统的存储阵列的框图。
图24是表示第六实施方式涉及的存储系统的存储阵列及其周边的构成的框图。
图25是表示第六实施方式涉及的存储系统的存储阵列及其周边的构成的框图。
具体实施方式
以下，参照附图说明实施方式。此外，在以下说明中，对于具有大致同一功能和构成的构成要素，赋予同一标号，仅在必要的情况下进行重复说明。另外，以下所示的各实施方式例示用于将该实施方式的技术思想具体化的装置或方法，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等确定为以下内容。在权利要求书中，实施方式的技术思想能够添加各种变更。
各功能块能够作为硬件、计算机软件中的某一个或两方的组合而实现。因此，为了明确各块也是它们中的任一者，以下通常从它们的功能的观点来进行说明。这样的功能是作为硬件执行或作为软件执行取决于具体的实施方式或对系统整体的设计限制。本领域技术人员可按每个具体实施方式用各种方法实现这些功能，但决定这样的实现包括在本发明的范围内。
在下述的各实施方式中，说明在存储阵列中应用MRAM的情况。
<1>第一实施方式
<1-1>构成
<1-1-1>存储系统的构成
使用图1，概略地说明第一实施方式涉及的存储系统(Memory system)1的基本构成。存储系统1具备存储设备(Memory device)10和存储控制器(Memory controller)20。
<1-1-2>存储控制器的构成
存储控制器20从个人计算机等的主机(外部设备)2接受命令，从存储设备10读出数据，向存储设备10写入数据。
存储控制器20具备：主机接口(Host interface(I/F))21、数据缓冲器(Databuffer)22、寄存器(Register)23、CPU(Central Processing Unit：中央处理单元)24以及设备接口(Device Interface(I/F))25。
主机接口21与主机2连接。经由该主机接口21，在主机2与存储系统1之间进行数据的收发等。
数据缓冲器22与主机接口21连接。数据缓冲器22接受经由主机接口21从主机2发送给存储系统1的数据，并将其暂时存储。另外，数据缓冲器22暂时存储从存储系统1经由主机接口21向主机2发送的数据。数据缓冲器22既可以是易失性存储器，也可以是非易失性存储器。
寄存器23例如是易失性存储器，并存储由CPU24执行的设定信息、命令以及状态等。寄存器23既可以是易失性存储器，也可以是非易失性存储器。
CPU24掌控存储系统1整体的工作。CPU24例如按照从主机2接受的命令，执行对存储设备10的预定处理。
设备接口25在存储控制器20与存储设备10之间进行各种信号等的收发。
<1-1-3>存储设备的构成
第一实施方式涉及的存储设备10具备：存储阵列11、读出放大器(SenseAmplifier)/写入驱动器12、列解码器13、字线驱动器14、行解码器15、IO电路16、控制器17、命令地址输入电路18以及ECC(Error correcting code：纠错码)电路19。
从存储控制器20向命令地址输入电路18输入各种外部控制信号，例如片选(chipselect)信号CS、时钟信号CK、时钟使能信号(clock enable)CKE以及命令地址信号CA等。命令地址输入电路18将命令地址信号CA传送给控制器17。
控制器17识别命令和地址。控制器17控制存储设备10。
ECC电路19接收经由数据线DQ和IO电路16从存储控制器20接收到的写入数据。而且，ECC电路19向写入数据附加纠错码。ECC电路19将赋予了纠错码的写入数据例如经由IO电路16供给至读出放大器/写入驱动器12。
另外，ECC电路19接收经由IO电路16从存储阵列11供给的数据。该数据是存储在存储阵列11的存储单元组中的数据。在这里，存储单元组是多个存储单元MC的集合，相当于进行读出工作时的读出单位。ECC电路19进行在接收到的数据中是否存在错误的判定。在判定为接收到的数据中存在错误的情况下，ECC电路19使用纠错码，对接收到的数据进行纠错处理。而且，ECC电路19将进行了纠错处理的数据例如经由IO电路16供给至存储控制器20。
另外，ECC电路19具备寄存器19a。寄存器19a例如是易失性存储器，存储进行了纠错处理的数据。寄存器19a既可以是易失性存储器，也可以是非易失性存储器。
存储阵列11是MRAM，多个存储单元MC呈矩阵状二维配置。各存储单元MC包括MTJ(Magnetic Tunnel Junction：磁隧道结)元件30(未图示)和选择晶体管31(未图示)。MTJ元件30是利用阻态的变化存储数据，并能够利用电流改写数据的磁隧道结元件。选择晶体管31构成为与MTJ元件30对应设置，并在使电流流经该对应的MTJ元件30时成为导通状态。
多条字线WL在行方向上延伸，多条位线BL在列方向上延伸。而且，字线WL和位线BL以相互交叉的方式布线。相邻的两条位线BL成为对，存储单元MC对应设置在字线WL与位线对(在本实施方式中，为了方便起见，称为位线BL和源极线SL)的交点。各存储单元MC的MTJ元件30和选择晶体管31串联连接在位线BL与源极线SL之间(位线对之间)。另外，选择晶体管31的栅极与字线WL连接。
字线驱动器14至少沿着存储阵列11的一条边配置。另外，字线驱动器14构成为在数据读出或数据写入时向字线WL施加电压。
行解码器15解码从命令地址输入电路18供给的命令地址信号CA的地址。更具体而言，行解码器15将解码得到的行地址供给至字线驱动器14。由此，字线驱动器14能够向选择字线WL施加电压。
列解码器13解码从命令地址输入电路18供给的命令地址信号CA的地址。列解码器13将解码得到的列地址供给至读出放大器/写入驱动器12。
读出放大器/写入驱动器12具备读出放大器和写入驱动器。读出放大器/写入驱动器12至少沿着存储阵列11的一条边配置。读出放大器经由全局位线GBL与位线BL连接，通过检测流经与选择字线WL连接的存储单元MC的电流，读出存储于存储单元MC的数据。写入驱动器经由全局位线GBL与位线BL连接，或经由全局源极线GSL与源极线SL连接。而且，写入驱动器在向选择存储单元MC写入数据时，使电流流经与选择字线WL连接的选择存储单元MC。
另外，读出放大器/写入驱动器12具备未图示的页缓冲器。页缓冲器例如是易失性存储器，存储由读出放大器读出的数据或经由IO电路16传送来的写入数据。
读出放大器/写入驱动器12与数据线DQ之间的数据的授受经由IO电路16进行。
<1-1-4>存储阵列
接着，使用图2，说明实施方式涉及的存储阵列的具体构成。如上所述，多个存储单元MC呈矩阵状排列而构成存储阵列11。具体而言，在存储阵列11中，设置有多条字线WL0～WLi-1(i：2以上的整数)、多条位线BL0～BLj-1以及多条源极线SL0～SLj-1(j：2以上的整数)。
存储单元MC包括MTJ元件30和选择晶体管31。选择晶体管31例如包括N沟道MOSFET(Metal Oxide Silicon Field Effect Transistor：金属氧化物半导体场效应晶体管)。
MTJ元件30的一端与位线BL连接，另一端与选择晶体管31的漏极连接。选择晶体管31的栅极与字线WL连接，源极与源极线SL连接。
<1-1-5>存储单元
接着，使用图3，概略地说明实施方式涉及的存储单元。
如图3所示，利用了TMR(tunneling magnetoresistive：隧道磁阻)效应的MTJ元件30具有包括两片强磁性层F、P和由它们夹着的非磁性层(隧道绝缘膜)B的层叠构造，并利用由自旋极化隧道效应引起的磁阻的变化来存储数字数据。MTJ元件30利用两片强磁性层F、P的磁化排列，可取低阻态和高阻态。例如，如果将低阻态定义为“0”数据，将高阻态定义为“1”数据，则能够向MTJ元件30记录一位(bit)数据。当然，也可以将低阻态定义为“1”数据，将高阻态定义为“0”数据。
例如，MTJ元件30将固定层(pinned层)P、隧道势垒层(tunnel barrier)B、记录层(自由层)F依次层叠而构成。固定层P是磁化排列的方向固定的层，自由层F的磁化排列的方向可变，且利用该磁化方向存储数据。固定层P和自由层F由磁铁性体构成，隧道势垒层B由绝缘膜构成。
具体而言，在自由层F中，例如可以使用硼铁化钴(CoFeB)或硼化铁(FeB)等。在固定层P中，例如可以使用钴铂(CoPt)、钴镍(CoNi)或钴钯(CoPd)等。隧道势垒层B由非磁性材料构成，能够使用非磁性金属、非磁性半导体、绝缘体等。在隧道势垒层B中，例如可以使用氧化镁(MgO)或氧化铝(Al2O3)等。
在写入时沿箭头A1的方向流过电流时，自由层F的磁化方向相对于固定层P的磁化方向成为反平行状态(AP状态)，并成为高阻态(“1”数据)。也可以将这样的写入工作记载为“1”写入工作。在写入时沿箭头A2的方向流过电流时，固定层P和自由层F各自的磁化方向成为平行状态(P状态)，并成为低阻态(“0”数据)。也可以将这样的写入工作记载为“0”写入工作。这样，MTJ元件能够利用流动电流的方向写入不同的数据。
<1-1-6>单元电流分布
如上所述，存储单元MC能够利用低阻态(“0”数据)和高阻态(“1”数据)这两种阻态来存储数据。
而且，存储设备10在数据读出时，使读出电流向存储单元MC流动。存储设备10通过对流经存储单元MC的电流与参照电流(例如是流经参照单元的电流)进行比较，判定存储单元MC的阻态。在数据读出时，将流经存储单元MC的电流称为单元电流Icell。而且，作为单元电流Icell，存在低阻态时的单元电流Icell0和高阻态时的单元电流Icell1这两种。以下，为了简单起见，将流经存储“1”数据的存储单元MC的单元电流表述为单元电流Icell1。另外，将流经存储“0”数据的存储单元MC的单元电流表述为单元电流Icell0。
图4是存储阵列11所包含的全部存储单元MC的单元电流的分布图。
存储单元MC的每一个的特性有时会不同。也就是说，如图4所示，根据存储单元MC的特性，存储“1”数据和“0”数据时的阻态有时按每个存储单元MC而不同。也就是说，根据每个存储单元MC，存储“1”数据时流过的单元电流Icell不同。同样地，根据每个存储单元MC，存储“0”数据时流过的单元电流Icell不同。
具体而言，流经存储“1”数据的存储单元MC(A)的单元电流Icell1(A)比流经存储“1”数据的存储单元MC(B)的单元电流Icell1(B)小。而且，流经存储“1”数据的存储单元MC(A)的单元电流Icell1(A)比流经存储“1”数据的存储单元MC(C)的单元电流Icell1(C)大。
同样地，流经存储“0”数据的存储单元MC(A)的单元电流Icell0(A)比流经存储“0”数据的存储单元MC(B)的单元电流Icell0(B)小。而且，流经存储“0”数据的存储单元MC(A)的单元电流Icell0(A)比流经存储“0”数据的存储单元MC(C)的单元电流Icell0(C)大。
判定存储单元MC的数据时，读出放大器/写入驱动器12通过对参照电流Iref和单元电流Icell的大小进行比较，判定存储单元MC存储有“1”数据或“0”数据中的哪一个。在本例中，在单元电流Icell比参照电流Iref小的情况下，读出放大器/写入驱动器12判定为是“1”数据。在单元电流Icell比参照电流Iref大的情况下，读出放大器/写入驱动器12判定为是“0”数据。
在这里，为了简单起见省略详细说明，但在读出放大器/写入驱动器12判定是“1”数据或是“0”数据时，如果参照电流Iref和单元电流Icell具有足够的差，则能够适当地判定数据。另一方面，当参照电流Iref和单元电流Icell没有足够的差时，读出放大器/写入驱动器12有时不能适当地判定数据。
然而，当读出放大器/写入驱动器12以一个参照电流Iref为基准进行单元电流Icell的判定时，有可能会产生下述问题。例如，如图4所示，单元电流Icell1(C)与参照电流Iref充分地具有差。另一方面，单元电流Icell1(B)与参照电流Iref并不充分地具有差。因此，读出放大器/写入驱动器12的与单元电流Icell1(B)相关的判定有时比单元电流Icell1(C)的判定花费时间。
为了适当地判定数据，参照电流Iref优选设定在单元电流Icell1与单元电流Icell0的大致中间。然而，如图4所示，根据存储单元MC的特性，单元电流Icell1的分布或单元电流Icell0的分布的下摆很宽，有时会重叠。在这样的情况下，当读出放大器/写入驱动器12使用参照电流Iref判定单元电流Icell0(C)时，会导致将应判定为“0”数据的数据判定为“1”数据。
为了解决上述问题，如图5所示，可考虑按每个存储单元MC变更参照电流Iref。读出放大器/写入驱动器12在读出存储单元MC(A)的数据的情况下使用参照电流Iref(A)，在读出存储单元MC(B)的数据的情况下使用参照电流Iref(B)，在读出存储单元MC(C)的数据的情况下使用参照电流Iref(C)。后面说明该参照电流Iref的决定方法。
这样，在本实施方式中，读出放大器/写入驱动器12通过按每个存储单元MC变更参照电流Iref，能够适当地判定各存储单元MC的单元电流Icell。
也就是说，在本实施方式中，如图4所示，由于不是以一个参照单元(参照电流)为基准判定许多存储单元的状态，而是以存储单元自身的状态为基准进行状态的判定，所以能够大幅地降低存储单元的偏差的影响。
<1-2>工作
以下说明第一实施方式涉及的存储系统的读出工作。在本实施方式中，如上所述，针对应用按每个存储单元MC导出参照电流Iref的读出方法的情况进行说明。
<1-2-1>流程
使用图6，说明第一实施方式涉及的存储系统的读出工作的流程。
[步骤S101]
当存储控制器20从主机2接收读出命令时，对存储设备10发布激活命令和读出命令。
[步骤S102]
当存储设备10从存储控制器20接收激活命令和读出命令时，对作为读出对象的存储单元组进行第一读出工作(1st Read)。通过该第一读出工作读出的信息(单元电流Icell)作为电流或电压，存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)等中。由于在步骤S102的时间点没有确定参照电流，所以存储设备10不对存储在作为读出对象的存储单元组中的数据进行判定。也就是说，如后所述，存储设备10在导出参照电流之后进行数据的判定。
[步骤S103]
存储设备10对成为第一读出工作的对象的存储单元组进行“0”写入工作。由此，成为第一读出工作的对象的存储单元组被全部覆写为“0”数据。如后所述，该“0”写入工作是用于导出参照电流的工作。
[步骤S104]
存储设备10对成为第一读出工作的对象的存储单元组进行第二读出工作(2ndRead)。通过该第二读出工作读出的信息(单元电流Icell0)作为电流或电压，存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)等中。通过步骤S103和步骤S104，能够得到每个存储单元MC的单元电流Icell0。
[步骤S105]
读出放大器/写入驱动器12使用通过第二读出工作读出的信息(单元电流Icell0)，导出与读出对象单元相关的参照电流Iref。
使用图7，说明参照电流Iref的导出方法。
读出放大器/写入驱动器12能够根据单元电流Icell0和偏置电流Ioffset导出参照电流Iref。具体而言，参照电流Iref用Iref＝Icell0-Ioffset这一公式导出。偏置电流Ioffset例如在存储系统1的出厂前的测试工序时导出，例如存储在读出放大器/写入驱动器12内。而且，读出放大器/写入驱动器12使用存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)中的单元电流Icell0、和存储在读出放大器/写入驱动器12内的存储部(未图示)中的偏置电流Ioffset导出参照电流Iref。
在这里，说明偏置电流Ioffset的导出方法。偏置电流Ioffset用Ioffset＝Z×σIcell0＝(μIcell0-μIcell1)×σIcell0/(σIcell0+σIcell1)这一公式导出。
Z是任意的值，μIcell1是单元电流Icell1的平均值，σIcell1是单元电流Icell1的标准差。μIcell0是单元电流Icell0的平均值，σIcell0是单元电流Icell0的标准差。
而且，读出放大器/写入驱动器12使用导出的参照电流Iref，判定存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)中的与“通过第一读出工作读出的信息”相关的数据。也就是说，读出放大器/写入驱动器12通过对参照电流Iref和单元电流Icell的大小进行比较，判定存储单元MC存储有“1”数据或“0”数据中的哪一个。
如上所述，在导出参照电流的方式中，参照电流Iref以单元电流Icell0(或单元电流Icell1，或这两方)为基准而变动。因此，如图8所示，能够针对单元电流Icell0(C)和单元电流Icell1(C)导出适当的参照电流Iref(C)。
其结果，与使用一个参照电流判定数据的方式相比，能够减少读出错误。
此外，读出放大器/写入驱动器12根据单元电流Icell0和偏置电流Ioffset导出参照电流Iref，但也可以根据单元电流Icell1和偏置电流Ioffset导出参照电流Iref。在该情况下，参照电流Iref用Iref＝Icell1+Ioffset这一公式导出。
在该情况下，在进行步骤S103时，存储设备10需要对成为第一读出工作的对象的存储单元组进行“1”写入工作。其结果，存储设备10能够在进行步骤S104时得到单元电流Icell1。
进而，偏置电流Ioffset用Ioffset＝Z×σIcell1＝(μIcell0-μIcell1)×σIcell1/(σIcell0+σIcell1)这一公式导出。
而且，如上所述，偏置电流Ioffset例如在存储系统1的出厂前的测试工序时导出，例如存储在读出放大器/写入驱动器12内。而且，读出放大器/写入驱动器12能够使用存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)中的单元电流Icell1、和存储在读出放大器/写入驱动器12内的存储部(未图示)中的偏置电流Ioffset导出参照电流Iref。
然后，读出放大器/写入驱动器12使用导出的参照电流Iref，判定存储在读出放大器/写入驱动器12内的例如带开关电容器(未图示)中的与“通过第一读出工作读出的信息”相关的数据。
[步骤S106]
返回图6，说明存储系统的读出工作的后续。
ECC电路19基于利用步骤S105判定出的数据，进行纠错处理(以下，为了简单起见，有时记载为ECC)。而且，在进行了纠错处理之后，存储设备10将纠错处理的结果(例如，纠错处理后的数据)供给至存储控制器20。另外，纠错处理后的数据存储在ECC电路19内的寄存器19a中。
另外，存储设备10将利用步骤S105判定出的数据写回到作为读出对象的存储单元组。这样，将导出纠错处理结果之前的数据写回至存储单元组的工作称为Pre write back(预写回)工作等。
也就是说，存储设备10大致同时执行纠错处理和Pre write back工作。
[步骤S107]
存储控制器20在接收到写入命令的情况下，向存储设备10发布写入命令，并将写入数据供给至数据线DQ。接着，存储控制器20向存储设备10发布预充电命令(步骤S107，是)；存储控制器20在其他情况下，向存储设备10发布预充电命令(步骤S107，否)。
[步骤S108]
当存储设备10接收预充电命令时，进行Write back(写回)工作，所述Write back工作用于将通过步骤S106得到的纠错处理的结果(存储在寄存器19a中的数据)写回至存储单元组。在存储单元组中已经存储有纠错处理前的数据。因此，在步骤S108中，仅之前错误的存储单元MC进行写入工作。
[步骤S109]
当存储设备10从存储控制器接收写入数据和预充电命令时，进行写入工作。在对步骤S102的作为读出对象的存储单元组进行写入的情况下，存储设备10不执行Write back工作而将数据覆写。
<1-2-2>时间图
接着，使用图9，说明第一实施方式涉及的存储系统的读出工作的具体时间图。
[时刻T0]
当存储控制器20从主机2接收读出命令时，首先对存储设备10发布激活命令“ACT”。当存储设备10接收激活命令“ACT”时，转移到激活状态。
[时刻T1]
存储控制器20在发布激活命令“ACT”之后，对存储设备10发布读出命令“READ”(步骤S101)。
[时刻T2]
当存储设备10接收读出命令“READ”时，首先进行第一读出工作(步骤S102)。此时，在存储设备10中，消耗电流增加。具体而言，例如，与电源电压VDD相关的消耗电流I(VDD)和与接地电压VSS相关的消耗电流I(VSS)增加。
[时刻T3]
接着，存储设备10进行“0”写入工作(步骤S103)。与读出工作所需的消耗电流相比，写入工作所需的消耗电流更大。因此，在存储设备10中，消耗电流进一步增加。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)进一步增加。
[时刻T4]
接着，存储设备10进行第二读出工作(步骤S104)。此时，在存储设备10中，消耗电流降低。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)降低。
[时刻T5]
接着，存储设备10进行数据判定工作(步骤S105)。由此，存储设备10判定在第一读出工作中读出的数据。
[时刻T6]
接着，存储设备10使用判定出的数据，进行纠错处理和Pre write back工作(步骤S106)。Pre write back工作实质上相当于“1”写入工作，Pre write back工作所需的消耗电流比读出工作所需的消耗电流大。因此，在存储设备10中，消耗电流进一步增加。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)进一步增加。
[时刻T7]
当纠错处理结束时，存储设备10经由数据线DQ向存储控制器20发送纠错处理结果(具体而言，纠错处理后的数据)。
存储控制器20从存储设备10接收纠错处理结果。
[时刻T8]
存储控制器20在任意的定时发布预充电命令“PRE”(步骤S107)。
[时刻T9]
当存储设备10接收预充电命令“PRE”时，进行预充电工作，进一步进行Write back工作(步骤S108)。在这里，成为仅订正在步骤S106中判定为“错误”的数据的写入工作。因此，与通常的写入工作相比，消耗电流更少。
<1-3>效果
根据上述实施方式，存储设备10大致同时进行纠错处理和Pre write back工作。存储设备10通过进行Pre write back工作，能够使读出的单元组的数据恢复原状(复原)。
为了容易理解本实施方式的效果，说明比较例。
如图10的时刻T16所示，在比较例中，存储设备10并不大致同时进行纠错处理和Pre write back工作。比较例涉及的存储设备10在发布预充电命令“PRE”之后，在时刻T19进行Write back工作。在时刻T19的Write back工作中，由于存储设备10在已写入了“0”数据的存储单元组中写回“1”数据，所以与本实施方式中的Write back工作时相比，消耗电流变大。
此外，在发布了预充电命令“PRE”之后，存储设备在未图示的工作中使用电流。因此，在多个存储单元组中同时进行Write back工作的情况下，会导致工作电流集中。因此，即使存储设备想要写回数据，也因电源电位降低而有时无法正确地写入数据。
另外，根据比较例，在成为读出对象的存储单元组中成为覆写了“0”数据的状态，直到存储控制器20在时刻T18发布预充电命令“PRE”为止。另一方面，发布预充电命令“PRE”的定时是任意的，并不知道何时发布。在时刻T17～时刻T18之间，有时会切断存储系统1的电源。在这样的情况下，会导致存储在ECC电路19内的寄存器19a中的进行了纠错处理的数据消失。因此，存储设备10无法正确地向成为读出对象的存储单元组进行Write back工作。其结果，会产生数据从成为读出对象的存储单元组消失这一问题。
然而，根据本实施方式涉及的存储系统的读出工作，大致同时进行纠错处理和Prewrite back工作(参照图9的时刻T6～)。图9的时刻T6～中的存储设备10的消耗电流比图10的时刻T19～中的存储设备10的消耗电流少。这是由于，如上所述，比较例涉及的存储设备在时刻T19在未图示的工作中使用了电流。因此，在本实施方式中，在比较例涉及的那样的未图示的工作中不使用电流的定时进行Pre write back工作。因此，即使是在许多存储阵列中同时进行Pre write back工作的情况下，也能够抑制电源电位降低。其结果，能够正确地进行Pre write back工作。
而且，根据本实施方式涉及的存储系统的读出工作，到发布预充电命令“PRE”为止，在成为读出对象的存储单元组中，存储有进行纠错处理之前的数据而不是“0”数据。因此，在发布预充电命令“PRE”之前，即使切断存储系统1的电源，在成为读出对象的存储单元组中，也至少存储着进行纠错处理之前的数据。如果在发布预充电命令“PRE”前切断了存储系统1的电源的情况下，再次进行纠错处理并写回纠错处理后的数据即可。因此，能够消除数据从成为读出对象的存储单元组消失这一问题。也就是说，根据本实施方式，可提供一种能够抑制数据的消失的高质量存储装置。
<2>第二实施方式
以下说明第二实施方式。在第二实施方式中，说明在刚进行纠错处理后进行Writeback工作的情况。此外，第二实施方式涉及的存储装置的基本构成和基本工作与上述第一实施方式涉及的存储装置相同。因此，省略针对在上述第一实施方式中说明过的事项和能够从上述第一实施方式类推的事项的说明。
<2-1>工作
以下说明第二实施方式涉及的存储系统的读出工作。
<2-1-1>流程
使用图11，说明第二实施方式涉及的存储系统的读出工作的流程。
[步骤S201]～[步骤S205]
存储系统1进行与在第一实施方式中说明的步骤S101～步骤S105同样的工作。
[步骤S206]
ECC电路19基于利用步骤S205判定出的数据，进行纠错处理。然后，在进行了纠错处理之后，存储设备10将纠错处理的结果(例如，纠错处理后的数据)供给至存储控制器20。另外，纠错处理后的数据存储在ECC电路19内的寄存器19a中。
[步骤S207]
存储设备10进行Write back工作，所述Write back工作用于将通过步骤S206得到的纠错处理的结果(存储在寄存器19a中的数据)写回至存储单元组。
[步骤S208]
存储系统1进行与在第一实施方式中说明的步骤S107同样的工作。
[步骤S209]
存储系统1进行与在第一实施方式中说明的步骤S109同样的工作。
<2-1-2>时间图
接着，使用图12，说明第二实施方式涉及的存储系统的读出工作的具体时间图。
[时刻T20]～[时刻T25]
存储系统1进行与在第一实施方式中说明的时刻T0～时刻T5同样的工作(步骤S201～步骤S205)。
[时刻T26]
接着，存储设备10进行纠错处理(步骤S206)。纠错处理所需的消耗电流比读出工作所需的消耗电流少。因此，在存储设备10中，消耗电流降低。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)降低。
[时刻T27]
接着，存储设备10进行Write back工作(步骤S207)。Write back工作实质上相当于“1”写入工作，Write back工作所需的消耗电流比读出工作和纠错处理所需的消耗电流大。因此，在存储设备10中，消耗电流增加。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)进一步增加。
[时刻T28]～[时刻T29]
存储系统1进行与在第一实施方式中说明的时刻T7～时刻T8同样的工作(步骤S208)。
<2-2>效果
根据上述实施方式，存储设备10在刚进行纠错处理后进行Write back工作。因此，如在第一实施方式的<1-3>中说明的那样，能够稳定地进行Write back工作。另外，如在第一实施方式的<1-3>说明的那样，即使在发布预充电命令“PRE”前切断存储系统1的电源，纠错处理后的数据也会被写回至存储单元组。也就是说，根据本实施方式，可提供一种能够抑制数据的消失的高质量存储装置。
<3>第三实施方式
以下说明第三实施方式。在第三实施方式中，针对ECC电路设置在存储控制器中的情况进行说明。此外，第三实施方式涉及的存储装置的基本构成和基本工作与上述第一实施方式涉及的存储装置相同。因此，省略针对在上述第一实施方式中说明过的事项和能够从上述第一实施方式类推的事项的说明。
<3-1>存储控制器的构成
实施方式涉及的存储控制器20还具备ECC电路26。
ECC电路26接收经由数据缓冲器22从主机2接收到的写入数据。然后，ECC电路26向写入数据附加纠错码。ECC电路26将赋予了纠错码的写入数据例如供给至数据缓冲器22或设备接口25。
另外，ECC电路26接收经由设备接口25从存储设备10供给的数据。该数据是存储在存储阵列11的存储单元组中的数据。ECC电路26进行在从存储设备10接收到的数据中是否存在错误的判定。在判定为接收到的数据中存在错误的情况下，ECC电路26使用纠错码，对接收到的数据进行纠错处理。而且，ECC电路26将纠错处理后的数据例如供给至数据缓冲器22、设备接口25等。
另外，ECC电路26具备寄存器26a。寄存器26a例如是易失性存储器，存储进行了纠错处理的数据。寄存器26a既可以是易失性存储器，也可以是非易失性存储器。
<3-2>工作
以下说明第一实施方式涉及的存储系统的读出工作。
<3-2-1>流程
使用图14，说明第三实施方式涉及的存储系统的读出工作的流程。
[步骤S301]～[步骤S304]
存储系统1进行与在第一实施方式中说明的步骤S101～步骤S104同样的工作。
[步骤S305]
存储系统1进行与在第一实施方式中说明的步骤S105同样的工作。
进而，存储设备10将判定出的数据供给至ECC电路26。
[步骤S306]
存储设备10将利用步骤S305判定的数据写回到作为读出对象的存储单元组(Prewrite back工作)。
[步骤S307]
ECC电路26基于利用步骤S305判定的数据，进行纠错处理。纠错处理后的数据存储在ECC电路26内的寄存器26a中。
[步骤S308]
存储控制器20在接收写入命令的情况下，向存储设备10发布写入命令，并将写入数据供给至数据线DQ。接着，存储控制器20向存储设备10发布预充电命令(步骤S308，是)；存储控制器20在其他情况下，向存储设备10发布预充电命令，并将存储在寄存器26a中的纠错处理后的数据供给至数据线DQ(步骤S308，否)。
[步骤S309]
当存储设备10接收预充电命令和纠错处理后的数据时，进行用于将纠错处理后的数据写回至存储单元组的Write back工作。在存储单元组中已经存储有纠错处理前的数据。因此，在步骤S309中，仅之前错误的存储单元MC进行写入工作。
[步骤S310]
存储系统1进行与在第一实施方式中说明的步骤S109同样的工作。
<3-2-2>时间图
接着，使用图15，说明第三实施方式涉及的存储系统的读出工作的具体时间图。
[时刻T30]～[时刻T35]
存储系统1进行与在第一实施方式中说明的时刻T0～时刻T5同样的工作(步骤S301～步骤S305)。
[时刻T36]
存储设备10经由数据线DQ，将进行了判定的数据(Data 1)供给至存储控制器20。
接着，存储设备10进行Pre write back工作(步骤S306)。Pre write back工作实质上相当于“1”写入工作，Pre write back工作所需的消耗电流比读出工作所需的消耗电流大。因此，在存储设备10中，消耗电流进一步增加。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)进一步增加。
[时刻T37]
接着，存储控制器20进行纠错处理(步骤S307)。
[时刻T38]
存储控制器20发布预充电命令“PRE”，并发送纠错处理后的数据(Data 2)(步骤S308)。
[时刻T39]
当存储设备10接收到预充电命令“PRE”和纠错处理后的数据时，进行预充电工作，进而进行Write back工作(步骤S309)。在这里，成为仅订正在步骤S307中判定为“错误”的数据的写入工作。因此，与通常的写入工作相比，消耗电流较少。
<3-3>效果
根据上述实施方式，存储设备10在进行纠错处理前进行Pre write back工作。因此，能够得到与第一实施方式同样的效果。
为了容易理解本实施方式的效果，说明比较例。
如图16的时刻T46所示，在比较例中，存储设备10不进行Pre write back工作。然后，比较例涉及的存储设备10在发布预充电命令“PRE”之后，在时刻T49进行Write back工作。在时刻T49的Write back工作中，由于存储设备10在已写入了“0”数据的存储单元组中写回“1”数据，所以与本实施方式中的Write back工作时相比，消耗电流变大。
此外，在发布了预充电命令“PRE”之后，存储设备在未图示的工作中使用电流。因此，在许多存储单元组中同时进行Write back工作的情况下，会导致操作电流集中。因此，即使存储设备要写回数据，也因电源电位降低而有时无法正确地写入数据。
另外，根据比较例，在成为读出对象的存储单元组中成为覆写了“0”数据的状态，直到存储控制器20在时刻T48发布预充电命令“PRE”为止。另一方面，发布预充电命令“PRE”的定时是任意的，不知道何时发布。在时刻T47～时刻T48之间，有时会切断存储系统1的电源。在这样的情况下，会导致存储在ECC电路26内的寄存器26a中的进行了纠错处理后的数据消失。因此，存储设备10不能正确地向成为读出对象的存储单元组进行Write back工作。其结果，会产生数据从成为读出对象的存储单元组消失这一问题。
然而，根据本实施方式涉及的存储系统的读出工作，在刚确定数据后进行Prewrite back工作(参照图15的时刻T36～)。图15的时刻T36～中的存储设备10的消耗电流比图16的时刻T49～中的存储设备10的消耗电流少。这是由于，如上所述，比较例涉及的存储设备在时刻T49在未图示的工作中使用了电流。因此，在本实施方式中，在比较例涉及的那样的未图示的工作中不使用电流的定时进行Pre write back工作。因此，即使在许多存储阵列中同时进行Pre write back工作的情况下，也能够抑制电源电位降低。其结果，能够正确地进行Pre write back工作。
而且，根据本实施方式涉及的存储系统的读出工作，到发布预充电命令“PRE”为止，在成为读出对象的存储单元组中，存储有进行纠错处理前的数据而不是“0”数据。因此，在发布预充电命令“PRE”之前，即使切断存储系统1的电源，在成为读出对象的存储单元组中，也至少存储着进行纠错处理前的数据。如果在发布预充电命令“PRE”前切断了存储系统1的电源的情况下，再次进行纠错处理并写回纠错处理后的数据即可。因此，能够消除数据从成为读出对象的存储单元组消失这一问题。也就是说，根据本实施方式，可提供一种能够抑制数据的消失的高质量存储装置。
<4>第四实施方式
以下说明第四实施方式。在第四实施方式中，说明在刚进行纠错处理后进行Writeback工作的情况。此外，第四实施方式涉及的存储装置的基本构成和基本工作与上述第三实施方式涉及的存储装置同样。因此，省略针对在上述第三实施方式中说明过的事项和能够从上述第三实施方式类推的事项的说明。
<4-1>工作
以下说明第四实施方式涉及的存储系统的读出工作。
<4-1-1>流程
使用图17，说明第四实施方式涉及的存储系统的读出工作的流程。
[步骤S401]～[步骤S405]
存储系统1进行与在第三实施方式中说明的步骤S301～步骤S305同样的工作。
[步骤S406]
存储系统1进行与在第三实施方式中说明的步骤S307同样的工作。
然后，存储控制器20将纠错处理后的数据供给至存储设备10。
[步骤S407]
存储设备10进行Write back工作，所述Write back工作用于将通过步骤S406得到的纠错处理后的数据写回至存储单元组。
[步骤S408]
存储系统1进行与在第三实施方式中说明的步骤S307同样的工作。
[步骤S409]
存储系统1进行与在第三实施方式中说明的步骤S310同样的工作。
<4-1-2>时间图
接着，使用图18，说明第四实施方式涉及的存储系统的读出工作的具体时间图。
[时刻T50]～[时刻T55]
存储系统1进行与在第三实施方式中说明的时刻T30～时刻T35同样的工作(步骤S401～步骤S405)。
[时刻T56]
接着，当存储控制器20从存储设备10接收数据(Data 3)时，进行纠错处理(步骤S406)。
[时刻T57]
接着，当存储设备10从存储控制器20接收纠错处理后的数据(Data 4)时，进行Write back工作(步骤S407)。Write back工作实质上相当于“1”写入工作，Write back工作所需的消耗电流比读出工作所需的消耗电流大。因此，在存储设备10中，消耗电流增加。具体而言，例如，消耗电流I(VDD)和消耗电流I(VSS)进一步增加。
[时刻T58]
存储控制器20发布预充电命令“PRE”(步骤S408)。
<4-2>效果
根据上述实施方式，存储设备10在刚进行纠错处理后进行Write back工作。因此，如在第三实施方式的<3-3>中说明的那样，能够稳定地进行Write back工作。另外，如在第三实施方式的<3-3>中说明的那样，即使在发布预充电命令“PRE”前切断存储系统1的电源，也将纠错处理后的数据写回至存储单元组。也就是说，根据本实施方式，可提供一种能够抑制数据的消失的高质量存储装置。
<5>第五实施方式
以下说明第五实施方式。在第五实施方式中，说明存储阵列的冗余区域的使用方法。此外，第五实施方式涉及的存储装置的基本构成和基本工作与上述第一～第四实施方式涉及的存储装置同样。因此，省略针对在上述第一～第四实施方式中说明过的事项和能够从上述第一～第四实施方式类推的事项的说明。
<5-1>存储设备的构成
使用图19，说明第五实施方式涉及的存储系统1。
如图19所示，第五实施方式涉及的命令地址输入电路18具备熔断器控制器(Fusecnt)18a。在本例中，熔断器控制器18a包括在命令地址输入电路18中，但不限于此。具体而言，也可以设置在命令地址输入电路18之外。
在图19所示的存储系统1中，存储设备10和存储控制器20分别具备ECC电路，但至少具备一个ECC电路即可。当然，也可以使用存储设备10和存储控制器20的ECC电路这两方。
ECC电路19在写入数据中附加纠错奇偶校验和错误检测奇偶校验。ECC电路19将赋予了纠错奇偶校验和错误检测奇偶校验后的写入数据供给至读出放大器/写入驱动器12。
另外，ECC电路19从存储阵列11接收数据。ECC电路19基于错误检测奇偶校验，检测接收到的数据的错误。在ECC电路19检测出接收到的数据的错误且能够订正检测出的错误的情况下，使用纠错奇偶校验对接收到的数据进行纠错处理。然后，ECC电路19将进行了纠错处理的数据例如经由IO电路16供给至存储控制器20。
另外，ECC电路26在写入数据中附加纠错奇偶校验和错误检测奇偶校验。ECC电路26将赋予了纠错奇偶校验和错误检测奇偶校验的写入数据例如供给至数据缓冲器22或设备接口25。
另外，ECC电路26接收经由设备接口25从存储设备10供给的数据。ECC电路26使用错误检测奇偶校验，检测从存储设备10接收到的数据的错误。在ECC电路26检测出接收到的数据的错误且能够订正检测出的错误的情况下，使用纠错奇偶校验对接收到的数据进行纠错处理。而且，ECC电路26将进行了纠错处理的数据例如供给至数据缓冲器22、设备接口25等。
在以下说明中，在不单单区别ECC电路19和ECC电路26的情况下，仅记载为ECC电路。
另外，在本实施方式中，为了简化说明，将读出放大器/写入驱动器12和列解码器13作为列控制器40进行处理。
<5-2>存储阵列及其周边的构成
接着，使用图20，说明存储阵列及其周边的构成。
如图20所示，存储阵列11具备多个子阵列(在图20中，作为一例，是两个子阵列110(A)和子阵列110(B))。
子阵列110(A)具备数据区域110_1、纠错奇偶校验区域110_2以及冗余区域110_3。虽然数据区域110_1、纠错奇偶校验区域110_2以及冗余区域110_3各自存储的数据、配置的存储单元MC的个数等不同，但基本的构造相同。
数据区域110_1具备多个列(在图20中，作为一例，8个列A～列H)。本例中的列包括例如上述各实施方式中的、全局位线GBL和与全局位线GBL电连接的存储单元MC。在列A～列H所包含的存储单元MC(未图示)中，存储有通常的数据(纠错奇偶校验和错误检测奇偶校验以外的数据)。
纠错奇偶校验区域110_2具备多个纠错奇偶校验用的列(在图20中，作为一例，两个ECP A和ECP B)。在ECP A和ECP B所包含的存储单元MC(未图示)中，存储有纠错奇偶校验。
另外，冗余区域110_3具备多个冗余用的列(在图20中，作为一例，四个冗余A～冗余D)。冗余A～冗余D是用于救济数据区域110_1和纠错奇偶校验区域110_2中的无法使用的不良列等的列。在冗余A～冗余D所包含的存储单元MC(未图示)中，例如存储有通常的数据、纠错奇偶校验或错误检测奇偶校验。在冗余A～冗余D中存储有怎样的数据这一信息存储在熔断器控制器18a中。
子阵列110(B)也是与子阵列110(A)同样的构成。
熔断器控制器18a具备熔断器电路18a_1(A)和18a_1(B)、以及预解码器18a_2。
熔断器电路18a_1(A)存储有与子阵列110(A)相关的信息。熔断器电路18a_1(A)具备熔断器A～熔断器D。各个熔断器例如是非易失性存储部，存储有熔断器信息。熔断器信息是从数据区域或纠错奇偶校验区域向冗余区域的置换信息、在哪个冗余用的列中存储错误检测奇偶校验等信息。
例如，在列A或列E为不良列(不能使用)的情况下，置换为冗余A。另外，在列B或列F为不良列的情况下，置换为冗余B。另外，在列C或列G为不良列的情况下，置换为冗余C。进而，在列D或列H为不良列的情况下，置换为冗余D。同样地，在ECP A为不良列的情况下，置换为冗余A。另外，在ECP B为不良列的情况下，置换为冗余B。该置换方法为一例，不一定限定于此。这样，将哪个列或ECP置换为哪个冗余用的列这一信息作为熔断器信息存储在熔断器中。
另外，在未被置换的冗余用的列中存储有错误检测奇偶校验。而且，在哪个冗余用的列中存储有错误检测奇偶校验这一信息作为熔断器信息存储在熔断器中。
熔断器电路18a_1(B)存储有与子阵列110(B)相关的信息。熔断器电路18a_1(B)的基本构成与熔断器电路18a_1(A)同样。
预解码器18a_2解码来自熔断器电路18a_1(A)和熔断器电路18a_1(B)的熔断器信息，并向列控制器40供给熔断器信息预解码信号(在图中表述为FIPS)。
列控制器40例如按每个子阵列具备子列控制器41。在本例中由于设置有两个子阵列，所以列控制器40具备两个子列控制器41。此外，子列控制器41包括读出放大器/写入驱动器12和列解码器13。
子列控制器41(A)基于来自预解码器18a_2的熔断器信息预解码信号(A)，控制子阵列110(A)与ECC电路之间的连接。
子列控制器41(B)基于来自预解码器18a_2的熔断器信息预解码信号(B)，控制子阵列110(B)与ECC电路之间的连接。
<5-3>子列控制器的工作例
接着，使用图21，说明子列控制器的具体工作例。
例如，在子阵列110(A)的列D为不良列的情况下，在熔断器电路18a_1(A)中存储有列D被置换为冗余D的信息。而且，预解码器18a_2基于从熔断器电路18a_1(A)接收到的信息，供给熔断器信息预解码信号(A)。当子列控制器41(A)接收到熔断器信息预解码信号(A)时，进行将列D置换为冗余D的工作。由此，列D被置换为冗余D(参照图中的箭头B1)。具体而言，当子列控制器41(A)接收到熔断器信息预解码信号(A)时，将列D与ECC电路的连接切换为冗余D与ECC电路的连接。由此，存储在冗余D中的数据作为存储在列D中的数据处理。
另一方面，在子阵列110(B)的冗余D未被置换为其他列的情况下，在子阵列110(B)的冗余D中存储有错误检测奇偶校验。而且，在熔断器电路18a_1(B)中存储有在冗余D中存储有错误检测奇偶校验的信息。而且，预解码器18a_2基于从熔断器电路18a_1(B)接收到的信息，供给熔断器信息预解码信号(B)。当子列控制器41(B)接收到熔断器信息预解码信号(B)时，将存储在冗余D中的错误检测奇偶校验输出至ECC电路(参照图中的箭头C1)。
<5-4>效果
根据上述实施方式，在未被置换的冗余用的列中存储有错误检测用的奇偶校验。
在这里，为了容易理解本实施方式的效果，说明比较例。
如图22所示，在比较例中，设置有用于存储错误检测奇偶校验的错误检测奇偶校验区域110_4。
然而，在本实施方式中，将存储于错误检测奇偶校验区域110_4的数据存储在冗余区域110_3的冗余用的列(未作为数据区域或纠错奇偶校验区域的置换来使用的列)中。因此，如图23所示，在本实施方式中，能够削减错误检测奇偶校验区域110_4。其结果，在本实施方式中，与比较例相比，能够削减存储阵列11的面积。
另外，利用熔断器控制器18a进行冗余区域的置换和存储错误检测奇偶校验的冗余用的列的选择控制。
因此，能够实现存储阵列的面积削减而不降低存储阵列的救济效率。
<6>第六实施方式
以下说明第六实施方式。在第六实施方式中，说明存储阵列的冗余区域的使用方法。此外，第六实施方式涉及的存储装置的基本构成和基本工作与上述第五实施方式涉及的存储装置同样。因此，省略针对在上述第五实施方式中说明过的事项和能够从上述第五实施方式类推的事项的说明。
<6-1>存储阵列及其周边的构成
使用图24，说明存储阵列及其周边的构成。
如图24所示，熔断器控制器18a具备熔断器电路18a_1。
熔断器电路18a_1具备熔断器A～熔断器D。在各个熔断器中，存储有熔断器信息。
在第五实施方式中，由于按每个子阵列具备熔断器电路18a_1，所以按每个子阵列进行了置换控制。但是，在第六实施方式中，由一个熔断器电路18a_1，进行多个子阵列的置换控制。
在本实施方式涉及的存储系统中，以n个列(n为2以上的整数)为单位进行冗余置换。在本实施方式涉及的存储系统中，例如，以两个列为单位进行冗余置换。
具体而言，存储系统对两个不同的存储阵列进行同一置换控制。也就是说，在子阵列110(A)或子阵列110(B)的列X(X：任意的整数)为不良列的情况下，存储系统将子阵列110(A)的列X和子阵列110(B)的列X置换为子阵列110(A)和子阵列110(B)的冗余Y(Y：整数)。
具体而言，例如，在子阵列110(A)的列A或列E为不良列的情况下，子阵列110(A)和子阵列110(B)的列A或列E被置换为子阵列110(A)和子阵列110(B)的冗余A。
另外，在子阵列110(B)的列A或列E为不良列的情况下，子阵列110(A)和子阵列110(B)的列A或列E被置换为子阵列110(A)和子阵列110(B)的冗余A。
在子阵列110(A)的列B或列F为不良列的情况下，子阵列110(A)和子阵列110(B)的列B或列F被置换为子阵列110(A)和子阵列110(B)的冗余B。
另外，在子阵列110(B)的列B或列F为不良列的情况下，子阵列110(A)和子阵列110(B)的列B或列F被置换为子阵列110(A)和子阵列110(B)的冗余B。
在子阵列110(A)的列C或列G为不良列(不能使用)的情况下，子阵列110(A)和子阵列110(B)的列C或列G被置换为子阵列110(A)和子阵列110(B)的冗余C。
另外，在子阵列110(B)的列C或列G为不良列(不能使用)的情况下，子阵列110(A)和子阵列110(B)的列C或列G被置换为子阵列110(A)和子阵列110(B)的冗余C。
进而，在子阵列110(A)的列D或列H为不良列(不能使用)的情况下，子阵列110(A)和子阵列110(B)的列D或列H被置换为子阵列110(A)和子阵列110(B)的冗余D。
另外，在子阵列110(B)的列D或列H为不良列(不能使用)的情况下，子阵列110(A)和子阵列110(B)的列D或列H被置换为子阵列110(A)和子阵列110(B)的冗余D。
在子阵列110(A)或子阵列110(B)的ECP A为不良列的情况下，子阵列110(A)和子阵列110(B)的ECP A被置换为子阵列110(A)和子阵列110(B)的冗余A。
在子阵列110(A)或子阵列110(B)的ECP B为不良列的情况下，子阵列110(A)和子阵列110(B)的ECP B被置换为子阵列110(A)和子阵列110(B)的冗余B。
该置换方法为一例，不一定限定于此。这样，将哪个列或ECP置换为哪个冗余用的列这一信息作为熔断器信息存储在熔断器中。
另外，在哪个冗余用的列中存储有错误检测奇偶校验这一信息作为熔断器信息存储在熔断器中。
如上所述，在本实施方式中，以两个列为单位进行置换。也就是说，在两个列中的至少一个列为不良列的情况下，不良列被置换为冗余用的列。但是，有时两个列中的一个列为不良列，另一个列为正常的列。在该情况下，无需将正常的列置换为冗余用的列。另外，由于正常的列没有置换为冗余用的列，在冗余用的列中能够形成空闲区域。因此，本实施方式涉及的存储系统在上述冗余用的列的空闲区域中存储错误检测奇偶校验。而且，用于在冗余用的列的空闲区域中存储错误检测奇偶校验的信息存储在熔断器电路18a_1中。
预解码器18a_2解码来自熔断器电路18a_1的信号，向子列控制器41供给熔断器信息预解码信号和奇偶校验指定信号(A)、(B)(在图中表述为PAS)。熔断器信息预解码信号包含有置换信息。奇偶校验指定信号(A)、(B)是表示在冗余区域中是否包含有错误检测奇偶校验的信号。熔断器信息预解码信号共通地供给至多个子列控制器41。另一方面，奇偶校验指定信号被供给至多个子列控制器41的每一个。
子列控制器41(A)基于来自预解码器18a_2的熔断器信息预解码信号和奇偶校验指定信号(A)，控制子阵列110(A)与ECC电路的连接。
子列控制器41(A)基于熔断器信息预解码信号和奇偶校验指定信号(A)，针对“虽然包括在熔断器信息预解码信号中，但没有用奇偶校验指定信号(A)指定的列”，将置换后的冗余用的列的数据作为不良列的数据输出。另外，针对“包括在熔断器信息预解码信号中，且用奇偶校验指定信号(A)指定的列”，按原样输出该列的数据，且将冗余用的列的数据作为错误检测奇偶校验输出。
子列控制器41(B)基于来自预解码器18a_2的熔断器信息预解码信号和奇偶校验指定信号(B)，控制子阵列110(B)与ECC电路的连接。
子列控制器41(B)基于熔断器信息预解码信号和奇偶校验指定信号(B)，针对“虽然包括在熔断器信息预解码信号中，但没有用奇偶校验指定信号(B)指定的列”，将置换后的冗余用的列的数据作为不良列的数据输出。另外，针对“包括在熔断器信息预解码信号中，且用奇偶校验指定信号(B)指定的列”，按原样输出该列的数据，且将冗余用的列的数据作为错误检测奇偶校验输出。
<6-2>子列控制器的工作例
接着，使用图25，说明子列控制器的具体工作例。
例如，在子阵列110(A)的列D为不良列的情况下，在熔断器电路18a_1中存储有子阵列110(A)和子阵列110(B)的列D被置换为冗余D的信息。
在子阵列110(B)的列D为正常的列的情况下，在熔断器电路18a_1中存储有子阵列110(B)的列D为通常的列，在子阵列110(B)的冗余D中存储有错误检测奇偶校验这一信息。
而且，预解码器18a_2基于从熔断器电路18a_1接收到的信息，供给熔断器信息预解码信号、奇偶校验指定信号(A)以及奇偶校验指定信号(B)。
当子列控制器41(A)接收到熔断器信息预解码信号和奇偶校验指定信号(A)时，进行将子阵列110(A)的列D置换为子阵列110(A)的冗余D的工作。由此，列D被置换为冗余D(参照图中的箭头B2)。具体而言，子列控制器41(A)接收熔断器信息预解码信号和奇偶校验指定信号(A)，在判定为“在熔断器信息预解码信号中指定了列D，但在奇偶校验指定信号(A)中没有指定列D”的情况下，将列D与ECC电路的连接切换为冗余D与ECC电路的连接。由此，将存储在冗余D中的数据作为存储在列D中的数据进行处理。
当子列控制器41(B)接收到熔断器信息预解码信号和奇偶校验指定信号(B)时，按原样向ECC电路输出存储在子阵列110(B)的列D中的数据，且向ECC电路输出存储在子阵列110(B)的冗余D中的错误检测奇偶校验(参照图中的箭头C2)。具体而言，子列控制器41(B)接收熔断器信息预解码信号和奇偶校验指定信号(B)，在判定为“在熔断器信息预解码信号中指定了列D，且在奇偶校验指定信号(B)中指定了列D”的情况下，将列D与ECC电路连接，且将冗余D与ECC电路连接。由此，输出列D的数据，且将存储在冗余D中的数据作为错误检测奇偶校验进行处理。
<6-3>效果
根据上述实施方式，在未被置换的冗余用的列中存储有错误检测用的奇偶校验。
另外，在第五实施方式中，按每个存储阵列设置了熔断器电路18a_1，但在本实施方式中，用一个熔断器电路18a_1管理全部存储阵列的置换信息。因此，与第五实施方式相比，熔断器电路18a_1所需的面积更小。另外，通过使用奇偶校验指定信号，对于正常的列进行控制，以适当地使用。其结果，能够提供一种能够在削减熔断器电路18a_1的面积的同时，适当地救济不良列的存储装置。
<7>变形例等
此外，上述各实施方式中的“连接”也包括在中间存在例如晶体管或电阻等其他元件而间接地连接的状态。
另外，在上述各实施方式中，读出放大器/写入驱动器12通过对参照电流和单元电流进行比较，判定存储单元MC的数据。然而，不限于此，也可以是，读出放大器/写入驱动器12通过对参照电压和单元电压进行比较，从而判定存储单元MC的数据。单元电压是指在存储单元MC中流动读出电流时的电压。
另外，在上述第一和第二实施方式中，在存储控制器20中没有设置ECC电路，但也可以在存储控制器20中设置ECC电路。另外，在上述第三和第四实施方式中，在存储设备10中没有设置ECC电路，但也可以在存储设备10中设置ECC电路。
在这里，作为阻变元件，以使用磁阻效应元件(Magnetic Tunnel junction(MTJ)元件)存储数据的MRAM为例进行了说明，但不限于此。
例如，也能够应用于与MRAM同样的阻变型存储器，例如ReRAM PCRAM等这样具有利用阻变存储数据的元件的半导体存储装置。
另外，能够应用于具有如下元件的半导体存储装置而不论是易失性存储器、非易失性存储器，所述元件利用伴随着电流或电压的施加的阻变而存储数据，或通过将伴随着阻变的电阻差转换成电流差或电压差而进行所存储的数据的读出。
另外，在上述各实施方式中，为了方便起见，将位线对称为位线BL和源极线SL，但不限于此，例如也可以称为第一位线和第二位线等。
另外，在上述实施方式中，存储系统1在存储控制器20上连接有一个存储设备10，但不限于此。例如，存储系统1也可以是在存储控制器20上连接有多个存储设备10这样的构成。
以上说明了本发明的几个实施方式，但是这些实施方式只是作为例子进行了提示，并不是意在限定发明的范围。这些新颖的实施方式能以其他各种方式来实施，在不脱离发明的要旨的范围内，能够进行各种省略、置换以及变更。这些实施方式、其变形包含在发明的范围、要旨内，并包含在权利要求书所记载的发明及与之等同的范围内。

Claims (20)

1.一种存储装置，具备：
存储单元；
第一电路，对所述存储单元进行第一读出，向进行了所述第一读出的所述存储单元写入第一数据，对写入了所述第一数据的所述存储单元进行第二读出，基于所述第二读出结果，根据所述第一读出结果判定数据，将进行了所述判定的数据写回至所述存储单元；以及
纠错电路，对进行了所述判定的数据进行纠错。
2.根据权利要求1所述的存储装置，
当所述存储装置接收第一命令时，所述第一电路进行所述第一读出。
3.根据权利要求1所述的存储装置，
当所述存储装置接收第二命令时，所述第一电路将进行了所述纠错的数据写回至所述存储单元。
4.根据权利要求1所述的存储装置，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电流。
5.根据权利要求4所述的存储装置，
所述第一电路通过对所述第一电流和所述第一读出结果进行比较，判定所述第一读出结果。
6.根据权利要求1所述的存储装置，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电压。
7.根据权利要求6所述的存储装置，
所述第一电路通过对所述第一电压和所述第一读出结果进行比较，判定所述第一读出结果。
8.一种存储装置，具备：
存储单元；
纠错电路，进行存储在所述存储单元中的数据的纠错；以及
第一电路，当存储装置接收第一命令时，对所述存储单元进行第一读出，向进行了所述第一读出的所述存储单元写入第一数据，对写入了所述第一数据的所述存储单元进行第二读出，基于所述第二读出结果，根据所述第一读出结果判定数据，将进行了所述判定的数据供给至所述纠错电路，并将进行了纠错的数据写回至所述存储单元。
9.根据权利要求8所述的存储装置，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电流。
10.根据权利要求9所述的存储装置，
所述第一电路通过对所述第一电流和所述第一读出结果进行比较，判定所述第一读出结果。
11.根据权利要求8所述的存储装置，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电压。
12.根据权利要求11所述的存储装置，
所述第一电路通过对所述第一电压和所述第一读出结果进行比较，判定所述第一读出结果。
13.一种存储系统，具备权利要求1所述的存储装置。
14.根据权利要求13所述的存储系统，还具备：
存储设备，具备所述存储单元和所述第一电路；和
存储控制器，具备所述纠错电路。
15.根据权利要求14所述的存储系统，
当所述存储设备从所述存储控制器接收第一命令时，所述第一电路进行所述第一读出。
16.根据权利要求14所述的存储系统，
当所述存储设备从所述存储控制器接收第二命令时，所述第一电路将进行了所述纠错的数据写回至所述存储单元。
17.根据权利要求13所述的存储系统，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电流。
18.根据权利要求17所述的存储系统，
所述第一电路通过对所述第一电流和所述第一读出结果进行比较，判定所述第一读出结果。
19.根据权利要求13所述的存储系统，
所述第一电路基于所述第二读出结果，生成用于判定所述第一读出结果的第一电压。
20.根据权利要求19所述的存储系统，
所述第一电路通过对所述第一电压和所述第一读出结果进行比较，判定所述第一读出结果。
CN201710022478.8A 2016-09-13 2017-01-12 存储装置和存储系统 Active CN107818805B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662394175P 2016-09-13 2016-09-13
US62/394175 2016-09-13

Publications (2)

Publication Number Publication Date
CN107818805A true CN107818805A (zh) 2018-03-20
CN107818805B CN107818805B (zh) 2021-04-09

Family

ID=61559963

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710022478.8A Active CN107818805B (zh) 2016-09-13 2017-01-12 存储装置和存储系统

Country Status (3)

Country Link
US (1) US10338835B2 (zh)
CN (1) CN107818805B (zh)
TW (1) TWI670717B (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299163A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 存储设备及其控制方法
TWI688960B (zh) * 2019-04-18 2020-03-21 旺宏電子股份有限公司 記憶體裝置
CN110956994A (zh) * 2019-11-27 2020-04-03 西安紫光国芯半导体有限公司 编程结果检测电路、检测方法、快闪存储器及编程方法
CN111522684A (zh) * 2019-12-31 2020-08-11 北京航空航天大学 一种同时纠正相变存储器软硬错误的方法及装置
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019079377A (ja) * 2017-10-26 2019-05-23 東芝メモリ株式会社 半導体記憶装置
JP2021047969A (ja) 2019-09-20 2021-03-25 キオクシア株式会社 メモリデバイス
JP2022051409A (ja) 2020-09-18 2022-03-31 キオクシア株式会社 可変抵抗型記憶装置
US11899590B2 (en) 2021-06-18 2024-02-13 Seagate Technology Llc Intelligent cache with read destructive memory cells
US20230251696A1 (en) * 2022-02-10 2023-08-10 Micron Technology, Inc. Thermal islanding heatsink

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130279243A1 (en) * 2012-04-18 2013-10-24 Andy Huang Method to reduce read error rate for semiconductor resistive memory
US20150124524A1 (en) * 2012-10-11 2015-05-07 Everspin Technologies, Inc. Memory device with timing overlap mode

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1027496A (ja) 1996-07-10 1998-01-27 Hitachi Ltd 半導体記憶装置
US20060277367A1 (en) 2005-06-07 2006-12-07 Faber Robert W Speculative writeback for read destructive memory
US9171585B2 (en) * 2005-06-24 2015-10-27 Google Inc. Configurable memory circuit system and method
US8225181B2 (en) * 2007-11-30 2012-07-17 Apple Inc. Efficient re-read operations from memory devices
JP2009245528A (ja) 2008-03-31 2009-10-22 Nec Electronics Corp 半導体記憶装置
CN102099866A (zh) 2008-06-23 2011-06-15 桑迪士克以色列有限公司 专用闪存参考单元
JP4491034B1 (ja) 2008-12-19 2010-06-30 株式会社東芝 不揮発性記憶デバイスを有する記憶装置
TWI408688B (zh) * 2009-10-12 2013-09-11 Phison Electronics Corp 用於快閃記憶體的資料寫入方法及其控制器與儲存系統
WO2012106358A1 (en) 2011-01-31 2012-08-09 Everspin Technologies, Inc. Method of reading and writing to a spin torque magnetic random access memory with error correcting code
KR101983651B1 (ko) * 2011-05-31 2019-05-29 에버스핀 테크놀러지스, 인크. Ｍｒａｍ 장 교란 검출 및 복구
SG196730A1 (en) * 2012-07-16 2014-02-13 Agency Science Tech & Res Methods for reading data from a storage medium using a reader and storage devices
US8990668B2 (en) * 2013-03-14 2015-03-24 Western Digital Technologies, Inc. Decoding data stored in solid-state memory
CN104217762B (zh) * 2013-05-31 2017-11-24 慧荣科技股份有限公司 数据储存装置及其错误校正方法以及数据读取方法
US10146601B2 (en) 2013-06-12 2018-12-04 Everspin Technologies, Inc. Methods and devices for healing reset errors in a magnetic memory
TWI550627B (zh) * 2013-11-28 2016-09-21 旺宏電子股份有限公司 儲存裝置及其操作方法
US20150294739A1 (en) * 2014-04-10 2015-10-15 Lsi Corporation Online histogram and soft information learning
WO2016095191A1 (en) * 2014-12-19 2016-06-23 Micron Technology, Inc. Apparatuses and methods for pipelining memory operations with error correction coding

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130279243A1 (en) * 2012-04-18 2013-10-24 Andy Huang Method to reduce read error rate for semiconductor resistive memory
US20160085613A1 (en) * 2012-04-18 2016-03-24 Advanced Integrated Memory Inc. Method to reduce read error rate for semiconductor resistive memory
US20150124524A1 (en) * 2012-10-11 2015-05-07 Everspin Technologies, Inc. Memory device with timing overlap mode

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110299163A (zh) * 2018-03-22 2019-10-01 东芝存储器株式会社 存储设备及其控制方法
CN110299163B (zh) * 2018-03-22 2023-02-28 铠侠股份有限公司 存储设备及其控制方法
CN111755045A (zh) * 2019-03-27 2020-10-09 东芝存储器株式会社 半导体存储装置
CN111755045B (zh) * 2019-03-27 2024-04-26 铠侠股份有限公司 半导体存储装置
TWI688960B (zh) * 2019-04-18 2020-03-21 旺宏電子股份有限公司 記憶體裝置
CN110956994A (zh) * 2019-11-27 2020-04-03 西安紫光国芯半导体有限公司 编程结果检测电路、检测方法、快闪存储器及编程方法
CN111522684A (zh) * 2019-12-31 2020-08-11 北京航空航天大学 一种同时纠正相变存储器软硬错误的方法及装置

Also Published As

Publication number Publication date
US20180074737A1 (en) 2018-03-15
US10338835B2 (en) 2019-07-02
TWI670717B (zh) 2019-09-01
CN107818805B (zh) 2021-04-09
TW201812783A (zh) 2018-04-01

Similar Documents

Publication Publication Date Title
CN107818805A (zh) 存储装置和存储系统
US10157655B2 (en) Memory device
US10431277B2 (en) Memory device
US10388345B2 (en) Memory device
KR102374228B1 (ko) 저항성 메모리 장치의 부스트 전압 생성기, 이를 포함하는 전압 생성기 및 이를 포함하는 저항성 메모리 장치
CN107204200B (zh) 半导体存储装置及存储器系统
US9153308B2 (en) Magnetic random access memory device
CN111755045B (zh) 半导体存储装置
CN107430558A (zh) 半导体存储装置
US10192603B2 (en) Method for controlling a semiconductor memory device
CN113053433B (zh) 半导体存储装置
US10020040B2 (en) Semiconductor memory device
JP2019169209A (ja) メモリデバイス
CN109712654B (zh) 半导体存储装置
US9899082B2 (en) Semiconductor memory device
CN102789807A (zh) 具有二极管在存储串列中的三维阵列存储器架构
JP6557488B2 (ja) 不揮発性メモリ装置及びそれを含む格納装置、それの書込み方法及び読出し方法
TWI620182B (zh) 半導體記憶體裝置
TWI852098B (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.

Address after: Tokyo, Japan

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo, Japan

Patentee before: Japanese businessman Panjaya Co.,Ltd.

TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20220117

Address after: Tokyo, Japan

Patentee after: Japanese businessman Panjaya Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: TOSHIBA MEMORY Corp.