CN110956994B - 编程结果检测电路、检测方法、快闪存储器及编程方法 - Google Patents

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Abstract

本发明实施例提供编程结果检测电路、检测方法、存储器及编程方法，偏置电路用于为参考电流生成电路、检测电流生成电路、跨阻放大器提供偏置电压；参考电流生成电路用于根据纠错单元的最大纠错数量生成参考电流；检测电流生成电路根据编程失败的单元的数量生成检测电流；第一开关电路用于在编程时隔离参考电流生成电路和跨阻放大器；第二开关电路用于在编程时隔离检测电流生成电路和跨阻放大器；跨阻放大器用于将参考电流转换为参考电压，将检测电流转换为检测电压；比较器用于对参考电压及所述检测电压进行比较，输出第一比较结果，第一比较结果用于表征编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器用于对第一比较结果进行存储。

Description

编程结果检测电路、检测方法、快闪存储器及编程方法
技术领域
本发明属于快闪存储器编程技术领域，尤其涉及一种编程结果检测电路、检测方法、快闪存储器及编程方法。
背景技术
快闪存储器(可简称为闪存)作为一种“非易失性存储器”，在各种电子系统及日常生活中得到越来越广泛的应用，如存储卡、手机、智能电视、固态硬盘等。
但是，随着闪存的不断发展，闪存本身存在的缺陷变得越来越明显，比如读写速度。目前，快闪存储器的数据写入(编程)方法写数据的速度太慢，效率较低，导致快闪存储器无法应用在一些存储要求较高领域的应用(如实时高清存储领域等)，进而导致快闪存储器的应用领域及发展受到大幅限制。
发明内容
针对现有技术存在的问题，本发明实施例提供了一种编程结果检测电路、检测方法、快闪存储器及编程方法，用于解决现有技术中由于快闪存储器的数据写入速度太慢，导致快闪存储器不能满足存储要求较高的应用领域，进而导致快闪存储器的应用领域及发展受到限制的技术问题。
本发明实施例提供一种编程结果检测电路，包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，
所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；
所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；
所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；
所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；
所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；
所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；
所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；
锁存器，用于对所述第一比较结果进行存储。
上述方案中，所述偏置电路包括：第一PMOS管、第二PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻及电流调节电路；其中，
所述第一电阻的一端与所述第三NMOS管的漏极、所述第四NMOS管的栅极相连，所述第一电阻的另一端用于接收电源电压；
所述第四NMOS管的漏极与所述第二PMOS管的漏极、所述第二PMOS 管的栅极、所述第一PMOS管的栅极以及所述第二NMOS管的漏极相连，所述第四NMOS管的源极、所述第三NMOS管的源极、所述第一NMOS管的源极以及所述第二NMOS管的源极接地；
所述第二PMOS管的源极用于接收所述电源电压；
所述第一PMOS管的漏极与所述第一NMOS管的漏极、所述第一NMOS 管的栅极、所述第二NMOS管的栅极以及所述第三NMOS管的栅极相连并适于输出所述偏置电压，所述第一PMOS管的源极与所述第二电阻的一端相连；
所述第二电阻的另一端与所述电流调节电路相连；
所述电流调节电路用于调节偏置电流的大小。
上述方案中，所述电流调节电路包括：第三PMOS管、第四PMOS管、第五PMOS管、第三电阻、第四电阻、第五电阻、第一反相器、第二反相器及第三反相器；其中，
所述第二电阻的另一端与所述第五电阻的一端及所述第三PMOS管的漏极相连；
所述第五电阻的另一端与所述第四电阻的一端、所述第三PMOS管的源极及所述第四PMOS管的漏极相连；
所述第三PMOS管的栅极与所述第一反相器的输出端相连；
所述第四电阻的另一端与所述第三电阻的一端、所述第四PMOS管的源极及所述第五PMOS管的漏极相连；
所述第四PMOS管的栅极与所述第二反相器的输出端相连；
所述第三电阻的另一端与所述第五PMOS管的源极相连并适于接收所述电源电压，所述第五PMOS管的栅极与所述第三反相器的输出端相连；
所述第一反相器的输入端连接所述第二反相器的输入端及所述第三反相器的输入端并适于接收预设的第一控制信号，所述电流调节电路用于根据第一控制信号调节所述偏置电流的大小。
上述方案中，所述参考电流生成电路包括：k+2个NMOS偏置管及k+2个 NMOS使能管，所述k+2个NMOS偏置管包括：偏置N管及k+1个偏置调节 N管；k+2个NMOS使能管包括：使能N管及k+1个偏置使能N管，k为整数；
所述k+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述k+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述k+1个偏置使能N管的栅极分别接收对应的第二控制信号，每个NMOS使能管的源极对应连接一个NMOS 偏置管的漏极，所述k+2个NMOS使能管的漏极相连并用于输出所述参考电流。
上述方案中，所述检测电流生成电路包括：m个检测单元；每个所述检测单元均包括：第五NMOS管、第六NMOS管、第七NMOS管、第四反相器及第五反相器；其中，
所述第五NMOS管的源极接地，所述第五NMOS管的栅极用于接收所述偏置电压，所述第五NMOS管的漏极与所述第六NMOS管的源极相连；
所述第六NMOS管的栅极与所述第四反相器的输入端及所述第五反相器的输出端相连，所述第六NMOS管的漏极与所述第七NMOS管的源极相连；
所述第四反相器的输出端与所述第五反相器的输入端相连，所述第四反相器用于输出所述页缓存器中读取的数据及编程后的数据之间的第二比较结果；所述第五反相器用于将所述第二比较结果转换为电流信号；
m个所述第七NMOS管的漏极相连并用于输出所述检测电流。
上述方案中，m的取值与所述页缓存器中待编程单元的数量一致。
上述方案中，所述第五NMOS管的宽长比与所述第一NMOS管的宽长比一致。
上述方案中，所述跨阻放大器包括：第八PMOS管，第九PMOS管，第十 PMOS管，第十一PMOS管，第十二PMOS管，第十三PMOS管，第十四PMOS 管，第十五PMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管，第十五NMOS管，第十六NMOS管，第六电阻，第七电阻及偏置电流生成电路；其中，
所述第八PMOS管的漏极与所述第九PMOS管的源极相连并用于接收所述检测电流，所述第八PMOS管的栅极、所述第十PMOS管的栅极、所述第十二 PMOS管的栅极及所述第十四PMOS管的栅极与所述第六电阻的一端相连；
所述第八PMOS管的源极、所述第十PMOS管的源极、所述第十二PMOS 管的源极及所述第十四PMOS管的源极用于接收电源电压；
所述第九PMOS管的栅极、所述第十一PMOS管的栅极、所述第十三PMOS 管的栅极及第十五PMOS管的栅极与所述第六电阻的一端相连，所述第六电阻 R6的另一端与所述偏置电流生成电路的输出端相连；所述第九PMOS管的漏极与所述第十一NMOS管的漏极相连并用于输出所述检测电压；
所述偏置电流生成电路用于为跨阻放大器提供参考偏置电流；
所述第十一PMOS管的漏极与所述第十三NMOS管的漏极相连并用于输出参考电压；
所述第十一NMOS管的栅极、所述第十三NMOS管的栅极及所述第十五 NMOS管的栅极与第七电阻的一端相连；
所述第十二NMOS管的栅极、所述第十四NMOS管的栅极及所述第十六 NMOS管的栅极与第七电阻的另一端相连；
所述第十一NMOS管的源极与所述第十二NMOS管的漏极相连，所述第十三NMOS管的源极与所述第十四NMOS管的漏极相连，所述第十五NMOS 管的源极与所述第十六NMOS管的漏极相连；
所述第十二NMOS管的源极、所述第十四NMOS管的源极及所述第十六 NMOS管的源极接地。
上述方案中，所述偏置电流生成电路包括：n+2个NMOS偏置管及n+2 个NMOS使能管，所述n+2个NMOS偏置管包括：偏置N管及n+1个偏置调节N管；n+2个NMOS使能管包括：使能N管及n+1个偏置使能N管，n为整数；
所述n+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述n+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述n+1个偏置使能N管的栅极分别接收对应的第三控制信号，每个NMOS使能管的源极对应连接一个NMOS 偏置管的漏极，所述n+2个NMOS使能管的漏极相连并用于输出所述参考偏置电流。
本发明实施例提供一种快闪存储器，包括下载电路、编程电路以及编程结果检测电路；
所述下载电路用于将当前页对应的待编程数据下载到页缓存器中，所述当前页包括多个待编程单元；
所述编程电路用于根据预设的编程电压，对所述当前页进行编程，以将所述页缓存数据中的待编程数据写入所述当前页中；
所述检测电路用于在对所述当前页编程结束时，检测编程失败的单元数量是否超出纠错单元的最大纠错数量，并在所述编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对所述当前页编程成功。
本发明实施例还提供一种编程结果检测方法，包括：
对当前页编程结束后，检测编程失败的单元数量是否超出纠错单元的最大纠错数量；
若所述编程失败的单元数量未超出纠错单元的最大纠错数量，则确定对所述当前页编程成功。
本发明实施例还提供一种闪存编程方法，应用在快闪存储器中，所述快闪存储器包括多个页，所述方法包括：
将当前页对应的待编程数据下载到页缓存器中，所述当前页包括多个待编程单元；
根据预设的编程电压，对所述当前页进行编程，以将所述页缓存数据中的待编程数据写入所述当前页中；
采用上述的编程结果检测方法对所述当前页的编程结果进行检测。
本发明实施例提供了一种编程结果检测电路、检测方法、快闪存储器及编程方法，编程结果检测电路包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器，用于对所述第一比较结果进行存储；如此，在对每页编程结束时，检测电路判断编程失败的单元数量是否超出纠错单元的最大纠错数量，如果未超出最大纠错数量，并且此时还未达到最大预设的最大编程次数时，会直接结束对当前页的编程；相比现有技术中需要将预定的编程次数全部执行完毕后才可以确定编程失败的单元的数量，明显降低了耗时；并且本申请的方法相当于是在每个页缓存器中直接判断编程失败的单元数量是否超出纠错单元的最大纠错数量，相比现有技术中需要将编程失败的单元数量先全部读取到页缓存器，再读取到外部存储器(且读取到外部存储器每次最多只能读取32个字节)，然后再进行判断的这种方法，可以降低确定过程的繁琐度，从而进一步降低耗时，提高编程速度，提高闪存的整体性能，进而使得快闪存储器可以满足存储要求较高的应用领域。
附图说明
图1为本发明实施例一提供的快闪存储器的检测电路结构示意图；
图2为本发明实施例一提供的偏置电路结构示意图；
图3为本发明实施例一提供的参考电流生成电路的结构示意图；
图4为本发明实施例一提供的检测电流生成电路结构示意图；
图5为本发明实施例一提供的每个检测单元中比较电路的结构示意图；
图6为本发明实施例一提供的跨阻放大器的电路结构示意图；
图7为本发明实施例一提供的比较器的电路结构示意图；
图8为本发明实施例二提供的快闪存储器的整体结构示意图；
图9为本发明实施例三提供的编程结果检测方法流程示意图；
图10为本发明实施例四提供的闪存编程方法流程示意图。
具体实施方式
为了解决现有技术中由于快闪存储器的数据写入速度太慢，导致快闪存储器不能满足存储要求较高的应用领域，进而导致快闪存储器的应用领域及发展受到限制的技术问题，本发明实施例提供了一种编程结果检测电路、检测方法、快闪存储器及编程方法，编程结果检测电路包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器，用于对所述第一比较结果进行存储。
下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。
实施例一
本实施例提供一种编程结果检测电路，如图1所示，编程结果检测电路包括：偏置电路11，参考电流生成电路12、检测电流生成电路13、第一开关电路SW1、第二开关电路SW2、跨阻放大器14、比较器15及锁存器16；其中，
偏置电路11的输出端与参考电流生成电路12的输入端、跨阻放大器14的输入端、检测电流生成电路13的输入端及比较器15的输入端相连，用于为参考电流生成电路12、检测电流生成电路13、跨阻放大器14及比较器15提供偏置电压。
参考电流生成电路12用于根据纠错单元的最大纠错数量生成参考电流ir；检测电流生成电路13用于在对当前页编程结束时，获取编程失败的单元的数量，根据所述编程失败的单元数量及对应的输出电流生成检测电流id。
跨阻放大器14用于将参考电流生成参考电压vr，将检测电流生成检测电压 vd；比较器15用于对参考电压vr及检测电压vd进行比较，输出第一比较结果 vc，根据第一比较结果vc确定所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器16用于对所述第一比较结果vc进行存储。
作为一种可选的实施例，参考图2，偏置电路11包括：第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一电阻R1、第二电阻R2及电流调节电路21。电流调节电路21用于调节偏置电流Iout的大小；电流调节电路21包括：第三PMOS管 P3、第四PMOS管P4、第五PMOS管P5、第三电阻R3、第四电阻R4、第五电阻R5、第一反相器V1、第二反相器V2及第三反相器V3。
这里，所述第一电阻R1的一端与所述第三NMOS管N3的漏极、所述第四NMOS管N4的栅极相连，所述第一电阻R1的另一端用于接收电源电压；
所述第四NMOS管N4的漏极与所述第二PMOS管P2的漏极、所述第二 PMOS管P2的栅极、所述第一PMOS管P1的栅极以及所述第二NMOS管N2 的漏极相连；所述第四NMOS管N4的源极、所述第三NMOS管N3的源极、所述第一NMOS管N1的源极以及所述第二NMOS管N2的源极接地；
所述第二PMOS管P2的源极用于接收所述电源电压；
所述第一PMOS管P1的漏极与所述第一NMOS管N1的漏极、所述第一 NMOS管N1的栅极、所述第二NMOS管N2的栅极以及所述第三NMOS管 N3的栅极相连并适于输出所述偏置电压vb，所述第一PMOS管P1的源极与所述第二电阻R2的一端相连；
所述第二电阻R2的另一端与电流调节电路21相连，具体为：第二电阻R2 的另一端与所述第五电阻R5的一端及所述第三PMOS管P3的漏极相连；
所述第五电阻R5的另一端与所述第四电阻R4的一端、所述第三PMOS 管P3的源极及所述第四PMOS管P4的漏极相连；
所述第三PMOS管P3的栅极与所述第一反相器V1的输出端相连；
所述第四电阻R4的另一端与所述第三电阻R3的一端、所述第四PMOS 管P4的源极及所述第五PMOS管P5的漏极相连；
所述第四PMOS管P4的栅极与所述第二反相器V2的输出端相连；
所述第三电阻R3的另一端与所述第五PMOS管P5的源极相连并适于接收所述电源电压，所述第五PMOS管P5的栅极与所述第三反相器V3的输出端相连。
这里，电流调节电路21在调节偏置电流Iout的大小时，所述第一反相器V1 的输入端连接所述第二反相器V2的输入端及所述第三反相器V3的输入端并适于接收预设的第一控制信号trim_c，所述控制信号trim_c用于控制P3～P5的开启个数来确定接入偏置电路11的电阻个数，进而控制串联至偏置电路11的电阻阻值，来实现对偏置电流Iout大小的调节。
其中，P1、P2、N1、N2与R2～R5组成偏置电路11的主体，N1和N2组成第一电流镜，N1和N2的尺寸一致，因此第一电流镜可以确保N1和N2两路电流相同，P1和P2组成第二电流镜，P1和P2的长度一致，宽度比为N；因此P1是P2的N倍，那么在P1和P2的源极处会产生一个电压差，该电压差除以偏置电路11的电阻阻值可以得到偏置电流Iout，R2为主体电阻，R3～R5为微调电阻，从R3到R5的阻值是按倍数增加的。N3、N4和R1组成偏置电路 11的启动电路。
偏置电路11产生的偏置电流Iout可以根据公式(1)确定：
Figure BDA0002290671290000101
在公式(1)中，up为第二PMOS管P2的空穴迁移率，Cox为所述第二POMS 管P2的单位面积栅氧化层电容，
Figure BDA0002290671290000102
为第二PMOS管P2的宽长比，Rs为第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及第五电阻R5的电阻之和，所述N为第一PMOS管P1与所第二PMOS管P2的宽度比。
偏置电流将Iout在N1处转化为偏置电压vb，偏置电压vb提供给检测电流生成电路22。
这里，因偏置电路11中的PMOS管和NMOS管均为关闭状态时，偏置电路依然会存在漏电电流，而漏电电流会影响偏置电流Iout，为了避免漏电电流影响偏置电流Iout，本实施例根据第一控制信号trim_c<q:0>来调节Iout，q的取值标准是使得漏电电流小于0.5*Iout。也即，trim信号可以理解为一种用于消除电路中各种偏差的控制调节信号。本实施例中，q的取值可以为2。
作为一种可选的实施例，参考图3，参考电流生成电路12包括：k+2个NMOS 偏置管及k+2个NMOS使能管，所述k+2个NMOS偏置管可以包括：偏置N 管Nr_b及k+1个偏置调节N管Nr_0到Nr_k，Nr_0到Nr_k可以为：第一偏置调节N管……第k+1偏置调节N管。
k+2个NMOS使能管可以包括：使能N管Nr_en_b及k+1个偏置使能N 管Nr_en_0到Nr_en_k，Nr_en_0到Nr_en_k可以为：第一偏置使能N管……第k+1偏置使能N管。
这里，k+2个NMOS偏置管的栅极分别与偏置电路11的输出端相连，用于接收偏置电压vb；k+2个NMOS偏置管的源极接地。
使能N管Nr_en_b的栅极用于接收电源电压VDD，k+1个偏置使能N管 Nr_en_0到Nr_en_k的栅极分别接收对应的第二控制信号trim<k:0>，比如 Nr_en_0的控制信号为trim<0>，Nr_en_k的控制信号为trim<k>。
每个NMOS使能管的源极分别对应连接一个NMOS偏置管的漏极，所述 k+2个NMOS使能管的漏极相连并用于输出参考电流ir。
Nr_b偏置N管的尺寸为偏置电路11的第一NMOS管N1的宽度的0.5倍，长度是相同的，因此电路开启时可以提供0.5*Iout的电流。第一偏置调节N管 Nr_0的尺寸与N1的尺寸一致，开启时可以提供到1*Iout的电流，第k+1偏置调节N管Nr_k的宽度是N1的宽度的k倍，长度相同，开启时可以提供到k*Iout的电流。这样，k+1个偏置使能管的栅极分别由对应的控制信号trim<k:0>控制。通过trim<k:0>的不同组合，参考电流生成电路12能够控制参考电流ir的值从 (0.5*Iout)到(2*2k*Iout-0.5*Iout)之间以步长Iout进行变化。
这里，k值根据纠错单元的最大纠错数量确定。对应关系为：最大检测数量＝(2*2k-1)。比如：当最大纠错数量为7时，k值为2，当最大纠错数量为15 时，k值为3。
作为一种可选的实施例，参考图4，检测电流生成电路13包括：m个检测单元(分别为51、52……5m)，每个检测单元均包括：第五NMOS管ma、第六NMOS管mb、第七NMOS管mc、第四反相器V4及第五反相器V5。每个检测单元中还包括对应的比较电路。
这里，所述第五NMOS管ma的源极接地，所述第五NMOS管ma的栅极用于接收偏置电压，所述第五NMOS管ma的漏极与所述第六NMOS管mb的源极相连；所述第六NMOS管mb的栅极与第四反相器V4的输入端及所述第五反相器V5的输出端相连，所述第六NMOS管mb的漏极与所述第七NMOS 管mc的源极相连；所述第四反相器V4的输出端与所述第五反相器V5的输入端相连。m个所述第七NMOS管mc的漏极相连并用于输出所述检测电流id。
第五NMOS管ma、第六NMOS管mb及第七NMOS管mc均包括m个。第五NMOS管ma为偏置管，所述第六NMOS管mb为检测管，所述第七NMOS 管mc为使能管。第五NMOS管、第六NMOS管及第七NMOS管均包括m个。
举例来说，第一个检测单元51中，第五NMOS管为ma1，第六NMOS管为mb1、第七NMOS管为mc1；第二个检测单元52中，第五NMOS管为ma2，第六NMOS管为mb2、第七NMOS管为mc2；以此类推，第5m个检测单元中，第五NMOS管为mam，第六NMOS管为mbm、第七NMOS管为mcm。
其中，m的取值与所述页缓存器中待编程单元的数量一致，每个待编程单元中设置一个检测单元。第五NMOS管ma1～mam的宽长比与偏置电路11中的第一NMOS管N1的宽长比一致，因此，当某个待编程单元编程失败时，其输出的电流与偏置电流是相同的，为Iout。
当待编程单元每次编程结束后，对应检测单元中的比较电路将对从页缓存器中读取的数据及编程后的数据(将页缓存器写入闪存中的数据)进行比较，获取第二比较结果，第四反相器V4用于输出所述页缓存器中读取的数据及编程后的数据之间的第二比较结果；所述第五反相器V5用于将所述第二比较结果转换为电流信号，最终将对所有待编程单元的检测结果进行线与求和，获取最终的检测电流id。其中，若从页缓存器中读取的数据及编程后的数据一致，则说明该单元编程成功，输出的结果为“1”，输出的电流为0；若从页缓存器中读取的数据及编程后的数据不一致，则说明该单元编程失败，输出的结果为“0”，输出的电流为Iout。
这里，参考图5，比较电路包括：第八NMOS管M0、第九NMOS管M1 及第十NMOS管M4；第六PMOS管M2，第七PMOS管M3；第六反相器V6 及第七反相器V7；其中，
M0的源极接地，M0的漏极与M1的源极相连，M0的栅极用于接收使能信号。M1的栅极与V6的输出端、V7的输入端相连；V6和V7组成锁存器，用于保存页缓存器中向待编程单元待写入的数据；M1的漏极与M2的漏极相连。
M2的源极、M3的漏极及第五反相器V5的输入端相连，M2的栅极与M4 的源极相连。
M3的栅极与使能信号ver_en的反向ver相连，M3的源极用于连接电源电压。
M4的栅极与页缓存的待编程单元相连，将读取到的编程后的数据存储在 so中。M4的漏极与待编程单元的位线Bit Line相连，读出放大器(SA，Sense Amplifier)用于位线上的小信号进行识别并放大。
比较电路在工作时，若编程后的数据为0，则D_L＝0，说明该待编程单元不需要编程。编程校验时，M1关闭，V5输入端处的信号ver被M3拉高。
若编程后的数据为1，则D_L＝1，说明该待编程单元需要编程。编程校验时，若编程成功，读取的数据为1，M2关断，V5输入端处的信号为高电平，也即V4输出的结果为“1”，V5输出的电流为0；若编程失败，读出的数据为 0，M1和M2同时打开，V5输入端处的信号为低电平，也即V4输出的结果为“0”，V5输出的电流为Iout。
继续参考图4，第一个检测单元为例，当对某个待编程单元编程成功后，第一个检测单元输出结果“1”，输出的电流为i1＝0；第二个检测单元为例，当对某个待编程单元编程失败后，第二个检测单元会输出结果为“0”，输出的电流为i2＝Iout；以此类推，最终将所有检测单元输出的电流相加，即根据公式id ＝sum(i1：im)＝X*Iout生成检测电流id，其中，X为编程失败的单元数量， Iout为所述编程失败的单元输出的电流。
作为一种可选的实施例，参考图6，跨阻放大器14包括：第八PMOS管mp1，第九PMOS管mp2，第十PMOS管mp3，第十一PMOS管mp4，第十二 PMOS管mp5，第十三PMOS管mp6，第十四PMOS管mp7，第十五PMOS 管mp8，第十一NMOS管mn1，第十二NMOS管mn2，第十三NMOS管mn3，第十四NMOS管mn4，第十五NMOS管mn5，第十六NMOS管mn6，第六电阻R6，第七电阻R7及偏置电流生成电路61。
这里，偏置电流生成电路61主要为跨阻放大器14提供一个参考偏置电流 ib，为了使得跨阻放大器14输出的共模点在中间电平，该参考偏置电流ib与ir 相同。
需要说明的是，电路61的结构与参考电流生成电路12的结构和尺寸完全相同，工作原理也完全相同。
具体地，所述偏置电流生成电路61包括：n+2个NMOS偏置管及n+2个 NMOS使能管，所述n+2个NMOS偏置管包括：偏置N管及n+1个偏置调节 N管；n+2个NMOS使能管包括：使能N管及n+1个偏置使能N管，n为整数；
所述n+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述n+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述n+1个偏置使能N管的栅极分别接收对应的第三控制信号，每个NMOS使能管的源极对应连接一个NMOS 偏置管的漏极，所述n+2个NMOS使能管的漏极相连并用于输出所述参考偏置电流ib。
继续参考图6，使能N管为第十七NMOS管mn7，n+1个偏置使能N管包括：第十九NMOS管mn9至第二十一NMOS管mn11，mn9和mn11之间存在n+1个NMOS管。
偏置N管为第十八NMOS管mn8，n+1个偏置调节N管包括：第二十NMOS 管mn10至第二十二NMOS管mn12之前的NMOS管，mn10和mn12之间还存在n+1个NMOS管。
其中，mp1的漏极与mp2的源极相连并用于接收检测电流id；mp3的漏极与mp4的源极相连并用于接收参考电流ir；mp5的漏极与mp6的源极相连，mp7的漏极与mp8的源极相连；mp1的栅极、mp3的栅极、mp5的栅极及mp7 的栅极与R6的一端相连，所述R6的另一端与偏置电流生成电路61的输出端相连；mp1的源极、mp3的源极、mp5的源极及mp7的源极用于接收电源电压。
mp2的栅极、mp4的栅极、mp6的栅极及mp8的栅极与R6的另一端相连； mp2的漏极与mn1的漏极相连并用于输出检测电压vd；mp4的漏极与mn3的漏极相连并用于输出端输出参考电压vr；mn1的栅极、mn3的栅极及mn5的栅极与R7的一端相连。
mn2的栅极、mn4的栅极及mn6的栅极与R7的另一端相连。mn1的源极与mn2的漏极相连，mn3的源极与mn4的漏极相连，mn5的源极与mn6的漏极相连，mn2的源极、mn4的源极及mn6的源极接地。
需要说明的是，mp1、mp3、mp5及mp7的长度相同，宽度比为2:2:1:1； mp2、mp4、mp6的长度相同，宽度比为1:1:1。
可以看出，跨阻放大器14中标记为62的部分采用的是套筒式的折叠共源共栅结构，折叠共源共栅的偏置电流等于ir。该结构能够快速地将参考电流ir 转化为电压信号vr，将检测电流id转化为vd。
作为一种可选的实施例，参考图7，比较器15包括：第十六PMOS管md1、第十七PMOS管md2，第二十三NMOS管mg1、第二十四NMOS管mg2及第二十五NMOS管mg3；其中，
md1的源极及md2的源极用于接收电源电压，md1的栅极与md2的栅极相连，md1的漏极与mg1的漏极相连；md1的栅极与跨阻放大器的第二输出端相连，用于接收vr。
md2的栅极与跨阻放大器14的第一输出端相连，用于接收vd，md2的漏极与mg2的漏极相连并用于输出第一比较结果。
mg1的源极、mg2的源极与mg3的漏极相连，mg3的源极接地，mg3的栅极用于接收偏置电压。
当参考电压vr大于检测电压vd时，比较器15输出的第一比较结果vc为“低”，可以用低电平标识，代表当前页中此时编程失败的单元数量未超出ECC 纠错单元的最大纠错数量，因此可以视为编程成功，无需再执行预设的编程次数，提前结束对当前页的编程，提高编程效率。
当参考电压vr小于检测电压vd时，比较器15输出的第一比较结果vc为“高”，可以用高电平标识，代表此时编程失败的单元数量已经超出ECC纠错单元的最大纠错数量，因此可以视为编程失败，则判断当前编程的次数是否超出预设的编程次数，若超出，则舍弃编程后的当前页。
而当前编程的次数没有超出预设的编程次数，则调节当前电压，使得当前电压与预设的编程电压保持一致；对当前页进行再次编程。
这里，当比较器15输出第一比较结果后，锁存器16用于对第一比较结果进行存储。
基于同样的发明构思，本实施例还提供一种快闪存储器，详见实施例二。
实施例二
本实施例提供一种快闪存储器，如图8所示，快闪存储器包括：下载电路 71、编程电路72及实施例以提供的检测电路73；其中，
一般来说，快闪存储器(可简称闪存)包括多个页，每页用来存储不同的数据，比如快闪存储的最大容量是256k，一页能存储的数据容量是2k，那么该快闪存储器就包括128页。
在闪存编程过程中，通常是对一整页同时进行编程。编程的方法是使用一个固定宽度和高度的电压脉冲作为编程电压，控制待编程单元的沟道中的电子在强电场作用下穿越到浮栅之上，使之在编程电压撤消后，待编程单元中的时钟存在一定电场，改变器件的开启电压，来存储数据。其中，穿越到浮栅中的电子数量决定了该存储单元的开启电压的高低，因此需要对电子数量进行严格控制，以避免数据出现错误。
在对每页的待编程单元进行编程之前，下载电路71需要将当前页对应的待编程数据下载到页缓存器中；这里，每页可以包括多个待编程单元(可简称单元)。
当待编程数据下载到页缓存器后，编程电路72用于根据预设的编程电压，对当前页进行编程，以将所述页缓存数据中的待编程数据写入当前页中。不难理解，编程的过程实质上就是向闪存中写数据的过程。
在对当前页编程结束时，检测电路73用于检测编程失败的单元数量；判断编程失败的单元数量是否超出纠错单元的最大纠错数量，并在编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对当前页编程成功。这样只需得知编程失败的单元数量即可判断出当前页是否编程成功，耗时较少，因此可以提高编程速度。
这里，检测电路73的具体结构与实施例一提供的编程结果检测电路的结构完全相同，检测电路73包括：偏置电路11，参考电流生成电路12、检测电流生成电路13、第一开关电路SW1、第二开关电路SW2、跨阻放大器14、比较器15及锁存器16；其中，
偏置电路11的输出端与参考电流生成电路12的输入端、跨阻放大器14的输入端、检测电流生成电路13的输入端及比较器15的输入端相连，用于为参考电流生成电路12、检测电流生成电路13、跨阻放大器14及比较器15提供偏置电压vb。
参考电流生成电路12用于根据纠错单元的最大纠错数量生成参考电流ir；检测电流生成电路13用于在对当前页编程结束时，获取编程失败的单元的数量，根据所述编程失败的单元数量及对应的输出电流生成检测电流id。
跨阻放大器14用于将参考电流生成参考电压vr，将检测电流生成检测电压 vd；比较器15用于对参考电压vr及检测电压vd进行比较，输出比较结果vc，根据比较结果vc确定所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器25用于对所述比较结果vc进行存储。
这里，偏置电路11，参考电流生成电路12、检测电流生成电路13、第一开关电路SW1、第二开关电路SW2、跨阻放大器14、比较器15及锁存器16 的具体电路结构与实施例一所涉及的参考电流生成电路12、检测电流生成电路 13、第一开关电路SW1、第二开关电路SW2、跨阻放大器14、比较器15及锁存器16的结构及功能完全相同，在此不再赘述。
基于同样的发明构思，本文还提供一种与实施例一对应的编程结果检测方法。
实施例三
相应于实施例一，本实施例还提供一种编程结果检测方法，应用在快闪存储器中，如图9所示，方法包括；
S810，对当前页编程结束后，检测编程失败的单元数量是否超出纠错单元的最大纠错数量；
本步骤中，在对当前页进行编程之前，需要将将当前页对应的待编程数据下载到页缓存器中。这里一般来说，快闪存储器(可简称闪存)包括多个页，每页用来存储不同的数据，比如快闪存储的最大容量是256k，一页能存储的数据容量是2k，那么该快闪存储器就包括128页。
在闪存编程过程中，通常是对一整页同时进行编程。编程的方法是使用一个固定宽度和高度的电压脉冲作为编程电压，控制待编程单元的沟道中的电子在强电场作用下穿越到浮栅之上，使之在编程电压撤消后，待编程单元中的时钟存在一定电场，改变器件的开启电压，来存储数据。其中，穿越到浮栅中的电子数量决定了该存储单元的开启电压的高低，因此需要对电子数量进行严格控制，以避免数据出现错误。
在对每页的待编程单元进行编程之前，需要将当前页对应的待编程数据下载到页缓存器中；这里，每页可以包括多个待编程单元(可简称单元)。
将当前页对应的待编程数据下载到页缓存器中后，然后根据预设的编程电压，对所述当前页进行编程，以将所述页缓存数据中的待编程数据写入所述当前页中。
S811，若所述编程失败的单元数量未超出纠错单元的最大纠错数量，则确定对所述当前页编程成功。
在对当前页编程结束时，利用编程结果检测电路检测编程失败的单元数量；判断编程失败的单元数量是否超出纠错单元的最大纠错数量，并在编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对当前页编程成功。这样只需得知编程失败的单元数量即可判断出当前页是否编程成功，耗时较少，因此可以提高编程速度。
这里，编程结果检测电路的具体结构与实施例一提供的编程结果检测电路的结构完全相同，故而不再赘述。
基于同样的发明构思，本文还提供一种与实施例二对应的闪存编程方法。
实施例四
相应于实施例二，本实施例还提供一种闪存编程方法，应用在实施例二提供的快闪存储器中，快闪存储器包括多个页，如图10所示，方法包括：
S910，将当前页对应的待编程数据下载到页缓存器中；
一般来说，快闪存储器(可简称闪存)包括多个页，每页用来存储不同的数据，比如快闪存储的最大容量是256k，一页能存储的数据容量是2k，那么该快闪存储器就包括128页。
在闪存编程过程中，通常是对一整页同时进行编程。编程的方法是使用一个固定宽度和高度的电压脉冲作为编程电压，控制待编程单元的沟道中的电子在强电场作用下穿越到浮栅之上，使之在编程电压撤消后，待编程单元中的时钟存在一定电场，改变器件的开启电压，来存储数据。其中，穿越到浮栅中的电子数量决定了该存储单元的开启电压的高低，因此需要对电子数量进行严格控制，以避免数据出现错误。
在对每页的待编程单元进行编程之前，需要将当前页对应的待编程数据下载到页缓存器中；这里，每页可以包括多个待编程单元(可简称单元)。
S911，根据预设的编程电压，对所述当前页进行编程，以将所述页缓存数据中的待编程数据写入所述当前页中；
将当前页对应的待编程数据下载到页缓存器中后，然后根据预设的编程电压，对所述当前页进行编程，以将所述页缓存数据中的待编程数据写入所述当前页中。
S912，检测编程失败的单元数量是否超出纠错单元的最大纠错数量，并在所述编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对所述当前页编程成功。
在对当前页编程结束时，利用检测电路检测编程失败的单元数量；判断编程失败的单元数量是否超出纠错单元的最大纠错数量，并在编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对当前页编程成功。这样只需得知编程失败的单元数量即可判断出当前页是否编程成功，耗时较少，因此可以提高编程速度。
具体地，可参考图2，检测电路包括：偏置电路11，参考电流生成电路12、检测电流生成电路13、第一开关电路SW1、第二开关电路SW2、跨阻放大器 14、比较器15及锁存器16；其中，
偏置电路11的输出端与参考电流生成电路12的输入端、跨阻放大器14的输入端、检测电流生成电路13的输入端及比较器15的输入端相连，用于为参考电流生成电路12、检测电流生成电路13、跨阻放大器14及比较器15提供偏置电压，为参考电流生成电路12及检测电流生成电路13提供偏置电流Iout；
参考电流生成电路12用于根据纠错单元的最大纠错数量生成参考电流ir；检测电流生成电路13用于在对当前页编程结束时，获取编程失败的单元的数量，根据所述编程失败的单元数量及对应的输出电流生成检测电流id；其中，控制信号可以为trim信号。
跨阻放大器14用于将参考电流生成参考电压vr，将检测电流生成检测电压 vd；比较器15用于对参考电压vr及检测电压vd进行比较，输出比较结果vc，根据第一比较结果vc确定所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器25用于对所述第一比较结果vc进行存储。
作为一种可选的实施例，参考图2，偏置电路11包括：第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第一电阻R1、第二电阻R2及电流调节电路21。电流调节电路21用于调节偏置电流Iout的大小；电流调节电路21包括：第三PMOS管 P3、第四PMOS管P4、第五PMOS管P5、第三电阻R3、第四电阻R4、第五电阻R5、第一反相器V1、第二反相器V2及第三反相器V3。
这里，所述第一电阻R1的一端与所述第三NMOS管N3的漏极、所述第四NMOS管N4的栅极相连，所述第一电阻R1的另一端用于接收电源电压；
所述第四NMOS管N4的漏极与所述第二PMOS管P2的漏极、所述第二 PMOS管P2的栅极、所述第一PMOS管P1的栅极以及所述第二NMOS管N2 的漏极相连；所述第四NMOS管N4的源极、所述第三NMOS管N3的源极、所述第一NMOS管N1的源极以及所述第二NMOS管N2的源极接地；
所述第二PMOS管P2的源极用于接收所述电源电压；
所述第一PMOS管P1的漏极与所述第一NMOS管N1的漏极、所述第一 NMOS管N1的栅极、所述第二NMOS管N2的栅极以及所述第三NMOS管 N3的栅极相连并适于输出所述偏置电压vb，所述第一PMOS管P1的源极与所述第二电阻R2的一端相连；
所述第二电阻R2的另一端与与电流调节电路21相连，具体地，第二电阻 R2的另一端所述第五电阻R5的一端及所述第三PMOS管P3的漏极相连；
所述第五电阻R5的另一端与所述第四电阻R4的一端、所述第三PMOS 管P3的源极及所述第四PMOS管P4的漏极相连；
所述第三PMOS管P3的栅极与所述第一反相器V1的输出端相连；
所述第四电阻R4的另一端与所述第三电阻R3的一端、所述第四PMOS 管P4的源极及所述第五PMOS管P5的漏极相连；
所述第四PMOS管P4的栅极与所述第二反相器V2的输出端相连；
所述第三电阻R3的另一端与所述第五PMOS管P5的源极相连并适于接收所述电源电压，所述第五PMOS管P5的栅极与所述第三反相器V3的输出端相连。
这里，电流调节电路21在调节偏置电流Iout的大小时，所述第一反相器V1 的输入端连接所述第二反相器V2的输入端及所述第三反相器V3的输入端并适于接收预设的第一控制信号trim_c，所述控制信号trim_c用于控制P3～P5的开启个数来确定接入偏置电路11的电阻个数，进而控制串联至偏置电路11的电阻阻值，来实现对偏置电流Iout大小的调节。
其中，P1、P2、N1、N2与R2～R5组成偏置电路11的主体，N1和N2组成第一电流镜，N1和N2的尺寸一致，因此第一电流镜可以确保N1和N2两路电流相同，P1和P2组成第二电流镜，P1和P2的长度一致，宽度比为N；因此P1是P2的N倍，那么在P1和P2的源极处会产生一个电压差，该电压差除以偏置电路11的电阻阻值可以得到偏置电流Iout，R2为主体电阻，R3～R5为微调电阻，从R3到R5的阻值是按倍数增加的。N3、N4和R1组成偏置电路 11的启动电路。
偏置电路11输出的偏置电流Iout可以根据公式(1)确定：
Figure BDA0002290671290000221
在公式(1)中，up为第二PMOS管P2的空穴迁移率，Cox为所述第二POMS 管P2的单位面积栅氧化层电容，
Figure BDA0002290671290000222
为第二PMOS管P2的宽长比，Rs为第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4及第五电阻R5的电阻之和，所述N为第一PMOS管P1与所第二PMOS管P2的宽度比。
偏置电流将Iout在N1处转化为偏置电压vb，偏置电压vb提供给检测电流生成电路22。
这里，因偏置电路11中的PMOS管和NMOS管为关闭状态时，偏置电路依然会存在漏电电流，而漏电电流会影响偏置电流Iout，为了避免漏电电流影响偏置电流Iout，本实施例根据第一控制信号trim_cur<q:0>来调节Iout，q的取值标准是使得漏电电流小于0.5*Iout。本实施例中，q的取值可以为2。
作为一种可选的实施例，参考图3，参考电流生成电路12包括：k+2个NMOS 偏置管及k+2个NMOS使能管，所述k+2个NMOS偏置管可以包括：偏置N 管Nr_b及k+1个偏置调节N管Nr_0到Nr_k，Nr_0到Nr_k可以为：第一偏置调节N管……第k+1偏置调节N管。
k+2个NMOS使能管可以包括：使能N管Nr_en_b及k+1个偏置使能N 管Nr_en_0到Nr_en_k，Nr_en_0到Nr_en_k可以为：第一偏置使能N管……第k+1偏置使能N管。
这里，k+2个NMOS偏置管的栅极分别与偏置电路11的输出端相连，用于接收偏置电压；k+2个NMOS偏置管的源极接地。
使能管Nr_en_b的栅极用于接收电源电压VDD，k+1个偏置使能N管 Nr_en_0到Nr_en_k的栅极分别接收对应的控制信号trim<k:0>，比如Nr_en_0 的控制信号为trim<0>，Nr_en_k的控制信号为trim<k>。
每个NMOS使能管的源极分别对应连接一个NMOS偏置管的漏极相连，所述k+2个NMOS使能管的漏极相连并用于输出参考电流ir。
Nr_b偏置N管的尺寸为偏置电路11的第一NMOS管N1的宽度的0.5倍，长度是相同的，因此电路开启时可以提供0.5*Iout的电流。第一偏置调节N管 Nr_0的尺寸与N1的尺寸一致，开启时可以提供到1*Iout的电流，第k+1偏置调节N管Nr_k的宽度是N1的宽度的k倍，长度相同，开启时可以提供到k*Iout的电流。这样，k+1个偏置使能管的栅极分别由对应的控制信号trim<k:0>控制。通过trim<k:0>的不同组合，参考电流生成电路12能够控制参考电流ir的值从 (0.5*Iout)到(2*2k*Iout-0.5*Iout)之间以步长Iout进行变化。
这里，k值根据纠错单元的最大纠错数量确定。对应关系为：最大检测数量＝(2*2k-1)。比如：当最大纠错数量为7时，k值为2，当最大纠错数量为15 时，k值为3。
作为一种可选的实施例，参考图4，检测电流生成电路13包括：m个检测单元(分别为51、52……5m)，每个检测单元均包括：第五NMOS管ma、第六NMOS管mb、第七NMOS管mc、第四反相器V4及第五反相器V5。每个检测单元中还包括对应的比较电路。
这里，所述第五NMOS管ma的源极接地，所述第五NMOS管ma的栅极用于接收偏置电压，所述第五NMOS管ma的漏极与所述第六NMOS管mb的源极相连；所述第六NMOS管mb的栅极分别与第四反相器V4的输入端及所述第五反相器V5的输出端相连，所述第六NMOS管mb的漏极与所述第七 NMOS管mc的源极相连；所述第四反相器V4的输出端与所述第五反相器V5 的输入端相连。m个所述第七NMOS管mc的漏极相连并用于输出所述检测电流id。
第五NMOS管ma、第六NMOS管mb及第七NMOS管mc均包括m个。第五NMOS管ma为偏置管，所述第六NMOS管mb为检测管，所述第七NMOS 管mc为使能管。第五NMOS管、第六NMOS管及第七NMOS管均包括m个。
举例来说，第一个检测单元51中，第五NMOS管为ma1，第六NMOS管为mb1、第七NMOS管为mc1；第二个检测单元52中，第五NMOS管为ma2，第六NMOS管为mb2、第七NMOS管为mc2；以此类推，第5m个检测单元中，第五NMOS管为mam，第六NMOS管为mbm、第七NMOS管为mcm。
其中，m的取值与所述页缓存器中待编程单元的数量一致，每个待编程单元中设置一个检测单元。第五NMOS管ma1～mam的宽长比与偏置电路11中的第一NMOS管N1的宽长比一致，因此，当某个待编程单元编程失败时，其输出的电流与偏置电流是相同的，为Iout。
当待编程单元每次编程结束后，对应检测单元中的比较电路将对从页缓存器中读取的数据及编程后的数据(将页缓存器写入闪存中的数据)进行比较，获取第二比较结果，第四反相器V4用于输出所述页缓存器中读取的数据及编程后的数据之间的第二比较结果；所述第五反相器V5用于将所述第二比较结果转换为电流信号，最终将对所有待编程单元的检测结果进行线与求和，获取最终的检测电流id。其中，若从页缓存器中读取的数据及编程后的数据一致，则说明该单元编程成功，输出的结果为“1”，输出的电流为0；若从页缓存器中读取的数据及编程后的数据不一致，则说明该单元编程失败，输出的结果为“0”，输出的电流为Iout。
这里，参考图5，比较电路包括：第八NMOS管M0、第九NMOS管M1 及第十NMOS管M4；第六PMOS管M2，第七PMOS管M3；第六反相器V6 及第七反相器V7；其中，
M0的源极接地，M0的漏极与M1的源极相连，M0的栅极用于接收使能信号ver_en。M1的栅极与V6的输出端、V7的输入端相连；V6和V7组成锁存器，用于保存页缓存器中向待编程单元中待写入的数据；M1的漏极与M2 的漏极相连。
M2的源极、M3的漏极及第五反相器V5的输入端相连，M2的栅极与M4 的源极相连。
M3的栅极与使能信号ver_en的反向ver相连，M3的源极用于连接电源电压。
M4的栅极与页缓存器的待编程单元相连，将的编程后的数据存储在so中。 M4的漏极与待编程单元的位线Bit Line相连，读出放大器(SA，Sense Amplifier) 用于位线上的小信号进行识别并放大。
比较电路在工作时，若编程后的数据为0，则D_L＝0，说明该待编程单元没有进行过编程。编程校验时，M1关闭，V5输入端处的信号ver被M3拉高。
若编程后的数据为1，则D_L＝1，说明该待编程单元已进行过编程。编程校验时，若编程成功，读取的数据为1，M2关断，V5输入端处的信号为高电平，也即V4输出的结果为“1”，V5输出的电流为0；若编程失败，读出的数据为0，M1和M2同时打开，V5输入端处的信号为低电平，也即V4输出的结果为“0”，V5输出的电流为Iout。
继续参考图4，第一个检测单元为例，当对某个待编程单元编程成功后，第一个检测单元会输出结果“1”，输出的电流为i1＝0；第二个检测单元为例，当对某个待编程单元编程失败后，第二个检测单元会输出结果为“0”，输出的电流为i2＝Iout；以此类推，最终将所有检测单元输出的电流相加，即根据公式 id＝sum(i1：im)＝X*Iout生成检测电流id，其中，X为编程失败的单元数量， Iout为所述编程失败的单元输出的电流。
作为一种可选的实施例，参考图6，跨阻放大器14包括：第八PMOS管 mp1，第九PMOS管mp2，第十PMOS管mp3，第十一PMOS管mp4，第十二 PMOS管mp5，第十三PMOS管mp6，第十四PMOS管mp7，第十五PMOS 管mp8；
第十一NMOS管mn1，第十二NMOS管mn2，第十三NMOS管mn3，第十四NMOS管mn4，第十五NMOS管mn5，第十六NMOS管mn6，第六电阻 R6，第七电阻R7及偏置电流生成电路61。
这里，偏置电流生成电路61主要用于为跨阻放大器14提供一个参考偏置电流ib，为了使得跨阻放大器14输出的共模点在中间电平，该参考偏置电流ib 与ir相同。
需要说明的是，偏置电流生成电路61的结构与参考电流生成电路12的结构和尺寸完全相同，工作原理也完全相同。
具体地，所述偏置电流生成电路61包括：n+2个NMOS偏置管及n+2个 NMOS使能管，所述n+2个NMOS偏置管包括：偏置N管及n+1个偏置调节 N管；n+2个NMOS使能管包括：使能N管及n+1个偏置使能N管，n为整数；
所述n+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述n+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述n+1个偏置使能N管的栅极分别接收对应的第三控制信号，每个NMOS使能管的源极对应连接一个NMOS 偏置管的漏极，所述n+2个NMOS使能管的漏极相连并用于输出所述参考偏置电流ib。
继续参考图6，使能N管为第十七NMOS管mn7，n+1个偏置使能N管包括：第十九NMOS管mn9至第二十一NMOS管mn11，mn9和mn11之间存在n+1个NMOS管。
偏置N管为第十八NMOS管mn8，n+1个偏置调节N管包括：第二十NMOS 管mn10至第二十二NMOS管mn12之前的NMOS管，mn10和mn12之间还存在n+1个NMOS管。
其中，mp1的漏极与mp2的源极相连并用于接收检测电流id；mp3的漏极与mp4的源极相连并用于接收参考电流ir；mp5的漏极与mp6的源极相连， mp7的漏极与mp8的源极相连；mp1的栅极、mp3的栅极、mp5的栅极及mp7 的栅极相连后，再与R6的一端相连；mp1的源极、mp3的源极、mp5的源极及mp7的源极用于接收电源电压。
mp2的栅极、mp4的栅极、mp6的栅极及mp8的栅极相连后，再与R6的另一端相连；mp2的漏极与mn1的漏极相连并用于输出检测电压vd；mp4的漏极与mn3的漏极相连并用于输出参考电压vr；mn1的栅极、mn3的栅极及mn5 的栅极与R7的一端相连。
mn2的栅极、mn4的栅极及mn6的栅极与R7的另一端相连。mn1的源极与mn2的漏极相连，mn3的源极与mn4的漏极相连，mn5的源极与mn6的漏极相连，mn2的源极、mn4的源极及mn6的源极分别接地。
需要说明的是，mp1、mp3、mp5及mp7的长度相同，宽度比为2:2:1:1； mp2、mp4、mp6的长度相同，宽度比为1:1:1。
可以看出，跨阻放大器14中标记为62的部分采用的是套筒式的折叠共源共栅结构，折叠共源共栅的偏置电流等于ir。该结构能够快速地将参考电流ir 转化为电压信号vr，将检测电流id转化为vd。
作为一种可选的实施例，参考图7，比较器15包括：第十六PMOS管md1、第十七PMOS管md2，第二十三NMOS管mg1、第二十四NMOS管mg2及第二十五NMOS管mg3；其中，
md1的源极及md2的源极用于接收电源电压，md1的栅极与md2的栅极相连，md1的漏极与mg1的漏极相连；md1的栅极与跨阻放大器的第二输出端相连，用于接收vr。
md2的栅极与跨阻放大器14的第一输出端相连，用于接收vd，md2的漏极与mg2的漏极相连并用于输出第一比较结果。
mg1的源极、mg2的源极与mg3的漏极相连，mg3的源极接地，mg3的栅极用于接收偏置电压。
当参考电压vr大于检测电压vd时，比较器15会输出的第一比较结果vc 为“低”，代表当前页中此时编程失败的单元数量未超出ECC纠错单元的最大纠错数量，因此可以视为编程成功，无需再执行预设的编程次数，提前结束对当前页的编程，提高编程效率。
当参考电压vr小于检测电压vd时，比较器15会输出的第一比较结果vc 为“高”，代表此时编程失败的单元数量已经超出ECC纠错单元的最大纠错数量，因此可以视为编程失败，则判断当前编程的次数是否超出预设的编程次数，若超出，则舍弃编程后的当前页。
而当前编程的次数没有超出预设的编程次数，则调节当前电压，使得当前电压与预设的编程电压保持一致；对当前页进行再次编程。
本发明实施例提供的快速存储器及闪存编程方法能带来的有益效果至少是：
发明实施例提供了一种编程结果检测电路、检测方法、快闪存储器及编程方法，编程结果检测电路包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器，用于对所述第一比较结果进行存储；如此，在对每页编程结束时，检测电路判断编程失败的单元数量是否超出纠错单元的最大纠错数量，如果未超出最大纠错数量，并且此时还未达到最大预设的最大编程次数时，会直接结束对当前页的编程；相比现有技术中需要将预定的编程次数全部执行完毕后才可以确定编程失败的单元的数量，明显降低了耗时；并且本申请的方法相当于是在每个页缓存器中直接判断编程失败的单元数量是否超出纠错单元的最大纠错数量，相比现有技术中需要将编程失败的单元数量先全部读取到页缓存器，再读取到外部存储器(且读取到外部存储器每次最多只能读取32个字节)，然后再进行判断的这种方法，可以降低确定过程的繁琐度，从而进一步降低耗时，提高编程速度，提高闪存的整体性能，进而使得快闪存储器可以满足存储要求较高的应用领域，进一步扩展了快闪存储器的应用领域。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种编程结果检测电路，其特征在于，包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，
所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；
所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；
所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；
所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；
所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；
所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；
所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；
锁存器，用于对所述第一比较结果进行存储。
2.如权利要求1所述的编程结果检测电路，其特征在于，所述偏置电路包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻及电流调节电路；其中，
所述第一电阻的一端与所述第三NMOS管的漏极、所述第四NMOS管的栅极相连，所述第一电阻的另一端用于接收电源电压；
所述第四NMOS管的漏极与所述第二PMOS管的漏极、所述第二PMOS管的栅极、所述第一PMOS管的栅极以及所述第二NMOS管的漏极相连，所述第四NMOS管的源极、所述第三NMOS管的源极、所述第一NMOS管的源极以及所述第二NMOS管的源极接地；
所述第二PMOS管的源极用于接收所述电源电压；
所述第一PMOS管的漏极与所述第一NMOS管的漏极、所述第一NMOS管的栅极、所述第二NMOS管的栅极以及所述第三NMOS管的栅极相连并适于输出所述偏置电压，所述第一PMOS管的源极与所述第二电阻的一端相连；
所述第二电阻的另一端与所述电流调节电路相连；
所述电流调节电路用于调节偏置电流的大小。
3.如权利要求2所述的编程结果检测电路，其特征在于，所述电流调节电路包括：第三PMOS管、第四PMOS管、第五PMOS管、第三电阻、第四电阻、第五电阻、第一反相器、第二反相器及第三反相器；其中，
所述第二电阻的另一端与所述第五电阻的一端及所述第三PMOS管的漏极相连；
所述第五电阻的另一端与所述第四电阻的一端、所述第三PMOS管的源极及所述第四PMOS管的漏极相连；
所述第三PMOS管的栅极与所述第一反相器的输出端相连；
所述第四电阻的另一端与所述第三电阻的一端、所述第四PMOS管的源极及所述第五PMOS管的漏极相连；
所述第四PMOS管的栅极与所述第二反相器的输出端相连；
所述第三电阻的另一端与所述第五PMOS管的源极相连并适于接收所述电源电压，所述第五PMOS管的栅极与所述第三反相器的输出端相连；
所述第一反相器的输入端连接所述第二反相器的输入端及所述第三反相器的输入端并适于接收预设的第一控制信号，所述电流调节电路用于根据第一控制信号调节所述偏置电流的大小。
4.如权利要求1所述的编程结果检测电路，其特征在于，所述参考电流生成电路包括：k+2个NMOS偏置管及k+2个NMOS使能管，所述k+2个NMOS偏置管包括：偏置N管及k+1个偏置调节N管；k+2个NMOS使能管包括：使能N管及k+1个偏置使能N管，k为整数；
所述k+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述k+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述k+1个偏置使能N管的栅极分别接收对应的第二控制信号，每个NMOS使能管的源极对应连接一个NMOS偏置管的漏极，所述k+2个NMOS使能管的漏极相连并用于输出所述参考电流。
5.如权利要求1所述的编程结果检测电路，其特征在于，所述检测电流生成电路包括：m个检测单元；每个所述检测单元均包括：第五NMOS管、第六NMOS管、第七NMOS管、第四反相器及第五反相器；其中，
所述第五NMOS管的源极接地，所述第五NMOS管的栅极用于接收所述偏置电压，所述第五NMOS管的漏极与所述第六NMOS管的源极相连；
所述第六NMOS管的栅极与所述第四反相器的输入端及所述第五反相器的输出端相连，所述第六NMOS管的漏极与所述第七NMOS管的源极相连；
所述第四反相器的输出端与所述第五反相器的输入端相连，所述第四反相器用于输出页缓存器中读取的数据及编程后的数据之间的第二比较结果；所述第五反相器用于将所述第二比较结果转换为电流信号；
m个所述第七NMOS管的漏极相连并用于输出所述检测电流。
6.如权利要求5所述的编程结果检测电路，其特征在于，m的取值与所述页缓存器中待编程单元的数量一致。
7.如权利要求5所述的编程结果检测电路，其特征在于，所述第五NMOS管的宽长比与第一NMOS管的宽长比一致。
8.如权利要求1所述的编程结果检测电路，其特征在于，所述跨阻放大器包括：第八PMOS管，第九PMOS管，第十PMOS管，第十一PMOS管，第十二PMOS管，第十三PMOS管，第十四PMOS管，第十五PMOS管，第十一NMOS管，第十二NMOS管，第十三NMOS管，第十四NMOS管，第十五NMOS管，第十六NMOS管，第六电阻，第七电阻及偏置电流生成电路；其中，
所述第八PMOS管的漏极与所述第九PMOS管的源极相连并用于接收所述检测电流，所述第八PMOS管的栅极、所述第十PMOS管的栅极、所述第十二PMOS管的栅极及所述第十四PMOS管的栅极与所述第六电阻的一端相连；
所述第八PMOS管的源极、所述第十PMOS管的源极、所述第十二PMOS管的源极及所述第十四PMOS管的源极用于接收电源电压；
所述第九PMOS管的栅极、所述第十一PMOS管的栅极、所述第十三PMOS管的栅极及第十五PMOS管的栅极与所述第六电阻的一端相连，所述第六电阻R6的另一端与所述偏置电流生成电路的输出端相连；所述第九PMOS管的漏极与所述第十一NMOS管的漏极相连并用于输出所述检测电压；
所述偏置电流生成电路用于为跨阻放大器提供参考偏置电流；
所述第十一PMOS管的漏极与所述第十三NMOS管的漏极相连并用于输出参考电压；
所述第十一NMOS管的栅极、所述第十三NMOS管的栅极及所述第十五NMOS管的栅极与第七电阻的一端相连；
所述第十二NMOS管的栅极、所述第十四NMOS管的栅极及所述第十六NMOS管的栅极与第七电阻的另一端相连；
所述第十一NMOS管的源极与所述第十二NMOS管的漏极相连，所述第十三NMOS管的源极与所述第十四NMOS管的漏极相连，所述第十五NMOS管的源极与所述第十六NMOS管的漏极相连；
所述第十二NMOS管的源极、所述第十四NMOS管的源极及所述第十六NMOS管的源极接地。
9.如权利要求8所述的编程结果检测电路，其特征在于，所述偏置电流生成电路包括：n+2个NMOS偏置管及n+2个NMOS使能管，所述n+2个NMOS偏置管包括：偏置N管及n+1个偏置调节N管；n+2个NMOS使能管包括：使能N管及n+1个偏置使能N管，n为整数；
所述n+2个NMOS偏置管的栅极用于接收所述偏置电压；
所述n+2个NMOS偏置管的源极接地；
所述使能N管的栅极用于接收电源电压，所述n+1个偏置使能N管的栅极分别接收对应的第三控制信号，每个NMOS使能管的源极对应连接一个NMOS偏置管的漏极，所述n+2个NMOS使能管的漏极相连并用于输出所述参考偏置电流。
10.一种快闪存储器，其特征在于，包括下载电路、编程电路以及权利要求1-9任一项所述的编程结果检测电路；
所述下载电路用于将当前页对应的待编程数据下载到页缓存器中，所述当前页包括多个待编程单元；
所述编程电路用于根据预设的编程电压，对所述当前页进行编程，以将所述页缓存器中的待编程数据写入所述当前页中；
所述检测电路用于在对所述当前页编程结束时，检测编程失败的单元数量是否超出纠错单元的最大纠错数量，并在所述编程失败的单元数量未超出纠错单元的最大纠错数量时，确定对所述当前页编程成功。
11.一种编程结果检测方法，应用在如权利要求1所述的编程结果检测电路中，其特征在于，所述编程结果检测电路包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器，用于对所述第一比较结果进行存储；
所述方法包括：
对当前页编程结束后，检测编程失败的单元数量是否超出纠错单元的最大纠错数量；
若所述编程失败的单元数量未超出纠错单元的最大纠错数量，则确定对所述当前页编程成功。
12.一种闪存编程方法，其特征在于，应用在快闪存储器中，所述快闪存储器包括多个页，所述快闪存储器包括：下载电路、编程电路以及权利要求1-9任一项所述的编程结果检测电路，所述编程结果检测电路包括：偏置电路、参考电流生成电路、检测电流生成电路、第一开关电路、第二开关电路、跨阻放大器、比较器及锁存器；其中，所述偏置电路，用于为所述参考电流生成电路、所述检测电流生成电路、所述跨阻放大器提供偏置电压；所述参考电流生成电路，用于根据纠错单元的最大纠错数量生成参考电流；所述检测电流生成电路，用于根据编程失败的单元的数量生成检测电流；所述第一开关电路，用于在编程时隔离所述参考电流生成电路和所述跨阻放大器；所述第二开关电路，用于在编程时隔离所述检测电流生成电路和所述跨阻放大器；所述跨阻放大器，用于将所述参考电流转换为参考电压，将检测电流转换为检测电压；所述比较器，用于对所述参考电压及所述检测电压进行比较，输出第一比较结果，所述第一比较结果用于表征所述编程失败的单元数量是否超出纠错单元的最大纠错数量；锁存器，用于对所述第一比较结果进行存储；
所述方法包括：
将当前页对应的待编程数据下载到页缓存器中，所述当前页包括多个待编程单元；
根据预设的编程电压，对所述当前页进行编程，以将所述页缓存器中的待编程数据写入所述当前页中；
采用权利要求11所述的编程结果检测方法对所述当前页的编程结果进行检测。
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* Cited by examiner, † Cited by third party
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CN112331255B (zh) * 2020-10-21 2022-01-25 长江存储科技有限责任公司 3d nand存储器的验证统计电路、方法及3d nand存储器
CN114267395B (zh) * 2021-11-19 2023-06-02 成都博尔微晶科技有限公司 编程脉宽调节电路、调节方法、编程电路及快闪存储器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583539B2 (en) * 2006-12-30 2009-09-01 Sandisk Corporation Non-volatile storage with bias for temperature compensation
US8214700B2 (en) * 2009-10-28 2012-07-03 Sandisk Technologies Inc. Non-volatile memory and method with post-write read and adaptive re-write to manage errors
CN103426478B (zh) * 2012-05-18 2016-12-21 北京兆易创新科技股份有限公司 一种快闪存储器的读电路
KR101667305B1 (ko) * 2014-07-30 2016-10-19 전자부품연구원 버스트 모드에서 고속으로 외란 광을 제거할 수 있는 tia
TWI670717B (zh) * 2016-09-13 2019-09-01 東芝記憶體股份有限公司 記憶裝置及記憶體系統
KR102429458B1 (ko) * 2018-04-03 2022-08-05 에스케이하이닉스 주식회사 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법

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