CN102855931A

CN102855931A - 存储器及其读取电路

Info

Publication number: CN102855931A
Application number: CN2012103528960A
Authority: CN
Inventors: 杨光军; 胡剑
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2012-09-19
Filing date: 2012-09-19
Publication date: 2013-01-02
Anticipated expiration: 2032-09-19
Also published as: CN102855931B

Abstract

一种存储器及其读取电路，所述读取电路包括：电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管；基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；传输门译码单元，包括NMOS管组和PMOS管组。本发明读取电路提高了存储器在低电源电压下的读取速度和精度。

Description

存储器及其读取电路

技术领域

本发明涉及存储器电路，特别涉及一种存储器的读取电路以及采用了该读取电路的存储器。

背景技术

非易失性存储器（NVM,Nonvolatile memory）作为一种集成电路存储器件，由于其具有高速、高密度、可微缩、断电后仍然能够保持数据等诸多优点，被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。读取电路作为存储器的一个重要组成部分，直接影响存储器的读取速度。

图1是现有的一种存储器的读取电路图，包括：电流镜单元11、位线调整单元12、比较单元13、输出单元14和译码单元15。

在读取存储单元16前，位线调整单元12（包括运放比较器OP和调整晶体管m2）对数据线dl和位线bl进行预充电，即位线节点VD的电压（位线电压）随调整晶体管m2输入端的电压升高而被快速充电至高电平。调整晶体管m2输入端通常还接有预充电单元（图未示），以对调整晶体管m2输入端电压进行控制。当位线节点VD的电压升高至与运放比较器OP正向输入端所接参考电压Vref相等时，运放比较器OP的输出端控制调整晶体管m2关闭。

在读取存储单元16时，由译码单元15选中的存储单元16的电流被读到位线节点VD上，调整晶体管m2处于不完全关断状态，其电流值被钳位到与位线bl的电流相同的值，位线电流经电流镜单元11的输入晶体管mr和镜像晶体管m1，获得镜像电流Im1，比较单元13根据对镜像电流Im1与参考电流Iref进行比较的结果，对数据节点VF进行充电或放电，升高或降低数据节点VF的电压（数据电压），输出单元14根据数据电压输出数据dout为1或0。

然而，随着半导体技术的发展，在例如深亚微米CMOS技术条件下，设计高速低功耗读取电路的主要挑战在于，随着特征尺寸的不断减小，电源电压VDD必然减小，图1所示的现有读取电路存在以下问题：

1）由于电源电压VDD的减小，数据线节点VE处的电压受电流镜单元11的输入晶体管mr阈值电压的限制，位线节点VD的电压随之减小，影响存储器的读取速度，甚至无法读取；

2）由于电源电压VDD的减小，译码单元15中的串联晶体管的控制信号YA、YB降低，存储器的读取速度变慢。另一方面，在实际应用中，译码单元15是由多个串联晶体管组成，因晶体管工艺变化，所述每个串联晶体管的阈值电压也存在差异，在数据读取时，影响数据读取精度。

发明内容

本发明解决的是现有技术中由于存储器电源电压降低而致使存储器读取速度降低甚至无法读取和由于译码单元晶体管阈值电压差异引起的数据读取精度低的问题。

为解决上述问题，本发明提供了一种存储器的读取电路，包括：

电流镜单元，包括栅极相连的第一PMOS管和第二PMOS管，所述第一PMOS管和第二PMOS管的源极连接电源电压，所述第一PMOS管的漏极连接位线节点，所述第二PMOS管的漏极连接数据节点；

还包括：

基准电压产生单元，用于输出基准电压，包括第三PMOS管和参考电流源，所述第三PMOS管的栅极与漏极连接并接地，源极为基准电压输出端，所述参考电流源一端与电源电压连接，另一端与所述第三PMOS管的源极连接；

运放单元，包括第一输入端、第二输入端和比较输出端，所述第一输入端与所述基准电压输出端连接，所述第二输入端与所述位线节点连接，所述比较输出端与所述第一PMOS管和第二PMOS管的栅极连接；

传输门译码单元，包括NMOS管组和PMOS管组，所述NMOS组由预定数量的NMOS管串联构成，所述PMOS管组由所述预定数量的PMOS管串联构成，所述NMOS管组的第一端和所述PMOS管组的第一端与所述位线节点连接，所述NMOS管组的第二端和所述PMOS管组的第二端与存储单元连接，每个NMOS管的栅极分别连接控制信号，每个PMOS管的栅极分别连接对应的控制信号的反相信号。

可选的，所述基准电压由读取存储单元电流所需的位线电压决定。

可选的，所述参考电流源输出的参考电流的取值范围为1μA至10μA。

可选的，所述第三PMOS管的衬底接第一电压。

可选的，所述第一电压的取值范围为0.8V至1V。

可选的，所述PMOS管组中的PMOS管的衬底接第二电压，所述第二电压小于所述第一电压。

可选的，所述第二电压的取值范围为0.8V至1V。

为解决上述问题，本发明实施例还提供一种包括存储单元和上述读取电路的存储器。

可选的，所述存储器为非易失性存储器。

与现有技术相比，本发明的技术方案具有以下优点：

将电流镜单元中第一PMOS管和第二PMOS管的栅极与运放单元的比较输出端连接，通过运放单元比较输入的基准电压和位线节点的电压产生控制信号，使电流镜单元中的输入晶体管（即第一PMOS管）工作在浅饱和区，保证存储器在低电源电压下工作时，位线节点的电压不受电流镜单元中输入晶体管阈值电压的限制。

译码单元采用传输门控制，当存储器在低电源电压条件下工作时，能够保证PMOS管组的每个晶体管源极与栅极之间的压差大于晶体管导通的阈值电压，因此位线节点可通过PMOS管组读取存储单元的电流。另一方面，由于晶体管的导通电阻受栅极控制信号影响，随输入电压的变化而变化。译码单元使用传输门控制时，NMOS管组每个NMOS管导通程度愈深，PMOS管组的每个PMOS管导通程度相应地减小。即NMOS管组每个NMOS管导通电阻减小，PMOS管组每个PMOS管导通电阻相应地增大。由于互补作用的NMOS管组和PMOS管组并联在一起，使用传输门的导通电阻比单独使用NMOS管组的导通电阻小，提高了存储器的读取速度。并且，传输门导通电阻的变化相对于NMOS管组导通电阻的变化小得多，使得数据读取精度更高。

附图说明

图1是现有的一种存储器的读取电路原理图；

图2是本发明实施例的读取电路原理图。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图和实施例对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

正如背景技术所描述的，现有技术中存储器在低电源电压下进行数据读取时，位线节点的电压受电流镜单元输入晶体管阈值电压和译码单元串联晶体管栅极控制信号的影响，存储器的读取速度变慢甚至无法读取。因读取存储单元的电流需要足够大的位线电压，因此发明人考虑存储器在低电源电压工作时，让电流镜单元的输入晶体管工作在浅饱和导通的状态下，位线节点的电压不受输入晶体管阈值电压的限制。另一方面，保证在电源电压降低时，通过传输门译码单元提高存储器的读取速度和精度。

本发明实施例的读取电路包括：电流镜单元、基准电压产生单元、运放单元、传输门译码单元，其中，

电流镜单元，对位线电流进行镜像，获得镜像电流；

基准电压产生单元，包括基准电压输出端，提供基准电压；

运放单元，对输入的位线节点的电压和基准电压进行比较，根据比较结果输出控制信号，该控制信号驱动电流镜单元的输入晶体管，调节位线节点的电压至基准电压；

传输门译码单元，在数据读取时选择存储单元，让位线节点通过NMOS管组和PMOS管组读取存储单元的电流。

以下结合附图和实施例对本发明具体实施方式做详细的说明。图2是本发明实施例的读取电路原理图，包括：电流镜单元21、基准电压产生单元22、运放单元23、传输门译码单元24。

电流镜单元21包括栅极相连的第一PMOS管MP1（输入晶体管）和第二PMOS管MP2（镜像晶体管），第一PMOS管MP1和第二PMOS管MP2的源极连接电源电压VDD，第一PMOS管MP1的漏极连接位线节点VD，第二PMOS管MP2的漏极连接数据节点VF。

基准电压产生单元22包括第三PMOS管MP3和提供参考电流Ib的参考电流源。参考电流源的一端连接电源电压VDD，另一端连接第三PMOS管MP3的源极并作为基准电压Vref的输出端。第三PMOS管MP3的栅极与第漏极短接到地，衬底接第一电压Vc。基准电压Vref由读取存储单元电流所需的位线电压决定，具体地，可以通过调整第三PMOS管MP3衬底所接的第一电压Vc的大小实现。在本实施例中，第一电压Vc的取值范围为0.8V至1V，参考电流Ib的取值范围为1μA至10μA。本领域技术人员应当可以理解，基准电压产生单元22也可以由其他可实现的电路结构来实现所述功能。

运放单元23，包括运放比较器OP，其第一输入端（正向输入端）连接基准电压输出端，输入基准电压Vref，第二输入端（负向输入端）连接位线节点VD，输入位线节点VD的电压，比较输出端与电流镜单元的第一PMOS管MP1和第二PMOS管MP2的栅极连接。

传输门译码单元24，包括由预定数量的NMOS管串联构成的NMOS管组和由所述预定数量的PMOS管串联构成的PMOS管组，其中，所述预定数量由存储单元的位线数量决定。在本实施例中，预定数量为2，所述NMOS管组包括NMOS管N1和N2，所述PMOS管组包括PMOS管P1和P2。所述NMOS管组的第一端（即NMOS管N1的漏极）和PMOS管组的第一端（即PMOS管P1的源极）连接至位线节点VD，NMOS管组的第二端（即NMOS管N2的源极）和PMOS管组的第二端（即PMOS管P2的漏极）连接至存储单元。NMOS管N1的栅极连接控制信号YA，NMOS管N2的栅极连接控制信号YB，PMOS管P1的栅极连接控制信号YA的反相信号YAN，PMOS管P2的栅极连接控制信号YB的反相信号YBN。每个PMOS管P1、P2的衬底均接第二电压Vb。所述第二电压Vb小于第一电压Vc，在本实施例中，第二电压Vb的取值范围为0.8V至1V。

所述读取电路还包括比较单元26、输出单元27以及与电流镜单元21中第一PMOS管MP1连接的预充电单元（图未示）。

在上述读取电路中，电流镜单元21中第一PMOS管MP1的栅极与运放比较器OP的比较输出端连接，第一PMOS管MP1受到位线节点VD的电压的间接控制。运放比较器OP比较所述基准电压Vref与位线节点VD的电压，输出控制信号，以控制第一PMOS管MP1工作在浅饱和区，使位线节点VD的电压不受第一PMOS管MP1阈值电压的影响，提高存储器在低电源电压工作时的读取速度。

位线节点VD的电压在经过运放比较器OP和第一PMOS管MP1的反馈调节后，与基准电压Vref相等。由于基准电压Vref是通过调整基准电压产生单元22中第三PMOS管MP3衬底所接的第一电压Vc的大小得到的，并且大于第一电压Vc，而第一电压Vc大于传输门译码单元24中PMOS管P1、P2衬底所接的第二电压Vb，因此，当存储器在低电源电压条件下工作时，能够保证PMOS管P1和P2各自源极和栅极之间的压差大于PMOS管P1、P2导通的阈值电压。在读取存储单元时，位线节点VD可通过所述PMOS管组读取存储单元的电流。NMOS管N1的导通电阻与NMOS管N2的导通电阻之和为NMOS管组的导通电阻，PMOS管P1的导通电阻与PMOS管P2的导通电阻之和为PMOS管组的导通电阻，NMOS管组的导通电阻与PMOS管组的导通电阻并联得到传输门的导通电阻。由于互补作用的NMOS管组和PMOS管组并联在一起，使用传输门的导通电阻比单独使用NMOS管组的导通电阻小，提高了存储器的读取速度。并且，传输门导通电阻的变化相对于NMOS管组导通电阻的变化小得多，使得数据读取精度更高。

下面结合图2所示实施例电路对本发明数据读取过程做进一步介绍，所述数据读取过程包括预充电阶段以及数据读取阶段。

在读取存储单元前，传输门译码单元24未选中任何存储单元，因此存储单元与位线节点VD之间处于断开状态，不会产生位线电流。此时，预充电单元（图未示）通过电流镜单元21的第一PMOS管MP1给位线进行预充电，即位线节点VD的电压不断升高。当位线节点VD的电压升高至基准电压Vref时，第一PMOS管MP1关闭。

在读取存储单元时，基准电压产生单元22输出基准电压Vref给运放比较器OP的第一输入端，通过运放比较器OP比较基准电压Vref和位线节点VD的电压，控制第一PMOS管MP1的导通，使第一PMOS管MP1工作在浅饱和区，位线节点VD的电压不受MP1阈值电压的限制。

传输门译码单元24中，NMOS管组的NMOS管N1和N2的栅极分别接控制信号YA和YB，PMOS管组的PMOS管P1的栅极接YA的反相信号YAN，PMOS管P2的栅极接YB的反相信号YBN。由传输门译码单元24选中的存储单元25的电流通过NMOS管组和PMOS管组被读到位线节点VD上，第一PMOS管MP1处于弱导通状态，其电流值被钳位到与位线电流相同的值，位线电流经电流镜单元21的第一PMOS管MP1和第二PMOS管MP2，获得镜像电流Imp2。比较单元26根据对镜像电流Imp2与参考电流Iref进行比较的结果，对数据节点VF进行充电或放电，升高或降低数据节点VF的电压（数据电压），输出单元27根据数据电压输出数据dout为1或0。

在实际应用中，基准电压产生单元22中的第三PMOS管MP3和传输门译码单元24中的PMOS管P1、P2的阈值电压会受工艺或者温度的影响而发生偏移，由于第三PMOS管MP3和PMOS管P1、P2的类型相同，所以其阈值电压会随着工艺和温度的影响同时升高或者降低。因此，当PMOS管P1、P2的阈值电压升高时，第三PMOS管MP3的阈值电压也升高，输出的基准电压Vref升高，位线电压随之升高，保证存储单元的数据正常读取。

本发明技术方案还提供一种存储器，参照图2，包括：电流镜单元21、基准电压产生单元22、运放单元23、传输门译码单元24和存储单元25。所述存储器为非易失性存储器。

综上，上述技术方案通过控制镜像单元输入晶体管工作在浅饱和区，使读取电路位线节点的电压不受输入晶体管阈值电压的限制。另一方面，译码单元增加了PMOS管组，利用传输门的特性，提高了存储器在低电源电压下的读取速度和精度。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims

1.一种存储器的读取电路，包括：

其特征在于，还包括：

2.如权利要求1所述的读取电路，其特征在于，所述基准电压由读取存储单元电流所需的位线电压决定。

3.如权利要求1所述的读取电路，其特征在于，所述参考电流源输出的参考电流的取值范围为1μA至10μA。

4.如权利要求1所述的读取电路，其特征在于，所述第三PMOS管的衬底接第一电压。

5.如权利要求4所述的读取电路，其特征在于，所述第一电压的取值范围为0.8V至1V。

6.如权利要求1所述的读取电路，其特征在于，所述PMOS管组中的PMOS管的衬底接第二电压，所述第二电压小于所述第一电压。

7.如权利要求6所述的读取电路，所述第二电压的取值范围为0.8V至1V。

8.一种存储器，其特征在于，包括存储单元和权利要求1至7任一项所述的读取电路。

9.如权利要求8所述的存储器，其特征在于，所述存储器为非易失性存储器。