TWI645399B

TWI645399B - Memory device and control method thereof

Info

Publication number: TWI645399B
Application number: TW106130106A
Authority: TW
Inventors: 藤野頼信; 初田幸輔; 長田佳晃
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2017-03-24
Filing date: 2017-09-04
Publication date: 2018-12-21
Also published as: JP2018163728A; TW201835912A

Abstract

本發明之實施形態提供一種高品質之記憶裝置及其控制方法。實施形態之記憶裝置具備記憶胞及第1電路，上述第1電路對記憶胞進行第1讀出，產生第1電壓，對已進行第1讀出之記憶胞寫入第1資料，對已寫入第1資料之記憶胞進行第2讀出，產生第2電壓，產生基於第1電壓之第1電流，產生基於第2電壓之第2電流，且對第1電流或第2電流加入第3電流，藉此判定於第1讀出時記憶於記憶胞之資料。

Description

記憶裝置及其控制方法

本實施形態係關於一種記憶裝置及其控制方法。

MRAM(Magnetoresistive Random Access Memory，磁阻式隨機存取記憶體)係一種記憶資訊之記憶胞使用具有磁阻效應(Magnetoresistive effect)之磁性元件之記憶裝置。MRAM作為以高速動作、大容量、非揮發性為特徵之下一代記憶裝置而備受關注。又，針對將MRAM作為DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)或SRAM(Static Random Access Memory，靜態隨機存取記憶體)等揮發性記憶體之替代之研究及開發正不斷推進。於該情形時，要控制開發成本且順利地進行替代，理想的是讓MRAM以與DRAM及SRAM相同之規格動作。

本發明之實施形態提供一種高品質之記憶裝置及其控制方法。

實施形態之記憶裝置具備記憶胞及第1電路，上述第1電路對記憶胞進行第1讀出，產生第1電壓，對已進行第1讀出之記憶胞寫入第1資料，對已寫入第1資料之記憶胞進行第2讀出，產生第2電壓，產生基於第1電壓之第1電流，產生基於第2電壓之第2電流，且對第1電流或第2電流加入第3電流，藉此判定於第1讀出時記憶於記憶胞之資料。

1‧‧‧記憶體系統

2‧‧‧主機

10‧‧‧記憶裝置

11‧‧‧記憶體陣列

12‧‧‧SA&WD

13‧‧‧行解碼器

14‧‧‧字元線驅動器

15‧‧‧列解碼器

16‧‧‧IO電路

17‧‧‧控制器

18‧‧‧指令位址輸入電路

20‧‧‧記憶體控制器

21‧‧‧主機介面

22‧‧‧資料緩衝器

23‧‧‧暫存器

24‧‧‧CPU

25‧‧‧裝置介面

26‧‧‧ECC

30‧‧‧MTJ元件

31‧‧‧選擇電晶體

100‧‧‧感測電路

110‧‧‧前置放大器

111、112、113、114‧‧‧偏移電路

120‧‧‧感測放大器

A1‧‧‧箭頭

A2‧‧‧箭頭

B‧‧‧非磁性層

BL‧‧‧位元線

BL0~BLj-1‧‧‧位元線

C1、C2‧‧‧電容

C3、C4‧‧‧電容

C5‧‧‧電容

C6‧‧‧電容

CA‧‧‧指令位址信號

CK‧‧‧時脈信號

CKE‧‧‧時脈賦能信號

CS‧‧‧晶片選擇信號

DO‧‧‧信號

DOB‧‧‧信號

DQ‧‧‧資料線

F‧‧‧鐵磁性層

I2nd‧‧‧電流

I1st‧‧‧電流

Icell_0‧‧‧胞電流

Icell_1st‧‧‧胞電流

Icopy_0‧‧‧複製電流

Icopy_1st‧‧‧複製電流

Ishift‧‧‧參照電流

LATN‧‧‧信號

LATPB‧‧‧信號

M1、M2、M4‧‧‧PMOS電晶體

M3、M5、M6、M7‧‧‧NMOS電晶體

M8、M9、M10、M11、M12、M13‧‧‧PMOS電晶體

M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25‧‧‧NMOS電晶體

M26‧‧‧電晶體

M27‧‧‧電晶體

M28‧‧‧電晶體

M29、M30、M31、M34‧‧‧PMOS電晶體

M32、M33、M35‧‧‧NMOS電晶體

M36、M37、M38、M41‧‧‧PMOS電晶體

M39、M40、M42、M43、M44、M45、M46、M47、M48‧‧‧NMOS電晶體

M49、M51‧‧‧PMOS電晶體

M50、M52‧‧‧NMOS電晶體

M53、M55‧‧‧PMOS電晶體

M54、M56‧‧‧NMOS電晶體

M57、M59‧‧‧PMOS電晶體

M58、M60‧‧‧NMOS電晶體

M61、M63‧‧‧PMOS電晶體

M62、M64‧‧‧NMOS電晶體

MC‧‧‧記憶胞

N1‧‧‧節點

N2‧‧‧節點

N3‧‧‧節點

N4‧‧‧節點

N5‧‧‧節點

N6‧‧‧節點

N7‧‧‧節點

N8‧‧‧節點

N9‧‧‧節點

N10‧‧‧節點

N11‧‧‧節點

N12‧‧‧節點

N13‧‧‧節點

N14‧‧‧節點

N15‧‧‧節點

N16‧‧‧節點

N17‧‧‧節點

N18‧‧‧節點

N19‧‧‧節點

N20‧‧‧節點

N21‧‧‧節點

N22‧‧‧節點

N23‧‧‧節點

N24‧‧‧節點

N25‧‧‧節點

N26‧‧‧節點

N27‧‧‧節點

N28‧‧‧節點

N29‧‧‧節點

N30‧‧‧節點

N31‧‧‧節點

N32‧‧‧節點

N33‧‧‧節點

N34‧‧‧節點

P‧‧‧鐵磁性層

REN‧‧‧信號

SEN‧‧‧信號

SEN2‧‧‧信號

SENB‧‧‧信號

SHFTDO‧‧‧信號

SHFTDOB‧‧‧信號

SL‧‧‧源極線

SL0~SLj-1‧‧‧源極線

SW1、SW2‧‧‧開關

SW1B‧‧‧信號

SW2B‧‧‧信號

SW3B‧‧‧信號

SW4B‧‧‧信號

SW1P‧‧‧信號

SW2P‧‧‧信號

SW3P‧‧‧信號

SW4P‧‧‧信號

T0‧‧‧時刻

T1‧‧‧時刻

T2‧‧‧時刻

T3‧‧‧時刻

T4‧‧‧時刻

T5‧‧‧時刻

T10‧‧‧時刻

T11‧‧‧時刻

T12‧‧‧時刻

T13‧‧‧時刻

T14‧‧‧時刻

T15‧‧‧時刻

T16‧‧‧時刻

T17‧‧‧時刻

T18‧‧‧時刻

T19‧‧‧時刻

T20‧‧‧時刻

T21‧‧‧時刻

T22‧‧‧時刻

V1st‧‧‧電壓

V1stb‧‧‧電壓資訊(信號電壓)

V2nd‧‧‧電壓

V2ndb‧‧‧電壓資訊(信號電壓)

Vclamp‧‧‧信號

VDD‧‧‧電源電壓

VSHFT‧‧‧信號

VSHFTG‧‧‧電壓

VSHFTGC‧‧‧電壓

VSS‧‧‧接地電壓

WL‧‧‧字元線

WL0~WLi-1‧‧‧字元線

WRITE0‧‧‧信號

WRITE1‧‧‧信號

圖1係表示包含第1實施形態之記憶裝置之記憶體系統之方塊圖。

圖2係表示第1實施形態之記憶裝置之記憶體陣列之電路圖。

圖3係表示第1實施形態之記憶裝置之記憶胞之基本構成之圖。

圖4係表示第1實施形態之記憶裝置之感測放大器/寫入驅動器之方塊圖。

圖5係表示第1實施形態之記憶裝置之前置放大器之電路圖。

圖6係表示第1實施形態之記憶裝置之感測放大器之電路圖。

圖7係表示包含第1實施形態之記憶裝置之記憶體系統之讀出動作的流程圖。

圖8係第1實施形態之記憶體系統之讀出動作時之波形圖。

圖9係表示第1讀出動作中之第1實施形態之記憶裝置之前置放大器之動作的電路圖。

圖10係表示第2讀出動作中之第1實施形態之記憶裝置之前置放大器之動作的電路圖。

圖11係表示判定動作中之第1實施形態之記憶裝置之感測放大器之動作的電路圖。

圖12係表示第1讀出時之電晶體M1之特性與記憶胞之特性之關係，並且表示第2讀出時之電晶體M1之特性與記憶胞之特性之關係的圖。

圖13係表示第2讀出動作後之各電壓之關係之曲線圖。

圖14係表示於第1讀出動作時記憶胞記憶有“1”資料之情形時之於感測放大器內產生之各電流及電壓的圖。

圖15係表示於第1讀出動作時記憶胞記憶有“0”資料之情形時之於感測放大器內產生之各電流及電壓的圖。

圖16係第1實施形態之記憶體系統之讀出動作時之波形圖。

圖17係表示判定動作中之第1實施形態之記憶裝置之感測放大器之動作的電路圖。

圖18係表示第1讀出動作中之第1實施形態之比較例之記憶裝置之前置放大器之動作的電路圖。

圖19係表示第2讀出動作中之第1實施形態之比較例之記憶裝置之前置放大器之動作的電路圖。

圖20係表示第1讀出時之電晶體M1之特性與記憶胞之特性之關係，並且表示第2讀出時之電晶體M1之特性與記憶胞之特性之關係的圖。

圖21係表示第2讀出動作後之各電壓之關係之曲線圖。

圖22係表示第2實施形態之記憶裝置之前置放大器之電路圖。

圖23係表示第1讀出動作中之第2實施形態之記憶裝置之前置放大器之動作的電路圖。

圖24係表示第2讀出動作中之第2實施形態之記憶裝置之前置放大器之動作的電路圖。

圖25係表示第1讀出時之電晶體M1之特性與記憶胞之特性之關係，並且表示第2讀出時之電晶體M1之特性與記憶胞之特性之關係的圖。

圖26係表示第2讀出動作後之各電壓之關係之曲線圖。

圖27係表示於第1讀出動作時記憶胞記憶有“1”資料之情形時之於感測放大器內產生之各電流及電壓的圖。

圖28係表示於第1讀出動作時記憶胞記憶有“0”資料之情形時之於感測放大器內產生之各電流及電壓的圖。

圖29係表示第1讀出動作中之第2實施形態之比較例之記憶裝置之前置放大器之動作的電路圖。

圖30係表示第2讀出動作中之第2實施形態之比較例之記憶裝置之前置放大器之動作的電路圖。

圖31係表示第3實施形態之記憶裝置之感測放大器之電路圖。

圖32係第3實施形態之記憶體系統之讀出動作時之波形圖。

圖33係表示判定動作中之第3實施形態之記憶裝置之感測放大器之動作的電路圖。

圖34係第3實施形態之記憶體系統之讀出動作時之波形圖。

圖35係表示判定動作中之第3實施形態之記憶裝置之感測放大器之動作的電路圖。

圖36係表示第4實施形態之記憶裝置之前置放大器之電路圖。

圖37係表示第4實施形態之記憶裝置之感測放大器之電路圖。

圖38係表示包含第4實施形態之記憶裝置之記憶體系統之讀出動作的流程圖。

圖39係第4實施形態之記憶體系統之讀出動作時之波形圖。

圖40係表示第1讀出動作中之第4實施形態之記憶裝置之前置放大器之動作的電路圖。

圖41係表示“0”寫入動作中之第4實施形態之記憶裝置之前置放大器之動作的電路圖。

圖42係表示第2讀出動作中之第4實施形態之記憶裝置之前置放大器之動作的電路圖。

圖43係表示電壓資訊V2nd產生動作中之第4實施形態之記憶裝置之前置放大器之動作的電路圖。

圖44係表示電壓資訊V2nd產生動作後之各電壓之關係之曲線圖。

圖45係第4實施形態之記憶體系統之讀出動作時之波形圖。

圖46係表示第5實施形態之記憶裝置之前置放大器之電路圖。

圖47係表示包含第5實施形態之記憶裝置之記憶體系統之讀出動作的流程圖。

圖48係表示第1讀出動作中之第5實施形態之記憶裝置之前置放大器之動作的電路圖。

圖49係表示“0”寫入動作中之第5實施形態之記憶裝置之前置放大器之動作的電路圖。

圖50係表示第2讀出動作中之第5實施形態之記憶裝置之前置放大器之動作的電路圖。

圖51係表示電壓資訊V1st產生動作中之第5實施形態之記憶裝置之前置放大器之動作的電路圖。

圖52係表示電壓資訊V1st產生動作後之各電壓之關係之曲線圖。

圖53係表示第6實施形態之記憶裝置之前置放大器之電路圖。

圖54係表示第1讀出動作中之第6實施形態之記憶裝置之前置放大器之動作的電路圖。

圖55係表示“0”寫入動作中之第6實施形態之記憶裝置之前置放大器之動作的電路圖。

圖56係表示第2讀出動作中之第6實施形態之記憶裝置之前置放大器之動作的電路圖。

圖57係表示電壓資訊V1st產生動作中之第6實施形態之記憶裝置之前置放大器之動作的電路圖。

圖58係表示電壓資訊V1st產生動作後之各電壓之關係之曲線圖。

圖59係表示第7實施形態之記憶裝置之前置放大器之電路圖。

圖60係表示第1讀出動作中之第7實施形態之記憶裝置之前置放大器之動作的電路圖。

圖61係表示“0”寫入動作中之第7實施形態之記憶裝置之前置放大器之動作的電路圖。

圖62係表示第2讀出動作中之第7實施形態之記憶裝置之前置放大器之動作的電路圖。

圖63係表示電壓資訊V2nd產生動作中之第7實施形態之記憶裝置之前置放大器之動作的電路圖。

圖64係表示電壓資訊V2nd產生動作後之各電壓之關係之曲線圖。

以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號，僅於必要時進行重複說明。又，以下所示之各實施形態係例示用於將本實施形態之技術思想具體化之裝置或方法者，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述者。實施形態之技術思想可於申請專利範圍內施加各種變更。

各功能區塊可作為硬體、電腦軟體之任一種或者兩者之組合而實現。因此，對各區塊以明確可為該等中之任一種之方式，總而言之從其等之功能之觀點於下文進行說明。此種功能是作為硬體來執行還是作為軟體來執行取決於具體之實施態樣或對整個系統施加之設計制約。業者可針對具體之每一實施態樣以多種方法實現該等之功能，決定上述實現之內容包含於本發明之範疇內。

於下述各實施形態中，對記憶體陣列應用MRAM之情形進行說明。

<1>第1實施形態

<1-1>構成

<1-1-1>記憶體系統之構成

利用圖1，概略性地對第1實施形態之記憶體系統(Memory system)1之基本構成進行說明。記憶體系統1具備記憶裝置(Memory device)10及記憶體控制器(Memory controller)20。

<1-1-2>記憶體控制器之構成

記憶體控制器20自個人電腦等主機(外部機器)2接收命令，自記憶裝置10讀出資料或者對記憶裝置10寫入資料。

記憶體控制器20具備主機介面(Host interface(I/F))21、資料緩衝器(Data buffer)22、暫存器(Register)23、CPU(Central Processing Unit，中央處理單元)24、裝置介面(Device Interface(I/F))25及ECC(Error correcting code，錯誤校正碼)電路26。

主機介面21與主機2連接。經由該主機介面21而於主機2與記憶體系統1之間進行資料收發等。

資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機2發送至記憶體系統1之資料，並暫時記憶該資料。又，資料緩衝器22暫時記憶自記憶體系統1經由主機介面21向主機2發送之資料。資料緩衝器22可為揮發性之記憶體，亦可為非揮發性之記憶體。

暫存器23例如為揮發性之記憶體，記憶由CPU24執行之設定資訊、指令及狀態等。暫存器23可為揮發性之記憶體，亦可為非揮發性之記憶體。

CPU24負責記憶體系統1整體之動作。CPU24例如根據自主機2接收到之指令對記憶裝置10執行特定處理。

裝置介面25於記憶體控制器20與記憶裝置10之間進行各種信號等之收發。

ECC電路26經由資料緩衝器22接收自主機2接收到之寫入資料。然後，ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將附加有錯誤校正碼之寫入資料供給至例如資料緩衝器22或裝置介面25。

又，ECC電路26接收經由裝置介面25自記憶裝置10供給之資料。該資料係記憶於記憶體陣列11之記憶胞中之資料。ECC電路26判定自記憶裝置10接收到之資料是否存在錯誤。ECC電路26於判定為接收到之資料存在錯誤之情形時，對接收到之資料使用錯誤校正碼進行錯誤校正處理。然後，ECC電路26將錯誤校正處理過之資料供給至例如資料緩衝器22、裝置介面25等。

<1-1-3>記憶裝置之構成

第1實施形態之記憶裝置10具備記憶體陣列11、感測放大器/寫入驅動器12、行解碼器13、字元線驅動器14、列解碼器15、IO電路16、控制器17及指令位址輸入電路18。

自記憶體控制器20向控制器17輸入各種外部控制信號，例如晶片選擇信號CS、時脈信號CK、時脈賦能信號CKE。控制器17識別指令與位址。控制器17控制記憶裝置10。向指令位址輸入電路18輸入指令位址信號CA等。

控制器17識別指令與位址。控制器17控制記憶裝置10。

記憶體陣列11為MRAM，由複數個記憶胞MC呈矩陣狀地二維配置而成。各記憶胞MC包含MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件30(未圖示)及選擇電晶體31(未圖示)。MTJ元件30係利用電阻狀態之變化記憶資料且能夠利用電流覆寫資料的磁穿隧接面元件。選擇電晶體31對應於MTJ元件30而設置，且構成為當對該對應之MTJ元件30流通電流時成為導通狀態。再者，亦可將MTJ元件記載為電阻變化元件。

複數條字元線WL於列方向上延伸，複數條位元線BL於行方向上延伸。而且，字元線WL及位元線BL以相互交叉之方式佈線。相鄰之2條位元線BL成對，記憶胞MC係對應於字元線WL與位元線對(本實施形態中，為了方便起見而稱為位元線BL及源極線SL)之交點而設置。各記憶胞MC之MTJ元件30及選擇電晶體31串聯連接於位元線BL與源極線SL之間(位元線對之間)。又，選擇電晶體31之閘極連接於字元線WL。

字元線驅動器14至少沿著記憶體陣列11之一邊配置。又，字元線驅動器14構成為於資料讀出或資料寫入時對字元線WL施加電壓。

列解碼器15對自指令位址輸入電路18供給之指令位址信號CA之位址進行解碼。更具體而言，列解碼器15將已解碼之列位址供給至字元線驅動器14。藉此，字元線驅動器14可對選擇字元線WL施加電壓。

行解碼器13對自指令位址輸入電路18供給之指令位址信號CA之位址進行解碼。行解碼器13將已解碼之行位址供給至感測放大器/寫入驅動器12。

感測放大器/寫入驅動器12具備感測放大器及寫入驅動器。感測放大器/寫入驅動器12至少沿著記憶體陣列11之一邊配置。感測放大器經由全局位元線GBL連接於位元線BL，藉由偵測連接於選擇字元線WL之記憶胞MC中流動之電流，而讀出記憶於記憶胞MC之資料。寫入驅動器經由全局位元線GBL連接於位元線BL，或者經由全局源極線GSL連接於源極線SL。而且，寫入驅動器於對選擇記憶胞MC寫入資料時，對連接於選擇字元線WL之選擇記憶胞MC流通電流。

又，感測放大器/寫入驅動器12具備未圖示之頁面緩衝器。頁面緩衝器例如為揮發性之記憶體，記憶藉由感測放大器讀出之資料或經由IO電路16傳輸之寫入資料。

感測放大器/寫入驅動器12與資料線DQ之間之資料收發經由IO電路16進行。

<1-1-4>記憶體陣列

其次，利用圖2對第1實施形態之記憶裝置之記憶體陣列之具體構成進行說明。如上所述，記憶體陣列11由複數個記憶胞MC呈矩陣狀地排列而構成。具體而言，記憶體陣列11中設有複數條字元線WL0~WLi-1(i：2以上之整數)、複數條位元線BL0~BLj-1及複數條源極線SL0~SLj-1(j：2以上之整數)。

記憶胞MC包括MTJ元件30及選擇電晶體31。選擇電晶體31例如由N通道MOSFET(Metal Oxide Silicon Field Effect Transistor，金屬氧化物矽場效電晶體)構成。

MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極。選擇電晶體31之閘極連接於字元線WL，源極連接於源極線SL。

<1-1-5>記憶胞

其次，利用圖3，概略性地對第1實施形態之記憶裝置之記憶胞進行說明。

如圖3所示，利用TMR(tunneling magnetoresistive，穿隧磁阻)效應之MTJ元件30具有由2層鐵磁性層F、P與夾於該等之間之非磁性層(穿隧絕緣膜)B構成之積層構造，利用因自旋極化穿隧效應引起之磁阻變化而記憶數位資料。MTJ元件30藉由2層鐵磁性層F、P之磁化排列，可獲得低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則可於MTJ元件30中記錄1位元資料。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。

例如，MTJ元件30係將固定層(釘紮層(pinning layer))P、穿隧位障層B、記錄層(自由層)F依次積層而構成。釘紮層P係磁化排列之方向被固定之層，自由層F之磁化排列之方向可變，根據其磁化方向而記憶資料。釘紮層P及自由層F由鐵磁性體構成，穿隧位障層B由絕緣膜構成。

具體而言，自由層F例如亦可使用鈷鐵硼(CoFeB)或硼化鐵(FeB)等。釘紮層P例如亦可使用鈷鉑(CoPt)、鈷鎳(CoNi)或鈷鈀(CoPd)等。穿隧位障層B由非磁性材料構成，可使用非磁性金屬、非磁性半導體、絕緣體等。穿隧位障層B例如亦可使用氧化鎂(MgO)或氧化鋁(Al₂O₃)等。

若於寫入時朝箭頭A1之方向流通電流，則自由層F之磁化方向相對於釘紮層P之磁化方向成為反平行狀態(AP狀態)，而變成高電阻狀態(“1”資料)。亦可將此種寫入動作記載為“1”寫入動作。若於寫入時朝箭頭A2之方向流通電流，則釘紮層P與自由層F各自之磁化方向成為平行狀態(P狀態)，而變成低電阻狀態(“0”資料)。亦可將此種寫入動作記載為“0”寫入動作。如此，MTJ元件可根據流通電流之方向寫入不同之資料。

<1-1-6>感測放大器/寫入驅動器

利用圖4，對第1實施形態之記憶裝置之感測放大器/寫入驅動器12進行說明。

如圖4所示，感測放大器/寫入驅動器12具備複數個感測電路100。複數個感測電路100針對每一位元線(全局位元線)而設置。而且，複數個感測電路100分別具備前置放大器110及感測放大器(SA)120。

前置放大器110經由位元線向記憶胞MC供給電流(胞電流)，並記憶基於胞電流之電壓V1st及V2nd。

感測放大器120基於記憶於前置放大器110中之電壓V1st及V2nd而判定資料(DO、DOB)。

<1-1-6-1>前置放大器之構成

其次，利用圖5，對第1實施形態之記憶裝置之前置放大器110之構成進行說明。

如圖5所示，前置放大器110具備PMOS(P-channel Metal Oxide Semiconductor，P通道金屬氧化物半導體)電晶體M1、M2、M4、NMOS(N-channel Metal Oxide Semiconductor，N通道金屬氧化物半導體)電晶體M3、M5、M6、M7、及電容C1、C2。在此，PMOS電晶體亦可稱為Pch(P通道)MOS電晶體，NMOS電晶體亦可稱為Nch(N通道)MOS電晶體。

電晶體M1之一端被施加電源電壓VDD，另一端連接於節點N1，閘極電極連接於節點N2。

電晶體M2之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號SW1B。

電晶體M3之一端連接於節點N1，另一端連接於節點N2，閘極電極被供給信號SW1P。

電晶體M2及電晶體M3作為一個開關發揮功能。

電晶體M4之一端連接於節點N1，另一端連接於節點N3，閘極電極被供給信號SW2B。

電晶體M5之一端連接於節點N1，另一端連接於節點N3，閘極電極被供給信號SW2P。

電晶體M4及電晶體M5作為一個開關發揮功能。

電晶體M6之一端連接於節點N1，另一端連接於節點N4，閘極電極被供給信號Vclamp。

電晶體M7之一端連接於節點N4，另一端連接於位元線(全局位元線)，閘極電極被供給信號REN。

電容C1之一端連接於節點N2，另一端被施加接地電壓VSS。

電容C2之一端連接於節點N3，另一端被施加接地電壓VSS。

節點N2之電位作為V1st被供給至感測放大器120。

節點N3之電位作為V2nd被供給至感測放大器120。

關於前置放大器110之動作，將於下文進行敍述。

<1-1-6-2>感測放大器之構成

其次，利用圖6，對第1實施形態之記憶裝置之感測放大器120之構成進行說明。

如圖6所示，感測放大器120具備PMOS電晶體M8、M9、M10、M11、M12、M13、NMOS電晶體M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25。

電晶體M8之一端被施加電源電壓VDD，另一端連接於節點N5，閘極電極被供給信號LATPB。

電晶體M9之一端連接於節點N5，另一端連接於節點N6，閘極電極連接於節點N7。

電晶體M10之一端連接於節點N5，另一端連接於節點N7，閘極電極連接於節點N6。

電晶體M11之一端連接於節點N6，另一端連接於節點N7，閘極電極被供給信號SEN。

電晶體M12之一端被施加電源電壓VDD，另一端連接於節點N6，閘極電極被供給信號SEN。

電晶體M13之一端被施加電源電壓VDD，另一端連接於節點N6，閘極電極被供給信號SEN。

電晶體M14之一端連接於節點N6，另一端連接於節點N8，閘極電極連接於節點N7。

電晶體M15之一端連接於節點N8，另一端連接於節點N11，閘極電極經由節點N10而被供給信號SEN2。

電晶體M16之一端連接於節點N8，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。

電晶體M17之一端連接於節點N7，另一端連接於節點N9，閘極電極連接於節點N6。

電晶體M18之一端連接於節點N9，另一端連接於節點N13，閘極電極經由節點N10而被供給信號SEN2。

電晶體M19之一端連接於節點N9，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。

電晶體M20之一端連接於節點N11，另一端被施加接地電壓VSS，閘極電極被供給信號V1st。

電晶體M21之一端連接於節點N11，另一端連接於節點N12，閘極電極被供給信號SHFTDO。

電晶體M22之一端連接於節點N12，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。

電晶體M23之一端連接於節點N13，另一端被施加接地電壓VSS，閘極電極被供給信號V2nd。

電晶體M24之一端連接於節點N13，另一端連接於節點N14，閘極電極被供給信號SHFTDOB。

電晶體M25之一端連接於節點N14，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。

節點N6之電位作為DO被供給至IO電路16。

節點N7之電位作為DOB被供給至IO電路16。

關於感測放大器120之動作，將於下文進行敍述。

<1-2>動作

如上所述，第1實施形態之記憶裝置之MTJ元件使用電阻值之變化而記憶資料。記憶裝置係於讀出此種MTJ元件所記憶之資訊之情形時，對MTJ元件流通讀出電流(亦記載為胞電流)。而且，記憶裝置藉由將MTJ元件之電阻值轉換為電流值或電壓值並與參照值進行比較，可判斷電阻狀態。

然而，若MTJ元件之電阻偏差增加，則存在“0”狀態及“1”狀態之電阻值分佈之間隔變小之可能性。因此，於將參照值設定於電阻值分佈之間，基於相對於參照值之大小判別MTJ元件之狀態之讀出方式中，讀出範圍明顯減小。

因此，於第1實施形態中，對MTJ元件之“0”狀態及“1”狀態中之一個電阻狀態之信號資訊(電流值或電壓值)加入偏移信號資訊而設為參照信號。而且，對基於參照信號判別MTJ元件之初始狀態之自參照讀出方式進行說明。

其次，對第1實施形態之記憶體系統之讀出動作進行說明。

<1-2-1>讀出動作之概要

利用圖7，對第1實施形態之記憶體系統之讀出動作之概要進行說明。

[步驟S1001]

記憶體控制器20當自主機2接收讀出命令時，對記憶裝置10發出有效指令及讀出指令。

記憶裝置10當自記憶體控制器20接收有效指令及讀出指令時，對讀出對象之記憶胞進行第1讀出動作(1st READ)。前置放大器110藉由該第1讀出動作，將讀出對象之記憶胞之電阻狀態作為電壓資訊(信號電壓)V1st記憶。

[步驟S1002]

記憶裝置10對成為第1讀出動作之對象之記憶胞進行“0”寫入動作(WRITE“0”)。藉此，成為第1讀出動作之對象之記憶胞被覆寫為“0”資料。該動作為了產生下述之V2nd，將記憶胞設為基準狀態(此處為“0”)。即，該寫入動作亦可記載為基準化動作。

[步驟S1003]

記憶裝置10對成為第1讀出動作之對象之記憶胞進行第2讀出動作(2nd READ)。前置放大器110藉由該第2讀出動作產生電壓資訊(信號電壓)V2nd。

[步驟S1004]

感測放大器120基於由步驟S1003產生之V2nd而判定由步驟S1001產生之V1st之結果。具體而言，感測放大器120藉由將基於V1st之電流I1st及參照電流Ishift合併所得之電流與基於V2nd之電流I2nd進行比較，而判定記憶於記憶胞中之資料。

<1-2-2>讀出動作之詳細情況

按照圖8之波形圖，對第1實施形態之記憶體系統之讀出動作之詳細情況進行說明。

[時刻T0]~[時刻T1]

控制器17於第1讀出動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P、信號Vclamp設為“H(高(High))”位準，將信號SW1B、信號SW2B設為“L(低(Low))”(L<H)位準。

藉此，如圖9所示，電晶體M2、M3、M4、M5、M6、M7成為接通(導通)狀態。藉此，節點N2經由節點N1、節點N4、位元線(全局位元線)、記憶胞MC及源極線(全局源極線)而接地。其結果，節點N2之電位降低，電晶體M1成為接通狀態。

若電晶體M1成為接通狀態，則電晶體M1對記憶胞MC供給胞電流(Icell_1st)。由於電晶體M2及M3為接通狀態，故而電晶體M1作為二極體連接電晶體而驅動。

並且，節點N2之電位成為基於胞電流(Icell_1st)之電壓資訊(信號電壓)V1st。

[時刻T1]~[時刻T2]

返回至圖8，繼續說明動作波形。控制器17於“0”寫入動作(步驟 S1002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0及信號SW1B上升為“H”位準。信號WRITE0係與“0”寫入動作相關之信號。當信號WRITE0為“H”位準時，進行“0”寫入動作。

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

又，前置放大器110之電晶體M2及M3成為斷開(非導通)狀態。藉此，節點N2記憶電壓資訊(信號電壓)V1st。

[時刻T2]~[時刻T3]

控制器17於第2讀出動作(步驟S1003)中，使信號REN上升為“H”位準，使信號WRITE0下降為“L”位準。

藉此，如圖10所示，電晶體M4、M5、M6、M7成為接通狀態。又，電晶體M1基於V1st成為接通狀態。

電晶體M1對記憶有“0”資料之記憶胞MC供給胞電流(Icell_0)。又，電晶體M1作為基於V1st之電壓之定電流電晶體而驅動。

並且，節點N3之電位成為基於胞電流(Icell_0)之電壓資訊(信號電壓)V2nd。

[時刻T3]~[時刻T5]

返回至圖8，繼續說明動作波形。控制器17於判定動作(步驟S1004)中，使信號REN、信號SW2P下降為“L”位準，使信號SW2P、信號SEN2上升為“H”位準。又，控制器17將信號SHFTDOB、信號VSHFT、信號LATPB設為“H”位準，將信號SHFTDO、信號LATN、信號SEN設為“L”位準。

藉此，前置放大器110之電晶體M4及M5成為斷開狀態。藉此，節點N3記憶電壓資訊(信號電壓)V2nd。

如圖11所示，感測放大器120之電晶體M11、M12、M13、M14、M15、M17、M18、M20、M23、M24、M25成為接通狀態。又，電晶體M21成為斷開狀態。

藉此，電晶體M20中流通與V1st對應之電流I1st。

又，電晶體M23中流通與V2nd對應之電流I2nd，電晶體M25中流通與VSHFT對應之偏移電流Ishift。

藉由將信號SEN設為“H”位準，而電晶體M12與M13成為斷開狀態，停止自電晶體M12與M13供給電流。藉此，節點N6之電位基於電流I1st決定。節點N7之電位基於電流I2nd及偏移電流Ishift決定。藉此，對節點N6與節點N7賦予電壓差，藉由電晶體M9、M10、M14、及M17之正反饋而電壓差瞬間擴大。

藉此，感測放大器120確定信號DO及信號DOB。

[時刻T5]

返回至圖8，繼續說明動作波形。控制器17當判定動作(步驟S1004)結束時，使信號LATPB下降為“L”位準，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M8、M16及M19成為接通狀態。藉此，將信號DO及信號DOB之電位差擴大為“H”位準與“L”位準。

<1-2-3>讀出動作之判定方法

其次，對判定動作(步驟S1004)之具體之判定方法進行說明。

利用圖12，對前置放大器110之動作特性進行說明。

於圖12中表示第1讀出時之電晶體M1之特性與記憶胞之特性之關係。又，於圖12中表示第2讀出時之電晶體M1之特性與記憶胞之特性之關係。

如圖12所示，於記憶胞記憶有“1”資料之情形時，藉由第1讀出動作而V1st成為V1st_1。於第2讀出動作中，V1st為V1st_1時，V2nd成為V2nd_1(V2nd_1<V1st_1)。

又，如圖12所示，於記憶胞記憶有“0”資料之情形時，藉由第1讀出動作而V1st成為V1st_0(V2nd_1<V1st_0<V1st_1)。於第2讀出動作中，V1st為V1st_0時，V2nd成為V2nd_0(V1st_0=V2nd_0)。

於圖13中表示各電壓之關係。如圖13所示，V1st_0、V1st_1、V2nd_0大致相同。並且，僅V2nd_1成為下降狀態。再者，圖13之波形圖為一例。

其次，利用圖14，對在第1讀出動作時記憶胞記憶有“1”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“1”資料之情形時，V1st成為V1st_1，V2nd成為V2nd_1。

如上所述，V2nd_1小於V1st_1。因此，基於V2nd_1流經電晶體M23之I2nd(I2nd_1)較基於V1st_1流經電晶體M20之I1st(I1st_1)小。

又，如上所述，感測放大器120將I1st與I2nd+Ishift進行比較。再者，以I1st_1高於I2nd_1+Ishift之方式設定VSHFT。

如圖14所示，I2nd_1+Ishift遠小於I1st_1。因此，於圖8之時刻T3~T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。

其次，利用圖15，對在第1讀出動作時記憶胞記憶有“0”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“0”資料之情形時，V1st成為V1st_0，V2nd成為V2nd_0。

如上所述，V2nd_0與V1st_0大致相同。因此，基於V2nd_0流經電晶體M23之I2nd(I2nd_0)與基於V1st_0流經電晶體M20之I1st(I1st_0)大致相同。再者，於圖15中，作為一例，以I1st_0與I2nd_0之間存在大小關係之方式記載。

如上所述，感測放大器120將I1st與I2nd+Ishift進行比較。再者，以Ishift成為I2nd_0之方式設定VSHFT。

如圖15所示，I2nd_0+Ishift大於I1st_0。因此，於圖8之時刻T3~T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。

再者，於上述實施形態中，對在步驟S1002中記憶裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。

再者，於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“H”位準，將信號SHFTDOB設為“L”位準(參照圖16)。藉此，於判定動作(步驟S1004)時對節點N7流通I2nd，對節點N6流通I1st+Ishift。藉此，能夠進行判定動作(參照圖17)。

<1-3>效果

根據上述實施形態，利用感測放大器產生偏移電流。因此，可藉由容易之控制進行高品質之讀出動作。

以下，為了容易理解上述實施形態，對比較例進行說明。於比較例中，對利用前置放大器產生偏移電流之情形進行說明。雖未圖示，但比較例之感測放大器不具備電晶體M21、M22、M24、M25。因此，感測放大器無法產生偏移電流。

圖18表示比較例之記憶裝置之前置放大器。如圖18所示，比較例之記憶裝置之前置放大器具備PMOS電晶體M26、M28、NMOS電晶體M27、開關SW1、SW2。

如圖18所示，於第1讀出動作時，電晶體M27成為接通狀態，開關SW1成為連接狀態。藉此，經由電晶體M26供給胞電流Icell_1st。其結果，記憶與記憶胞之資料對應之電位V1st。

繼而，如圖19所示，於第2讀出動作時，電晶體M27、M28成為接通狀態，開關SW2成為連接狀態。藉此，經由電晶體M26供給胞電流Icell_0，經由電晶體M28供給偏移電流Ishift。

如此，於比較例中，於第2讀出動作中，使用藉由第1讀出動作獲得之V1st產生V2nd時，對位元線流通偏移電流Ishift，藉此調整V2nd。偏移電流Ishift必須以V1st處於“0”狀態與“1”狀態之V2nd之間之方式進行調整(參照圖20、圖21)。此處，若為了簡化而忽視讀出電流偏差進行考慮，則將偏移電流Ishift設定為“0”狀態之讀出電流(Icell_0)與“1”狀態之讀出電流(Icell_1)之中間值((Icell_0+Icell_1)/2)時，可獲得最大之讀取範圍。但是，存在如下問題：若因記憶胞之微細化等進展，讀出電流變小，從而Icell_0與Icell_1之電流差縮小，則對偏移電流Ishift之調整要求較高之精度。即，隨著讀出電流減少，偏移電流之控制變得困難。又，V2nd根據V1st與讀出電流及偏移電流被放大而產生。因此，有偏移電流之控制電壓雜訊被放大且加入V2nd而造成影響之可能性。又，於比較例中，前提是於第1讀出動作後之寫入動作中將“0”設為基準狀態。於比較例之構成下，無法於第1讀出動作後之寫入動作中將“1”設為基準狀態。

如此，比較例之前置放大器必須進行高精度之偏移控制並且控制電源電壓VDD之雜訊。又，比較例之前置放大器有無法選擇基準狀態之問題。

然而，如上所述，本實施形態之感測電路100於判定動作時利用感測放大器120產生偏移電流Ishift而非利用前置放大器110。因此，無須以“0”狀態之讀出電流(Icell_0)與“1”狀態之讀出電流(Icell_1)之中間值((Icell_0+Icell_1)/2)控制偏移電流。因此，即便讀出電流變小而Icell_0與Icell_1之電流差縮小，感測電路100亦無須產生中間值((Icell_0+Icell_1)/2)。因此，無須進行如比較例般之高精度之偏移控制。

又，如上所述，本實施形態之感測電路100利用電晶體M22及M25產生偏移電流。電晶體M22及M25係與電壓VSS相關之NMOS電晶體，對電壓VDD之雜訊不敏感。因此，電源電壓VDD之雜訊之影響較小，無須如比較例般考慮。

又，如上所述，本實施形態之感測電路100於已變更基準狀態之情形時，亦可藉由電晶體M22及M25適當產生偏移電流。其結果，可靈活地選擇基準狀態。

如上所述，根據上述實施形態，能夠提供一種可藉由容易之控制進行高品質之讀出動作之記憶裝置。

<2>第2實施形態

對第2實施形態進行說明。於第2實施形態中，對前置放大器採用電流鏡之情形進行說明。再者，第2實施形態之記憶體系統之基本構成及基本動作與上述第1實施形態之記憶體系統相同。因此，對上述第1實施形態中說明過之事項以及能夠根據上述第1實施形態容易地類推之事項省略說明。

<2-1>前置放大器之構成

其次，利用圖22，對第2實施形態之記憶裝置之前置放大器110之構成進行說明。

如圖22所示，前置放大器110具備PMOS電晶體M29、M30、M31、M34、NMOS電晶體M6、M7、M32、M33、M35及電容C3、C4。

電晶體M29之一端被施加電源電壓VDD，另一端及閘極電極連接於節點N15。

電晶體M30之一端被施加電源電壓VDD，另一端連接於節點N16，閘極電極連接於節點N15。

電晶體M31之一端連接於節點N16，另一端連接於節點N17，閘極電極被供給信號SW1B。

電晶體M32之一端連接於節點N16，另一端連接於節點N17，閘極電極被供給信號SW1P。

電晶體M31及電晶體M32作為一個開關發揮功能。

電晶體M33之一端連接於節點N16，另一端被施加接地電壓VSS，閘極電極連接於節點N17。

電容C3之一端連接於節點N17，另一端被施加接地電壓VSS。

電晶體M34之一端連接於節點N16，另一端連接於節點N18，閘極電極被供給信號SW2B。

電晶體M35之一端連接於節點N16，另一端連接於節點N18，閘極電極被供給信號SW2P。

電晶體M34及電晶體M35作為一個開關發揮功能。

電容C4之一端連接於節點N18，另一端被施加接地電壓VSS。

節點N17之電位作為V1st被供給至感測放大器120。可認為電晶體M31、M32、M33、電容C3、節點N17係V1st產生部。

節點N18之電位作為V2nd被供給至感測放大器120。可認為電晶體M33、M34、M35、電容C4、節點N18係V2nd產生部。

<2-2>動作

<2-2-1>讀出動作之詳細情況

按照圖8之波形圖，對第2實施形態之記憶體系統之讀出動作之詳細情況進行說明。

[時刻T0]~[時刻T1]

控制器17於第1讀出動作(步驟S1001)中，將信號REN、信號SW1P、信號SW2P、信號Vclamp設為“H”位準，將信號SW1B、信號SW2B設為“L”位準。

藉此，如圖23所示，電晶體M6、M7、M31、M32、M34、M35成為接通狀態。藉此，節點N15經由節點N4、位元線(全局位元線)、記憶胞MC及源極線(全局源極線)而接地。其結果，節點N15之電位降低，電晶體M29、M30成為接通狀態。

若電晶體M29成為接通狀態，則電晶體M29對記憶胞MC供給胞電流(Icell_1st)。電晶體M29作為二極體連接電晶體驅動。

電晶體M30基於節點N15之電位驅動。因此，對節點N16供給胞電流(Icell_1st)之複製電流(Icopy_1st)。

如上述般，電晶體M29及M30構成電流鏡。

並且，節點N17之電位成為基於複製電流(Icopy_1st)之電壓資訊(信號電壓)V1st。

如上述般，前置放大器110經由以電晶體M29、M6、M7構成之第1電流路徑對記憶胞MC流通胞電流(Icell_1st)。又，前置放大器110經由以電晶體M30構成之第2電流路徑對節點N17流通複製電流(Icopy_1st)。該第1電流路徑與第2電流路徑係電性分離。

[時刻T1]~[時刻T2]

返回至圖8，繼續說明動作波形。控制器17於“0”寫入動作(步驟S1002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0及信號SW1B上升為“H”位準。

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

又，前置放大器110之電晶體M31及M32成為斷開狀態。藉此，節點N17記憶電壓資訊(信號電壓)V1st。

[時刻T2]~[時刻T3]

藉此，如圖24所示，電晶體M6、M7、M30、M34、M35成為接通狀態。藉此，節點N15經由節點N4、位元線(全局位元線)、記憶胞MC及源極線(全局源極線)而接地。其結果，節點N15之電位降低，電晶體M29、M30成為接通狀態。電晶體M33基於V1st成為接通狀態。

電晶體M29對記憶有“0”資料之記憶胞MC供給胞電流(Icell_0)。電晶體M29作為二極體連接電晶體驅動。

電晶體M30基於節點N15之電位驅動。因此，對節點N16供給胞電流 (Icell_0)之複製電流(Icopy_0)。

又，電晶體M33作為基於V1st之電壓之定電流電晶體驅動。

並且，節點N18之電位成為基於複製電流(Icopy_0)之電壓資訊(信號電壓)V2nd。

如上述般，前置放大器110經由以電晶體M29、M6、M7構成之第1電流路徑對記憶胞MC流通胞電流(Icell_0)。又，前置放大器110經由以電晶體M30構成之第2電流路徑對節點N18流通複製電流(Icopy_0)。該第1電流路徑與第2電流路徑係電性分離。

[時刻T3]~

記憶體系統1進行與第1實施形態中所說明之動作相同之動作。

<2-2-2>讀出動作之判定方法

其次，對判定動作(步驟S1004)之具體之判定方法進行說明。

利用圖25，對前置放大器110之動作特性進行說明。

於圖25中表示第1讀出時之電晶體M1之特性與記憶胞之特性之關係。又，於圖25中表示第2讀出時之電晶體M1之特性與記憶胞之特性之關係。

如圖25所示，於記憶胞記憶有“1”資料之情形時，藉由第1讀出動作而V1st成為V1st_1。於第2讀出動作中，V1st為V1st_1時，V2nd成為V2nd_1(V1st_1<V2nd_1)。

又，如圖25所示，於記憶胞記憶有“0”資料之情形時，藉由第1讀出動作而V1st成為V1st_0(V1st_1<V1st_0<V2nd_1)。於第2讀出動作中，V1st為V1st_0時，V2nd成為V2nd_0(V1st_0=V2nd_0)。

於圖26中表示各電壓之關係。如圖26所示，V1st_0、V1st_1、 V2nd_0大致相同。

其次，利用圖27，對在第1讀出動作時記憶胞記憶有“1”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“1”資料之情形時，V1st成為V1st_1，V2nd成為V2nd_1。

如上所述，V2nd_1大於V1st_1。因此，基於V2nd_1流經電晶體M23之I2nd(I2nd_1)較基於V1st_1流經電晶體M20之I1st(I1st_1)大。

又，如上所述，感測放大器120將I1st+Ishift與I2nd進行比較。再者，以I1st_1+Ishift低於I2nd_1之方式設定VSHFT。

但是，如圖27所示，I2nd_1遠大於I1st_1+Ishift。因此，於圖8之時刻T3~T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。

其次，利用圖28，對在第1讀出動作時記憶胞記憶有“0”資料之情形時之感測放大器120之動作進行說明。於第1讀出動作時記憶胞記憶有“0”資料之情形時，V1st成為V1st_0，V2nd成為V2nd_0。

如上所述，V2nd_0與V1st_0大致相同。因此，基於V2nd_0流經電晶體M23之I2nd(I2nd_0)與基於V1st_0流經電晶體M20之I1st(I1st_0)大致相同。

如上所述，感測放大器120將I1st+Ishift與I2nd進行比較。再者，以Ishift成為I2nd_0之方式設定VSHFT。

如圖28所示，I2nd_0小於I1st_0+Ishift。因此，於圖8之時刻T3~T4內進行判定動作之情形時，可恰當地產生信號DO及信號DOB。

<2-3>效果

根據上述實施形態，於第1讀出動作及第2讀出動作中，對位元線(全局位元線)進行充電之電晶體M29作為二極體連接電晶體驅動。因此，可快速對位元線進行充電，可提高讀出動作之速度。

以下，為了容易理解上述實施形態，對比較例進行說明。於比較例中，對在第2讀出動作中對位元線(全局位元線)進行充電之電晶體M26作為定電流電晶體驅動之情形進行說明。

圖29表示比較例之記憶裝置之前置放大器。如圖29所示，比較例之記憶裝置之前置放大器具備PMOS電晶體M26、NMOS電晶體M27、開關SW1。藉此，經由電晶體M26供給胞電流Icell_1st。其結果，記憶與記憶胞之資料對應之電位V1st。

繼而，如圖30所示，於第2讀出動作時，開關SW1成為斷開狀態。藉此，電晶體M26作為定電流電晶體而供給胞電流Icell_0。但是，於第1讀出動作時之讀出電流較小而V1st較大之情形時，位元線充電之速度降低。其結果，有第2讀出動作所需之時間增大之可能性。若使MTJ元件變小之定比有所進展，同時亦必須減小讀出電流。因此，於比較例中，意味著讀出速度變慢。

根據上述實施形態，將對位元線進行充電之電流路徑與產生V1st及V2nd之路徑電性分離。因此，於對位元線進行充電之電流路徑中，可利用二極體連接對位元線進行充電。因此，上述實施形態之前置放大器即便於第1讀出結果變小而V1st變大之情形時，亦可與V1st之大小無關地利用二極體連接對位元線進行充電。

進而，藉由採用第1實施形態中所說明之感測放大器，亦能夠獲得第1實施形態中所說明之效果。

<3>第3實施形態

對第3實施形態進行說明。於第3實施形態中，對感測放大器之另一例進行說明。再者，第3實施形態之記憶體系統之基本構成及基本動作與上述第1及第2實施形態之記憶體系統相同。因此，對上述第1及第2實施形態中說明過之事項以及能夠根據上述第1及第2實施形態容易地類推之事項省略說明。

<3-1>感測放大器之構成

其次，利用圖31，對第3實施形態之記憶裝置之感測放大器120之構成進行說明。

如圖31所示，感測放大器120具備PMOS電晶體M36、M37、M38、M41、NMOS電晶體M39、M40、M42、M43、M44、M45、M46、M47、M48。

電晶體M36之一端被施加電源電壓VDD，另一端連接於節點N19，閘極電極被供給信號LATPB。

電晶體M37之一端連接於節點N19，另一端連接於節點N20，閘極電極連接於節點N21。

電晶體M38之一端連接於節點N19，另一端連接於節點N21，閘極電極連接於節點N20。

電晶體M39之一端連接於節點N20，另一端連接於節點N22，閘極電極連接於節點N21。

電晶體M40之一端連接於節點N21，另一端連接於節點N22，閘極電極連接於節點N20。

電晶體M41之一端連接於節點N20，另一端連接於節點N21，閘極電極被供給信號SENB。

電晶體M42之一端連接於節點N22，另一端被施加接地電壓VSS，閘極電極被供給信號LATN。

電晶體M43之一端連接於節點N20，另一端被施加接地電壓VSS，閘極電極被供給信號V1st。

電晶體M44之一端連接於節點N20，另一端連接於節點N23，閘極電極被供給信號SHFTDO。

電晶體M45之一端連接於節點N23，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。

電晶體M46之一端連接於節點N21，另一端被施加接地電壓VSS，閘極電極被供給信號V2nd。

電晶體M47之一端連接於節點N21，另一端連接於節點N24，閘極電極被供給信號SHFTDOB。

電晶體M48之一端連接於節點N24，另一端被施加接地電壓VSS，閘極電極被供給信號VSHFT。

節點N20之電位作為DO被供給至IO電路16。

節點N21之電位作為DOB被供給至IO電路16。

<3-2>讀出動作之詳細情況

按照圖32之波形圖，對第3實施形態之記憶體系統之讀出動作之詳細情況進行說明。再者，關於前置放大器110，既可應用第1實施形態中所說明之前置放大器，亦可應用第2實施形態中所說明之前置放大器。此處，作為一例，對應用1實施形態中所說明之前置放大器之情形進行說明。

[時刻T10]~[時刻T13]

記憶裝置10進行與利用圖8於第1實施形態中說明之時刻T0~時刻T3之動作相同之動作。

[時刻T13]~[時刻T15]

控制器17於判定動作(步驟S1004)中，使信號REN、信號SW2P下降為“L”位準，使信號SW2P、信號SENB上升為“H”位準。又，控制器17將信號SHFTDO、信號VSHFT、信號LATPB設為“H”位準，將信號SHFTDOB、信號LATN設為“L”位準。

如圖33所示，感測放大器120之電晶體M43、M44、M45、M46成為接通狀態。又，電晶體M47成為斷開狀態。

藉此，電晶體M43中流通與V1st對應之電流I1st，電晶體M45中流通與VSHFT對應之偏移電流Ishift。即，節點N20之電位基於電流I1st及偏移電流Ishift而決定。

又，電晶體M46中流通與V2nd對應之電流I2nd。即，節點N21之電位基於電流I2nd決定。

於節點N20之電位與節點N21之電位出現足夠大之差之時刻T14，控制器17使信號LATPB下降為“L”位準。

藉此，感測放大器120確定信號DO及信號DOB。

[時刻T15]

返回至圖32，繼續說明動作波形。控制器17當判定動作(步驟S1004)結束時，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M42成為接通狀態。藉此，將信號DO及信號DOB之電位差擴大為“H”位準與“L”位準。

再者，於上述實施形態中，對在步驟S1002中記憶裝置10對成為第1 讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶裝置10亦可於步驟S1002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。

再者，於步驟S1002中進行“1”寫入之情形時，控制器17於讀出動作時，將信號SHFTDO設為“L”位準，將信號SHFTDOB設為“H”位準(參照圖34)。藉此，於判定動作(步驟S1004)時對節點N21流通I2nd+Ishift，對節點N20流通I1st(參照圖35)。藉此，能夠進行判定動作。

<3-3>效果

如上所述，若為利用感測放大器產生偏移電流之電路，則能夠獲得與第1實施形態中所說明之效果相同之效果。

又，若應用第2實施形態中所說明之前置放大器，則亦能夠獲得第2實施形態中所說明之效果。

<4>第4實施形態

對第4實施形態進行說明。上述第1~第3實施形態之感測電路100於判定動作時利用感測放大器120產生偏移電流Ishift而並非利用前置放大器110。即，於第1~第3實施形態中，利用感測放大器120進行偏移控制而並非利用前置放大器110。但是，於第4實施形態中，對利用前置放大器110進行偏移控制而並非利用感測放大器120之例進行說明。再者，第4實施形態之記憶體系統之基本構成及基本動作與上述第1實施形態之記憶體系統相同。因此，對上述第1實施形態中說明過之事項以及能夠根據上述第1實施形態容易地類推之事項省略說明。

<4-1>構成

<4-1-1>前置放大器之構成

利用圖36，對第4實施形態之記憶裝置之前置放大器110之構成進行說明。

前置放大器110具備偏移電路111。具體而言，如圖36所示，偏移電路111具備PMOS電晶體M49、M51、NMOS電晶體M50、M52及電容C5。

電晶體M49之一端連接於節點N3，另一端連接於節點N25，閘極電極被供給信號SW3B。

電晶體M50之一端連接於節點N3，另一端連接於節點N25，閘極電極被供給信號SW3P。

電晶體M49及電晶體M50作為一個開關發揮功能。

電晶體M51之一端連接於節點N25，另一端連接於節點N26，閘極電極被供給信號SW4B。

電晶體M52之一端連接於節點N25，另一端連接於節點N26，閘極電極被供給信號SW4P。

電晶體M51及電晶體M52作為一個開關發揮功能。

對節點N26施加電壓VSHFTG。

電容C5之一端連接於節點N25，另一端被施加接地電壓VSS。

關於前置放大器110之動作，將於下文進行敍述。

<4-1-2>感測放大器之構成

其次，利用圖37，對第4實施形態之記憶裝置之感測放大器120之構成進行說明。

如上所述，於第4實施形態中，利用前置放大器110進行偏移控制而並非利用感測放大器120。因此，於第4實施形態中，不需要第1實施形態之記憶裝置之感測放大器120中所設置之偏移控制用電路。作為具體構成，如圖37所示，第4實施形態之記憶裝置之感測放大器120成為自第1實施形態之記憶裝置之感測放大器120(參照圖6)去除NMOS電晶體M21、M22、M24、M25後之構成。

關於感測放大器120之動作，將於下文進行敍述。

<4-2>動作

<4-2-1>讀出動作之概要

利用圖38，對第4實施形態之記憶體系統之讀出動作之概要進行說明。

[步驟S2001]

記憶裝置10於步驟S2001中進行與利用圖7所說明之步驟S1001相同之動作。

[步驟S2002]

記憶裝置10於步驟S2002中進行與利用圖7所說明之步驟S1002相同之動作。

[步驟S2003]

記憶裝置10對成為第1讀出動作之對象之記憶胞進行第2讀出動作。前置放大器110藉由該第2讀出動作而產生電壓資訊(信號電壓)V2ndb。

[步驟S2004]

前置放大器110使由步驟S2003產生之電壓資訊(信號電壓)V2ndb偏移而產生電壓資訊(信號電壓)V2nd。

[步驟S2005]

感測放大器120基於由步驟S2004產生之V2nd而判定由步驟S2001產生之V1st之結果。

<4-2-2>讀出動作之詳細情況

按照圖39之波形圖，對第4實施形態之記憶體系統之讀出動作之詳細情況進行說明。

[時刻T16]~[時刻T17]

控制器17於第1讀出動作(步驟S2001)中，將信號REN、信號SW1P、信號SW2P、信號SW3B、信號SW4P、信號Vclamp設為“H”位準，將信號SW1B、信號SW2B、信號SW3P、信號SW4B設為“L”位準。

藉此，如圖40所示，電晶體M2、M3、M4、M5、M6、M7、M51、M52成為接通狀態。又，電晶體M49、M50成為斷開狀態。藉此，節點N2之電位降低，而電晶體M1成為接通狀態。

又，節點N25經由節點N26及電晶體M51、M52被充電為電壓VSHFTGC。如此，前置放大器110與第1讀出動作並行地進行偏移電路111之充電動作。

[時刻T17]~[時刻T18]

返回至圖39，繼續說明動作波形。控制器17於“0”寫入動作(步驟S2002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0 及信號SW1B上升為“H”位準。

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

如圖41所示，前置放大器110之電晶體M2、M3、M7成為斷開狀態。藉此，節點N2記憶電壓資訊(信號電壓)V1st。

又，節點N25經由節點N26及電晶體M51、M52被充電為電壓VSHFTGC。如此，前置放大器110與“0”寫入動作並行地進行偏移電路111之充電動作。

[時刻T18]~[時刻T19]

返回至圖39，繼續說明動作波形。控制器17於第2讀出動作(步驟S2003)中，使信號REN上升為“H”位準，使信號WRITE0下降為“L”位準。

藉此，如圖42所示，電晶體M4、M5、M6、M7成為接通狀態。又，電晶體M1基於V1st而成為接通狀態。

並且，節點N3之電位成為基於胞電流(Icell_0)之電壓資訊(信號電壓)V2ndb。

又，節點N25經由節點N26及電晶體M51、M52被充電為電壓VSHFTGC。如此，前置放大器110與第2讀出動作並行地進行偏移電路111之充電動作。

[時刻T19]~[時刻T20]

返回至圖39，繼續說明動作波形。控制器17於偏移動作(步驟S2004)中，使信號SW2B、SW3P、SW4B上升為“H”位準，使信號REN、信號SW2P、SW3B、SW4P下降為“L”位準。

藉此，如圖43所示，電晶體M49、M50成為接通狀態，電晶體M2、 M3、M4、M5、M7、M51、M52成為斷開狀態。因此，已被充電至節點N25之電壓VSHFTGC被節點N3共享。亦將此種動作記載為電荷共享等。

因此，如圖44中記載般，對電壓資訊(信號電壓)V2ndb進行電荷共享，使電壓資訊(信號電壓)V2ndb朝正方向偏移(升壓)，而產生電壓資訊(信號電壓)V2nd(V2nd_0、V2nd_1)。藉此，於節點N3記憶電壓資訊(信號電壓)V2nd。

電壓資訊(信號電壓)V2nd(V2nd_0、V2nd_1)基於VSHFTG產生。因此，以電壓資訊(信號電壓)V1st成為電壓資訊(信號電壓)V2nd_0及V2nd_1之間之方式設定VSHFTG。

[時刻T20]~[時刻T22]

返回至圖39，繼續說明動作波形。控制器17於判定動作(步驟S2005)中，使信號SEN2上升為“H”位準。又，控制器17將信號VSHFT、信號LATPB設為“H”位準，將信號LATN、信號SEN設為“L”位準。

感測放大器120之電晶體M11、M12、M13、M14、M15、M17、M18、M20、M23成為接通狀態。

藉此，電晶體M20中流通與V1st對應之電流I1st，電晶體M23中流通與V2nd對應之電流I2nd。

於時刻T21，控制器17藉由將信號SEN設為“H”位準，而電晶體M12與M13成為斷開狀態，停止自電晶體M12與M13供給電流。藉此，節點N6之電位基於電流I1st決定。節點N7之電位基於電流I2nd決定。藉此，對節點N6與節點N7賦予電壓差，藉由電晶體M9、M10、M14及M17之正反饋而電壓差瞬間擴大。

藉此，感測放大器120確定信號DO及信號DOB。

[時刻T22]

返回至圖39，繼續說明動作波形。控制器17當判定動作(步驟S2005)結束時，使信號LATPB下降為“L”位準，使信號LATN上升為“H”位準。藉此，感測放大器120之電晶體M8、M16及M19成為接通狀態。藉此，將信號DO及信號DOB之電位差擴大為“H”位準與“L”位準。

再者，於本實施形態中，對在圖38之步驟S2002中記憶裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶裝置10亦可於步驟S2002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。於圖38之步驟S2002中進行“1”寫入之情形時，控制器17將信號WRITE1設為“H”位準(參照圖45)。

<4-3>效果

根據上述實施形態，前置放大器藉由電荷共享而產生電壓V2nd。因此，可減少電源雜訊或PVT(process,voltage,and temperature(製程、電壓與溫度))偏差之影響而增大讀出範圍。

如第1實施形態中利用圖18~圖21所說明般，於比較例中，使用藉由第1讀出動作獲得之V1st產生V2nd時，對位元線流通偏移電流Ishift，藉此調整V2nd。但是，存在如下問題：若記憶胞之微細化等有所進展，讀出電流變小，從而Icell_0與Icell_1之電流差縮小，則對偏移電流Ishift之調整要求較高之精度。即，隨著讀出電流減少，電源雜訊或PVT偏差之影響變大，從而偏移電流之控制變得困難。又，V2nd根據V1st與讀出電流及偏移電流被放大而產生。因此，有偏移電流之控制電壓雜訊被放大並加入V2nd而造成影響之可能性。又，於比較例中，前提是於第1讀出動作後之寫入動作中將“0”設為基準狀態。於比較例之構成下，無法於第1讀出動作後之寫入動作中將“1”設為基準狀態。

然而，如上所述，本實施形態之前置放大器110使用已預先被充電之電壓而產生V2nd。已預先被充電之電壓對電壓VDD之雜訊不敏感。因此，電源電壓VDD之雜訊之影響較小，無須如比較例般考慮。

又，如上所述，本實施形態之前置放大器110即便於已變更基準狀態之情形時，亦能夠適當產生偏移電流。其結果，可靈活地選擇基準狀態。

<5>第5實施形態

對第5實施形態進行說明。第5實施形態亦與第4實施形態同樣地，利用前置放大器110進行偏移控制而並非利用感測放大器120。於第5實施形態中，對前置放大器之另一例進行說明。再者，第5實施形態之記憶體系統之基本構成及基本動作與上述第1、第4實施形態之記憶體系統相同。因此，對上述第1、第4實施形態中說明過之事項以及能夠根據上述第1、第4實施形態容易地類推之事項省略說明。

<5-1>前置放大器之構成

利用圖46，對第5實施形態之記憶裝置之前置放大器110之構成進行說明。

前置放大器110具備偏移電路112。具體而言，如圖46所示，偏移電路112具備PMOS電晶體M53、M55、NMOS電晶體M54、M56。

電晶體M53之一端連接於節點N27，另一端連接於節點N28，閘極電極被供給信號SW3B。

電晶體M54之一端連接於節點N27，另一端連接於節點N28，閘極電極被供給信號SW3P。

電晶體M53及電晶體M54作為一個開關發揮功能。

節點N27連接於電容C1之另一端，節點N28接地。

電晶體M55之一端連接於節點N27，另一端連接於節點N29，閘極電極被供給信號SW4B。

電晶體M56之一端連接於節點N27，另一端連接於節點N29，閘極電極被供給信號SW4P。

電晶體M55及電晶體M56作為一個開關發揮功能。

對節點N29施加電壓VSHFTG。

關於前置放大器110之動作，將於下文進行敍述。

<5-2>動作

<5-2-1>讀出動作之概要

利用圖47，對第5實施形態之記憶體系統之讀出動作之概要進行說明。

[步驟S3001]

記憶裝置10當自記憶體控制器20接收有效指令及讀出指令時，對讀出對象之記憶胞進行第1讀出動作。前置放大器110藉由該第1讀出動作，將讀出對象之記憶胞之電阻狀態作為電壓資訊(信號電壓)V1stb而記憶。以此方式產生電壓資訊(信號電壓)V1stb。

[步驟S3002]

記憶裝置10於步驟S3002中進行與利用圖7所說明之步驟S1002相同之動作。

[步驟S3003]

記憶裝置10於步驟S3003中進行與利用圖7所說明之步驟S1003相同之動作。

[步驟S3004]

前置放大器110使由步驟S3001記憶之電壓資訊(信號電壓)V1stb偏移，產生電壓資訊(信號電壓)V1st。

[步驟S3005]

感測放大器120基於由步驟S3003產生之V2nd而判定由步驟S3004產生之V1st之結果。

<5-2-2>讀出動作之詳細情況

按照圖39之波形圖，對第5實施形態之記憶體系統之讀出動作之詳細情況進行說明。

[時刻T16]~[時刻T17]

控制器17於第1讀出動作(步驟S3001)中，將信號REN、信號SW1P、信號SW2P、信號SW3B、信號SW4P、信號Vclamp設為“H”位準，將信號SW1B、信號SW2B、信號SW3P、信號SW4B設為“L”位準。

藉此，如圖48所示，電晶體M2、M3、M4、M5、M6、M7、M55、M56成為接通狀態。又，電晶體M53、M54成為斷開狀態。藉此，節點N2之電位降低，電晶體M1成為接通狀態。

若電晶體M1成為接通狀態，則電晶體M1對記憶胞MC供給胞電流(Icell_1st)。

又，節點N27經由節點N29及電晶體M55、M56被充電為電壓VSHFTGC。如此，前置放大器110與第1讀出動作並行地進行偏移電路112之充電動作。

並且，節點N2之電位成為基於胞電流(Icell_1st)及電壓VSHFTGC之電壓資訊(信號電壓)V1stb。

[時刻T17]~[時刻T18]

返回至圖39，繼續說明動作波形。控制器17於“0”寫入動作(步驟S3002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0及信號SW1B上升為“H”位準。

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

如圖49所示，前置放大器110之電晶體M2、M3、M7成為斷開狀態。藉此，節點N2記憶電壓資訊(信號電壓)V1st。

[時刻T18]~[時刻T19]

返回至圖39，繼續說明動作波形。控制器17於第2讀出動作(步驟S3003)中，使信號REN上升為“H”位準，使信號WRITE0下降為“L”位準。

藉此，如圖50所示，電晶體M4、M5、M6、M7成為接通狀態。又，電晶體M1基於V1stb成為接通狀態。

[時刻T19]~[時刻T20]

返回至圖39，繼續說明動作波形。控制器17於偏移動作(步驟S3004)中，使信號SW2B、SW3P、SW4B上升為“H”位準，使信號REN、信號SW2P、SW3B、SW4P下降為“L”位準。

藉此，如圖51所示，電晶體M53、M54成為接通狀態，電晶體M2、M3、M4、M5、M7、M55、M56成為斷開狀態。因此，已被充電至節點N27之電壓被放電。

因此，如圖52中記載般，對電壓資訊(信號電壓)V1stb進行電荷共享，使電壓資訊(信號電壓)V1stb向負方向偏移(降壓)，產生電壓資訊(信號電壓)V1st(V1st_0、V1st_1)。藉此，於節點N2記憶電壓資訊(信號電壓)V1st。

電壓資訊(信號電壓)V1st(V1st_0、V1st_1)基於VSHFTG產生。因此，以電壓資訊(信號電壓)V1st成為電壓資訊(信號電壓)V2nd_0及V2nd_1之間之方式設定VSHFTG。

[時刻T20]~

記憶裝置10於判定動作(步驟S3005)中進行與第4實施形態之時刻T20之後之動作相同之動作。

再者，於本實施形態中，對在圖47之步驟S3002中記憶裝置10對成為第1讀出動作之對象之記憶胞寫入“0”之動作進行了說明。但是，記憶裝置10亦可於步驟S3002中對成為第1讀出動作之對象之記憶胞寫入“1”。即，亦可將“1”設為基準狀態。於圖47之步驟S3002中進行“1”寫入之情形時，控制器17將信號WRITE1設為“H”位準(參照圖45)。

<5-3>效果

如上所述，若為前置放大器藉由電荷共享產生V1st之電路，則可獲得與第4實施形態中所說明之效果相同之效果。

<6>第6實施形態

對第6實施形態進行說明。第6實施形態亦與第4實施形態同樣地，利用前置放大器110進行偏移控制而並非利用感測放大器120。於第6實施形態中，對前置放大器採用電流鏡之情形進行說明。再者，第6實施形態之記憶體系統之基本構成及基本動作與上述第1、第2、第4實施形態之記憶體系統相同。因此，對上述第1、第2、第4實施形態中說明過之事項以及能夠根據上述第1、第2、第4實施形態容易地類推之事項省略說明。

<6-1>前置放大器之構成

利用圖53，對第6實施形態之記憶裝置之前置放大器110之構成進行說明。

前置放大器110具備偏移電路113。具體而言，如圖53所示，偏移電路113具備PMOS電晶體M57、M59、NMOS電晶體M58、M60及電容C6。

電晶體M57之一端連接於節點N17，另一端連接於節點N30，閘極電極被供給信號SW3B。

電晶體M58之一端連接於節點N17，另一端連接於節點N30，閘極電極被供給信號SW3P。

電晶體M57及電晶體M58作為一個開關發揮功能。

電晶體M59之一端連接於節點N30，另一端連接於節點N31，閘極電極被供給信號SW4B。

電晶體M60之一端連接於節點N30，另一端連接於節點N31，閘極電極被供給信號SW4P。

電晶體M59及電晶體M60作為一個開關發揮功能。

對節點N31施加電壓VSHFTG。

電容C6之一端連接於節點N30，另一端被施加接地電壓VSS。

<6-2>讀出動作之詳細情況

按照圖39之波形圖，對第6實施形態之記憶體系統之讀出動作之詳細情況進行說明。再者，第6實施形態之記憶體系統之讀出動作以利用圖47所說明之動作為基礎而進行。

[時刻T16]~[時刻T17]

藉此，如圖54所示，電晶體M6、M7、M31、M32、M34、M35、M59、M60成為接通狀態。又，電晶體M57、M58成為斷開狀態。藉此，節點N15之電位降低，而電晶體M29、M30成為接通狀態。

若電晶體M29成為接通狀態，則電晶體M29對記憶胞MC供給胞電流(Icell_1st)。

如上述般，電晶體M29及M30構成電流鏡。

又，節點N30經由節點N31及電晶體M59、M60被充電為電壓VSHFTGC。如此，前置放大器110與第1讀出動作並行地進行偏移電路113之充電動作。

並且，節點N17之電位成為基於複製電流(Icopy_1st)及電壓 VSHFTGC之電壓資訊(信號電壓)V1stb。

[時刻T17]~[時刻T18]

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

又，如圖55所示，前置放大器110之電晶體M7、M31、M32成為斷開狀態。藉此，節點N17記憶電壓資訊(信號電壓)V1stb。

[時刻T18]~[時刻T19]

藉此，如圖56所示，電晶體M6、M7、M30、M34、M35成為接通狀態。藉此，節點N15之電位降低，而電晶體M29、M30成為接通狀態。電晶體M33基於V1stb成為接通狀態。

電晶體M29對記憶有“0”資料之記憶胞MC供給胞電流(Icell_0)。

電晶體M30基於節點N15之電位驅動。因此，對節點N16供給胞電流(Icell_0)之複製電流(Icopy_0)。

[時刻T19]~[時刻T20]

返回至圖39，繼續說明動作波形。控制器17於偏移動作(步驟S3004)中，使信號SW2B、SW3P、SW4P上升為“H”位準，使信號REN、信號 SW2P、SW3B、SW4P下降為“L”位準。

藉此，如圖57所示，電晶體M57、M58成為接通狀態，電晶體M7、M34、M35、M59、M60成為斷開狀態。因此，已被充電至節點N30之電壓VSHFTGC被節點N17共享。

因此，如圖58中記載般，對電壓資訊(信號電壓)V1stb進行電荷共享，使電壓資訊(信號電壓)V1stb向正方向偏移(升壓)，產生電壓資訊(信號電壓)V1st(V1st_0、V1st_1)。藉此，於節點N17記憶電壓資訊(信號電壓)V1st。

[時刻T20]~

<6-3>效果

<7>第7實施形態

對第7實施形態進行說明。第7實施形態亦與第4實施形態同樣地，利用前置放大器110進行偏移控制而並非利用感測放大器120。於第7實施形態中，對前置放大器之另一例進行說明。再者，第7實施形態之記憶體系統之基本構成及基本動作與上述第1、第2、第4、第6實施形態之記憶體系統相同。因此，對上述第1、第2、第4、第6實施形態中說明過之事項以及能夠根據上述第1、第2、第4、第6實施形態容易地類推之事項省略說明。

<7-1>前置放大器之構成

利用圖59，對第7實施形態之記憶裝置之前置放大器110之構成進行說明。

前置放大器110具備偏移電路114。具體而言，如圖59所示，偏移電路114具備PMOS電晶體M61、M63、NMOS電晶體M62、M64。

電晶體M61之一端連接於節點N32，另一端連接於節點N33，閘極電極被供給信號SW3B。

電晶體M62之一端連接於節點N32，另一端連接於節點N33，閘極電極被供給信號SW3P。

電晶體M61及電晶體M62作為一個開關發揮功能。

節點N32連接於電容C4之另一端，節點N33接地。

電晶體M63之一端連接於節點N32，另一端連接於節點N34，閘極電極被供給信號SW4B。

電晶體M64之一端連接於節點N32，另一端連接於節點N34，閘極電極被供給信號SW4P。

電晶體M63及電晶體M64作為一個開關發揮功能。

對節點N34施加電壓VSHFTG。

<7-2>讀出動作之詳細情況

按照圖39之波形圖，對第7實施形態之記憶體系統之讀出動作之詳細情況進行說明。再者，第7實施形態之記憶體系統之讀出動作以利用圖38所說明之動作為基礎而進行。

[時刻T16]~[時刻T17]

藉此，如圖60所示，電晶體M6、M7、M31、M32、M34、M35、M59、M60成為接通狀態。又，電晶體M61、M62成為斷開狀態。藉此，節點N15之電位降低，電晶體M29、M30成為接通狀態。

又，節點N32經由節點N34及電晶體M63、M64被充電為電壓VSHFTGC。如此，前置放大器110與第1讀出動作並行地進行偏移電路114之充電動作。

[時刻T17]~[時刻T18]

返回至圖39，繼續說明動作波形。控制器17於“0”寫入動作(步驟 S2002)中，使信號REN、信號SW1P下降為“L”位準，使信號WRITE0及信號SW1B上升為“H”位準。

藉此，藉由未圖示之寫入驅動器，對記憶胞寫入“0”資料。

又，如圖61所示，前置放大器110之電晶體M7、M31、M32成為斷開狀態。藉此，節點N17記憶電壓資訊(信號電壓)V1st。

又，節點N32經由節點N34及電晶體M63、M64被充電為電壓VSHFTGC。如此，前置放大器110與“0”寫入動作並行地進行偏移電路114之充電動作。

[時刻T18]~[時刻T19]

藉此，如圖62所示，電晶體M6、M7、M30、M34、M35成為接通狀態。藉此，節點N15之電位降低，電晶體M29、M30成為接通狀態。電晶體M33基於V1st成為接通狀態。

電晶體M29對記憶有“0”資料之記憶胞MC供給胞電流(Icell_0)。

又，節點N32經由節點N34及電晶體M63、M64被充電為電壓VSHFTGC。如此，前置放大器110與第2讀出動作並行地進行偏移電路114之充電動作。

[時刻T19]~[時刻T20]

藉此，如圖63所示，電晶體M61、M62成為接通狀態，電晶體M7、M34、M35、M63、M64成為斷開狀態。因此，已被充電至節點N32之電壓被放電。

因此，如圖64中記載般，對電壓資訊(信號電壓)V2ndb進行電荷共享，電壓資訊(信號電壓)V2ndb向負方向偏移，產生電壓資訊(信號電壓)V2nd(V2nd_0、V2nd_1)。藉此，於節點N18記憶電壓資訊(信號電壓)V2nd。

[時刻T20]~

記憶裝置10於判定動作(步驟S2005)中進行與第4實施形態之時刻T20之後之動作相同之動作。

<7-3>效果

如上所述，若為前置放大器藉由電荷共享產生V2nd之電路，則可獲得與第4實施形態中所說明之效果相同之效果。

<8>其他

再者，上述各實施形態中之連接之術語亦包含中間介置例如電晶體或電阻等其他某個構件而間接地連接之狀態。

此處，以使用磁阻效應元件(Magnetic Tunnel junction(MTJ)元件)作為電阻變化元件記憶資料之MRAM為例進行了說明，但並不限於此。

例如，亦可應用於與MRAM相同之電阻變化型記憶體、例如如ReRAM(Resistive random-access memory，可變電阻式隨機存取記憶體)、PCRAM(Phase Change Random Access Memory，相位變動式隨機存取記憶體)等般具有利用電阻變化而記憶資料之元件的半導體記憶裝置。

又，不管揮發性記憶體、非揮發性記憶體，均可應用於具有如下元件之半導體記憶裝置，該元件可利用伴隨電流或電壓施加產生之電阻變化而記憶資料、或者藉由將伴隨電阻變化產生之電阻差轉換為電流差或電壓差而進行所記憶之資料之讀出。

又，於上述各實施形態中，為了方便起見，而將位元線對稱為位元線BL及源極線SL，但並不限於此，例如亦可稱為第1位元線及第2位元線等。

又，於上述實施形態中，記憶體系統1於記憶體控制器20連接有1個記憶裝置10，但並不限於此。例如，記憶體系統1亦可為於記憶體控制器20連接複數個記憶裝置10般之構成。

以上，對本發明之實施形態進行了說明，但本發明並不限定於上述實施形態，可於不脫離其主旨之範圍內進行各種變化而實施。進而，上述實施形態包含各種階段之發明，藉由將所揭示之構成要件適當組合而提出各種發明。例如，即便自所揭示之構成要件中刪除若干個構成要件，只要能夠獲得特定效果，便可作為發明而提出。

[相關申請案]

本申請案享有以日本專利申請案2017-59583號(申請日：2017年3月24日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

Claims

一種記憶裝置，其具備記憶胞及第1電路，上述第1電路係對上述記憶胞進行第1讀出，產生第1電壓，對已進行上述第1讀出之上述記憶胞寫入第1資料，對已寫入上述第1資料之上述記憶胞進行第2讀出，產生第2電壓，產生基於上述第1電壓之第1電流，產生基於上述第2電壓之第2電流，藉由對上述第1電流或上述第2電流加入第3電流，判定於上述第1讀出時記憶於上述記憶胞之資料。
如請求項1之記憶裝置，其中上述第1電路具備：前置放大器，其產生上述第1電壓及上述第2電壓；及感測放大器，其產生上述第1電流、上述第2電流、及上述第3電流，判定於上述第1讀出時記憶於上述記憶胞之資料。
如請求項2之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，經由第1路徑對上述記憶胞流通第4電流，經由與上述第1路徑電性分離之第2路徑對第1電壓產生部流通上述第4電流之複製電流即第5電流，於對上述記憶胞進行上述第2讀出時，經由上述第1路徑對上述記憶胞流通第6電流，經由上述第2路徑對第2電壓產生部流通上述第6電流之複製電流即第7電流。
如請求項3之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，使用二極體連接之第1電晶體，經由上述第1路徑對上述記憶胞流通上述第4電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第1電晶體，經由上述第1路徑對上述記憶胞流通上述第6電流。
一種記憶裝置之控制方法，其係對記憶胞進行第1讀出，產生第1電壓，對已進行上述第1讀出之上述記憶胞寫入第1資料，對已寫入上述第1資料之上述記憶胞進行第2讀出，產生第2電壓，產生基於上述第1電壓之第1電流，產生基於上述第2電壓之第2電流，藉由對上述第1電流或上述第2電流加入第3電流，判定於上述第1讀出時記憶於上述記憶胞之資料。
一種記憶裝置，其具備記憶胞及第1電路，上述第1電路係對上述記憶胞進行第1讀出，產生第1電壓，對已進行上述第1讀出之上述記憶胞寫入第1資料，對已寫入上述第1資料之上述記憶胞進行第2讀出，產生第2電壓，產生上述第2電壓之後，使用偏移電路，產生基於上述第1電壓之第3電壓或基於上述第2電壓之第4電壓，產生基於上述第1電壓或上述第3電壓之第1電流，產生基於上述第2電壓或上述第4電壓之第2電流，藉由將上述第1電流或上述第2電流之大小進行比較，而判定於上述第1讀出時記憶於上述記憶胞之資料。
如請求項6之記憶裝置，其中上述第1電路具備：前置放大器，其產生上述第1電壓至上述第4電壓；及感測放大器，其產生上述第1電流及上述第2電流，判定於上述第1讀出時記憶於上述記憶胞之資料。
如請求項7之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，將上述偏移電路充電為第5電壓，產生上述第2電壓之後，自上述偏移電路將上述第5電壓共享給上述第2電壓，藉此產生上述第4電壓。
如請求項8之記憶裝置，其中上述前置放大器具備上述偏移電路，上述偏移電路具備：第1記憶區域，其記憶上述第5電壓；第1開關，其使上述第1記憶區域記憶上述第5電壓；及第2開關，其將上述第5電壓共享給上述第2電壓。
如請求項7之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，將上述偏移電路充電為第5電壓，基於上述第1讀出結果及上述第5電壓，產生上述第1電壓，產生上述第2電壓之後，將上述偏移電路放電，藉此產生基於上述第1電壓之上述第3電壓。
如請求項8之記憶裝置，其中上述前置放大器具備上述偏移電路，上述偏移電路具備：第2記憶區域，其記憶上述第5電壓；第3開關，其使上述第2記憶區域記憶上述第5電壓；及第4開關，其將上述第2記憶區域放電。
如請求項7之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，經由第1路徑對上述記憶胞流通第3電流，經由與上述第1路徑電性分離之第2路徑對第1電壓產生部流通上述第3電流之複製電流即第4電流，於對上述記憶胞進行上述第2讀出時，經由上述第1路徑對上述記憶胞流通第5電流，經由上述第2路徑對第2電壓產生部流通上述第5電流之複製電流即第6電流。
如請求項12之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，使用二極體連接之第1電晶體，經由上述第1路徑對上述記憶胞流通上述第3電流，於對上述記憶胞進行上述第2讀出時，使用二極體連接之上述第1電晶體，經由上述第1路徑對上述記憶胞流通上述第5電流。
如請求項12或13之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，將上述偏移電路充電為第5電壓，產生上述第2電壓之後，自上述偏移電路將上述第5電壓共享給上述第1電壓，藉此產生上述第3電壓。
如請求項14之記憶裝置，其中上述前置放大器具備上述偏移電路，上述偏移電路具備：第3記憶區域，其記憶上述第5電壓；第5開關，其使上述第3記憶區域記憶上述第5電壓；及第6開關，其將上述第5電壓共享給上述第1電壓。
如請求項12或13之記憶裝置，其中上述前置放大器係於對上述記憶胞進行上述第1讀出時，將上述偏移電路充電為第5電壓，基於上述第2讀出結果及上述第5電壓，產生上述第2電壓，產生上述第2電壓之後，將上述偏移電路放電，藉此產生基於上述第2電壓之上述第4電壓。
如請求項16之記憶裝置，其中上述前置放大器具備上述偏移電路，上述偏移電路具備：第4記憶區域，其記憶上述第5電壓；第7開關，其使上述第4記憶區域記憶上述第5電壓；及第8開關，其將上述第4記憶區域放電。