TWI779715B - 半導體記憶裝置及其控制方法 - Google Patents

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Abstract

實施形態提供一種高可靠性之半導體記憶裝置及其控制方法。 實施形態之半導體記憶裝置具備複數個記憶胞。第1節點保持自複數個記憶胞內之第1記憶胞讀出之第1資料。第2節點保持自複數個記憶胞內之第1記憶胞附近之第2記憶胞讀出之第2資料。差動電路具有與第1節點之電壓相應之第1電流流動之第1電流路徑、及與第2節點之電壓相應之第2電流流動之第2電流路徑，且自輸出部輸出與第1節點與第2節點之電壓差相應之輸出信號。第1暫存器將輸出信號鎖存，並作為保持信號輸出。第1偏移部連接於第1電流路徑，於保持信號為第1邏輯時使第1電流偏移。第2偏移部連接於第2電流路徑，於保持信號為與第1邏輯相反邏輯之第2邏輯時，使第2電流偏移。

Description

半導體記憶裝置及其控制方法
本實施形態係關於一種半導體記憶裝置及其控制方法。
存在MRAM(Magnetoresistive Random Access Memory：磁阻隨機存取記憶體)具有和位元線與字元線之交點對應設置有記憶胞之積層型記憶胞陣列之情形。積層型之情形時，配線電阻或記憶胞之特性根據記憶胞之位置而異，若藉由同一參考電壓讀出資料，則有錯誤檢測資料之邏輯之虞。相對於此，提案有依存於記憶胞之位置調整參考電壓，或使用自參考方式。
本發明欲解決之問題在於提供一種高可靠性之半導體記憶裝置及其控制方法。
本實施形態之半導體記憶裝置具備複數個記憶胞。第1節點保持自複數個記憶胞內之第1記憶胞讀出之第1資料。第2節點保持自複數個記憶胞內之第1記憶胞附近之第2記憶胞讀出之第2資料。差動電路具有與第1節點之電壓相應之第1電流流動之第1電流路徑、及與第2節點之電壓相應之第2電流流動之第2電流路徑，自輸出部輸出與第1節點與第2節點之電壓差相應之輸出信號。第1暫存器將輸出信號鎖存，並作為保持信號輸出。第1偏移部連接於第1電流路徑，於保持信號為第1邏輯時使第1電流偏移。第2偏移部連接於第2電流路徑，於保持信號為與第1邏輯相反邏輯之第2邏輯時使第2電流偏移。
以下，參考圖式說明本發明之實施形態。本實施形態並非限定於本發明者。圖式係模式性或概念性者，各部分之比例等未必與現實者相同。說明書與圖式中，對與既出之圖式所述者相同之要件標註相同符號，適當省略詳細說明。
(第1實施形態) 圖1係顯示第1實施形態之半導體記憶裝置之構成例之方塊圖。圖2係顯示記憶胞陣列之構成例之電路圖。半導體記憶裝置雖未特別限定，但可為例如MRAM(Magnetoresistive Random Access Memory)、ReRAM(Resistive Random Access Memory：電阻式隨機存取記憶體)等記憶體。以下之實施形態中，假設作為半導體記憶裝置之記憶體系統1為MRAM而進行說明。
作為半導體記憶裝置之記憶體系統1具備記憶體器件10與記憶體控制器20。
記憶體控制器20自個人電腦等主機(外部機器)2接收命令，自記憶體器件10讀出資料，或對記憶體器件10寫入資料。記憶體控制器20具備主機介面21、資料緩衝器22、暫存器23、CPU(Central Processing Unit：中央處理單元)24、器件介面25、及ECC(Error Correcting Code：錯誤校正碼)電路26。
主機介面21與主機2連接。經由主機介面21，於主機2與記憶體系統1之間進行資料收發等。
資料緩衝器22連接於主機介面21。資料緩衝器22接收經由主機介面21自主機2發送至記憶體系統1之資料，暫時記憶該資料。又，資料緩衝器22暫時記憶自記憶體系統1經由主機介面21發送至主機2之資料。資料緩衝器22可為揮發性記憶體，亦可為非揮發性記憶體。
暫存器23例如為揮發性記憶體，記憶由CPU24執行之設定資訊、指令及狀態等。暫存器23可為揮發性記憶體，亦可為非揮發性記憶體。
CPU24負責記憶體系統1全體之動作。CPU24例如依照自主機2接收到之指令，執行針對記憶體器件10之特定處理。
器件介面25於記憶體控制器20與記憶體器件10之間進行各種信號等之收發。
ECC電路26接收經由資料緩衝器22，自主機2接收到之寫入資料。ECC電路26對寫入資料附加錯誤校正碼。ECC電路26將附加錯誤校正碼後之寫入資料供給至例如資料緩衝器22，或器件介面25。
又，ECC電路26接收經由器件介面25自記憶體器件10供給之資料。該資料為記憶於記憶胞陣列11之記憶胞之資料。ECC電路26進行自記憶體器件10接收到之資料中是否存在錯誤之判定。ECC電路26判定為接收到之資料存在錯誤之情形時，使用錯誤校正碼對接收到之資料進行錯誤校正處理。接著，ECC電路26將錯誤校正處理後之資料供給至例如資料緩衝器22、器件介面25等。
記憶體器件10具備記憶胞陣列11、感測放大器/寫入驅動器12、行解碼器13、字元線驅動器14、列解碼器15、IO電路16、控制器17、及指令位址輸入電路18。
自記憶體控制器20對指令位址輸入電路18輸入各種外部控制信號，例如晶片選擇信號CS、時脈信號CK、時脈啟動信號CKE、及指令位址信號CA等。指令位址輸入電路18將指令位址信號CA傳輸至控制器17。
控制器17識別指令與位址。控制器17控制記憶體器件10。
記憶胞陣列11如圖2所示例如為MRAM，二維或三維配置有複數個記憶胞MC。各記憶胞MC例如為磁阻變化型記憶胞或電阻變化型記憶胞。實施形態中，作為各記憶胞MC之磁阻變化型記憶胞包含MTJ(Magnetic Tunnel Junction：磁穿隧結)元件30及選擇電晶體31作為記憶元件。MTJ元件30為根據電阻狀態之變化記憶資料，可藉由電流改寫資料之磁穿隧結元件。選擇電晶體31與MTJ元件30對應設置，以於該對應之MTJ元件30中流動電流時成為導通狀態之方式構成。另，亦可將MTJ元件記作電阻變化元件或磁阻變化元件。
如圖2所示，複數個字元線WL於列方向延伸，複數個位元線BL於行方向延伸。字元線WL及位元線BL以互相交叉之方式配線。相鄰之位元線BL與源極線SL成對，記憶胞MC和字元線WL與位元線BL或源極線SL之交點對應設置。各記憶胞MC之MTJ元件30及選擇電晶體31串聯連接於位元線BL與源極線SL之間。選擇電晶體31之閘極連接於字元線WL。
字元線驅動器14至少沿記憶胞陣列11之一邊配置。又，字元線驅動器14構成為於資料讀出或資料寫入時，對字元線WL施加電壓。
列解碼器15將自指令位址輸入電路18供給之指令位址信號CA之位址解碼。更具體而言，列解碼器15將經解碼之列位址供給至字元線驅動器14。藉此，字元線驅動器14可對選擇字元線WL施加電壓。
行解碼器13將自指令位址輸入電路18供給之指令位址信號CA之位址解碼。行解碼器13將經解碼之行位址供給至感測放大器/寫入驅動器12。
感測放大器/寫入驅動器12具備感測放大器及寫入驅動器。感測放大器/寫入驅動器12至少沿記憶胞陣列11之一邊配置。感測放大器經由全域位元線GBL連接於位元線BL，藉由檢測連接於選擇字元線WL之記憶胞MC中流動之電流，讀出記憶於記憶胞MC之資料。寫入驅動器經由全域位元線GBL連接於位元線BL，或經由全域源極線GSL連接於源極線SL。且，寫入驅動器於對選擇記憶胞MC寫入資料時，使連接於選擇字元線WL之選擇記憶胞MC中流動電流。
又，感測放大器/寫入驅動器12具備未圖示之頁面緩衝器。頁面緩衝器例如為揮發性記憶體，記憶由感測放大器讀出之資料，或經由IO電路16傳輸之寫入資料。
感測放大器/寫入驅動器12與資料線DQ之間之資料授受經由IO電路16進行。
如圖2所示，記憶胞陣列11包含二維配置或三維配置之複數個記憶胞MC。記憶胞陣列11具有複數個字元線WL0～WLi-1(i為1以上之整數)、複數個位元線BL0～BLj-1、及複數條源極線SL0～SLj-1(j為1以上之整數)。記憶胞MC和字元線WL與位元線BL或源極線SL之交點對應設置。即，記憶胞陣列11為積層型記憶胞陣列。
記憶胞MC由MTJ元件30及選擇電晶體31構成。選擇電晶體31例如由N型MOSFET(Metal Oxide Silicon Field Effect Transistor：金屬氧化矽場效電晶體)構成。
MTJ元件30之一端連接於位元線BL，另一端連接於選擇電晶體31之汲極。選擇電晶體31之閘極連接於字元線WL，源極連接於源極線SL。 圖3係記憶胞MC之說明圖。
利用TMR(Tunneling Magnetoresistance：穿隧磁阻)效應之MTJ元件30具有包含2塊強磁性層F、P與夾於該等間之非磁性層(隧道絕緣膜)B之積層構造，藉由利用自旋偏極隧道效應之磁阻變化，記憶數位資料。MTJ元件30可藉由2塊強磁性層F、P之磁化排列，取低電阻狀態與高電阻狀態。例如，若將低電阻狀態定義為“0”資料，將高電阻狀態定義為“1”資料，則可於MTJ元件30中記錄1位元資料。當然，亦可將低電阻狀態定義為“1”資料，將高電阻狀態定義為“0”資料。
例如，MTJ元件30依序積層固定層(釘紮層)P、隧道障壁層B、記錄層(自由層)F而構成。釘紮層P係磁化排列之方向固定之層，自由層F之磁化排列之方向可變，根據其之磁化方向記憶資料。釘紮層P及自由層F由強磁性體構成，隧道障壁層B由絕緣膜構成。
自由層F亦可使用例如鈷鐵硼(CoFeB)或硼化鐵(FeB)等。釘紮層P亦可使用例如鈷鉑(CoPt)、鈷鎳(CoNi)、或鈷鈀(CoPd)等。隧道障壁層B包含非磁性材料，可使用非磁性金屬、非磁性半導體、絕緣體等。隧道障壁層B亦可使用例如氧化鎂(MgO)、或氧化鋁(Al2O3)等。
若寫入時朝箭頭A1之方向流動電流，則自由層F之磁化方向相對於釘紮層P之磁化方向成為反平行狀態(AP狀態)，而成為高電阻狀態(“1”資料)。亦可將此種寫入動作設為“1”寫入動作。若寫入時朝箭頭A2之方向流動電流，則釘紮層P與自由層F各者之磁化方向成為平行狀態(P狀態)，而成為低電阻狀態(“0”資料)。亦可將此種寫入動作設為“0”寫入動作。如此，MTJ元件可藉由流動電流之方向而寫入不同之資料。
圖4係顯示第1實施形態之感測放大器/寫入驅動器12中之感測電路100之構成例之方塊圖。
感測電路100設置於每個位元線(全域位元線)。各感測電路100具備前置放大器110及感測放大器(SA)120。前置放大器110經由位元線對記憶胞MC供給電流(胞電流)，記憶基於胞電流之電壓V1st及V2nd。感測放大器120基於記憶於前置放大器110之電壓V1st及V2nd，判定資料(DO、DOB)。
圖5係顯示前置放大器110之構成例之電路圖。
前置放大器110具備PMOS(Positive Channel Metal Oxide Semiconductor：正通道金屬氧化物半導體)電晶體M29、M30、M31、M34、NMOS(Negative Channel Metal Oxide Semiconductor：負通道金屬氧化物半導體)電晶體M6、M7、M32、M33、M35及電容C3、C4。
電晶體M29之一端被施加電源電壓VDD，另一端及閘極電極連接於節點N15。電晶體M30之一端被施加電源電壓VDD，另一端連接於節點N16，閘極電極連接於節點N15。電晶體M29、M30構成電流鏡電路。
電晶體M6之一端連接於節點N15，另一端連接於節點N4，閘極電極接收信號Vclamp。
電晶體M7之一端連接於節點N4，另一端連接於位元線(全域位元線)，閘極電極接收讀取啟動信號REN。
電晶體M31、M32之一端連接於節點N16，另一端連接於節點N17。電晶體M31、M32之閘極電極分別接收信號SW1B、SW1P。電晶體M31、M32作為一個CMOS(Complementary MOS：互補MOS)開關發揮功能。電晶體M31、M32亦稱為開關M31、M32。
電晶體M33之一端連接於節點N16，另一端被施加接地電壓VSS，閘極電極連接於節點N17。
電容C3之一端連接於節點N17，另一端連接於接地電壓源VSS。
電晶體M34、M35之一端連接於節點N16，另一端連接於節點N18。電晶體M34、M35之閘極電極分別接收信號SW2B、SW2P。電晶體M34、M35作為一個CMOS開關發揮功能。電晶體M34、M35亦稱為開關M34、M35。
電容C4之一端連接於節點N18，另一端連接於接地電壓源VSS。
節點N17之電壓作為V1st供給至感測放大器120。電壓V1st經由開關M31、M32傳遞至電容C3。電容C3可將節點N17之電壓保持為電壓V1st。節點N18之電壓作為V2nd供給至感測放大器120。電壓V2nd經由開關M34、M35傳遞至電容C4。電容C4可將節點N18之電壓保持為電壓V2nd。
圖6係顯示感測放大器120之構成例之電路圖。
感測放大器120具備PMOS電晶體M8、M9、M10、M11、M12、M13、NMOS電晶體M14、M15、M16、M17、M18、M19、M20、M21、M22、M23、M24、M25。感測放大器120進而具備暫存器REG1與反相器INV1、INV2。
電晶體M8之一端被施加電源電壓VDD，另一端連接於節點N5，閘極電極接收信號LATPB。
電晶體M9之一端連接於節點N5，另一端連接於節點N6，閘極電極連接於節點N7。作為第1電晶體之電晶體M9設置於電流路徑CP1，閘極連接於電流路徑CP2之節點N7。
電晶體M10之一端連接於節點N5，另一端連接於節點N7，閘極電極連接於節點N6。作為第2電晶體之電晶體M10設置於電流路徑CP2，閘極連接於電流路徑CP1之節點N6。
電晶體M11之一端連接於節點N6，另一端連接於節點N7，閘極電極接收信號SEN。
電晶體M12之一端被施加電源電壓VDD，另一端連接於節點N6，閘極電極接收信號SEN。
電晶體M13之一端被施加電源電壓VDD，另一端連接於節點N7，閘極電極接收信號SEN。
電晶體M14之一端連接於節點N6，另一端連接於節點N8，閘極電極連接於節點N7。作為第1電晶體之電晶體M14設置於電流路徑CP1，閘極連接於電流路徑CP2之節點N7。
電晶體M15之一端連接於節點N8，另一端連接於節點N11，閘極電極經由節點N10接收信號SEN2。
電晶體M16之一端連接於節點N8，另一端被施加接地電壓VSS，閘極電極接收信號LATN。
電晶體M17之一端連接於節點N7，另一端連接於節點N9，閘極電極連接於節點N6。作為第2電晶體之電晶體M17設置於電流路徑CP2，閘極連接於電流路徑CP1之節點N6。
電晶體M18之一端連接於節點N9，另一端連接於節點N13，閘極電極經由節點N10接收信號SEN2。
電晶體M19之一端連接於節點N9，另一端被施加接地電壓VSS，閘極電極接收信號LATN。
電晶體M20之一端連接於節點N11，另一端被施加接地電壓VSS，閘極電極接收信號V1st。
電晶體M21之一端連接於節點N11，另一端連接於節點N12，閘極電極接收信號SHFTDO。
電晶體M22之一端連接於節點N12，另一端被施加接地電壓VSS，閘極電極接收移位電壓VSHFT1。
電晶體M23之一端連接於節點N13，另一端被施加接地電壓VSS，閘極電極接收信號V2nd。
電晶體M24之一端連接於節點N13，另一端連接於節點N14，閘極電極接收信號SHFTDOB。
電晶體M25之一端連接於節點N14，另一端被施加接地電壓VSS，閘極電極接收電壓VSHFT2。
此種感測放大器120中，電晶體M9、M14、M15、M20構成電流路徑CP1。電晶體M10、M17、M18、M23構成電流路徑CP2。電流路徑CP1之電晶體M9、M14之閘極共通連接於電流路徑CP2之節點N7，電流路徑CP2之電晶體M10、M17之閘極共通連接於電流路徑CP1之節點6。節點N6為電晶體M9與M14間之節點，節點N7為電晶體M10與M17間之節點。即，電晶體M9、M14之閘極與電晶體M10、M17之閘極交叉耦合。藉此，感測放大器120可作為差動放大電路發揮功能。電流路徑CP1係與節點N17之電壓V1st相應之電流I1st流動。電流路徑CP2係與節點N18之電壓V2nd相應之電流I2nd流動。感測放大器120自輸出部輸出與節點N17和節點N18之電壓差相應之輸出信號DO。另，感測放大器120作為差動放大電路發揮功能時，信號SEN為高位凖，電晶體M11～M13需斷開。
電晶體M21、M22構成連接於電流路徑CP1之偏移部OFS1。偏移部OFS1可自電晶體M15與M20間之節點N11分支，流動依照移位電壓(第1移位電壓)VSHFT1之偏移電流Iofs1。作為第1偏移電晶體之電晶體M22於閘極被施加移位電壓VSHFT1時，使偏移電流Iofs1流動。又，偏移部OFS1中，於電晶體M21接通時，電晶體M22可使偏移電流Iofs1流動。
電晶體M24、M25構成連接於電流路徑CP2之偏移部OFS2。偏移部OFS2可自電晶體M18與M23間之節點N13分支，流動依照移位電壓(第2移位電壓)VSHF2之偏移電流Iofs2。作為第2偏移電晶體之電晶體M25於閘極被施加移位電壓VSHFT2時，使偏移電流Iofs2流動。又，偏移部OFS2中，於電晶體M24接通時，電晶體M25可使偏移電流Iofs2流動。
移位電壓VSHFT1、VSHFT2以於電晶體M22或M25中流動特定偏移電流Iofs1、Iofs2之方式，控制電晶體M22、M25之導通狀態。若電晶體M22流動偏移電流Iofs1，則電流路徑CP1中流動之電流I1st增加偏移電流Iofs1之量。即，電流路徑CP1中流動之電流為I1st+Iofs1。其意指外觀上與電壓V1st移位至高電壓側相同。另一方面，若電晶體M25流動偏移電流Iofs2，則電流路徑CP2中流動之電流I2nd增加偏移電流Iofs2之量。即，電流路徑CP2中流動之電流為I2nd+Iofs2。其意指於外觀上與電壓V2nd移位至高電壓側相同。即，藉由流動偏移電流Iofs1，可視為電壓V1st上升與偏移電流Iofs1對應之偏移電壓Vofs1。藉由流動偏移電流Iofs2，可視為電壓V2nd上升與偏移電流Iofs2對應之偏移電壓Vofs2。
與偏移電流Iofs1、Iofs2對應之電壓V1st、V2nd之移位量成為偏移電壓Vofs1、Vofs2。偏移電流Iofs1係資料“0”時電流路徑CP1中流動之電流，與資料“1”時電流路徑CP1中流動之電流間之任意電流(例如大致中間電流)。偏移電流Iofs2係資料“0”時電流路徑CP2中流動之電流，與資料“1”時電流路徑CP2中流動之電流間之任意電流(例如大致中間電流)。偏移電壓Vofs1可為資料“0”時之節點N17(參考圖5)之電壓V1st，與資料“1”時之節點N17之電壓V1st間之任意電壓(大致中間電壓)。偏移電壓Vofs2可為資料“0”時之節點N18之電壓V2nd，與資料“1”時之節點N18之電壓V2nd間之任意電壓(大致中間電壓)。移位電壓VSHFT1、VSHFT2如下設定：電晶體M22、M25流動偏移電流Iofs1、Iofs2，使電壓V1st、V2nd移位偏移電壓Vofs1、Vofs2。偏移電壓Vofs1、Vofs2皆為資料“0”與資料“1”之大致中間電壓，亦可為彼此大致相等之電壓。又，移位電壓VSHFT1亦可為閘極電壓，其使得於電晶體M22中流動資料“0”時電流路徑CP1中流動之電流，與資料“1”時電流路徑CP1中流動之電流之差量電流以下(例如大致一半電流)之電流。偏移電壓Vofs2亦可為以下之電壓：其使得於電晶體M25中流動資料“0”時電流路徑CP2中流動之電流，與資料“1”時電流路徑CP2中流動之電流之差量電流以下(例如大致一半電流)之電流。
感測放大器120中，於節點N6、N7，藉由電流路徑CP1、CP2中流動之電流I1st(或I1st+Iofs1)、電流I2nd(或I2nd+Iofs2)產生電壓差。節點N6、N7之電壓差因交叉耦合之電晶體M9、M14及電晶體M10、M17而大幅發展。藉此，節點N6、N7之電壓差成為互輔之邏輯位凖之電壓差。將節點N6之電壓作為輸出信號DO，供給至圖1之IO電路16。將節點N7之電壓作為輸出信號DO之反轉輸出信號DOB，供給至圖1之IO電路16。又，將輸出信號DO輸入至暫存器REG1，於鎖存信號DLAT之時序將其鎖存至暫存器REG1中。
作為第1暫存器之暫存器REG1具備：輸入部，其連接於節點N6；輸出部，其連接於反相器INV1；及時脈輸入部，其輸入鎖存信號DLAT。暫存器REG1例如於鎖存信號DLAT上升至高位凖之時序鎖存輸出信號DO，並將其作為保持信號DO_PREV輸出。
反相器INV1連接於暫存器REG1與電晶體M21之閘極間。反相器INV1對電晶體M21之閘極賦予使來自暫存器REG1之保持信號DO_PREV反轉之偏移信號SHFTDO。
反相器INV2連接於反相器INV1之輸出與電晶體M24之閘極間。反相器INV2對電晶體M24之閘極賦予使來自反相器INV1之偏移信號SHFTDO反轉之偏移信號SHFTDOB。
藉此，藉由以暫存器REG1鎖存之保持信號DO_PREV，電晶體M21或M24之任一者接通，另一者斷開。當電晶體M21接通時，於電流路徑CP1流動偏移電流。該情形時，如上所述，與使電壓V1st上升偏移電壓Vofs等效。當電晶體M24接通時，於電流路徑CP2流動偏移電流。該情形時，與使電壓V2nd上升偏移電壓Vofs等效。由於偏移電壓Vofs為資料“0”與資料“1”之大致中間電壓，故藉由使電壓V1st或V2nd移位偏移電壓Vofs，可將電壓V1st或V2nd設定為資料“0”與資料“1”之大致中間電壓。或者，可使大致相同位凖之電壓V1st或V2nd中之任一者移位至高電壓側。因此，移位偏移電壓Vofs後，可使用電壓V1st、V2nd之一者作為參考電壓，檢測另一個電壓。
例如，將以某讀出動作檢測出之資料作為電壓V1st保持於節點N17，以下個讀出動作檢測出之資料作為電壓V2nd保持於節點N18。於該時點，電壓V1st作為保持信號DO_PREV輸出，根據電壓V1st之電壓位凖，偏移部OFS1、OFS2之一者，使偏移電流Iofs1或Iofs2之任一者流動。
電壓V1st為低位凖，保持信號DO_PREV為低位凖之情形時，電晶體M21接通，偏移部OFS1使偏移電流Iofs1於電流路徑CP1中流動。另一方面，電壓V1st為高位凖，保持信號DO_PREV為高位凖之情形時，電晶體M24接通，偏移部OFS2使偏移電流Iofs2於電流路徑CP2流動。
如此，感測放大器120基於前一次之讀出資料之邏輯(電壓V1st之電壓位凖)，使電壓V1st或電壓V2nd之任一者上升偏移電壓Vofs。藉此，感測放大器120可使用前一次之讀出資料(電壓V1st)作為參考信號，檢測此次之讀出資料(電壓V2nd)。
以下，針對本實施形態之前置放大器110及感測放大器120之讀出動作更詳細說明。
圖7係顯示前置放大器110及感測放大器120之讀出動作之一例之時序圖。圖8(A)～圖9(C)係顯示讀出動作之一例之概念圖。
讀出動作中，信號Vclamp維持高位凖，信號LATPB維持低位凖，信號SW2P維持高位凖，信號SW2B維持低位凖。因此，讀出動作中，前置放大器110之電晶體M6、開關M34、M35及感測放大器120之M8，維持導通狀態(接通)。移位電壓VSHFT1、VSHFT2以電晶體M22、M25可使特定之偏移電流Iofs1、Iofs2流動之方式，維持在特定電壓。因此，圖7中，省略該等信號之時序圖。
於t1前之初始狀態下，信號SW1P為低位凖，信號SW1B為高位凖。又，信號REN、SEN、SEN2、LATN為低位凖。前置放大器110之電晶體M7、開關M31、M32變為非導通狀態(斷開)。感測放大器120之電晶體M11～M13接通，電晶體M15、M16、M18、M19斷開。
由於在初始狀態下，電晶體M11～M13接通，故將節點N6、N7充電成高位凖，初始狀態之輸出信號DO為高位凖。又，電晶體M14、M17接通，但電晶體M9、M10斷開。
暫存器REG1鎖存高位凖作為初始狀態之保持信號DO_PREV。該情形時，電晶體M21斷開，電晶體M24接通。另，由於在t1前之初始狀態下，電晶體M15、M18斷開，故於感測放大器120內尚未流動偏移電流Iofs1、Iofs2。又，藉由讀出存儲有現有資料之特定初始記憶胞，設定初始狀態之輸出信號DO。初始記憶胞為最初之讀出對象。此時，初始記憶胞之位置已定，初始記憶胞存儲現有之初始資料(例如資料“1”)。因此，初始記憶胞之資料可以自參考方式讀出，或者亦可使用適於初始記憶胞之參考信號讀出。當然，初始狀態之輸出信號DO及保持信號DO_PREV亦可為低位凖。
以下，按照記憶胞MC1～MC4之順序執行讀出動作。
(記憶胞MC1之讀出動作) 首先，讀出記憶胞MC1之資料。於t1，當讀取啟動信號REN上升至高位凖時，電晶體M7接通，與記憶胞MC1之資料(電阻)對應之記憶體電流於電晶體M29、M6、M7之電流路徑流動。又，電晶體M29、M30作為電流鏡發揮功能，與記憶體電流對應之鏡像電流於電晶體M30、M33之電流路徑中流動。此時，開關M31、M32斷開，開關M34、M35接通。藉此，節點N16之電壓作為電壓V2nd輸出至圖6之感測放大器120，儲存於電容C4中。因此，電壓V1st保持不變(例如V0)，電壓V2nd變化為與記憶胞MC1之資料對應之電壓V1。例如，記憶胞MC1為低電阻之情形時，由於記憶體電流及鏡像電流變大，故電壓V2nd變為高於電壓V1st之高位凖。記憶胞MC1變為高電阻之情形時，由於記憶體電流及鏡像電流變小，故電壓V2nd變為低於電壓V1st之低位凖。
接著，於t2，使感測放大器120之信號SEN2上升至高位凖，接通電晶體M15、M18。
接著，於t3，使感測放大器120之信號SEN上升至高位凖，斷開電晶體M11～M13。藉此，來自電源VDD之電流經由電晶體M8流至電流路徑CP1、CP2。電流路徑CP1中流動之電流I1st由以電壓V1st控制之電晶體M20之電阻狀態決定。再者，電晶體M21接通時，電流路徑CP1中額外流動偏移電流Iofs1。電流路徑CP2中流動之電流I2nd由以電壓V2nd控制之電晶體M23之電阻狀態決定。再者，電晶體M24接通時，電流路徑CP2中額外流動偏移電流Iofs2。
此處，參考圖8(A)～圖8(C)，針對保持信號DO_PREV為高位凖時之記憶胞MC1之資料檢測方法進行說明。圖8(A)～圖8(C)之圖表中，橫軸表示電壓V1st、V2nd之位凖(即，記憶胞之資料之邏輯)，縱軸表示記憶胞數(頻率)。平行狀態(P狀態)為記憶胞之低電阻狀態，例如表示電壓V1st、V2nd之低位凖(資料“0”)。反平行狀態(AP狀態)為記憶胞之高電阻狀態，例如表示電壓V1st、V2nd之高位凖(資料“1”)。
如圖8(A)所示，於初始狀態下，保持信號DO_PREV為高位凖之情形時，圖6之偏移部OFS2於電流路徑CP2流動偏移電流Iofs2。此時，偏移部OFS1不流動偏移電流Iofs1。該情形時，如圖8(B)所示，可視為與檢測對象之記憶胞MC1對應之電壓V2nd上升偏移電壓Vofs2。感測放大器120將電壓V2nd+Vofs2與高位凖電壓V1st進行比較。即，感測放大器120將移位且降低偏移電流Iofs2之量之電晶體M9、M14之閘極(節點N7)之電壓，與未移位之電晶體M10、M17之閘極(節點N6)之電壓進行比較。
此時，記憶胞MC1之資料之邏輯為“0”，電壓V2nd為低位凖之情形時，如圖8(B)所示，電壓V2nd偏移成高位凖電壓V1st與低位凖電壓V2nd之大致中間電壓(V2nd+Vofs2)。因此，感測放大器120藉由將中間電壓V2nd+Vofs2與高位凖電壓V1st進行比較，可檢測電壓V2nd為低位凖。即，感測放大器120可檢出記憶胞MC1之資料為“0”。
另一方面，記憶胞MC1之資料之邏輯為“1”，電壓V2nd為高位凖之情形時，如圖8(C)所示，電壓V2nd偏移為較高位凖電壓V1st、V2nd提高偏移電壓Vofs2之電壓V2nd+Vofs2。即，電壓V1st、V2nd之兩者為高位凖之情形時，有無法識別電壓V1st與電壓V2nd之虞。但，根據本實施形態，使高位凖電壓V2nd偏移成較其進而提高偏移電壓Vofs2之電壓V2nd+Vofs2。因此，感測放大器120藉由將電壓V2nd+Vofs2與高位凖電壓V1st進行比較，可檢測電壓V2nd為高位凖。即，感測放大器120可檢測記憶胞MC1之資料為“1”。
如此，感測放大器120可使用初始狀態之節點N17之電壓V1st作為參考信號，檢測記憶胞MC1之資料。
再次參考圖7。於t3～t4，輸出信號DO中，出現節點N6與節點N7之電壓差。節點N6與節點N7之電壓差依存於電流路徑CP1中流動之電流I1st或I1st+Iofs1，與電流路徑CP2中流動之電流I2nd或I2nd+Iofs2。再者，電流路徑CP1、CP2中流動之該等電流由電壓V1st、V2nd及保持信號DO_PREV決定。如此，輸出信號DO中出現電壓V2nd+Vofs2與電壓V1st之電壓差。
於t4，藉由使信號LATN上升至高位凖，接通電晶體M16、M19，使節點N6與節點N7之電壓差進而大幅地發展。此時，記憶胞MC1之資料之邏輯為“0”，電壓V2nd為低位凖之情形時，輸出信號DO變為低位凖。記憶胞MC1之資料之邏輯為“1”，電壓V2nd為高位凖之情形時，輸出信號DO變為高位凖。
接著，於t5，圖5之前置放大器110之信號SW1P、SW1B分別變為高位凖與低位凖，開關M31、M32接通。藉此，記憶胞MC1之資料亦傳遞至節點N17，電壓V1st與電壓V2nd同樣，成為與記憶胞MC1之資料對應之電壓。電容C3由與記憶胞MC1之資料對應之電壓充電。又，鎖存信號DLAT變為高位凖，圖6之暫存器REG1將輸出信號DO作為保持信號DO_PREV鎖存。藉此，保持作為記憶胞MC1之資料之檢測結果之輸出信號DO，作為保持信號DO_PREV。
接著，於t6，信號SEN、SEN2、LATN、DLAT下降至低位凖。藉此，電晶體M11～M13接通，電晶體M15、M16、M18、M19斷開。藉此，電流路徑CP1、CP2之電流I1st、I2nd停止，將節點N6、N7重設為相同電壓。但，藉由將鎖存信號DLAT無效化為低位凖，暫存器REG1不依存於輸出信號DO，維持記憶胞MC1之資料之邏輯作為保持信號DO_PREV。
又，信號SW1P、SW1B分別變成低位凖與高位凖，開關M31、M32斷開。但，電容C3將節點N17之電壓V1st保持為與記憶胞MC1之資料對應之電壓。即，保持信號DO_PREV及節點N17之電壓V1st維持記憶胞MC1之資料之邏輯。另一方面，重設節點N18之電壓V2nd、節點N6、N7之輸出信號DO、DOB。
接著，於t7，讀取啟動信號REN下降至低位凖。藉此，記憶胞MC1之讀出動作結束。
(記憶胞MC2之讀出動作) 接著，對於記憶胞MC2，同樣執行讀出動作。t11～t17之動作可基本與t1～t7之動作相同。但，t13～t14之資料檢測時，保持信號DO_PREV及節點N17之電壓V1st維持記憶胞MC1之資料之邏輯，記憶胞MC2之資料傳遞至節點N18之電壓V2nd。
例如，記憶胞MC1之資料之邏輯為“1”，保持信號DO_PREV為高位凖之情形時，記憶胞MC2之資料檢測中，偏移部OFS2於電流路徑CP2流動偏移電流Iofs2。藉此，與記憶胞MC2之資料對應之節點N18之電壓可視為偏移成電壓V2nd+Vofs2者。因此，感測放大器120藉由將電壓V2nd+Vofs2與電壓V1st進行比較，可檢測記憶胞MC2之資料。其與參考圖8說明之動作相同。感測放大器120基於鎖存至暫存器REG1之保持信號DO_PREV(記憶胞MC1之資料)，使與記憶胞MC2之資料對應之電壓V2nd外觀上偏移成電壓V2nd+Vofs2。藉此，可使用與記憶胞MC1之資料對應之電壓V1st作為參考電壓，檢測記憶胞MC2之資料。
另一方面，記憶胞MC1之資料之邏輯為“0”，保持信號DO_PREV為低位凖之情形時，偏移部OFS1於電流路徑CP1中流動偏移電流Iofs1。藉此，與記憶胞MC1之資料對應之節點N17之電壓可視為偏移成電壓V1st+Vofs1者。
此處，參考圖9(A)～圖9(C)，說明保持信號DO_PREV為低位凖時之記憶胞MC2之資料檢測方法。圖9(A)～圖9(C)之圖表之橫軸及縱軸與圖8(A)～圖8(C)之該等相同。
如圖9(A)所示，保持信號DO_PREV為低位凖之情形時，圖6之偏移部OFS1於電流路徑CP1流動偏移電流Iofs1。此時，偏移部OFS2不流動偏移電流Iofs2。該情形時，已讀出且保持於節點N17之記憶胞MC1之資料(電壓V1st)可視為上升偏移電壓Vofs1。該情形時，如圖9(A)所示，電壓V1st可視為偏移成高位凖與低位凖之大致中間電壓V1st+Vofs1。感測放大器120將作為參考電壓之中間電壓V1st+Vofs1與電壓V2nd進行比較。即，感測放大器120將移位且降低偏移電流Iofs1之量之電晶體M10、M17之閘極(節點N6)之電壓，與未移位之電晶體M9、M14之閘極(節點N7)之電壓進行比較。另，保持信號DO_PREV維持被鎖存至暫存器REG1之狀態(低位凖)。
此時，記憶胞MC2之資料之邏輯為“0”，電壓V2nd為低位凖之情形時，如圖9(B)所示，感測放大器120使低位凖之電壓V1st移位至中間電壓V1st+Vofs1，將中間電壓V1st+Vofs1與低位凖之電壓V2nd進行比較。藉此，電壓V1st自電壓V2nd附近朝中間電壓V1st+Vofs1離開，故感測放大器120可檢測電壓V2nd為低位凖(資料“0”)。
另一方面，記憶胞MC2之資料之邏輯為“1”，電壓V2nd為高位凖之情形時，如圖9(C)所示，感測放大器120將偏移後之中間電壓V1st+Vofs1與高位凖之電壓V2nd進行比較。藉此，電壓V1st雖接近電壓V2nd但仍然充分離開，故感測放大器120可檢測電壓V2nd為高位凖(資料“1”)。
如此，感測放大器120可使用中間電壓V1st+Vofs1作為參考信號，而檢測記憶胞MC2之資料。
其後，t14～t17之動作可基本與t4～t7之動作相同。
(記憶胞MC3之讀出動作) 接著，對於記憶胞MC3，同樣地執行讀出動作。t21～t27之動作可基本與t1～t7之動作相同。但，t23～t24之資料檢測時，保持信號DO_PREV及節點N17之電壓V1st維持記憶胞MC2之資料之邏輯，記憶胞MC3之資料被傳遞至節點N18之電壓V2nd。
例如，記憶胞MC2之資料之邏輯為“1”，保持信號DO_PREV為高位凖之情形時，記憶胞MC3之資料檢測中，偏移部OFS2於電流路徑CP2流動偏移電流Iofs2。藉此，與記憶胞MC3之資料對應之節點N18之電壓可視為偏移成電壓V2nd+Vofs2者。因此，感測放大器120藉由將電壓V2nd+Vofs2與電壓V1st進行比較，可檢測記憶胞MC3之資料。其與參考圖8說明之動作相同。感測放大器120基於鎖存至暫存器REG1之保持信號DO_PREV(記憶胞MC2之資料)，使與記憶胞MC3之資料對應之電壓V2nd於外觀上偏移成電壓V2nd+Vofs2。藉此，可使用與記憶胞MC2之資料對應之電壓V1st作為參考電壓，檢測記憶胞MC3之資料。
又，例如記憶胞MC2之資料之邏輯為“0”，保持信號DO_PREV為低位凖之情形時，記憶胞MC3之資料檢測中，偏移部OFS1於電流路徑CP1流動偏移電流Iofs1。藉此，與記憶胞MC2之資料對應之節點N17之電壓可視為偏移成電壓V1st+Vofs1者。因此，感測放大器120藉由將電壓V1st+Vofs1與電壓V2nd進行比較，可檢測記憶胞MC3之資料。其與參考圖9說明之動作相同。感測放大器120基於鎖存至暫存器REG1之保持信號DO_PREV(記憶胞MC2之資料)，使與記憶胞MC2之資料對應之電壓V1st於外觀上偏移成電壓V1st+Vofs1。藉此，使用與記憶胞MC2之資料對應之電壓V1st作為參考電壓，可檢測記憶胞MC3之資料。
(記憶胞MC4之讀出動作) 接著，對於記憶胞MC4，同樣地執行讀出動作。t31～t37之動作可基本與t1～t7之動作相同。但，t33～t34之資料檢測時，保持信號DO_PREV及節點N17之電壓V1st維持記憶胞MC3之資料之邏輯，記憶胞MC4之資料被傳遞至節點N18之電壓V2nd。記憶胞MC4之其他讀出動作可與記憶胞MC3之讀出動作相同。
藉此，感測放大器120使用與記憶胞MC3之資料對應之電壓V1st作為參考電壓，可檢測記憶胞MC4之資料。
圖7僅顯示出記憶胞MC1～MC4之讀出動作，但記憶胞MC5之後亦可同樣地讀出。該情形時，感測放大器120使用與記憶胞MCk-1(k≧1)之資料對應之電壓V1st作為參考電壓，檢測記憶胞MCk之資料。
另，上述實施形態中，初始記憶胞存儲有資料“1”之高位凖資料。但，初始記憶胞亦可存儲資料“0”之低位凖資料。該情形時，如參考圖9所說明，感測放大器120使初始狀態之電壓V1st移位成偏移電壓V1st+Vofs1，將偏移電壓V1st+Vofs1作為參考電壓，檢測與記憶胞MC1之資料對應之電壓V2nd即可。如此，初始記憶胞之資料亦可為“0”或“1”之任一者。
又，本實施形態之感測放大器120使用前一刻之讀出資料(電壓V1st)作為參考信號，檢測此次之讀出資料(電壓V2nd)。但，感測放大器120亦可使用更早之讀出資料作為參考信號。該情形時，保持於節點N17之資料(電壓V1st)只要保持提早2個胞以上之讀出資料即可。成為此次讀出對象之記憶胞只要配置於提早2個胞以上之讀出對象之記憶胞附近即可。
圖10(A)～圖10(D)係顯示記憶胞MC之讀出順序之概念圖。
如上所述，感測放大器120使用與現有之初始記憶胞之資料對應之電壓V1st或偏移電壓V1st+Vofs1作為參考電壓，檢測記憶胞MC1之資料。同樣，感測放大器120使用記憶胞MCk-1之資料作為參考資料，檢測記憶胞MCk之資料。
於記憶胞陣列11內，記憶胞MCk配置於記憶胞MCk-1附近，較佳為記憶胞MCk-1之相鄰胞。藉由使記憶胞MCk配置於記憶胞MCk-1附近或相鄰配置，記憶胞MCk及記憶胞MCk-1之電氣特性接近而相似。又，因自驅動器14或感測電路100等至記憶胞MCk及記憶胞MCk-1之配線距離彼此亦無太大改變，故配線電阻亦大致相等。因此，感測放大器120可使用記憶胞MCk-1之資料作為參考資料，正確檢測記憶胞MCk之資料。
例如，圖11(A)～圖12(C)係顯示讀出動作之其他例之概念圖。
如圖11(A)所示，與記憶胞MCk-1之資料對應之電壓V1st位於資料“1”之分布之下端之情形時，認為記憶胞MCk-1附近之記憶胞MCk亦具有與記憶胞MCk-1相同之特性。即，與記憶胞MCk之資料對應之電壓V2nd亦位於資料“1”或“0”之分布之下端之可能性較高。因此，記憶胞MCk之資料為“0”之情形時，如圖11(B)所示，電壓V2nd位於資料“0”之分布之下端。感測放大器120基於保持信號DO_PREV，使與記憶胞MCk之資料對應之電壓V2nd於外觀上偏移成電壓V2nd+Vofs2。由於記憶胞MCk-1、MCk之資料分別位於資料“1”、“0”之分布之下端，故使用與記憶胞MCk-1之資料對應之電壓V1st作為參考電壓，可檢測記憶胞MCk之資料(電壓V2nd+Vofs2)。另，由於保持信號DO_PREV為由感測放大器120檢測後之信號，故位於分布之大致中心。
記憶胞MCk之資料為“1”之情形時，如圖11(C)所示，電壓V2nd位於資料“1”之分布之下端。感測放大器120基於保持信號DO_PREV，使與記憶胞MCk之資料對應之電壓V2nd於外觀上偏移成電壓V2nd+Vofs2。由於記憶胞MCk-1、MCk之資料皆位於資料“1”之分布之下端，故使用與記憶胞MCk-1之資料對應之電壓V1st作為參考電壓，可檢測記憶胞MCk之資料(電壓V2nd+Vofs2)。
另，圖11(A)～圖11(C)之具體例中，記憶胞MCk-1、MCk之資料位於分布之下端，但記憶胞MCk-1、MCk之資料位於分布之上端之情形亦同樣。
如圖12(A)所示，與記憶胞MCk-1之資料對應之電壓V1st位於資料“0”之分布之上端之情形時，認為記憶胞MCk-1附近之記憶胞MCk亦具有與記憶胞MCk-1相同之特性。即，與記憶胞MCk之資料對應之電壓V2nd亦位於資料“1”或“0”之分布之上端之可能性較高。藉此，記憶胞MCk之資料為“0”之情形時，如圖12(B)所示，電壓V2nd位於資料“0”之分布之上端。感測放大器120基於保持信號DO_PREV，使與記憶胞MCk-1之資料對應之電壓V1st於外觀上偏移成電壓V1st+Vofs1。由於記憶胞MCk-1、MCk之資料皆位於資料“0”之分布之上端，故使用使與記憶胞MCk-1之資料對應之電壓V1st偏移之電壓V1st+Vofs1作為參考電壓，可檢測記憶胞MCk之資料(電壓V2nd)。
記憶胞MCk之資料為“1”之情形時，如圖12(C)所示，電壓V2nd位於資料“1”之分布之上端。感測放大器120基於保持信號DO_PREV，使與記憶胞MCk-1之資料對應之電壓V1st於外觀上偏移成電壓V1st+Vofs1。由於記憶胞MCk-1、MCk之資料分別位於資料“0”與“1”之分布之上端，故使用使與記憶胞MCk-1之資料對應之電壓V1st偏移之電壓V1st+Vofs1作為參考電壓，可檢測記憶胞MCk之資料(電壓V2nd)。
另，圖12(A)～圖12(C)之具體例中，記憶胞MCk-1、MCk之資料位於分布之上端，但記憶胞MCk-1、MCk之資料位於分布之下端之情形亦同樣。
如此，連續讀出之記憶胞MCk及記憶胞MCk-1較佳為互為附近或相鄰配置，具有互相類似之電氣特性。又，較佳為自驅動器14或感測電路100等至記憶胞MCk及記憶胞MCk-1之配線電阻亦大致相等。藉此，感測放大器120使用記憶胞MCk-1之資料作為參考資料，可正確檢測記憶胞MCk之資料。
記憶胞MC之讀出順序亦可為圖10(A)～圖10(D)之任一者。圖10(A)或圖10(B)依序存取沿字元線WL或位元線BL排列之記憶胞MC，讀出資料。此時，感測電路100自複數個記憶胞MC讀出資料，上述複數個記憶胞MC自某字元線WL或位元線BL之一端至另一端連續相鄰。其後，感測電路100自複數個記憶胞MC讀出資料，上述複數個記憶胞MC自相鄰之另一個字元線WL或另一個位元線BL之另一端至一端連續相鄰。重複該操作，感測電路100自Z字狀連續之記憶胞MC讀出資料。藉此，即使記憶胞陣列11中分開之記憶胞MC彼此之電氣特性不同之情形時，只要附近之記憶胞MC彼此之電性特性類似，感測電路100便可使用記憶胞MCk-1之資料作為參考資料，檢測記憶胞MCk之資料。
圖10(C)中，感測電路100連續存取記憶胞陣列11之對角方向(相對於字元線及位元線傾斜之方向)上相鄰之記憶胞MC。該情形時，相鄰之2個記憶胞MC連接於互不相同之字元線WL與位元線BL。
圖10(D)中，感測電路100對依記憶胞MC0～MC13之順序相鄰或靠近之記憶胞進行存取。存取記憶胞MC13後，感測電路100依相同順序存取字元線WL或位元線BL方向上相鄰之13個記憶胞群。如此，較佳為記憶胞MCk與記憶胞MCk-1相鄰，但無需一定相鄰，亦可配置於記憶胞MCk-1附近。所謂附近，只要為記憶胞MCk、MCk-1具有彼此相似之電氣特性及配線電阻之範圍內即可。
根據以上之實施形態，感測電路100無須為了讀出1個記憶胞MC之資料，而如自參考方式般，對該記憶胞MC執行複數次讀出動作及寫入動作。因此，資料讀出速度較自參考方式快，消耗電力亦較小。又，耐資料改寫性亦不較自參考方式差。
又，由於本實施形態之感測電路100使用相鄰之記憶胞MC之資料作為參考資料，故自然調整參考信號。即，無須根據記憶胞MC之位置調整參考信號之電路，且自然調整參考信號。藉此，感測電路100可減小其電路規模，且可正確檢測記憶胞MC之資料。
又，本實施形態之感測電路100與自參考方式所使用之感測電路相似。因此，本實施形態之感測電路100可使用現有之自參考方式之感測電路而相對容易地製作。
(第2實施形態) 由ECC(Error-Correcting Code)等檢測出讀出資料錯誤之情形時，導致參考錯誤資料來檢測下個資料。該情形時，有無法進行正確之資料檢測之虞。
本實施形態中，檢測出錯誤之情形時，使用更早前檢測出之正常資料(提早2個胞以上之資料)作為參考資料來檢測資料。或者，該情形時，亦可使用自參考方式檢測下個資料。
圖13係顯示第2實施形態之前置放大器110及感測放大器120之讀出動作之一例之時序圖。該例中，假設記憶胞MC2之讀出資料錯誤。該情形時，記憶胞MC3使用記憶胞MC1之資料作為參考資料進行檢測。記憶胞MC1、MC4之讀出動作可與圖7所示之第1實施形態之動作相同。因此，省略t1～t7及t31～t37之動作說明。
記憶胞MC2之讀出資料錯誤之情形時，於t15～t16，信號SW1P、SW1B不動作，開關M31、M32維持斷開狀態。藉此，記憶胞MC2之資料不傳遞至節點N17，電壓V1st保持與記憶胞MC1之資料對應之電壓。電容C3保持由與記憶胞MC1之資料對應之電壓充電之狀態。又，信號DLAT亦不上升，圖6之暫存器REG1不更新保持信號DO_PREV，維持記憶胞MC1之資料之檢測結果作為保持信號DO_PREV。
因此，讀出下個記憶胞MC3時，於記憶胞MC3之資料正確之情形時，使用記憶胞MC1之讀出資料作為參考信號，檢測記憶胞MC3之資料。即，前置放大器110於讀出資料錯誤之情形時，不將該錯誤資料保持於節點N17，感測放大器120不將基於錯誤資料之輸出信號DO作為保持信號DO_PREV進行鎖存。前置放大器110及感測放大器120將之前的正常讀出資料保持於節點N17，且作為保持信號DO_PREV維持。
因此，記憶胞MC3之資料係參考較其提早2個胞以上之讀出資料(例如，記憶胞MC1之資料)而檢測。藉此，即使記憶胞MC2之資料錯誤，感測放大器120亦可正確讀出記憶胞MC3之資料。
又，即使2個記憶胞連續錯誤，前置放大器110及感測放大器120亦繼續保持之前的正常資料，故可正確讀出下個記憶胞之資料。另，本實施形態中，發生錯誤之情形時，有存儲參考資料之記憶胞不與讀出對象之記憶胞相鄰之情形。但，由於該等記憶胞互相配置於附近，故不成問題。
(第3實施形態) 圖14係顯示第3實施形態之前置放大器110之構成例之電路圖。
第3實施形態中，前置放大器110包含分別由開關M31、M32、開關M34、M35、電晶體M33及電容C3構成之複數個區塊200_1、200_2。區塊200_1、200_2並聯連接於節點N16、N18。前置放大器110之其他構成可與第1實施形態之對應構成相同，亦可由區塊200_1、200_2共用。因此，節點N17設置於區塊200_1、200_2之各者，可保持複數個電壓V1st。另一方面，區塊200_1、200_2共用節點N18，將1個電壓V2nd使用於讀出動作。
圖15係顯示第3實施形態之感測放大器120之構成例之電路圖。感測放大器120包含由偏移部OFS1及電晶體M20構成之複數個區塊301_1、301_2，及由偏移部OFS2及電晶體M25構成之複數個區塊302_1、302_2。區塊301_1、301_2分別連接於反相器INV1_1、INV1_2之輸出，接收信號SHFTDO_1、SHFTDO_2各者。又，區塊301_1、301_2共通連接於電晶體M15之源極。區塊302_1、302_2分別連接於反相器INV2_1、INV2_2之輸出，接收信號SHFTDOB_1、SHFTDOB_2各者。又，區塊302_1、302_2共通連接於電晶體M18之源極。
又，感測放大器120包含複數個暫存器REG1、REG2、複數個反相器INV1_1、INV1_2、及複數個反相器INV2_1、INV2_2。複數個暫存器REG1、GER2輸入輸出信號DO，分別於鎖存信號DLAT_1、DLAT_2上升之時序鎖存輸出信號DO，將其作為保持信號DO_PREV_1、DO_PREV_2輸出。反相器INV1_1、INV1_2分別將保持信號DO_PREV_1、DO_PREV_2反轉輸出信號SHFTDO_1、SHFTDO_2。反相器INV2_1、INV2_2分別將信號SHFTDO_1、SHFTDO_2反轉輸出信號SHFTDOB_1、SHFTDOB_2。
感測放大器120之其他構成可與第1實施形態之對應構成相同，亦可由區塊301_1、302_2、暫存器REG1、REG2等共用。
如此，第3實施形態中，感測電路100具備暫存器REG1、REG2、節點N17、N18等2個系統，可保持過去讀出之複數個正常資料。另，參考符號***_1表示第1系統，參考符號***_2表示第2系統。又，本實施形態具有2個系統，但亦可具備3個以上系統。
圖16係顯示第3實施形態之前置放大器110及感測放大器120之讀出動作之一例之時序圖。該例中，假設記憶胞MC2、MC3之讀出資料錯誤。以下，主要針對與第1實施形態之不同點進行說明。
與初始記憶胞之讀出資料對應之電壓V0保持於區塊200_1、200_2兩者之節點N17。因此，於t1之前，電壓V1st_1、V1st_2皆為電壓V0。伴隨於此，於初始狀態下，暫存器REG1、REG2保持初始記憶胞之資料D0，作為保持信號DO_PREV_1、DO_PREV_2。感測電路100於記憶胞MC之資料讀出時，交替使用第1系統與第2系統。
t1～t7之記憶胞MC1之讀出動作中，節點N18之電壓V2nd變為與記憶胞MC1之資料對應之電壓V1。首先，若使用第2系統，則感測放大器120使用初始狀態之電壓V1st_2作為參考信號，檢測記憶胞MC1之資料。記憶胞MC1之檢測方法可與第1實施形態之檢測方法相同。
記憶胞MC1之資料正常之情形時，於t5～t6，與記憶胞MC1之資料對應之電壓V1保持於第1系統側之區塊200_1之節點N17。因此，記憶胞MC2之讀出動作中，電壓V1st_1成為電壓V1。第2系統側之節點N17之電壓V1st_2保持電壓V0之狀態。
又，於t5～t6，第1系統之鎖存信號DTAL_1上升。藉此，暫存器REG1鎖存作為輸出信號DO輸出之資料D1，將其作為保持信號DO_PREV_1輸出。此時，第2系統側之暫存器REG2仍然鎖存資料D0作為保持信號DO_PERV_2。
t11～t17之記憶胞MC2之讀出動作中，節點N18之電壓V2nd變為與記憶胞MC2之資料對應之電壓V2。由於此次使用第1系統，故感測放大器120使用電壓V1st_1作為參考信號，檢測記憶胞MC2之資料。記憶胞MC2之檢測方法可與第1實施形態之檢測方法基本相同。
此處，記憶胞MC2之資料錯誤之情形時，信號SW1P_1、SW1P_2不上升，鎖存信號DTAL_1、DLAT_2亦不上升。因此，與記憶胞MC2之資料對應之電壓V2作為節點N18之電壓V2nd出現，但不保持於區塊200_1、200_2之節點N17。因此，區塊200_1之節點N17之電壓V1st_1保持電壓V1之狀態，區塊200_2之節點N17之電壓V1st_2保持電壓V0之狀態。又，暫存器REG1、REG2不變更保持信號DO_PREV_1、DO_PREV_2，分別維持資料D1、D0。
t21～t27之記憶胞MC3之讀出動作中，節點N18之電壓V2nd變為與記憶胞MC3之資料對應之電壓V3。由於此次使用第2系統，故感測放大器120使用電壓V1st_2作為參考信號，檢測記憶胞MC3之資料。記憶胞MC3之檢測方法可與第1實施形態之檢測方法基本相同。
此處，記憶胞MC3之資料亦錯誤之情形時，信號SW1P_1、SW1P_2不上升，鎖存信號DLAT_1、DLAT_2亦不上升。因此，與記憶胞MC3之資料對應之電壓V3作為節點N18之電壓V2nd出現，但不保持於區塊200_1、200_2之節點N17。因此，區塊200_1之節點N17之電壓V1st_1保持電壓V1之狀態，區塊200_2之節點N17之電壓V1st_2保持電壓V0之狀態。又，暫存器REG1、REG2不變更保持信號DO_PREV_1、DO_PREV_2，分別維持資料D1、D0。
t31～t37之記憶胞MC4之讀出動作中，節點N18之電壓V2nd變為與記憶胞MC4之資料相應之電壓V4。由於此次使用第2系統，故感測放大器120使用電壓V1st_2作為參考信號，檢測記憶胞MC4之資料。記憶胞MC4之檢測方法可與第1實施形態之檢測方法基本相同。
此處，記憶胞MC4之資料正常之情形時，於t35～t36，信號SW1P_2及鎖存信號DLAT_2上升。因此，與記憶胞MC4之資料對應之電壓V4作為電壓V1st_2保持於區塊200_2之節點N17。區塊200_1之節點N17之電壓V1st_1保持電壓V1之狀態。又，暫存器REG2鎖存自感測放大器120作為輸出信號DO輸出之資料D4，將其作為保持信號DO_PREV_2輸出。此時，第1系統側之暫存器REG1仍然鎖存資料D1作為保持信號DO_PERV_1。
如此，本實施形態之感測電路100將之前的複數個正常資料作為電壓V1st保持於複數個節點N17，檢測出錯誤資料之情形時，不保持該錯誤資料。與之前的複數個正常資料對應之電壓V1st作為之後檢測之資料之參考電壓使用。暫存器REG1、REG2於檢測出錯誤資料之情形時，不將錯誤資料之輸出信號DO作為保持信號DO_PREV_1、DO_PREV_2鎖存(更新)，維持基於之前的正常資料之保持信號DO_PREV_1、DO_PREV_2。藉此，讀出對象之資料錯誤之情形時，感測電路100可參考之前的正常資料，檢測之後的資料。
本實施形態中，以將3端子型電晶體作為開關元件之一例說明開關動作。不限於此，開關元件亦可應用2端子型開關元件。該情形時，施加於2個端子間之電壓未達閾值之情形時，其開關元件為“高電阻”狀態，例如電性非導通狀態。施加於2個端子間之電壓為閾值以上之情形時，開關元件變為“低電阻”狀態，例如電性導通狀態。
雖已說明本發明之若干實施形態，但該等實施形態係作為例示提出者，未意欲限定發明之範圍。該等實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化與包含於發明之範圍或主旨內同樣地，包含於申請專利範圍所記載之發明及其均等之範圍內。 [相關申請]
本申請案享有以日本專利申請案2020-157775號(申請日：2020年9月18日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
1:記憶體系統 2:主機 10:記憶體器件 11:記憶胞陣列 12:感測放大器/寫入驅動器 13:行解碼器 14:字元線驅動器 15:列解碼器 16:IO電路 17:控制器 18:指令位址輸入電路 20:記憶體控制器 21:主機介面 22:資料緩衝器 23:暫存器 24:CPU 25:器件介面 26:ECC電路 30:MTJ元件 31:選擇電晶體 100:感測電路 110:前置放大器 120:感測放大器 200_1:區塊 200_2:區塊 301_1:區塊 301_2:區塊 302_1:區塊 302_2:區塊 A1:箭頭 A2:箭頭 B:非磁性層 BL:位元線 BL0～BLj-1:位元線 C3:電容 C4:電容 CA:指令位址信號 CK:時脈信號 CKE:時脈啟動信號 CP1:電流路徑 CP2:電流路徑 CS:晶片選擇信號 F:強磁性層 D0～D4:資料 DLAT:鎖存信號 DLAT_1:鎖存信號 DLAT_2:鎖存信號 DO:輸出資料 DOB:反轉輸出資料 DO_PREV:保持信號 DO_PREV_1:保持信號 DO_PREV_2:保持信號 DQ:資料線 INV1:反相器 INV1_1:反相器 INV1_2:反相器 INV2:反相器 INV2_1:反相器 INV2_2:反相器 I1st:電流 I2nd:電流 Iofs1:偏移電流 Iofs2:偏移電流 LATN:信號 LATPB:信號 M6～M25:MOS電晶體 M29～M35:MOS電晶體 MC:記憶胞 MC1～MC4:記憶胞 N4～N18:節點 OFS1:偏移部 OFS2:偏移部 P:強磁性層 REG1:暫存器 REG2:暫存器 REN:讀取啟動信號 SEN:信號 SEN2:信號 SHFTDO:偏移信號 SHFTDO_1:偏移信號 SHFTDO_2:偏移信號 SHFTDOB:偏移信號 SHFTDOB_1:偏移信號 SHFTDOB_2:偏移信號 SL:源極線 SL0～SLj-1:源極線 SW1B:信號 SW1P:信號 SW2B:信號 SW2P:信號 t1～t37:時間 V0～V4:電壓 V1st:電壓 V2nd:電壓 Vclamp:信號 VDD:電源電壓 VSHFT1:移位電壓 VSHFT2:移位電壓 WL～WLi-1:字元線
圖1係顯示第1實施形態之半導體記憶裝置之構成例之方塊圖。 圖2係顯示記憶胞陣列之構成例之電路圖。 圖3係記憶胞之說明圖。 圖4係顯示第1實施形態之感測放大器/寫入驅動器中之感測電路之構成例之方塊圖。 圖5係顯示前置放大器之構成例之電路圖。 圖6係顯示感測放大器之構成例之電路圖。 圖7係顯示前置放大器及感測放大器之讀出動作之一例之時序圖。 圖8(A)～(C)係顯示讀出動作之一例之概念圖。 圖9(A)～(C)係顯示讀出動作之一例之概念圖。 圖10(A)～(D)係顯示記憶胞之讀出順序之概念圖。 圖11(A)～(C)係顯示讀出動作之另一例之概念圖。 圖12(A)～(C)係顯示讀出動作之另一例之概念圖。 圖13係顯示第2實施形態之前置放大器及感測放大器之讀出動作之一例之時序圖。 圖14係顯示第3實施形態之前置放大器之構成例之電路圖。 圖15係顯示第3實施形態之感測放大器之構成例之電路圖。 圖16係顯示第3實施形態之前置放大器及感測放大器之讀出動作之一例之時序圖。
120:感測放大器
CP1:電流路徑
CP2:電流路徑
DLAT:鎖存信號
DO:輸出信號
DOB:反轉輸出信號
DO_PREV:保持信號
INV1:反相器
INV2:反相器
I1st:電流
I2nd:電流
Iofs1:偏移電流
Iofs2:偏移電流
LATN:信號
LATPB:信號
M8~M25:MOS電晶體
N5~N14:節點
OFS1:偏移部
OFS2:偏移部
REG1:暫存器
SEN:信號
SEN2:信號
SHFTDO:偏移信號
SHFTDOB:偏移信號
V1st:電壓
V2nd:電壓
VDD:電源電壓
VSHFT1:移位電壓
VSHFT2:移位電壓

Claims (20)

  1. 一種半導體記憶裝置，其包含： 複數個記憶胞； 第1節點，其保持自上述複數個記憶胞內之第1記憶胞讀出之第1資料； 第2節點，其保持自上述複數個記憶胞內之上述第1記憶胞附近之第2記憶胞讀出之第2資料； 差動電路，其具有與上述第1節點之電壓相應之第1電流流動之第1電流路徑、及與上述第2節點之電壓相應之第2電流流動之第2電流路徑，且自輸出部輸出與上述第1節點與上述第2節點之電壓差相應之輸出信號； 第1暫存器，其將上述輸出信號鎖存，並作為保持信號輸出； 第1偏移部，其連接於上述第1電流路徑，於上述保持信號為第1邏輯時，使上述第1電流偏移；及 第2偏移部，其連接於上述第2電流路徑，於上述保持信號為與上述第1邏輯相反邏輯之第2邏輯時，使上述第2電流偏移。
  2. 如請求項1之半導體記憶裝置，其中上述差動電路包含： 第1電晶體，其設置於上述第1電流路徑，閘極連接於上述第2電流路徑；及 第2電晶體，其設置於上述第2電流路徑，閘極連接於上述第1電流路徑及上述輸出部。
  3. 如請求項1之半導體記憶裝置，其中上述第1資料為讀出上述第2資料之前所讀出之資料。
  4. 如請求項2之半導體記憶裝置，其中上述保持信號為第1邏輯之情形時，上述第1偏移部使第1偏移電流流動，使上述第2電晶體之閘極電壓移位， 上述保持信號為第2邏輯之情形時，上述第2偏移部使第2偏移電流流動，使上述第1電晶體之閘極電壓移位。
  5. 如請求項4之半導體記憶裝置，其中上述第1偏移部包含第1偏移電晶體，其於閘極被施加第1移位電壓時，使上述第1偏移電流流動， 上述第2偏移部包含第2偏移電晶體，其於閘極被施加第2移位電壓時，使上述第2偏移電流流動。
  6. 如請求項4之半導體記憶裝置，其中上述偏移電流係上述第1或第2資料為上述第1邏輯時之上述第1或第2電流路徑中流動之電流，與上述第1或第2資料為上述第2邏輯時上述第1或第2電流路徑中流動之電流之間的電流。
  7. 如請求項1之半導體記憶裝置，其中於上述複數個記憶胞中最初之讀出對象之記憶胞，存儲有已知之初始資料。
  8. 如請求項1之半導體記憶裝置，其中上述第1暫存器鎖存上述輸出信號，上述第1節點保持上述第2資料， 上述第2節點保持自上述複數個記憶胞中上述第2記憶胞附近之第3記憶胞讀出之第3資料。
  9. 如請求項1之半導體記憶裝置，其進而包含：第1電容器，其連接於上述第1節點，保持上述第1資料；及 第2電容器，其連接於上述第2節點，保持上述第2資料。
  10. 如請求項1之半導體記憶裝置，其中上述第1記憶胞與上述第2記憶胞彼此相鄰。
  11. 如請求項1之半導體記憶裝置，其中上述複數個記憶胞係與互相交叉之第1配線與第2配線之交點對應而設置。
  12. 如請求項1之半導體記憶裝置，其中上述複數個記憶胞為磁阻變化型記憶胞或電阻變化型記憶胞。
  13. 一種半導體記憶裝置之控制方法，其係下述之半導體記憶裝置之控制方法，該半導體記憶裝置係包含：複數個記憶胞；差動電路，其輸出第1節點與第2節點之電壓差作為輸出信號；第1暫存器，其將上述輸出信號鎖存並作為保持信號輸出；第1偏移部，其使第1偏移電流於上述差動電路之第1電流路徑流動；及第2偏移部，其使第2偏移電流於上述差動電路之第2電流路徑流動；且上述半導體記憶裝置之控制方法包含： 將自上述複數個記憶胞內之第1記憶胞讀出之第1資料，保持於上述第1節點； 上述第1暫存器輸出基於上述第1資料之上述保持信號； 將自上述複數個記憶胞內之上述第1記憶胞附近之第2記憶胞讀出之第2資料，保持於上述第2節點； 上述保持信號為第1邏輯之情形時，使上述第1偏移電流於上述第1電流路徑中流動，於上述保持信號為與上述第1邏輯相反邏輯之第2邏輯之情形時，使上述第2偏移電流於上述第2電流路徑中流動； 將上述第1節點與上述第2節點之電壓差，作為上述輸出信號輸出。
  14. 如請求項13之方法，其中上述差動電路包含：第1電晶體，其設置於上述第1電流路徑，閘極連接於上述第2電流路徑；及第2電晶體，其設置於上述第2電流路徑，閘極連接於上述第1電流路徑及上述輸出部； 上述保持信號為第1邏輯之情形時，上述第1偏移部使第1偏移電流流動，使上述第2電晶體之閘極電壓移位， 上述保持信號為第2邏輯之情形時，上述第2偏移部使第2偏移電流流動，使上述第1電晶體之閘極電壓移位。
  15. 如請求項14之方法，其中上述第1偏移部包含於閘極被施加第1移位電壓時，使上述第1偏移電流之第1偏移電晶體， 上述第2偏移部包含於閘極被施加第2移位電壓時，使上述第2偏移電流流動之第2偏移電晶體， 上述第1移位電壓係上述第1或第2資料為上述第1邏輯時之上述第1或第2節點之電壓、與上述第1或第2資料為上述第2邏輯時之上述第1或第2節點之電壓之間的大致中間電壓。
  16. 如請求項13之方法，其中於上述複數個記憶胞中最初之讀出對象之記憶胞，存儲有已知之初始資料。
  17. 如請求項13之方法，其進而包含：於將上述第1節點與上述第2節點之電壓差作為上述輸出信號輸出時，上述第1暫存器將上述輸出信號作為上述保持信號鎖存； 將自上述複數個記憶胞內之上述第2記憶胞附近之第3記憶胞所讀出之第3資料，保持於上述第2節點； 上述保持信號為第1邏輯之情形時，使上述第1偏移電流於上述第1電流路徑流動，上述保持信號為與上述第1邏輯相反邏輯之第2邏輯之情形時，使上述第2偏移電流於上述第2電流路徑流動； 將上述第1節點與上述第2節點之電壓差，作為上述輸出信號輸出。
  18. 如請求項13之方法，其中上述第1記憶胞與上述第2記憶胞彼此相鄰。
  19. 如請求項17之方法，其中上述第2記憶胞與上述第3記憶胞彼此相鄰。
  20. 如請求項17之方法，其中上述第2資料為錯誤之情形時，上述第1暫存器不將基於上述第1節點與上述第2節點之電壓差之上述輸出信號作為上述保持信號鎖存，而維持之前的保持信號。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053806B2 (en) * 2012-10-24 2015-06-09 Renesas Electronics Corporation Semiconductor device
US9390793B1 (en) * 2015-03-20 2016-07-12 Sandisk Technologies Llc Leakage current compensation with reference bit line sensing in non-volatile memory
US10685707B2 (en) * 2018-09-17 2020-06-16 Samsung Electronics Co., Ltd. Memory device

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8923041B2 (en) 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
US9704540B2 (en) 2014-06-05 2017-07-11 Micron Technology, Inc. Apparatuses and methods for parity determination using sensing circuitry
CN108630266B (zh) 2017-03-24 2022-10-11 铠侠股份有限公司 存储设备及其控制方法
JP2018163713A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリデバイス及びその制御方法
JP2018163728A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 メモリデバイス及びメモリデバイスの制御方法
JP6505902B1 (ja) 2018-03-20 2019-04-24 株式会社東芝 磁気メモリ及びメモリシステム
JP2019169209A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 メモリデバイス
US10573388B2 (en) 2018-04-04 2020-02-25 Western Digital Technologies, Inc. Non-volatile storage system with adjustable select gates as a function of temperature

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9053806B2 (en) * 2012-10-24 2015-06-09 Renesas Electronics Corporation Semiconductor device
US20150235710A1 (en) * 2012-10-24 2015-08-20 Renesas Electronics Corporation Semiconductor device
US9390793B1 (en) * 2015-03-20 2016-07-12 Sandisk Technologies Llc Leakage current compensation with reference bit line sensing in non-volatile memory
US10685707B2 (en) * 2018-09-17 2020-06-16 Samsung Electronics Co., Ltd. Memory device

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