TWI533320B - 穿隧式磁阻的感測裝置及其感測方法 - Google Patents

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Description

穿隧式磁阻的感測裝置及其感測方法
本發明是關於一種穿隧式磁阻，特別是關於一種穿隧式磁阻的感測裝置及其感測方法。
自旋力矩轉移-磁阻式磁性隨機存取記憶體（Spin Torque Transfer Magneto-Resistive Magnetic Random-Access Memory，STT-MRAM）為非揮發性記憶體的下一代最佳候選者。自旋力矩轉移-磁阻式磁性隨機存取記憶體包含複數磁性隨機存取記憶體（Magnetic Random Access Memory，MRAM）單元。
請參照第1圖，磁性隨機存取記憶體單元100包含穿隧式磁阻（Tunnel Magneto-Resistance，TMR）元件110與致能開關120。於此，致能開關120是以NMOS（N-channel Metal Oxide Semiconductor，N通道金氧半導體）電晶體實現。穿隧式磁阻元件110的一端連接至位元線（Bit Line）BL，並且穿隧式磁阻元件110的另一端連接至致能開關120的汲極端。致能開關120的源極端連接至源極線（Source Line）SL，且致能開關120的閘極端接收字元線（Word Line）訊號WL。
其中，穿隧式磁阻元件110用以儲存資料。致能開關120用以致能對穿隧式磁阻元件110的存取。字元線訊號WL用以控制致能開關120。當字元線訊號WL的電位為高準位 （high）時，穿隧式磁阻元件110能經由位元線BL與源極線SL而被存取。
穿隧式磁阻元件110包含鐵磁性自由層 （ferromagnetic free layer） 113、絕緣阻擋層（insulating barrier layer）112與鐵磁性固定層 （ferromagnetic fixed layer） 111。其中，鐵磁性固定層111的磁化方向為固定的。而鐵磁性自由層113的磁化方向為根據儲存在穿隧式磁阻元件110上的資料而平行於或非平行於鐵磁性固定層111的磁化方向。
若儲存資料為二進制 “1”時，穿隧式磁阻元件110乃處於非平行狀態，且穿隧式磁阻元件110之電性表現為一高阻抗電阻。若儲存資料為二進制 “0”時，穿隧式磁阻元件110則處於平行狀態，且穿隧式磁阻元件110之電性表現為一低阻抗電阻。然而，無論穿隧式磁阻元件110之阻抗為高或低，其阻抗皆為流經穿隧式磁阻元件110之電流的函數。
第2圖為第1圖中之穿隧式磁阻元件之典型轉移特性的示意圖。請參照第2圖，此轉移特性200為穿隧式磁阻元件110之阻抗對穿隧式磁阻元件110之電流的關係曲線。於此，依據電流從位元線BL流至源極線SL的方向定義極性，即電流從位元線BL流至源極線SL定義電流為正，反之，電流從源極線SL流至位元線BL則定義電流為負。
當穿隧式磁阻元件110位於非平行狀態時，穿隧式磁阻元件110之電性表現為高阻抗。反之，當穿隧式磁阻元件110位於平行狀態時，穿隧式磁阻元件110之電性表現為低阻抗。
然而，穿隧式磁阻元件110只有在電流低於第一臨界值（1st threshold）時可處於非平行狀態（即，高阻抗），且此第一臨界值為正值。當電流為正且高於第一臨界值時，即使穿隧式磁阻元件110處於非平行狀態，都將被編程（即，被寫入）至平行狀態，如區域Ⅰ（REGION Ⅰ）所示。
同樣地，穿隧式磁阻元件110只有在電流高於第二臨界值（2st threshold）時可處於平行狀態（即，低阻抗），且此第二臨界值為負值。當電流為負且低於第二臨界值時，即使穿隧式磁阻元件110原先處於平行狀態，都將被編程（即，被寫入）至非平行狀態，如區域Ⅲ（REGION Ⅲ）所示。
因此，根據此轉移特性200，即可找出方法來寫入或讀取穿隧式磁阻元件110。若欲將二進制 “0” 的資料寫入穿隧式磁阻元件110，需藉由提供高於第一臨界值的正電流（從位元線BL流向源極線SL）（即，比第一臨界值還正的電流）來使穿隧式磁阻元件110的轉移特性進入區域 Ⅰ。若欲將二進制 “1” 的資料寫入穿隧式磁阻元件110，則需藉由提供低於第二臨界值的負電流（從源極線SL流向位元線BL）（即，比第二臨界值還負的電流）來使穿隧式磁阻元件110的轉移特性進入區域 Ⅲ。若欲讀取穿隧式磁阻元件110之儲存資料，就必須藉由提供介於第二臨界值與第一臨界值間的電流（即，不大於第一臨界值且亦不小於第二臨界值的電流）來使穿隧式磁阻元件110的轉移特性維持在區域Ⅱ。
於此，所提供的電流會在位元線BL與源極線SL之間形成一電位差，且此電位差端視穿隧式磁阻元件110之狀態而定。若穿隧式磁阻元件110處於非平行狀態，則此電位差較大；反之，則較小。
將位元線BL與源極線SL之間的電位差與參考電位做比較。若此電位差大於參考電位，則穿隧式磁阻元件110被檢測為處於非平行狀態，且其儲存資料為二進制 “1”。若此電位差小於參考電位，則穿隧式磁阻元件110被檢測為處於平行狀態，且其儲存資料為二進制 “0”。然而，要為穿隧式磁阻元件110之讀取操作建立一個可靠的參考電位並不容易。因為，穿隧式磁阻元件110之阻抗無論為高或低皆會隨溫度而改變，因此位元線BL與源極線SL之間的電位差亦會隨溫度而改變。
習知的系統能包含自旋力矩轉移-磁阻式磁性隨機存取記憶體，且此自旋力矩轉移-磁阻式磁性隨機存取記憶體包括寫入電路及讀取電路。
在讀取電路中，讀取操作的參考電位是利用一個NMOS電晶體來建立，而NMOS電晶體的阻抗則是由一電壓來控制，以在整個關注的溫度範圍內擬態為具有低於高阻抗（當穿隧式磁阻元件110處於非平行狀態）但高於低阻抗（當穿隧式磁阻元件110處於平行狀態）之阻抗的電阻。然而，這樣的設計並無法使讀取操作在所有關注的溫度範圍內皆達到最佳效能。
在寫入電路中，則可使用一雙向性驅動器（bi-directional driver），然而這樣的電路相當複雜。
在一實施例中，一種穿隧式磁阻的感測裝置包含磁性隨機存取記憶體陣列、參考單元及感測放大器閂鎖電路。磁性隨機存取記憶體陣列包含校正單元與複數資料單元。複數資料單元用以儲存使用者資料。參考單元由控制訊號控制。感測放大器閂鎖電路用以比較於磁性隨機存取記憶體陣列之複數磁性隨機存取記憶體單元中之一受選磁性隨機存取記憶體單元之阻抗與參考單元之阻抗，並依據比較之結果輸出邏輯訊號。其中，校正單元、複數資料單元與參考單元中之每一者為一磁性隨機存取記憶體單元，並且控制訊號是藉由在校正程序中比較校正單元之阻抗與參考單元之阻抗來建立。
在一實施例中，一種穿隧式磁阻的感測裝置包含第一磁性隨機存取記憶體陣列、第二磁性隨機存取記憶體陣列與感測放大器閂鎖電路。第一磁性隨機存取記憶體陣列包含第一參考單元、第一校正單元與第一組資料單元。第一參考單元由第一控制訊號控制。第二磁性隨機存取記憶體陣列包含第二參考單元、第二校正單元與第二組資料單元。第二參考單元由第二控制訊號控制。感測放大器閂鎖電路用以在第一校正程序中偵測第一參考單元與第二校正單元之間之差異來產生第一控制訊號，以及在第二校正程序中偵測第二參考單元與第一校正單元之間之差異來產生第二控制訊號。其中，於第一組資料單元中之受選資料單元的讀取操作期間，感測放大器閂鎖電路感測受選資料單元與第二參考單元之間的差異來檢測受選資料單元的狀態，以及於第二組資料單元中之受選資料單元的讀取操作期間，感測放大器閂鎖電路感測受選資料單元與第一參考單元之間的差異來檢測受選資料單元的狀態。
在一實施例中，一種穿隧式磁阻的感測方法包含預設磁性隨機存取記憶體陣列之校正單元於第一狀態、預設磁性隨機存取記憶體陣列之參考單元於第二狀態、預設參考單元所接收之控制訊號於第一值以致使參考單元之阻抗等於校正單元之阻抗、逐步調整控制訊號到第二值以致使參考單元之阻抗等於校正單元預設在第一狀態時的阻抗、選擇控制訊號之校正值，及於讀取操作時，以校正值為控制訊號之參考單元作為參考檢測從磁性隨機存取記憶體陣列之複數資料單元中之一受選資料單元的狀態。其中，控制訊號之校正值為第一值與第二值的中間值。
以下在實施方式中詳細敘述本發明之詳細特徵及優點，其內容足以使任何熟習相關技藝者瞭解本發明之技術內容並據以實施，且根據本說明書所揭露之內容、申請專利範圍及圖式，任何熟習相關技藝者可輕易地理解本發明相關之目的及優點。
本發明涉及一種穿隧式磁阻，特別是用以感測穿隧式磁阻的技術。舉例來說，在本發明的一些實施例中，自旋力矩轉移-磁阻式磁性隨機存取記憶體（Spin Torque Transfer Magneto-Resistive Magnetic Random-Access Memory，STT-MRAM）具有更好讀取功能。
於此，說明書已揭示多個實施例，但應可瞭解的是本發明可以多種方法實現，並不限定以下述之特定範例或實現此些範例之任意特徵的特定方法。在其他實例中，並未顯示或描述出為公眾所知悉的細節，以避免混淆本發明之方向。
第3圖為根據本發明一實施例之穿隧式磁阻的感測裝置之概要示意圖。請參閱第3圖，穿隧式磁阻的感測裝置300包含磁性隨機存取記憶體（Magnetic Random Access Memory，MRAM）陣列310、參考單元320與感測放大器閂鎖（sensing-amplifier∕latch，SAL）電路 330。其中，磁性隨機存取記憶體陣列310包括校正單元311以及多個資料單元312、313、314。於此，校正單元311是用以校正，而資料單元312、313、314是用以儲存使用者資料。
校正單元311以及多個資料單元312、313、314中的每一者均為一MRAM單元，並且各MRAM單元包括彼此互相串聯的穿隧式磁阻元件TMR與致能開關。其中，各致能開關能以NMOS（N-channel Metal Oxide Semiconductor，N通道金氧半導體）電晶體實現，並且分別是由一邏輯訊號所控制。
於此，校正單元311與各資料單元312、313、314彼此並聯配置。校正單元311與各資料單元312、313、314中之每一單元之穿隧式磁阻元件TMR之一端連接至位元線BL，而穿隧式磁阻元件TMR之另一端則連接至各自的致能開關之第一端。校正單元311與各資料單元312、313、314中之每一單元之致能開關之第二端連接至源極線SL。校正單元311之致能開關之控制端連接至校正線，並且接收校正訊號CAL。而各資料單元312、313、314之致能開關之控制端則耦接字元線（WL），並且分別接收相對應之字元線訊號WL[0]、WL[1]、WL[2]。
因此，存取校正單元311可藉由校正訊號CAL來控制，而存取各資料單元312、313、314則可藉由相對應的字元線訊號WL[0]、WL[1]、WL[2]來控制。
於此，除非有指令欲存取（無論為讀取操作或寫入操作）磁性隨機存取記憶體陣列310，否則校正訊號 CAL的電位與字元線訊號WL[0]、WL[1]、WL[2]的電位皆被預設為低準位（即，二進制“0”）。
此外，在同一時間點，校正單元311與資料單元312、313、314只有其中之一單元可被存取，即，校正訊號 CAL與字元線訊號WL[0]、WL[1]、WL[2]在同一時間點只有其中之一訊號的電位可被設為高準位（即，二進制“1”）。例如，當校正單元311被存取時，校正訊號 CAL之電位會被設為高準位，而其它所有字元線訊號WL[0]、WL[1]、WL[2]之電位則必需被設為低準位。
參考單元320亦為一MRAM單元，並且此MRAM單元亦包括彼此互相串聯的穿隧式磁阻元件322與致能開關321。其中，致能開關321能以NMOS（N-channel Metal Oxide Semiconductor，N通道金氧半導體）電晶體實現，並且是由一類比訊號所控制。
穿隧式磁阻元件322之一端連接至參考位元線BLREF，且穿隧式磁阻元件322之另一端則連接至致能開關321之第一端。致能開關321之第二端連接至參考源極線SLREF，而致能開關321之控制端接收控制訊號RC。
由於校正單元311、各資料單元312、313、314與參考單元320皆為MRAM單元，因此校正單元311、各資料單元312、313、314與參考單元320為大致上相同之電路。此外，校正單元311、各資料單元312、313、314與參考單元320的電路架構亦可大致上相同於第1圖之MRAM單元100。
穿隧式磁阻之感測裝置300更包含二控制開關（以下分別稱之為第一控制開關341與第二控制開關342）。於此，第一控制開關341與第二控制開關342能以NMOS電晶體實現。
第一控制開關341之第一端連接至源極線SL。第二控制開關342之第一端連接至參考源極線SLREF。第一控制開關341之第二端與第二控制開關342之第二端連接至地。而第一控制開關341之控制端與第二控制開關342之控制端連接至前級電路（圖未示），並接收第一致能訊號RE。因此，此二控制開關皆是由第一致能訊號RE所控制。
於讀取操作期間，第一致能訊號RE之電位被設為高準位，使得第一致能開關341與第二致能開關342導通，故源極線SL與參考源極線SLREF之電位分別經由第一致能開關341與第二致能開關342被下拉至地。而校正訊號CAL的電位或字元線訊號WL[0]、WL[1]、WL[2]中之一的電位會被設為高準位，端視欲讀取磁性隨機存取記憶體陣列310中的哪一個單元。
感測放大器閂鎖電路330之二輸入端分別電性連接至位元線BL與參考位元線BLREF，以比較在位元線BL所看到（感測到）之阻抗與在參考位元線BLREF所看到（感測到）之阻抗，並依據比較之結果輸出邏輯訊號RO。
於讀取操作期間，感測放大器閂鎖電路330因應從位元線BL看進去之阻抗而在位元線BL建立一電位，且感測放大器閂鎖電路330因應從參考位元線BLREF看進去之阻抗而在參考位元線BLREF建立一電位。感測放大器閂鎖電路330比較位元線BL和參考位元線BLREF兩端之電位並輸出邏輯訊號RO。
當位元線BL之電位高於參考位元線BLREF 之電位時，邏輯訊號RO之電位被設為高準位。反之，邏輯訊號RO之電位被設為低準位。
於讀取操作期間，在磁性隨機存取記憶體陣列310中只有被選取到的特定MRAM單元（以下稱受選MRAM單元）可被存取，即只有受選MRAM單元的致能開關會關閉成為通路，而其餘MRAM單元的致能開關則會開啟成為斷路。由於只有受選MRAM單元可被存取，故在位元線BL之阻抗（由感測放大器閂鎖電路330所看到的阻抗）僅取決於可被存取的受選MRAM單元之阻抗。
請搭配參閱第2圖，若受選MRAM單元之穿隧式磁阻元件TMR處於非平行狀態，則在位元線BL之阻抗（由感測閂鎖電路330所看到的阻抗）為高阻抗；反之，在位元線BL之阻抗（由感測閂鎖電路330所看到的阻抗）則為低阻抗。因此，位元線BL之電位要不為高準位就是低準位。
另一方面，在參考位元線BLREF之阻抗（由感測放大器閂鎖電路330所看到的）則取決於參考單元320之穿隧式磁阻元件322的狀態與控制訊號RC之電位。
在一實施例中，穿隧式磁阻元件322預設且固定在平行狀態。參考單元320是藉由適當地設定控制訊號RC而校正，以在參考位元線BLREF建立適當的阻抗，來使得參考位元線BLREF之電位為位元線BL之電位在高準位與低準位之間的大致一半處。
因此，若位元線BL之電位高於參考位元線BLREF 之電位，表示被存取的受選MRAM單元之穿隧式磁阻元件TMR是處於非平行狀態。若位元線BL之電位低於參考位元線BLREF 之電位，表示被存取的受選MRAM單元之穿隧式磁阻元件TMR是處於平行狀態。
由於參考位元線BLREF之電位為位元線BL之電位在高準位與低準位之間的大致一半處，故讀取操作有最大可能性的雜訊邊限（noise margin）。此外，由於參考單元320與各資料單元312、313、314為大致上相同的電路，使得參考單元320即使在溫度變異下仍可完全追蹤各資料單元312、313、314，因而勝過習知系統所使用之方法。
控制訊號RC是在校正程序中依據比較校正單元311之阻抗與參考單元320之阻抗的結果來逐步調整。因此，控制訊號RC為逐步調整的一類比訊號。
於系統啟動時，校正單元311之穿隧式磁阻元件TMR會預設在非平行狀態，而參考單元320之穿隧式磁阻元件322則預設在平行狀態。
於校正程序時，第一致能訊號RE之電位與校正訊號CAL之電位會被設為高準位，而字元線訊號WL[0]、WL[1]、WL[2]之電位則被設為低準位。如此一來，即可有效地比較校正單元311與參考單元320之阻抗。
其中，校正訊號CAL、字元線訊號WL[0]、WL[1]、WL[2]與邏輯訊號RO皆為邏輯訊號。於此，邏輯訊號之電位要不是為供應電源VDD之電位（高邏輯值），就是為地 0之電位（低邏輯值）。另一方面，控制訊號RC並非為邏輯訊號而是為一類比訊號，且控制訊號RC之電位是介在供應電源VDD之電位與地0之電位之間。
第4圖為控制訊號RC對邏輯訊號RO之轉移關係的示意圖。請參閱第4圖，當控制訊號RC之電位被設為“0”時，致能開關321等效為開路，且感測放大器閂鎖電路330在參考位元線BLREF所看到之阻抗非常大，且大於感測放大器閂鎖電路330在位元線BL所看到之阻抗。因此，參考位元線BLREF之電位會大於位元線BL之電位，且邏輯訊號RO之輸出結果將為“0”。
隨著控制訊號RC之電位逐步提升，致能開關321之阻抗隨之減低，因此在參考位元線BLREF所看到之阻抗亦隨之減低。
當控制訊號RC之電位達到電位410時，感測放大器閂鎖電路330在參考位元線BLREF所看到之阻抗大致上等同於在位元線BL所看到之阻抗。
當控制訊號RC之電位上升超過電位410時，感測放大器閂鎖電路330在參考位元線BLREF所看到之阻抗小於在位元線BL所看到之阻抗，因此造成參考位元線BLREF之電位小於位元線BL之電位，進而導致邏輯訊號RO之輸出結果轉態為“VDD”（高邏輯值）。而當控制訊號RC的電位到達“VDD”時，感測放大器閂鎖電路330在參考位元線BLREF所看到之阻抗將與校正單元311的穿隧式磁阻元件TMR被預設在平行狀態時之阻抗相同。
總而言之，當控制訊號RC之電位在電位410時，參考單元320之電性表現與當磁性隨機存取記憶體陣列310中之被存取之受選MRAM單元的穿隧式磁阻元件TMR處於非平行狀態時相似，且當控制訊號RC的電位在“VDD”時，參考單元320之電性表現則與當磁性隨機存取記憶體陣列310中之被存取之受選MRAM單元的穿隧式磁阻元件TMR處於平行狀態時相似。
控制訊號RC之校正值（例如：正切最佳準位（tan optimum level））大致上在電位410與“VDD” 之間之一半處，即大致上在電位420之位置。如此一來，在參考位元線BLREF所看到之阻抗大致上為當受選MRAM單元的穿隧式磁阻元件TMR為處於平行狀態時在位元線BL所看到之阻抗以及當受選MRAM單元的穿隧式磁阻元件TMR為處於非平行狀態時在位元線BL所看到之阻抗的一半。
在一實施例中，控制訊號RC可藉由數位至類比轉換器（Digital-to-Analog Converter，DAC）之輸出來實現。而數位至類比轉換器（圖未示）的最大輸出電位為供應電壓，即“VDD”。
在校正程序一開始時，數位至類比轉換器的控制碼會被設為最大值，使得控制訊號RC之電位變成“VDD”。如前所述，此舉將促使邏輯訊號RO之電位變成“VDD”。
數位至類比轉換器的控制碼逐漸變小直到邏輯訊號RO轉態為“0”時，此時，對應於控制碼所輸出之控制訊號RC的電位為電位410。而當對應於控制碼所輸出之控制訊號RC的電位為電位420時，數位至類比轉換器的控制碼大約為控制訊號RC的電位為電位410時之數位至類比轉換器的控制碼與數位至類比轉換器的最大控制碼的平均值。
如此一來，由數位至類比轉換器所輸出之控制訊號RC的電位在電位420時所對應的控制碼與控制訊號RC的最佳準位都已被建立。
值得注意的是，於校正程序完成後，控制訊號RC之電位只有在讀取操作期間是設置在最佳準位。如果沒有讀取操作正在進行，則控制訊號RC之電位一定要被設置為“0”。
第5圖為第3圖之感測放大器閂鎖電路330之一實施例之概要示意圖。請參閱第5圖，感測放大器閂鎖電路500包含感測放大器510與閂鎖器520。
感測放大器510主要包含二電流鏡（以下分別稱之為第一電流鏡與第二電流鏡）。其中，第一電流鏡包含電晶體513、515。電晶體513、515之控制端相互連接，並連接至電晶體513之第一端。而電晶體513、515之第二端連接至供應電源VDD。
第二電流鏡包含電晶體514、516。電晶體514、516之控制端相互連接，並連接至電晶體514之第一端。而電晶體514、516之第二端接連接至供應電源VDD。
此外，感測放大器510更包含電晶體511、512。其中，電晶體511、512之控制端相互連接，並接收一偏壓電壓VB。電晶體511之第二端連接至位元線BL，而電晶體511之第一端則連接至電晶體513、515之控制端。電晶體512之第二端連接至參考位元線BLREF，而電晶體512之第一端則連接至電晶體514、516之控制端。
因此，感測放大器510之一對電晶體511、512的第二端分別連接至位元線BL和參考位元線BLREF，使得感測電流I1與感測電流I2分別對應於在位元線BL和在參考位元線BLREF所看到之阻抗。而感測放大器510之第一電流鏡鏡射感測電流I1成為第一鏡射電流I3，且感測放大器510之第二電流鏡鏡射感測電流I2成為第二鏡射電流I4。
閂鎖器520包含多個電晶體521~524。電晶體521、522之第二端連接至地。電晶體521、523之控制端與電晶體522、524之第一端相接，以輸出邏輯訊號RO。電晶體522、524之控制端與電晶體521、523之第一端相接，以輸出邏輯訊號ROB。
因此，電晶體521、522、523、524構成交互耦合反相器結構以分別輸出邏輯訊號RO與邏輯訊號ROB。其中，邏輯訊號ROB之邏輯值為邏輯訊號RO的邏輯補數。
此外，感測放大器閂鎖電路500更包含二連通開關對（以下分別稱之為第一連通開關對與第二連通開關對），並且第一連通開關對與第二連通開關對耦接於感測放大器510與閂鎖器520之間。
第一連通開關對包含電晶體501、503。電晶體501之第二端連接至地。電晶體501之第一端連接至閂鎖器520之電晶體521之第一端。電晶體503之第一端連接至閂鎖器520之電晶體523之第二端。電晶體503之第二端連接至感測放大器510之電晶體515之第一端。電晶體501、503之控制端彼此相連接，並接收第二致能訊號REB。於此，第二致能訊號REB之邏輯值為前述之第一致能訊號RE的邏輯補數。
第二連通開關對包含電晶體502、504。電晶體502之第一端連接至地。電晶體502之第二端連接至閂鎖器520之電晶體522之第一端。電晶體504之第一端連接至閂鎖器520之電晶體524之第二端。電晶體504之第二端連接至感測放大器510之電晶體516之第一端。電晶體502、504之控制端彼此相連接，並接收第二致能訊號REB。
因此，當第一鏡射電流I3小於第二鏡射電流I4時，邏輯訊號RO之電位會上升得比邏輯訊號ROB之電位快，且邏輯訊號RO之電位和邏輯訊號ROB之電位會被分別閂鎖在“VDD”與“0”。而當第一鏡射電流I3大於第二鏡射電流I4時，邏輯訊號ROB之電位上升得比邏輯訊號RO之電位快，且邏輯訊號ROB之電位和邏輯訊號RO之電位會被分別閂鎖在“VDD”與“0”。
而當感測放大器閂鎖電路500在位元線BL所看到之阻抗大於在參考位元線BLREF所看到之阻抗時，位元線BL之電位將高於參考位元線BLREF之電位，且感測電流I1會小於感測電流I2而導致第一鏡射電流I3小於第二鏡射電流I4，因而促使邏輯訊號RO之電位被閂鎖在“VDD”。反之，當感測放大器閂鎖電路500在位元線BL所看到之阻抗小於在參考位元線BLREF所看到之阻抗時，位元線BL之電位將低於參考位元線BLREF之電位，且感測電流I1將會大於感測電流I2而導致第一鏡射電流I3大於第二鏡射電流I4，因而促使邏輯訊號RO之電位被閂鎖在“0”。
此外，感測放大器閂鎖電路500中之二連通開關對皆由第二致能訊號REB所控制。因此，當第一致能訊號RE為低準位且第二致能訊號REB為高準位時，二連通開關對之電晶體503、504被關閉而呈現斷路，閂鎖器520無法連通至感測放大器510（即，感測放大器510與閂鎖器520去耦合），且二連通開關對之電晶體501、502被導通，故邏輯訊號RO與邏輯訊號ROB之電位皆被預設為“0”。
當第一致能訊號RE之電位從低準位轉態為高準位時，二連通開關對之電晶體501、502被關閉而呈現斷路且二連通開關對之電晶體503、504被導通，故閂鎖器520可經由二連通開關對之電晶體503、504耦合到感測放大器510。此外，閂鎖器520可依據第一鏡射電流I3是否低於第二鏡射電流I4來進行前述之閂鎖功能，以促使邏輯訊號RO之電位被閂鎖在高準位或低準位。
於此，各電晶體501、502、511、512、521、522是以NMOS電晶體實現，而各電晶體503、504、513、514、515、516、523、524是以PMOS電晶體實現。
復參閱第3圖。其中，磁性隨機存取記憶體陣列310包含校正單元311與複數資料單元312、313、314（雖然同一時間點時，磁性隨機存取記憶體陣列310中只有一受選MRAM單元可被存取），而參考單元320僅只有一個單元，因此，穿隧式磁阻的感測裝置300在實體佈局上並非對稱。
在另一實施例中，為了讓穿隧式磁阻的感測裝置300在實體佈局上呈現對稱狀態，而使用二補充式磁性隨機存取記憶體陣列來分別取代原先之磁性隨機存取記憶體陣列310與參考單元320。
請參閱第6A圖，補充式磁性隨機存取記憶體陣列600包含參考單元601、校正單元602與複數資料單元611、612、613。
補充式磁性隨機存取記憶體陣列600與前述之磁性隨機存取記憶體陣列310（如第3圖所示）大致上相同，只是多併入參考單元320至磁性隨機存取記憶體陣列中。而第6B圖為第6A圖之補充式磁性隨機存取記憶體陣列之電路符號示意圖。
在一實施例中， 補充式磁性隨機存取記憶體陣列可成對使用。第7圖為根據本發明之另一實施例之穿隧式磁阻的感測裝置之概要示意圖。請參閱第7圖，穿隧式磁阻的感測裝置700包含二補充式磁性隨機存取記憶體陣列（以下分別稱之為第一補充式磁性隨機存取記憶體陣列710與第二補充式磁性隨機存取記憶體陣列720）與感測放大器閂鎖電路730。
第一補充式磁性隨機存取記憶體陣列710包含第一參考單元、第一校正單元與第一組資料單元。於此，第一參考單元、第一校正單元與第一組資料單元中的每一者均為一磁性隨機存取記憶體單元，並且每一者皆包含彼此互相串聯的穿隧式磁阻元件與致能開關。其中，各致能開關能以NMOS電晶體實現，並且分別是由一邏輯訊號所控制。
第一參考單元、第一校正單元與第一組資料單元彼此並聯配置並耦接在第一位元線BL1與第一源極線SL1之間。其中，第一參考單元、第一校正單元與第一組資料單元中之每一單元之穿隧式磁阻元件之一端連接至第一位元線BL1，而穿隧式磁阻元件之另一端則分別連接至各自的致能開關的第二端。第一參考單元、第一校正單元與第一組資料單元中之每一單元之致能開關的第一端則連接至第一源極線SL1。第一參考單元之致能開關的控制端連接至第一控制線，並且接收第一控制訊號RC1。第一校正單元之致能開關的控制端連接至第一校正線，並接收第一校正訊號CAL1。而第一組資料單元中之每一單元之各致能開關的控制端則耦接第一字元線（WL1），並且分別接收相對應之第一字元線訊號WL1[0]、WL1[1]、WL1[2]。
第二補充式磁性隨機存取記憶體單元陣列720包含第二參考單元、第二校正單元與第二組資料單元。於此，第二參考單元、第二校正單元與第二組資料單元中的每一者均為一磁性隨機存取記憶體單元，並且每一者皆包含彼此互相串聯的穿隧式磁阻元件與致能開關。其中，各致能開關能以NMOS電晶體實現，並且分別是由一邏輯訊號所控制。
第二參考單元、第二校正單元與第二組資料單元彼此並聯配置並耦接在第二位元線BL2與第二源極線SL2之間。其中，第二參考單元、第二校正單元與第二組資料單元中之每一單元之穿隧式磁阻元件之一端連接至第二位元線BL2，而穿隧式磁阻元件之另一端則分別連接至各自的致能開關的第二端。第二參考單元、第二校正單元與第二組資料單元中之每一單元之致能開關的第一端則連接至第二源極線SL2。第二參考單元之致能開關的控制端連接至第二控制線，並且接收第二控制訊號RC2。第二校正單元之致能開關的控制端連接至第二校正線，並接收第二校正訊號CAL2。而第二組資料單元中之每一單元之各致能開關的控制端則耦接第二字元線（WL2），並且分別接收相對應之第二字元線訊號WL2[0]、WL2[1]、WL2[2]。
於此，第一補充式磁性隨機存取記憶體陣列710所接收之第一控制訊號RC1是藉由感測放大器閂鎖電路730在第一校正程序中檢測第一補充式磁性隨機存取記憶體陣列710之第一參考單元與第二補充式磁性隨機存取記憶體陣列720之第二校正單元之間的阻抗差異而產生。
而第二補充式磁性隨機存取記憶體陣列720所接收之第二控制訊號RC2則是藉由感測放大器閂鎖電路730在第二校正程序中檢測第二補充式磁性隨機存取記憶體陣列720之第二參考單元與第一補充式磁性隨機存取記憶體陣列710之第一校正單元之間的阻抗差異而產生。
因此，第一控制訊號RC1與第二控制訊號RC2皆為逐步調整的類比訊號。
穿隧式磁阻的感測裝置700更包含二控制開關（以下分別稱之為第一控制開關741與第二控制開關742）。於此，第一致能開關741與第二致能開關742能以NMOS電晶體來實現。
第一控制開關741之控制端與第二控制開關742之控制端接收第一致能訊號RE。第一控制開關741之第一端連接至第一源極線SL1，且第一控制開關741之第二端連接至地。而第二控制開關742之第一端連接至第二源極線SL2，且第二控制開關742之第二端連接至地。因此，此二控制開關皆是由第一致能訊號RE所控制。
於讀取操作期間，第一致能訊號RE之電位會被設為高準位，使得第一控制開關741與第二控制開關742導通，且第一源極線SL1與第二源極線SL2之電位分別經由第一控制開關741與第二控制開關742被下拉至地。而感測放大器閂鎖電路730可藉由比較在第一位元線BL1所看到之阻抗與在第二位元線BL2之所看到之阻抗，以輸出邏輯訊號RO。
感測放大器閂鎖電路730之二輸入端分別電性連接至第一位元線BL1與第二位元線BL2。因此，感測放大器閂鎖電路730可藉由二輸入端檢測第一位元線BL1訊號與第二位元線BL2訊號之間的差異，並輸出邏輯訊號RO。
在一些實施例中，除非另有說明，否則第一控制訊號RC1、第一校正訊號CAL1、第一字元線訊號WL1 [0]、WL1[1]、WL1[2]、第二控制訊號RC2、第二校正訊號CAL2與第二字元線訊號WL2[0]、WL2[1]、WL2[2]之電位皆被預設為低準位。
當第一補充式磁性隨機存取記憶體陣列710被讀取時，第二補充式磁性隨機存取記憶體陣列720將作為參考單元用以提供參考值。此時，第一校正訊號CAL1之電位或第一字元線訊號WL1 [0]、WL1[1]、WL1[2]中之一電位會被設為高準位，且第二控制訊號RC2之電位會被設置於校正程序中所得到的最佳準位上。
當第二補充式磁性隨機存取記憶體陣列720被讀取時，第一補充式磁性隨機存取記憶體陣列710將作為參考單元用以提供參考值。此時，第二校正訊號CAL2之電位或第二字元線訊號WL2[0]、WL2[1]、WL2[2]中之一電位會被設為高準位，且第一控制訊號RC1之電位會被設置於校正程序中所得到的最佳準位上。
於此，所述之校正程序與前述之校正程序大致上相同，故不再贅述。而第一控制訊號RC1與第二控制訊號RC2之電位的最佳準位之取得則如下所述。
於校正第一補充式磁性隨機存取記憶體陣列710時，第一校正訊號CAL1之電位會被設為高準位，而第二控制訊號RC2之電位會從“VDD”開始逐漸減低直到感測放大器閂鎖電路730輸出之邏輯訊號RO的邏輯值轉態。因此，第二控制訊號RC2之電位的最佳準位大致上為“VDD”與使邏輯訊號RO的邏輯值轉態時之第二控制訊號RC2之電位的平均值。
同樣地，於校正第二補充式磁性隨機存取記憶體陣列720時，第二校正訊號之電位CAL2會被設為高準位，而第一控制訊號RC1之電位會從“VDD”開始逐漸減低直到感測放大器閂鎖電路730輸出之邏輯訊號RO的邏輯值轉態。因此，第一控制訊號RC1之電位的最佳準位大致上為“VDD” 與使邏輯訊號RO的邏輯值轉態時之第一控制訊號RC1之電位的平均值。
因此，此二補充式磁性隨機存取記憶體陣列的運作方式為彼此先相互校正之後，再彼此相互參照。
值得注意的是，前述所提之穿隧式磁阻元件僅為一非揮發性記憶體裝置的實施例，而本發明所揭示之原理可被應用於任何阻抗需視其狀態而定的非揮發性記憶體裝置。
本發明之技術內容已以較佳實施例揭示如上述，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本創作之精神所做些許之更動與潤飾，皆應涵蓋於本發明之範疇內，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧磁性隨機存取記憶體單元
110‧‧‧穿隧式磁阻元件
111‧‧‧鐵磁性固定層
112‧‧‧絕緣阻擋層
113‧‧‧鐵磁性自由層
120‧‧‧致能開關
200‧‧‧轉移特性
300‧‧‧穿隧式磁阻的感測裝置
310‧‧‧磁性隨機存取記憶體陣列
311‧‧‧校正單元
312、313、314‧‧‧資料單元
320‧‧‧參考單元
321‧‧‧致能開關
322‧‧‧穿隧式磁阻元件
330‧‧‧感測放大器閂鎖電路
341‧‧‧第一控制開關
342‧‧‧第二控制開關
410‧‧‧電位
420‧‧‧電位
500‧‧‧感測放大器閂鎖電路
501、502、511、512、521、522‧‧‧電晶體（NMOS）
503、504、513、514、515、516、523、524‧‧‧電晶體（PMOS）
510‧‧‧感測放大器
520‧‧‧閂鎖器
600‧‧‧補充式磁性隨機存取記憶體陣列
601‧‧‧參考單元
602‧‧‧校正單元
611、612、613‧‧‧資料單元
700‧‧‧穿隧式磁阻的感測裝置
710‧‧‧第一補充式磁性隨機存取記憶體陣列
720‧‧‧第二補充式磁性隨機存取記憶體陣列
730‧‧‧感測放大器閂鎖電路
741‧‧‧第一控制開關
742‧‧‧第二控制開關
BL‧‧‧位元線
BL1‧‧‧第一位元線
BL2‧‧‧第二位元線
BLREF‧‧‧參考位元線
CAL‧‧‧校正訊號
CAL1‧‧‧第一校正訊號
CAL2‧‧‧第二校正訊號
I1I2‧‧‧感測電流
I3‧‧‧第一鏡射電流
I4‧‧‧第二鏡射電流
RC‧‧‧控制訊號
RC1‧‧‧第一控制訊號
RC2‧‧‧第二控制訊號
RE‧‧‧第一致能訊號
REB‧‧‧第二致能訊號
RO‧‧‧邏輯訊號
ROB‧‧‧邏輯訊號
SL‧‧‧源極線
SL1‧‧‧第一源極線
SL2‧‧‧第二源極線
SLREF‧‧‧參考源極線
TMR ‧‧‧穿隧式磁阻元件
VDD‧‧‧供應電源
WL[0]、 WL[1]、 WL[2]‧‧‧字元線訊號
WL1[0]、 WL1[1]、 WL1[2]‧‧‧第一字元線訊號
WL2[0]、 WL2[1]、 WL2[2]‧‧‧第二字元線訊號
請參照下列圖式，將可更加瞭解本發明之一些實施例的許多層面。在圖式中之物件不一定按照比例繪製，而是將重點放在清楚地說明本發明之原理。此外，在圖式中相同的標號所對應到之部分貫穿所有圖式。
第1圖為習知磁性隨機存取記憶體單元之概要示意圖。 第2圖為第1圖中之穿隧式磁阻元件之典型轉移特性的示意圖。 第3圖為根據本發明一實施例之穿隧式磁阻的感測裝置之概要示意圖。 第4圖為第3圖之一實施例之控制訊號對邏輯訊號之轉移關係的示意圖。 第5圖為第3圖之感測放大器閂鎖電路之一實施例之概要示意圖。 第6A圖為根據本發明之一實施例之補充式磁性隨機存取記憶體陣列之概要示意圖。 第6B圖為第6A圖之補充式磁性隨機存取記憶體陣列之電路符號示意圖。 第7圖為根據本發明之另一實施例之穿隧式磁阻的感測裝置之概要示意圖。
300‧‧‧穿隧式磁阻的感測裝置
310‧‧‧磁性隨機存取記憶體陣列
311‧‧‧校正單元
312、313、314‧‧‧資料單元
320‧‧‧參考單元
321‧‧‧致能開關
322‧‧‧穿隧式磁阻元件
330‧‧‧感測放大器閂鎖電路
341‧‧‧第一控制開關
342‧‧‧第二控制開關
BL‧‧‧位元線
BLREF‧‧‧參考位元線
CAL‧‧‧校正訊號
RE‧‧‧第一致能訊號
RO‧‧‧邏輯訊號
SL‧‧‧源極線
SLREF‧‧‧參考源極線
TMR‧‧‧穿隧式磁阻元件
WL[0]、WL[1]、WL[2]‧‧‧字元線訊號

Claims (23)

  1. 一種穿隧式磁阻的感測裝置，包含： 一磁性隨機存取記憶體陣列，包含： 一校正單元；及 複數資料單元，用以儲存使用者資料； 一參考單元，由一控制訊號控制，其中該校正單元、該些資料單元以及該參考單元中之每一者為一磁性隨機存取記憶體單元，並且該控制訊號是藉由在一校正程序中比較該校正單元之阻抗與該參考單元之阻抗來建立；及 一感測放大器閂鎖電路，用以比較於該磁性隨機存取記憶體陣列之該些磁性隨機存取記憶體單元中之一受選磁性隨機存取記憶體單元之阻抗與該參考單元之阻抗，並依據比較之結果輸出一邏輯訊號。
  2. 如請求項1所述之穿隧式磁阻的感測裝置，其中各該磁性隨機存取記憶體單元包含串接之一穿隧式磁阻元件與一致能開關。
  3. 如請求項1所述之穿隧式磁阻的感測裝置，其中該校正單元與該些資料單元以並聯架構耦接在一位元線與一源極線之間。
  4. 如請求項3所述之穿隧式磁阻的感測裝置，其中該參考單元耦接於一參考位元線與一參考源極線之間。
  5. 如請求項4所述之穿隧式磁阻的感測裝置，其中於一讀取操作期間，當該感測放大器閂鎖電路在該位元線所感測之阻抗大於在該參考位元線所感測之阻抗時，該感測放大器閂鎖電路輸出對應一第一閂鎖值的該邏輯訊號；而當該感測放大器閂鎖電路在該位元線所感測之阻抗小於在該參考位元線所感測之阻抗時，該感測放大器閂鎖電路輸出對應一第二閂鎖值的該邏輯訊號。
  6. 如請求項5所述之穿隧式磁阻的感測裝置，更包含： 一第一控制開關，耦接於該源極線；及 一第二控制開關，耦接於該參考源極線； 其中，於該讀取操作期間，該第一控制開關與該第二控制開關用以接收具有一第一邏輯值之一第一致能訊號。
  7. 如請求項6所述之穿隧式磁阻的感測裝置，其中該感測放大器閂鎖電路包含： 一感測放大器； 一閂鎖器；及 複數連通開關對，耦接在該感測放大器與該閂鎖器之間，以接收與該第一致能訊號邏輯相反之一第二致能訊號，並根據該第二致能訊號致使該感測放大器與該閂鎖器去耦合。
  8. 如請求項4所述之穿隧式磁阻的感測裝置，其中該感測放大器閂鎖電路包含： 一感測放大器，包含一第一電流鏡與一第二電流鏡，以分別鏡射對應該位元線上之電流的一第一鏡射電流與對應該參考位元線上之電流的一第二鏡射電流；及 一閂鎖器，用以接收該第一鏡射電流與該第二鏡射電流。
  9. 如請求項8所述之穿隧式磁阻的感測裝置，其中該閂鎖器包含二交互耦合反相器，以分別根據該第一鏡射電流與該第二鏡射電流來輸出該邏輯訊號及該邏輯訊號的一邏輯補數。
  10. 如請求項4所述之穿隧式磁阻的感測裝置，其中該控制訊號包含一校正值、該校正值致使在該參考位元線所感測之阻抗位於一第一阻抗與一第二阻抗的中間、該第一阻抗為該受選磁性隨機存取記憶體單元之一穿隧式磁阻元件處於平行狀態時在該位元線所感測到的阻抗、以及該第二阻抗為該受選磁性隨機存取記憶體單元之該穿隧式磁阻元件處於非平行狀態時在該位元線所感測到的阻抗。
  11. 如請求項1所述之穿隧式磁阻的感測裝置，其中於一讀取操作期間，當該受選磁性隨機存取記憶體單元之阻抗大於該參考單元之阻抗時，該感測放大器閂鎖電路輸出對應一第一閂鎖值的該邏輯訊號；而當該受選磁性隨機存取記憶體單元之阻抗小於該參考單元之阻抗時，該感測放大器閂鎖電路輸出對應一第二閂鎖值的該邏輯訊號。
  12. 如請求項1所述之穿隧式磁阻的感測裝置，其中該控制訊號為在該校正程序中逐步地調整之一類比訊號。
  13. 一種穿隧式磁阻的感測裝置，包含： 一第一磁性隨機存取記憶體陣列，包含： 一第一參考單元，由一第一控制訊號控制； 一第一校正單元；及 一第一組資料單元； 一第二磁性隨機存取記憶體陣列，包含： 一第二參考單元，由一第二控制訊號控制； 一第二校正單元；及 一第二組資料單元；及 一感測放大器閂鎖電路，用以在一第一校正程序中偵測該第一參考單元與該第二校正單元之間之差異來產生該第一控制訊號，以及在一第二校正程序中偵測該第二參考單元與該第一校正單元之間之差異來產生該第二控制訊號； 其中，於該第一組資料單元中之一受選資料單元的一讀取操作期間，該感測放大器閂鎖電路感測該受選資料單元與該第二參考單元之間的差異來檢測該受選資料單元的狀態，以及於該第二組資料單元中之一受選資料單元的一讀取操作期間，該感測放大器閂鎖電路感測該受選資料單元與該第一參考單元之間的差異來檢測該受選資料單元的狀態。
  14. 如請求項13所述之穿隧式磁阻的感測裝置，其中該第一參考單元、該第一校正單元、該第一組資料單元、該第二參考單元、該第二校正單元與該第二組資料單元之每一單元皆包含串接之一穿隧式磁阻元件與一致能開關。
  15. 如請求項13所述之穿隧式磁阻的感測裝置，其中該第一參考單元、該第一校正單元與該第一組資料單元以並聯架構耦接在一第一位元線與一第一源極線之間，且該第二參考單元、該第二校正單元與該第二組資料單元以並聯架構耦接在一第二位元線與一第二源極線之間。
  16. 如請求項15所述之穿隧式磁阻的感測裝置，其中該感測放大器閂鎖電路比較在該第一位元線之阻抗與在該第二位元線之阻抗，並依據比較之結果輸出一邏輯訊號。
  17. 如請求項13所述之穿隧式磁阻的感測裝置，其中該第一控制訊號與該第二控制訊號分別在該第一校正程序中與該第二校正程序中逐步地調整，且該第一控制訊號的校正值與該第二控制訊號的校正值是根據從一第一值到一第二值之轉態來決定。
  18. 如請求項17所述之穿隧式磁阻的感測裝置，其中各該校正值包含在該第一值與該第二值之間的一中間值。
  19. 如請求項13所述之穿隧式磁阻的感測裝置，更包含： 一第一控制開關，耦接於該第一源極線；及 一第二控制開關，耦接於該第二源極線； 其中，於該讀取操作期間，該第一控制開關與該第二控制開關接收具有一第一邏輯值之一第一致能訊號。
  20. 一種穿隧式磁阻的感測方法，包含： 預設一磁性隨機存取記憶體陣列之一校正單元於一第一狀態； 預設該磁性隨機存取記憶體陣列之一參考單元於一第二狀態； 預設該參考單元所接收之一控制訊號於一第一值，以致使該參考單元之阻抗等於該校正單元之阻抗； 逐步調整該控制訊號到一第二值，以致使該參考單元之阻抗等於該校正單元預設在第一狀態時的阻抗； 選擇該控制訊號之一校正值，其中該校正值為該第一值與該第二值的一中間值；及 於一讀取操作時，以該校正值為該控制訊號之該參考單元作為參考檢測從該磁性隨機存取記憶體陣列之複數資料單元中之一受選資料單元的狀態。
  21. 如請求項20所述之穿隧式磁阻的感測方法，其中該些資料單元、該校正單元與該參考單元中之每一單元皆包含串接之一穿隧式磁阻元件與一控制開關。
  22. 如請求項21所述之穿隧式磁阻的感測方法，其中當該校正單元於該第一狀態時，該校正單元之穿隧式磁阻元件處於一非平行狀態，以及當該參考單元於該第二狀態時，該參考單元之穿隧式磁阻元件處於一平行狀態。
  23. 如請求項22所述之穿隧式磁阻的感測方法，其中更包含： 依據該受選資料單元的狀態，輸出一邏輯訊號。
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