CN104681078B - 穿隧式磁阻的感测装置及其感测方法 - Google Patents

穿隧式磁阻的感测装置及其感测方法 Download PDF

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Abstract

本发明公开了一种穿隧式磁阻的感测装置包含磁性随机存取存储器阵列、参考单元及感测放大器闩锁电路。磁性随机存取存储器阵列包含校正单元与多个数据单元。多个数据单元则用以储存使用者数据。参考单元由控制信号控制。感测放大器闩锁电路比较于磁性随机存取存储器阵列的一受选磁性随机存取存储器单元的阻抗与参考单元的阻抗，并依据比较的结果输出逻辑信号。其中，校正单元、多个数据单元与参考单元中的每一者为一磁性存取存储器单元，并且控制信号是通过在校正程序中比较校正单元的阻抗与参考单元的阻抗来建立。

Description

穿隧式磁阻的感测装置及其感测方法
技术领域
本发明涉及一种穿隧式磁阻，特别涉及一种穿隧式磁阻的感测装置及其感测方法。
背景技术
自旋力矩转移-磁阻式磁性随机存取存储器(Spin Torque Transfer Magneto-Resistive Magnetic Random-Access Memory，STT-MRAM)为非易失性存储器的下一代最佳候选者。自旋力矩转移-磁阻式磁性随机存取存储器包含多个磁性随机存取存储器(Magnetic Random Access Memory，MRAM)单元。
请参照图1，磁性随机存取存储器单元100包含穿隧式磁阻(Tunnel Magneto-Resistance，TMR)元件110与致能开关120。于此，致能开关120是以NMOS(N-channel MetalOxide Semiconductor，N通道金属氧化物半导体)晶体管实现。穿隧式磁阻元件110的一端连接至位元线(Bit Line)BL，并且穿隧式磁阻元件110的另一端连接至致能开关120的漏极端。致能开关120的源极端连接至源极线(Source Line)SL，且致能开关120的栅极端接收字元线(Word Line)信号WL。
其中，穿隧式磁阻元件110用以储存数据。致能开关120用以致能对穿隧式磁阻元件110的存取。字元线信号WL用以控制致能开关120。当字元线信号WL的电位为高电平(high)时，穿隧式磁阻元件110能经由位元线BL与源极线SL而被存取。
穿隧式磁阻元件110包含铁磁性自由层(ferromagnetic free layer)113、绝缘阻挡层(insulating barrier layer)112与铁磁性固定层(ferromagnetic fixed layer)111。其中，铁磁性固定层111的磁化方向为固定的。而铁磁性自由层113的磁化方向为根据储存在穿隧式磁阻元件110上的数据而平行于或非平行于铁磁性固定层111的磁化方向。
若储存数据为二进制“1”时，穿隧式磁阻元件110乃处于非平行状态，且穿隧式磁阻元件110的电性表现为一高阻抗电阻。若储存数据为二进制“0”时，穿隧式磁阻元件110则处于平行状态，且穿隧式磁阻元件110的电性表现为一低阻抗电阻。然而，无论穿隧式磁阻元件110的阻抗为高或低，其阻抗皆为流经穿隧式磁阻元件110的电流的函数。
图2为图1中的穿隧式磁阻元件的典型转移特性的示意图。请参照图2，此转移特性200为穿隧式磁阻元件110的阻抗对穿隧式磁阻元件110的电流的关系曲线。于此，依据电流从位元线BL流至源极线SL的方向定义极性，即电流从位元线BL流至源极线SL定义电流为正，反之，电流从源极线SL流至位元线BL则定义电流为负。
当穿隧式磁阻元件110位于非平行状态时，穿隧式磁阻元件110的电性表现为高阻抗。反之，当穿隧式磁阻元件110位于平行状态时，穿隧式磁阻元件110的电性表现为低阻抗。
然而，穿隧式磁阻元件110只有在电流低于第一临界值(1st threshold)时可处于非平行状态(即，高阻抗)，且此第一临界值为正值。当电流为正且高于第一临界值时，即使穿隧式磁阻元件110处于非平行状态，都将被编程(即，被写入)至平行状态，如区域Ⅰ(REGIONⅠ)所示。
同样地，穿隧式磁阻元件110只有在电流高于第二临界值(2st threshold)时可处于平行状态(即，低阻抗)，且此第二临界值为负值。当电流为负且低于第二临界值时，即使穿隧式磁阻元件110原先处于平行状态，都将被编程(即，被写入)至非平行状态，如区域Ⅲ(REGIONⅢ)所示。
因此，根据此转移特性200，即可找出方法来写入或读取穿隧式磁阻元件110。若欲将二进制“0”的数据写入穿隧式磁阻元件110，需通过提供高于第一临界值的正电流(从位元线BL流向源极线SL)(即，比第一临界值还正的电流)来使穿隧式磁阻元件110的转移特性进入区域Ⅰ。若欲将二进制“1”的数据写入穿隧式磁阻元件110，则需通过提供低于第二临界值的负电流(从源极线SL流向位元线BL)(即，比第二临界值还负的电流)来使穿隧式磁阻元件110的转移特性进入区域Ⅲ。若欲读取穿隧式磁阻元件110的储存数据，就必须通过提供介于第二临界值与第一临界值间的电流(即，不大于第一临界值且亦不小于第二临界值的电流)来使穿隧式磁阻元件110的转移特性维持在区域Ⅱ。
于此，所提供的电流会在位元线BL与源极线SL之间形成一电位差，且此电位差端视穿隧式磁阻元件110的状态而定。若穿隧式磁阻元件110处于非平行状态，则此电位差较大；反之，则较小。
将位元线BL与源极线SL之间的电位差与参考电位做比较。若此电位差大于参考电位，则穿隧式磁阻元件110被检测为处于非平行状态，且其储存数据为二进制“1”。若此电位差小于参考电位，则穿隧式磁阻元件110被检测为处于平行状态，且其储存数据为二进制“0”。然而，要为穿隧式磁阻元件110的读取操作建立一个可靠的参考电位并不容易。因为，穿隧式磁阻元件110的阻抗无论为高或低皆会随温度而改变，因此位元线BL与源极线SL之间的电位差亦会随温度而改变。
公知的系统能包含自旋力矩转移-磁阻式磁性随机存取存储器，且此自旋力矩转移-磁阻式磁性随机存取存储器包括写入电路及读取电路。
在读取电路中，读取操作的参考电位是利用一个NMOS晶体管来建立，而NMOS晶体管的阻抗则是由一电压来控制，以在整个关注的温度范围内拟态为具有低于高阻抗(当穿隧式磁阻元件110处于非平行状态)但高于低阻抗(当穿隧式磁阻元件110处于平行状态)的阻抗的电阻。然而，这样的设计并无法使读取操作在所有关注的温度范围内皆达到最佳效能。
在写入电路中，则可使用一双向性驱动器(bi-directional driver)，然而这样的电路相当复杂。
发明内容
在一实施例中，一种穿隧式磁阻的感测装置包含磁性随机存取存储器阵列、参考单元及感测放大器闩锁电路。磁性随机存取存储器阵列包含校正单元与多个数据单元。多个数据单元用以储存使用者数据。参考单元由控制信号控制。感测放大器闩锁电路用以比较于磁性随机存取存储器阵列的多个磁性随机存取存储器单元中的一受选磁性随机存取存储器单元的阻抗与参考单元的阻抗，并依据比较的结果输出逻辑信号。其中，校正单元、多个数据单元与参考单元中的每一者为一磁性随机存取存储器单元，并且控制信号是通过在校正程序中比较校正单元的阻抗与参考单元的阻抗来建立。
在一实施例中，一种穿隧式磁阻的感测装置包含第一磁性随机存取存储器阵列、第二磁性随机存取存储器阵列与感测放大器闩锁电路。第一磁性随机存取存储器阵列包含第一参考单元、第一校正单元与第一组数据单元。第一参考单元由第一控制信号控制。第二磁性随机存取存储器阵列包含第二参考单元、第二校正单元与第二组数据单元。第二参考单元由第二控制信号控制。感测放大器闩锁电路用以在第一校正程序中检测第一参考单元与第二校正单元之间的差异来产生第一控制信号，以及在第二校正程序中检测第二参考单元与第一校正单元之间的差异来产生第二控制信号。其中，于第一组数据单元中的受选数据单元的读取操作期间，感测放大器闩锁电路感测受选数据单元与第二参考单元之间的差异来检测受选数据单元的状态，以及于第二组数据单元中的受选数据单元的读取操作期间，感测放大器闩锁电路感测受选数据单元与第一参考单元之间的差异来检测受选数据单元的状态。
在一实施例中，一种穿隧式磁阻的感测方法包含预设磁性随机存取存储器阵列的校正单元于第一状态、预设磁性随机存取存储器阵列的参考单元于第二状态、预设参考单元所接收的控制信号于第一值以致使参考单元的阻抗等于校正单元的阻抗、逐步调整控制信号到第二值以致使参考单元的阻抗等于校正单元预设在第一状态时的阻抗、选择控制信号的校正值，及于读取操作时，以校正值为控制信号的参考单元作为参考检测从磁性随机存取存储器阵列的多个数据单元中的一受选数据单元的状态。其中，控制信号的校正值为第一值与第二值的中间值。
以下在实施方式中详细叙述本发明的详细特征及优点，其内容足以使任何本领域的技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、权利要求及附图，任何本领域的技术人员可轻易地理解本发明相关的目的及优点。
附图说明
请参照下列附图，将可更加了解本发明的一些实施例的许多层面。在附图中的物件不一定按照比例绘制，而是将重点放在清楚地说明本发明的原理。此外，在附图中相同的标号所对应到的部分贯穿所有附图。
图1为公知磁性随机存取存储器单元的概要示意图。
图2为图1中的穿隧式磁阻元件的典型转移特性的示意图。
图3为根据本发明一实施例的穿隧式磁阻的感测装置的概要示意图。
图4为图3的一实施例的控制信号对逻辑信号的转移关系的示意图。
图5为图3的感测放大器闩锁电路的一实施例的概要示意图。
图6A为根据本发明的一实施例的补充式磁性随机存取存储器阵列的概要示意图。
图6B为图6A的补充式磁性随机存取存储器阵列的电路符号示意图。
图7为根据本发明的另一实施例的穿隧式磁阻的感测装置的概要示意图。
其中，附图标记说明如下：
100 磁性随机存取存储器单元
110 穿隧式磁阻元件
111 铁磁性固定层
112 绝缘阻挡层
113 铁磁性自由层
120 致能开关
200 转移特性
300 穿隧式磁阻的感测装置
310 磁性随机存取存储器阵列
311 校正单元
312、313、314 数据单元
320 参考单元
321 致能开关
322 穿隧式磁阻元件
330 感测放大器闩锁电路
341 第一控制开关
342 第二控制开关
410 电位
420 电位
500 感测放大器闩锁电路
501、502、511、512、521、522 晶体管(NMOS)
503、504、513、514、515、516、 晶体管(PMOS)
523、524
510 感测放大器
520 闩锁器
600 补充式磁性随机存取存储器
阵列
601 参考单元
602 校正单元
611、612、613 数据单元
700 穿隧式磁阻的感测装置
710 第一补充式磁性随机存取存
储器阵列
720 第二补充式磁性随机存取存
储器阵列
730 感测放大器闩锁电路
741 第一控制开关
742 第二控制开关
BL 位元线
BL1 第一位元线
BL2 第二位元线
BLREF 参考位元线
CAL 校正信号
CAL1 第一校正信号
CAL2 第二校正信号
I1,I2 感测电流
I3 第一镜射电流
I4 第二镜射电流
RC 控制信号
RC1 第一控制信号
RC2 第二控制信号
RE 第一致能信号
REB 第二致能信号
RO 逻辑信号
ROB 逻辑信号
SL 源极线
SL1 第一源极线
SL2 第二源极线
SLREF 参考源极线
TMR 穿隧式磁阻元件
VDD 供应电源
WL[0]、WL[1]、WL[2] 字元线信号
WL1[0]、WL1[1]、WL1[2] 第一字元线信号
WL2[0]、WL2[1]、WL2[2] 第二字元线信号
具体实施方式
本发明涉及一种穿隧式磁阻，特别是用以感测穿隧式磁阻的技术。举例来说，在本发明的一些实施例中，自旋力矩转移-磁阻式磁性随机存取存储器(Spin Torque TransferMagneto-Resistive Magnetic Random-Access Memory，STT-MRAM)具有更好读取功能。
于此，说明书已揭示多个实施例，但应可了解的是本发明可以多种方法实现，并不限定以下述的特定范例或实现此些范例的任意特征的特定方法。在其他实例中，并未显示或描述出为公众所知悉的细节，以避免混淆本发明的方向。
图3为根据本发明一实施例的穿隧式磁阻的感测装置的概要示意图。请参阅图3，穿隧式磁阻的感测装置300包含磁性随机存取存储器(Magnetic Random Access Memory，MRAM)阵列310、参考单元320与感测放大器闩锁(sensing-amplifier/latch，SAL)电路330。其中，磁性随机存取存储器阵列310包括校正单元311以及多个数据单元312、313、314。于此，校正单元311是用以校正，而数据单元312、313、314是用以储存使用者数据。
校正单元311以及多个数据单元312、313、314中的每一者均为一MRAM单元，并且各MRAM单元包括彼此互相串联的穿隧式磁阻元件TMR与致能开关。其中，各致能开关能以NMOS(N-channel Metal Oxide Semiconductor，N通道金属氧化物半导体)晶体管实现，并且分别是由一逻辑信号所控制。
于此，校正单元311与各数据单元312、313、314彼此并联配置。校正单元311与各数据单元312、313、314中的每一单元的穿隧式磁阻元件TMR的一端连接至位元线BL，而穿隧式磁阻元件TMR的另一端则连接至各自的致能开关的第一端。校正单元311与各数据单元312、313、314中的每一单元的致能开关的第二端连接至源极线SL。校正单元311的致能开关的控制端连接至校正线，并且接收校正信号CAL。而各数据单元312、313、314的致能开关的控制端则耦接字元线(WL)，并且分别接收相对应的字元线信号WL[0]、WL[1]、WL[2]。
因此，存取校正单元311可通过校正信号CAL来控制，而存取各数据单元312、313、314则可通过相对应的字元线信号WL[0]、WL[1]、WL[2]来控制。
于此，除非有指令欲存取(无论为读取操作或写入操作)磁性随机存取存储器阵列310，否则校正信号CAL的电位与字元线信号WL[0]、WL[1]、WL[2]的电位皆被预设为低电平(即，二进制“0”)。
此外，在同一时间点，校正单元311与数据单元312、313、314只有其中之一单元可被存取，即，校正信号CAL与字元线信号WL[0]、WL[1]、WL[2]在同一时间点只有其中之一信号的电位可被设为高电平(即，二进制“1”)。例如，当校正单元311被存取时，校正信号CAL的电位会被设为高电平，而其它所有字元线信号WL[0]、WL[1]、WL[2]的电位则必需被设为低电平。
参考单元320亦为一MRAM单元，并且此MRAM单元亦包括彼此互相串联的穿隧式磁阻元件322与致能开关321。其中，致能开关321能以NMOS(N-channel Metal OxideSemiconductor，N通道金属氧化物半导体)晶体管实现，并且是由一模拟信号所控制。
穿隧式磁阻元件322的一端连接至参考位元线BLREF，且穿隧式磁阻元件322的另一端则连接至致能开关321的第一端。致能开关321的第二端连接至参考源极线SLREF，而致能开关321的控制端接收控制信号RC。
由于校正单元311、各数据单元312、313、314与参考单元320皆为MRAM单元，因此校正单元311、各数据单元312、313、314与参考单元320为大致上相同的电路。此外，校正单元311、各数据单元312、313、314与参考单元320的电路架构亦可大致上相同于图1的MRAM单元100。
穿隧式磁阻的感测装置300还包含二控制开关(以下分别称之为第一控制开关341与第二控制开关342)。于此，第一控制开关341与第二控制开关342能以NMOS晶体管实现。
第一控制开关341的第一端连接至源极线SL。第二控制开关342的第一端连接至参考源极线SLREF。第一控制开关341的第二端与第二控制开关342的第二端连接至地。而第一控制开关341的控制端与第二控制开关342的控制端连接至前级电路(图未示)，并接收第一致能信号RE。因此，此二控制开关皆是由第一致能信号RE所控制。
于读取操作期间，第一致能信号RE的电位被设为高电平，使得第一致能开关341与第二致能开关342导通，故源极线SL与参考源极线SLREF的电位分别经由第一致能开关341与第二致能开关342被下拉至地。而校正信号CAL的电位或字元线信号WL[0]、WL[1]、WL[2]中之一的电位会被设为高电平，端视欲读取磁性随机存取存储器阵列310中的哪一个单元。
感测放大器闩锁电路330的二输入端分别电性连接至位元线BL与参考位元线BLREF，以比较在位元线BL所看到(感测到)的阻抗与在参考位元线BLREF所看到(感测到)的阻抗，并依据比较的结果输出逻辑信号RO。
于读取操作期间，感测放大器闩锁电路330根据从位元线BL看进去的阻抗而在位元线BL建立一电位，且感测放大器闩锁电路330根据从参考位元线BLREF看进去的阻抗而在参考位元线BLREF建立一电位。感测放大器闩锁电路330比较位元线BL和参考位元线BLREF两端的电位并输出逻辑信号RO。
当位元线BL的电位高于参考位元线BLREF的电位时，逻辑信号RO的电位被设为高电平。反之，逻辑信号RO的电位被设为低电平。
于读取操作期间，在磁性随机存取存储器阵列310中只有被选取到的特定MRAM单元(以下称受选MRAM单元)可被存取，即只有受选MRAM单元的致能开关会关闭成为通路，而其余MRAM单元的致能开关则会开启成为断路。由于只有受选MRAM单元可被存取，故在位元线BL的阻抗(由感测放大器闩锁电路330所看到的阻抗)仅取决于可被存取的受选MRAM单元的阻抗。
请搭配参阅图2，若受选MRAM单元的穿隧式磁阻元件TMR处于非平行状态，则在位元线BL的阻抗(由感测闩锁电路330所看到的阻抗)为高阻抗；反之，在位元线BL的阻抗(由感测闩锁电路330所看到的阻抗)则为低阻抗。因此，位元线BL的电位要不为高电平就是低电平。
另一方面，在参考位元线BLREF的阻抗(由感测放大器闩锁电路330所看到的)则取决于参考单元320的穿隧式磁阻元件322的状态与控制信号RC的电位。
在一实施例中，穿隧式磁阻元件322预设且固定在平行状态。参考单元320是通过适当地设定控制信号RC而校正，以在参考位元线BLREF建立适当的阻抗，来使得参考位元线BLREF的电位为位元线BL的电位在高电平与低电平之间的大致一半处。
因此，若位元线BL的电位高于参考位元线BLREF的电位，表示被存取的受选MRAM单元的穿隧式磁阻元件TMR是处于非平行状态。若位元线BL的电位低于参考位元线BLREF的电位，表示被存取的受选MRAM单元的穿隧式磁阻元件TMR是处于平行状态。
由于参考位元线BLREF的电位为位元线BL的电位在高电平与低电平之间的大致一半处，故读取操作有最大可能性的噪声边限(noise margin)。此外，由于参考单元320与各数据单元312、313、314为大致上相同的电路，使得参考单元320即使在温度变异下仍可完全追踪各数据单元312、313、314，因而胜过公知系统所使用的方法。
控制信号RC是在校正程序中依据比较校正单元311的阻抗与参考单元320的阻抗的结果来逐步调整。因此，控制信号RC为逐步调整的一模拟信号。
于系统启动时，校正单元311的穿隧式磁阻元件TMR会预设在非平行状态，而参考单元320的穿隧式磁阻元件322则预设在平行状态。
于校正程序时，第一致能信号RE的电位与校正信号CAL的电位会被设为高电平，而字元线信号WL[0]、WL[1]、WL[2]的电位则被设为低电平。如此一来，即可有效地比较校正单元311与参考单元320的阻抗。
其中，校正信号CAL、字元线信号WL[0]、WL[1]、WL[2]与逻辑信号RO皆为逻辑信号。于此，逻辑信号的电位要不是为供应电源VDD的电位(高逻辑值)，就是为地0的电位(低逻辑值)。另一方面，控制信号RC并非为逻辑信号而是为一模拟信号，且控制信号RC的电位是介在供应电源VDD的电位与地0的电位之间。
图4为控制信号RC对逻辑信号RO的转移关系的示意图。请参阅图4，当控制信号RC的电位被设为“0”时，致能开关321等效为开路，且感测放大器闩锁电路330在参考位元线BLREF所看到的阻抗非常大，且大于感测放大器闩锁电路330在位元线BL所看到的阻抗。因此，参考位元线BLREF的电位会大于位元线BL的电位，且逻辑信号RO的输出结果将为“0”。
随着控制信号RC的电位逐步提升，致能开关321的阻抗随的减低，因此在参考位元线BLREF所看到的阻抗亦随的减低。
当控制信号RC的电位达到电位410时，感测放大器闩锁电路330在参考位元线BLREF所看到的阻抗大致上等同于在位元线BL所看到的阻抗。
当控制信号RC的电位上升超过电位410时，感测放大器闩锁电路330在参考位元线BLREF所看到的阻抗小于在位元线BL所看到的阻抗，因此造成参考位元线BLREF的电位小于位元线BL的电位，进而导致逻辑信号RO的输出结果转态为“VDD”(高逻辑值)。而当控制信号RC的电位到达“VDD”时，感测放大器闩锁电路330在参考位元线BLREF所看到的阻抗将与校正单元311的穿隧式磁阻元件TMR被预设在平行状态时的阻抗相同。
总而言之，当控制信号RC的电位在电位410时，参考单元320的电性表现与当磁性随机存取存储器阵列310中的被存取的受选MRAM单元的穿隧式磁阻元件TMR处于非平行状态时相似，且当控制信号RC的电位在“VDD”时，参考单元320的电性表现则与当磁性随机存取存储器阵列310中的被存取的受选MRAM单元的穿隧式磁阻元件TMR处于平行状态时相似。
控制信号RC的校正值(例如：正切最佳电平(tan optimum level))大致上在电位410与“VDD”之间的一半处，即大致上在电位420的位置。如此一来，在参考位元线BLREF所看到的阻抗大致上为当受选MRAM单元的穿隧式磁阻元件TMR为处于平行状态时在位元线BL所看到的阻抗以及当受选MRAM单元的穿隧式磁阻元件TMR为处于非平行状态时在位元线BL所看到的阻抗的一半。
在一实施例中，控制信号RC可通过数字至模拟转换器(Digital-to-AnalogConverter，DAC)的输出来实现。而数字至模拟转换器(图未示)的最大输出电位为供应电压，即“VDD”。
在校正程序一开始时，数字至模拟转换器的控制码会被设为最大值，使得控制信号RC的电位变成“VDD”。如前所述，此举将促使逻辑信号RO的电位变成“VDD”。
数字至模拟转换器的控制码逐渐变小直到逻辑信号RO转态为“0”时，此时，对应于控制码所输出的控制信号RC的电位为电位410。而当对应于控制码所输出的控制信号RC的电位为电位420时，数字至模拟转换器的控制码大约为控制信号RC的电位为电位410时的数字至模拟转换器的控制码与数字至模拟转换器的最大控制码的平均值。
如此一来，由数字至模拟转换器所输出的控制信号RC的电位在电位420时所对应的控制码与控制信号RC的最佳电平都已被建立。
值得注意的是，于校正程序完成后，控制信号RC的电位只有在读取操作期间是设置在最佳电平。如果没有读取操作正在进行，则控制信号RC的电位一定要被设置为“0”。
图5为图3的感测放大器闩锁电路330的一实施例的概要示意图。请参阅图5，感测放大器闩锁电路500包含感测放大器510与闩锁器520。
感测放大器510主要包含二电流镜(以下分别称之为第一电流镜与第二电流镜)。其中，第一电流镜包含晶体管513、515。晶体管513、515的控制端相互连接，并连接至晶体管513的第一端。而晶体管513、515的第二端连接至供应电源VDD。
第二电流镜包含晶体管514、516。晶体管514、516的控制端相互连接，并连接至晶体管514的第一端。而晶体管514、516的第二端接连接至供应电源VDD。
此外，感测放大器510还包含晶体管511、512。其中，晶体管511、512的控制端相互连接，并接收一偏压电压VB。晶体管511的第二端连接至位元线BL，而晶体管511的第一端则连接至晶体管513、515的控制端。晶体管512的第二端连接至参考位元线BLREF，而晶体管512的第一端则连接至晶体管514、516的控制端。
因此，感测放大器510的一对晶体管511、512的第二端分别连接至位元线BL和参考位元线BLREF，使得感测电流I1与感测电流I2分别对应于在位元线BL和在参考位元线BLREF所看到的阻抗。而感测放大器510的第一电流镜镜射感测电流I1成为第一镜射电流I3，且感测放大器510的第二电流镜镜射感测电流I2成为第二镜射电流I4。
闩锁器520包含多个晶体管521～524。晶体管521、522的第二端连接至地。晶体管521、523的控制端与晶体管522、524的第一端相接，以输出逻辑信号RO。晶体管522、524的控制端与晶体管521、523的第一端相接，以输出逻辑信号ROB。
因此，晶体管521、522、523、524构成交互耦合反相器结构以分别输出逻辑信号RO与逻辑信号ROB。其中，逻辑信号ROB的逻辑值为逻辑信号RO的逻辑补数。
此外，感测放大器闩锁电路500还包含二连通开关对(以下分别称之为第一连通开关对与第二连通开关对)，并且第一连通开关对与第二连通开关对耦接于感测放大器510与闩锁器520之间。
第一连通开关对包含晶体管501、503。晶体管501的第二端连接至地。晶体管501的第一端连接至闩锁器520的晶体管521的第一端。晶体管503的第一端连接至闩锁器520的晶体管523的第二端。晶体管503的第二端连接至感测放大器510的晶体管515的第一端。晶体管501、503的控制端彼此相连接，并接收第二致能信号REB。于此，第二致能信号REB的逻辑值为前述的第一致能信号RE的逻辑补数。
第二连通开关对包含晶体管502、504。晶体管502的第一端连接至地。晶体管502的第二端连接至闩锁器520的晶体管522的第一端。晶体管504的第一端连接至闩锁器520的晶体管524的第二端。晶体管504的第二端连接至感测放大器510的晶体管516的第一端。晶体管502、504的控制端彼此相连接，并接收第二致能信号REB。
因此，当第一镜射电流I3小于第二镜射电流I4时，逻辑信号RO的电位会上升得比逻辑信号ROB的电位快，且逻辑信号RO的电位和逻辑信号ROB的电位会被分别闩锁在“VDD”与“0”。而当第一镜射电流I3大于第二镜射电流I4时，逻辑信号ROB的电位上升得比逻辑信号RO的电位快，且逻辑信号ROB的电位和逻辑信号RO的电位会被分别闩锁在“VDD”与“0”。
而当感测放大器闩锁电路500在位元线BL所看到的阻抗大于在参考位元线BLREF所看到的阻抗时，位元线BL的电位将高于参考位元线BLREF的电位，且感测电流I1会小于感测电流I2而导致第一镜射电流I3小于第二镜射电流I4，因而促使逻辑信号RO的电位被闩锁在“VDD”。反的，当感测放大器闩锁电路500在位元线BL所看到的阻抗小于在参考位元线BLREF所看到的阻抗时，位元线BL的电位将低于参考位元线BLREF的电位，且感测电流I1将会大于感测电流I2而导致第一镜射电流I3大于第二镜射电流I4，因而促使逻辑信号RO的电位被闩锁在“0”。
此外，感测放大器闩锁电路500中的二连通开关对皆由第二致能信号REB所控制。因此，当第一致能信号RE为低电平且第二致能信号REB为高电平时，二连通开关对的晶体管503、504被关闭而呈现断路，闩锁器520无法连通至感测放大器510(即，感测放大器510与闩锁器520去耦合)，且二连通开关对的晶体管501、502被导通，故逻辑信号RO与逻辑信号ROB的电位皆被预设为“0”。
当第一致能信号RE的电位从低电平转态为高电平时，二连通开关对的晶体管501、502被关闭而呈现断路且二连通开关对的晶体管503、504被导通，故闩锁器520可经由二连通开关对的晶体管503、504耦合到感测放大器510。此外，闩锁器520可依据第一镜射电流I3是否低于第二镜射电流I4来进行前述的闩锁功能，以促使逻辑信号RO的电位被闩锁在高电平或低电平。
于此，各晶体管501、502、511、512、521、522是以NMOS晶体管实现，而各晶体管503、504、513、514、515、516、523、524是以PMOS晶体管实现。
复参阅图3。其中，磁性随机存取存储器阵列310包含校正单元311与多个数据单元312、313、314(虽然同一时间点时，磁性随机存取存储器阵列310中只有一受选MRAM单元可被存取)，而参考单元320仅只有一个单元，因此，穿隧式磁阻的感测装置300在实体布局上并非对称。
在另一实施例中，为了让穿隧式磁阻的感测装置300在实体布局上呈现对称状态，而使用二补充式磁性随机存取存储器阵列来分别取代原先的磁性随机存取存储器阵列310与参考单元320。
请参阅图6A，补充式磁性随机存取存储器阵列600包含参考单元601、校正单元602与多个数据单元611、612、613。
补充式磁性随机存取存储器阵列600与前述的磁性随机存取存储器阵列310(如图3所示)大致上相同，只是多并入参考单元320至磁性随机存取存储器阵列中。而图6B为图6A的补充式磁性随机存取存储器阵列的电路符号示意图。
在一实施例中，补充式磁性随机存取存储器阵列可成对使用。图7为根据本发明的另一实施例的穿隧式磁阻的感测装置的概要示意图。请参阅图7，穿隧式磁阻的感测装置700包含二补充式磁性随机存取存储器阵列(以下分别称之为第一补充式磁性随机存取存储器阵列710与第二补充式磁性随机存取存储器阵列720)与感测放大器闩锁电路730。
第一补充式磁性随机存取存储器阵列710包含第一参考单元、第一校正单元与第一组数据单元。于此，第一参考单元、第一校正单元与第一组数据单元中的每一者均为一磁性随机存取存储器单元，并且每一者皆包含彼此互相串联的穿隧式磁阻元件与致能开关。其中，各致能开关能以NMOS晶体管实现，并且分别是由一逻辑信号所控制。
第一参考单元、第一校正单元与第一组数据单元彼此并联配置并耦接在第一位元线BL1与第一源极线SL1之间。其中，第一参考单元、第一校正单元与第一组数据单元中的每一单元的穿隧式磁阻元件的一端连接至第一位元线BL1，而穿隧式磁阻元件的另一端则分别连接至各自的致能开关的第二端。第一参考单元、第一校正单元与第一组数据单元中的每一单元的致能开关的第一端则连接至第一源极线SL1。第一参考单元的致能开关的控制端连接至第一控制线，并且接收第一控制信号RC1。第一校正单元的致能开关的控制端连接至第一校正线，并接收第一校正信号CAL1。而第一组数据单元中的每一单元的各致能开关的控制端则耦接第一字元线(WL1)，并且分别接收相对应的第一字元线信号WL1[0]、WL1[1]、WL1[2]。
第二补充式磁性随机存取存储器单元阵列720包含第二参考单元、第二校正单元与第二组数据单元。于此，第二参考单元、第二校正单元与第二组数据单元中的每一者均为一磁性随机存取存储器单元，并且每一者皆包含彼此互相串联的穿隧式磁阻元件与致能开关。其中，各致能开关能以NMOS晶体管实现，并且分别是由一逻辑信号所控制。
第二参考单元、第二校正单元与第二组数据单元彼此并联配置并耦接在第二位元线BL2与第二源极线SL2之间。其中，第二参考单元、第二校正单元与第二组数据单元中的每一单元的穿隧式磁阻元件的一端连接至第二位元线BL2，而穿隧式磁阻元件的另一端则分别连接至各自的致能开关的第二端。第二参考单元、第二校正单元与第二组数据单元中的每一单元的致能开关的第一端则连接至第二源极线SL2。第二参考单元的致能开关的控制端连接至第二控制线，并且接收第二控制信号RC2。第二校正单元的致能开关的控制端连接至第二校正线，并接收第二校正信号CAL2。而第二组数据单元中的每一单元的各致能开关的控制端则耦接第二字元线(WL2)，并且分别接收相对应的第二字元线信号WL2[0]、WL2[1]、WL2[2]。
于此，第一补充式磁性随机存取存储器阵列710所接收的第一控制信号RC1是通过感测放大器闩锁电路730在第一校正程序中检测第一补充式磁性随机存取存储器阵列710的第一参考单元与第二补充式磁性随机存取存储器阵列720的第二校正单元之间的阻抗差异而产生。
而第二补充式磁性随机存取存储器阵列720所接收的第二控制信号RC2则是通过感测放大器闩锁电路730在第二校正程序中检测第二补充式磁性随机存取存储器阵列720的第二参考单元与第一补充式磁性随机存取存储器阵列710的第一校正单元之间的阻抗差异而产生。
因此，第一控制信号RC1与第二控制信号RC2皆为逐步调整的模拟信号。
穿隧式磁阻的感测装置700还包含二控制开关(以下分别称之为第一控制开关741与第二控制开关742)。于此，第一致能开关741与第二致能开关742能以NMOS晶体管来实现。
第一控制开关741的控制端与第二控制开关742的控制端接收第一致能信号RE。第一控制开关741的第一端连接至第一源极线SL1，且第一控制开关741的第二端连接至地。而第二控制开关742的第一端连接至第二源极线SL2，且第二控制开关742的第二端连接至地。因此，此二控制开关皆是由第一致能信号RE所控制。
于读取操作期间，第一致能信号RE的电位会被设为高电平，使得第一控制开关741与第二控制开关742导通，且第一源极线SL1与第二源极线SL2的电位分别经由第一控制开关741与第二控制开关742被下拉至地。而感测放大器闩锁电路730可通过比较在第一位元线BL1所看到的阻抗与在第二位元线BL2的所看到的阻抗，以输出逻辑信号RO。
感测放大器闩锁电路730的二输入端分别电性连接至第一位元线BL1与第二位元线BL2。因此，感测放大器闩锁电路730可通过二输入端检测第一位元线BL1信号与第二位元线BL2信号之间的差异，并输出逻辑信号RO。
在一些实施例中，除非另有说明，否则第一控制信号RC1、第一校正信号CAL1、第一字元线信号WL1[0]、WL1[1]、WL1[2]、第二控制信号RC2、第二校正信号CAL2与第二字元线信号WL2[0]、WL2[1]、WL2[2]的电位皆被预设为低电平。
当第一补充式磁性随机存取存储器阵列710被读取时，第二补充式磁性随机存取存储器阵列720将作为参考单元用以提供参考值。此时，第一校正信号CAL1的电位或第一字元线信号WL1[0]、WL1[1]、WL1[2]中的一电位会被设为高电平，且第二控制信号RC2的电位会被设置于校正程序中所得到的最佳电平上。
当第二补充式磁性随机存取存储器阵列720被读取时，第一补充式磁性随机存取存储器阵列710将作为参考单元用以提供参考值。此时，第二校正信号CAL2的电位或第二字元线信号WL2[0]、WL2[1]、WL2[2]中之一电位会被设为高电平，且第一控制信号RC1的电位会被设置于校正程序中所得到的最佳电平上。
于此，所述的校正程序与前述的校正程序大致上相同，故不再赘述。而第一控制信号RC1与第二控制信号RC2的电位的最佳电平的取得则如下所述。
于校正第一补充式磁性随机存取存储器阵列710时，第一校正信号CAL1的电位会被设为高电平，而第二控制信号RC2的电位会从“VDD”开始逐渐减低直到感测放大器闩锁电路730输出的逻辑信号RO的逻辑值转态。因此，第二控制信号RC2的电位的最佳电平大致上为“VDD”与使逻辑信号RO的逻辑值转态时的第二控制信号RC2的电位的平均值。
同样地，于校正第二补充式磁性随机存取存储器阵列720时，第二校正信号的电位CAL2会被设为高电平，而第一控制信号RC1的电位会从“VDD”开始逐渐减低直到感测放大器闩锁电路730输出的逻辑信号RO的逻辑值转态。因此，第一控制信号RC1的电位的最佳电平大致上为“VDD”与使逻辑信号RO的逻辑值转态时的第一控制信号RC1的电位的平均值。
因此，此二补充式磁性随机存取存储器阵列的运作方式为彼此先相互校正之后，再彼此相互参照。
值得注意的是，前述所提的穿隧式磁阻元件仅为一非易失性存储器装置的实施例，而本发明所揭示的原理可被应用于任何阻抗需视其状态而定的非易失性存储器装置。
本发明的技术内容已以较佳实施例揭示如上述，然其并非用以限定本发明，任何本领域的技术人员，在不脱离本创作的精神所做些许的更动与润饰，皆应涵盖于本发明的范畴内，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (27)

1.一种穿隧式磁阻的感测装置，包含：
一磁性随机存取存储器阵列，包含：
一校正单元；及
多个数据单元，用以储存使用者数据；
一参考单元，由一控制信号控制，其中该校正单元、该些数据单元以及该参考单元中的每一者为一磁性随机存取存储器单元，并且该控制信号是通过在一校正程序中比较该校正单元的阻抗与该参考单元的阻抗来建立；及
一感测放大器闩锁电路，用以比较于该磁性随机存取存储器阵列的该些磁性随机存取存储器单元中的一受选磁性随机存取存储器单元的阻抗与该参考单元的阻抗，并依据比较的结果输出一逻辑信号。
2.如权利要求1所述的穿隧式磁阻的感测装置，在同一时间点，该校正单元与该些数据单元中只有其中之一单元可被存取。
3.如权利要求1所述的穿隧式磁阻的感测装置，其中各该磁性随机存取存储器单元包含串接的一穿隧式磁阻元件与一致能开关。
4.如权利要求1所述的穿隧式磁阻的感测装置，其中该校正单元与所述多个数据单元以并联架构耦接在一位元线与一源极线之间。
5.如权利要求4所述的穿隧式磁阻的感测装置，其中该参考单元耦接于一参考位元线与一参考源极线之间。
6.如权利要求5所述的穿隧式磁阻的感测装置，该参考位元线的阻抗取决于该参考单元中的穿隧式磁阻元件的状态与该控制信号的电位。
7.如权利要求5所述的穿隧式磁阻的感测装置，其中于一读取操作期间，当该感测放大器闩锁电路在该位元线所感测的阻抗大于在该参考位元线所感测的阻抗时，该感测放大器闩锁电路输出对应一第一闩锁值的该逻辑信号；而当该感测放大器闩锁电路在该位元线所感测的阻抗小于在该参考位元线所感测的阻抗时，该感测放大器闩锁电路输出对应一第二闩锁值的该逻辑信号。
8.如权利要求7所述的穿隧式磁阻的感测装置，还包含：
一第一控制开关，耦接于该源极线；及
一第二控制开关，耦接于该参考源极线；
其中，于该读取操作期间，该第一控制开关与该第二控制开关用以接收具有一第一逻辑值的一第一致能信号。
9.如权利要求8所述的穿隧式磁阻的感测装置，在该校正程序中，该第一致能信号与该校正信号的电位为高电平，字元线信号的电位为低电平。
10.如权利要求8所述的穿隧式磁阻的感测装置，其中该感测放大器闩锁电路包含：
一感测放大器；
一闩锁器；及
多个连通开关对，耦接在该感测放大器与该闩锁器之间，以接收与该第一致能信号逻辑相反的一第二致能信号，并根据该第二致能信号致使该感测放大器与该闩锁器去耦合。
11.如权利要求10所述的穿隧式磁阻的感测装置，该感测放大器包含两个电流镜和两个晶体管，该两个晶体管的控制端相互连接，并接收一偏压电压，该两个晶体管的第一端分别连接该两个电流镜，该两个晶体管的第二端分别连接该位元线和该参考位元线。
12.如权利要求5所述的穿隧式磁阻的感测装置，其中该感测放大器闩锁电路包含：
一感测放大器，包含一第一电流镜与一第二电流镜，以分别镜射对应该位元线上的电流的一第一镜射电流与对应该参考位元线上的电流的一第二镜射电流；及
一闩锁器，用以接收该第一镜射电流与该第二镜射电流。
13.如权利要求12所述的穿隧式磁阻的感测装置，其中该闩锁器包含二交互耦合反相器，以分别根据该第一镜射电流与该第二镜射电流来输出该逻辑信号及该逻辑信号的一逻辑补数。
14.如权利要求5所述的穿隧式磁阻的感测装置，其中该控制信号包含一校正值、该校正值致使在该参考位元线所感测的阻抗位于一第一阻抗与一第二阻抗的中间、该第一阻抗为该受选磁性随机存取存储器单元的一穿隧式磁阻元件处于平行状态时在该位元线所感测到的阻抗、以及该第二阻抗为该受选磁性随机存取存储器单元的该穿隧式磁阻元件处于非平行状态时在该位元线所感测到的阻抗。
15.如权利要求1所述的穿隧式磁阻的感测装置，其中于一读取操作期间，当该受选磁性随机存取存储器单元的阻抗大于该参考单元的阻抗时，该感测放大器闩锁电路输出对应一第一闩锁值的该逻辑信号；而当该受选磁性随机存取存储器单元的阻抗小于该参考单元的阻抗时，该感测放大器闩锁电路输出对应一第二闩锁值的该逻辑信号。
16.如权利要求1所述的穿隧式磁阻的感测装置，其中该控制信号为在该校正程序中逐步地调整的一模拟信号。
17.一种穿隧式磁阻的感测装置，包含：
一第一磁性随机存取存储器阵列，包含：
一第一参考单元，由一第一控制信号控制；
一第一校正单元；及
一第一组数据单元；
一第二磁性随机存取存储器阵列，包含：
一第二参考单元，由一第二控制信号控制；
一第二校正单元；及
一第二组数据单元；及
一感测放大器闩锁电路，用以在一第一校正程序中检测该第一参考单元与该第二校正单元之间的差异来产生该第一控制信号，以及在一第二校正程序中检测该第二参考单元与该第一校正单元之间的差异来产生该第二控制信号；
其中，于该第一组数据单元中的一受选数据单元的一读取操作期间，该感测放大器闩锁电路感测该受选数据单元与该第二参考单元之间的差异来检测该受选数据单元的状态，以及于该第二组数据单元中的一受选数据单元的一读取操作期间，该感测放大器闩锁电路感测该受选数据单元与该第一参考单元之间的差异来检测该受选数据单元的状态。
18.如权利要求17所述的穿隧式磁阻的感测装置，其中该第一参考单元、该第一校正单元、该第一组数据单元、该第二参考单元、该第二校正单元与该第二组数据单元的每一单元皆包含串接的一穿隧式磁阻元件与一致能开关。
19.如权利要求17所述的穿隧式磁阻的感测装置，其中该第一参考单元、该第一校正单元与该第一组数据单元以并联架构耦接在一第一位元线与一第一源极线之间，且该第二参考单元、该第二校正单元与该第二组数据单元以并联架构耦接在一第二位元线与一第二源极线之间。
20.如权利要求19所述的穿隧式磁阻的感测装置，其中该感测放大器闩锁电路比较在该第一位元线的阻抗与在该第二位元线的阻抗，并依据比较的结果输出一逻辑信号。
21.如权利要求17所述的穿隧式磁阻的感测装置，其中该第一控制信号与该第二控制信号分别在该第一校正程序中与该第二校正程序中逐步地调整，且该第一控制信号的校正值与该第二控制信号的校正值是根据从一第一值到一第二值的转态来决定。
22.如权利要求21所述的穿隧式磁阻的感测装置，其中各该校正值包含在该第一值与该第二值之间的一中间值。
23.如权利要求19所述的穿隧式磁阻的感测装置，还包含：
一第一控制开关，耦接于该第一源极线；及
一第二控制开关，耦接于该第二源极线；
其中，于该读取操作期间，该第一控制开关与该第二控制开关接收具有一第一逻辑值的一第一致能信号。
24.一种穿隧式磁阻的感测方法，包含：
预设一磁性随机存取存储器阵列的一校正单元于一第一状态；
预设该磁性随机存取存储器阵列的一参考单元于一第二状态；
预设该参考单元所接收的一控制信号于一第一值，以致使该参考单元的阻抗等于该校正单元的阻抗；
逐步调整该控制信号到一第二值，以致使该参考单元的阻抗等于该校正单元预设在第一状态时的阻抗；
选择该控制信号的一校正值，其中该校正值为该第一值与该第二值的一中间值；及
于一读取操作时，以该校正值为该控制信号的该参考单元作为参考检测从该磁性随机存取存储器阵列的多个数据单元中的一受选数据单元的状态。
25.如权利要求24所述的穿隧式磁阻的感测方法，其中所述多个数据单元、该校正单元与该参考单元中的每一单元皆包含串接的一穿隧式磁阻元件与一控制开关。
26.如权利要求25所述的穿隧式磁阻的感测方法，其中当该校正单元于该第一状态时，该校正单元的穿隧式磁阻元件处于一非平行状态，以及当该参考单元于该第二状态时，该参考单元的穿隧式磁阻元件处于一平行状态。
27.如权利要求26所述的穿隧式磁阻的感测方法，其中还包含：
依据该受选数据单元的状态，输出一逻辑信号。
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