CN103811046A - 一种新型高可靠性读取电路 - Google Patents

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Abstract

一种新型高可靠性读取电路，该电路由一个电流传输机、一个负载电路、两个开关电容和一个动态锁存电压比较器组成；电流传输机的一个输入端Y通过位线选择器与待读取的STT-MRAM数据单元阵列与参考单元阵列相连，电流传输机的另一个输入端X与外部偏置电压Vbias相连，电流传输机的输出端Z同时与负载电路以及两个开关电容的输入端相连，负载电路的另一端接供电电压源Vdd，开关电容的两个输出端分别与动态锁存电压比较器的两个输入端相连，动态锁存电压比较器的输出端输出最终读取的二进制数据信号。本发明解决了STT-MRAM在深亚微米工艺下由于工艺参数偏差所带来的读取可靠性问题，同时解决其读取干扰与读取判决裕量之间的矛盾。

Description

一种新型高可靠性读取电路
技术领域
本发明涉及一种新型高可靠性读取电路，解决STT-MRAM在深亚微米工艺下由于工艺参数偏差所带来的读取可靠性问题，属于非挥发性STT-MRAM存储器技术领域。
背景技术
近年来随着新型非挥发存储器技术的不断发展，其已变得越来越成熟，并逐步开始用于实际工业生产。这些新型的非挥发存储器技术结合了静态随机存储器（SRAM）的高速度、动态随机存储器（DRAM）的高密度以及闪存（Flash）的掉电非挥发性，已经被证明在通用存储器与逻辑计算设计中具有很大的潜力。在这些新兴的非挥发存储器技术中，由于具有高读写速度、高密度、低功耗、长数据保存时间及高寿命等特性，自旋转移矩磁性随机存储器STT-MRAM（SpinTransfer Torque Magnetic Random Access Memory）被证明是目前最有希望成为下一代通用存储器技术的获选者之一。MTJ主要由三层膜组成，如附图1所示，即上下两层为铁磁层，中间为氧化物层，其中一个铁磁层的磁场极化方向为固定的，称为固定层，而另一个铁磁层的磁场极化方向为自由的，称为自由层。通过改变MTJ上下两个铁磁层的相对磁场极化方向可以得到不同的电阻状态，即平行时呈现出低阻态RP，反平行时呈现出高阻态RAP，因此MTJ可以简化地看做一个可变电阻。利用MTJ不同的电阻状态可以用来存储数据信息，例如RP对应数据“0”，RAP对应数据“1”，或者反之亦可。两个电阻状态的差值可以用隧道磁电阻比率TMR（Tunnel Magneto-Resistance Ratio）来表征，即TMR＝(RAP-RP)/RP。TMR值越大，读取判决裕量SM（Sensing Margin，定义为数据单元电压（或者电流）信号幅度与参考单元电压（或者电流）信号幅度的差值的绝对值）越大，从而读取可靠性越高。MTJ自由层的磁场极化方向可以通过一个双向的自旋极化电子流进行改变，称为自旋转移矩STT（Spin TransferTorque）效应。当电子流从固定层流向自由层，则促使自由层的磁场极化方向平行于固定层，而当电子流从自由层流向固定层，则促使自由层的磁场极化方向反平行于固定层。由于TMR的存在，STT-MRAM数据单元中存储的数据可以通过外加一个电流（或者电压）来进行读取，即不同的电阻状态对应不同的输出电压（或者电流）值，同时与参考单元的电压（或者电流）进行比较即可读出存储的数据。值得注意的是，读取电流必须远远小于STT翻转的阈值电流，否则可能对存储的数据进行改写，称为读取干扰（Read Disturbance）。STT-MRAM具有较高的读写速度，可替代SRAM进行高速计算，同时具有较高的存储密度，可替代DRAM或者Flash进行大容量存储。
目前STT-MRAM的大规模生产与普及面临着严重的读取可靠性问题：（1）由于材料与制造工艺的限制，常温下能得到的TMR值相对比较小（～50%-200%），因此读取判决裕量比较小，当读取判决裕量不能克服读取电路本身的器件失配（Device Mismatch）或者输入失调（InputOffset）时，则发生读取错误；（2）工艺尺寸的不断缩小（例如深亚微米28纳米工艺）导致严重的工艺参数偏差，从而带来严重的器件失配（包括STT-MRAM存储单元本身以及外围电路等），这些因素严重地减小STT-MRAM的读取判决裕量，同时增加读取电路的输入失调，从而影响读取可靠性性能；（3）一般情况下，为了增大读取判决裕量，提高读取可靠性，需要提供较大的外加读取电流，但是由于STT效应，外加电流过大可能对STT-MRAM数据单元或参考单元中存储的数据进行改写，即读取干扰，可以看出读取干扰与读取判决裕量之间存在一个矛盾。
发明内容
一、发明目的：
针对上述背景中提到的STT-MRAM面临的读取可靠性问题，本发明提供了一种新型高可靠性读取电路。它克服了现有技术的不足，解决了STT-MRAM在深亚微米工艺下由于工艺参数偏差所带来的读取可靠性问题，同时解决其读取干扰与读取判决裕量之间的矛盾。
二、技术方案：
本发明的技术方案是：一种新型高可靠性读取电路，如图3所示，其特征是该电路由一个电流传输机（Current Conveyor），一个负载电路，两个开关电容（Switched Capacitor）和一个动态锁存电压比较器（Dynamic Latch Voltage Comparator）组成；它们之间的位置连接关系及信号走向是：电流传输机的一个输入端Y通过位线选择器与待读取的STT-MRAM数据单元阵列与参考单元阵列相连，电流传输机的另一个输入端X与外部偏置电压Vbias相连，电流传输机的输出端Z同时与负载电路以及两个开关电容的输入端相连，负载电路的另一端接供电电压源Vdd，开关电容的两个输出端分别与动态锁存电压比较器的两个输入端相连，动态锁存电压比较器的输出端输出最终读取的二进制数据信号。执行读取操作时，会有电流从Vdd，经负载电路，电流传输机，位线选择器，STT-MRAM数据单元或参考单元，最终流向地电位。由于数据单元与参考单元的电阻不同，因此当位线选择器分别选择数据单元与参考单元时，会产生不同的电流，分别记为Idata与Iref，从而在相同负载电路的作用下，会在负载电路与电流传输机之间产生不同的电压，分别记为Vdata与Vref，通过控制两个开关电容的开闭，从而把Vdata与Vref分别临时存储到电容C0与C1中，最终Vdata与Vref分别接入动态锁存电压比较器的输入端，经其进行比较后，输出最终的二进制数据信号。
所述的电流传输机为三端器件，即两个输入端（X和Y）和一个输出端（Z），其特征为：（1）给定输入端X一个电压V0，输入端Y会产生相同的电压V0；（2）给定输入端Y一个电流I0，输入端X会产生相同的电流I0；（3）输入端Y的电流I0会传输到输出端Z，输出端相当于一个电流源，并且具有较高的输出阻抗；（4）输入端Y的电压只由输入端X的电压决定，与输入端Y的电流无关；（5）输入端X的电流只由输入端Y的电流决定，与输入端X的电压无关。其内部具体实施方式不作限定。该电流传输机的输入端X与外部偏置电压Vbias相连，其输入端Y通过位线选择器与STT-MRAM数据单元阵列或参考单元阵列连接，提供数据单元或参考单元的位线电压Vbias，其输出端Z与负载电路连接，负责把感知的数据单元或参考单元的电流Idata与Iref通过负载电路转换成相应的电压Vdata与Vref。该电流传输机可以提供读取数据单元与参考单元时相同的较小的偏置电压Vbias（小于等于0.1V），从而保证读取时，数据单元与参考单元具有相同的位线电压条件，便于公平比较，同时Vbias足够小，可以减小读取干扰；
所述的负载电路由晶体管构成，其内部具体实施方式不作限定。其连接电流传输机的输出端Z，并与开关电容输入端连接，提供数据单元与参考单元读取电流到电压的转换，并进行放大，同时把转换后的电压Vdata与Vref临时存储到开关电容中。
所述的两个开关电容均由一个电容，一个PMOS晶体管和和一个NMOS晶体管组成，其输入端接负载电路，输出端接动态锁存电压比较器，通过一对控制线进行控制，执行打开或关闭操作，提供对感知的数据单元与参考单元的电压值Vdata与Vref进行临时存储，并提供给动态锁存电压比较器的输入端。其内部具体实施方式不作限定。
所述的动态锁存电压比较器为一个锁存结构的电压放大与比较器，其内部具体实施方式不作限定。其两个输入端分别连接存储数据电压的开关电容与存储参考电压的开关电容，提供对临时存储在两个开关电容中的数据电压与参考电压Vdata与Vref进行放大并比较，输出最终的二进制数字信号“0”或者“1”。
其中，所述的负载电路可以是由电阻器件构成。
本发明所述的新型高可靠性读取电路的读取过程由三个阶段组成，即（1）检测数据单元的电流Idata，经负载电路转换成电压Vdata后临时存储到其中一个开关电容；（2）检测参考单元的电流Iref，经负载电路转换成电压Vref后临时存储到另外一个开关电容；（3）通过动态锁存电压比较器放大并比较两个开关电容中临时存储的数据单元与参考单元的电压值，得到最终的二进制数据信号。
本发明所述的读取电路的特点是：（1）电流传输机钳制的位线电压Vbias提供数据单元与参考单元相同的并且较小的读取电压，从而提供相同的读取电压条件，同时限制了流过数据单元与参考单元的电流，极大地抑制了读取干扰的发生；（2）读取数据单元与参考单元采用的是相同的电流支路与负载电路，从而大大地减小了由工艺参数偏差带来的器件失配对读取性能的影响；（3）感知的数据单元与参考单元的电流经相同的负载电路转换成电压并进行放大后再存储到开关电容中，因此增大了动态锁存电压比较器的读取判决裕量，同时增强了对动态锁存电压比较器本身的器件失配或输入失调的抑制能力。
三、优点及功效:
本发明提供一种新型高可靠性读取电路，能够极大地减小工艺参数偏差对读取性能的影响，同时解决STT-MRAM读取干扰与读取判决裕量之间的矛盾，特别适用于深亚微米大规模STT-MRAM电路。
附图说明
图1为使用本发明读取电路的STT-MRAM存储单元结构示意图.
图2为使用本发明读取电路的STT-MRAM存储阵列结构示意图。
图3为本发明提出的一种新型高可靠性读取电路示意图。
图4为本发明第一阶段读取数据单元数据信号的示意图。
图5为本发明第二阶段读取参考单元数据信号的示意图。
图6为本发明第三阶段比较数据单元与参考单元数据信号的示意图。
图7为使用本发明读取电路的STT-MRAM的读取正确率仿真结果曲线图。
图1到图7中的参数定义为：
BL：表示位线，为Bit-Line的简称；
WL：表示字线，为Word-Line的简称；
SL：表示源极线，为Source-Line的简称；
MTJ：表示磁性隧道结，为Magnetic Tunneling Junction的简称；
NMOS：表示N型金属氧化物半导体，为N-Mental-Oxide-Semiconductor的简称；
PMOS：表示P型金属氧化物半导体，为P-Mental-Oxide-Semiconductor的简称；
RP：表示MTJ中固定层与自由层的相对磁场方向处于平行状态，此时MTJ表现为低电阻状态，电阻值记为RP；
RAP：表示MTJ中固定层与自由层的相对磁场方向处于反平行状态，此时MTJ表现为高电阻状态，电阻值记为RAP；
X：表示电压传输机的输入端X；
Y：表示电压传输机的输入端Y；
Z：表示电压传输机的输出端Z；
Vbias：表示外部提供的偏置电压；
EN0，EN1，表示开关电容中CMOS开关的控制信号，其中与
Figure BDA0000471085920000053
分别为EN0与EN1的互补信号；
C0，C1：表示开关电容中的电容；
Vdd：表示供电电压；
Gnd：表示接地电压；
Rload：表示负载电路的电阻值；
A0：表示运算放大器：
BLi，BLj：分别表示第i和第j根位线；
WLi，WLj：分别表示第i和第j根字线；
Celli：表示待读取的第i个STT-MRAM数据单元；
Idata：表示读取STT-MRAM数据单元时流过的电流；
Vdata：表示读取STT-MRAM数据单元时流过的电流经负载电路转换并放大后的电压；
Refj：表示待读取的第j个STT-MRAM参考单元；
Iref：表示读取STT-MRAM参考单元时流过的电流；
Vref：表示读取STT-MRAM参考单元时流过的电流经负载电路转换并放大后的电压；
LAT，
Figure BDA0000471085920000054
表示动态锁存电压比较器的控制信号；
Ndata：表示连接存储数据电压的开关电容到动态锁存电压放大器输入端的NMOS晶体管；
Nref：表示连接存储参考电压的开关电容到动态锁存电压放大器输入端的NMOS晶体管；
Nin1，Nin2：分别表示动态锁存电压放大器输入端1与输入端2的NMOS晶体管；
OUT：表示二进制数据输出信号；
Figure BDA0000471085920000055
表示OUT的互补信号；
具体实施方式
参照附图，进一步说明本发明的实质性特点。在此公开的实施例，其特定的结构细节和功能细节仅是描述特定实施例的目的，因此，可以以许多可选择的形式来实施本发明，且本发明不应该被理解为仅仅局限于在此提出的示例实施例，而是应该覆盖落入本发明范围内的所有变化、等价物和可替换物。另外，将不会详细描述或将省略本发明的众所周知的元件，器件与子电路，以免混淆本发明的实施例的相关细节。
图1为使用本发明读取电路的STT-MRAM存储单元结构示意图。
STT-MRAM存储单元主要由一个磁性隧道结MTJ与一个NMOS晶体管串联构成。其中MTJ用于存储数据信息，其自由层的磁场极化方向可以通过自旋转移矩STT（Spin TransferTorque）效应进行翻转，从而使得MTJ具有不同的电阻状态。更具体地，当自由层与固定层的相对磁场极化方向平行时，MTJ呈现出低电阻状态，表示为RP，当自由层与固定层的相对磁场极化方向反平行时，MTJ呈现出高电阻状态，表示为RAP，因此MTJ可以简化地看做一个可变电阻。NMOS晶体管用于对存储单元进行访问控制，其栅极接字线WL（Word-Line），漏极经由MTJ后接位线BL（Bit-Line），源极接源极线SL（Source-Line），源极线一般接地。通过控制字线和位线的电压即可控制NMOS晶体管的开闭，从而控制STT-MRAM存储单元的选择与否，更具体地，当字线与位线同时为高电平时，NMOS晶体管处于导通状态，存储单元可访问，可对其进行读写操作，而当字线或位线为低电平时，NMOS晶体管处于非导通状态，存储单元不可访问。
图2为使用本发明读取电路的STT-MRAM存储阵列示意图。
STT-MRAM存储阵列由两种单元组成，即数据单元与参考单元，其中数据单元用于存储数据信息，而参考单元用于读取数据单元存储的数据时提供参考电压（或参考电流）。每一个STT-MRAM数据单元与参考单元通过字线（WL）与位线（BL）进行唯一确定，源极线（SL）一般默认接地。根据控制信号的地址信息，各个字线与位线分别通过字线选择器与位线选择器进行切换来选择待读取的数据单元与相应的参考单元。未选择的字线或位线一般处于低电平，因此相应的存储单元或参考单元处于未导通状态，不能进行任何操作，当选择的字线与位线同时为高低平时，相应的存储单元或者参考单元处于导通状态，可以通过读取电路进行读取操作。读取电路通过位线选择器与存储阵列相连。
下面结合附图，详细说明本发明的具体实施方式。
图3为本发明提出的一种新型高可靠性读取电路示意图。
它由一个电流传输机（Current Conveyor），一个负载电路，两个开关电容（SwitchedCapacitor）和一个动态锁存电压比较器（Dynamic Latch Voltage Comparator）组成；它们之间的位置连接关系及信号走向是：电流传输机的一个输入端Y通过位线选择器与待读取的STT-MRAM数据单元阵列与参考单元阵列相连，电流传输机的另一个输入端X与外部偏置电压Vbias相连，电流传输机的输出端Z同时与负载电路以及两个开关电容的输入端相连，负载电路的另一端接供电电压源Vdd，开关电容的两个输出端分别与动态锁存电压比较器的两个输入端相连，动态锁存电压比较器的输出端输出最终读取的二进制数据信号。执行读取操作时，会有电流从Vdd，经负载电路，电流传输机，位线选择器，STT-MRAM数据单元或参考单元，最终流向地电位。由于数据单元与参考单元的电阻不同，因此当位线选择器分别选择数据单元与参考单元时，会产生不同的电流，分别记为Idata与Iref，从而在相同负载电路的作用下，会在负载电路与电流传输机之间产生不同的电压，分别记为Vdata与Vref，通过控制两个开关电容的开闭，从而把Vdata与Vref分别临时存储到电容C0与C1中，最终Vdata与Vref分别接入动态锁存电压比较器的输入端，经其进行比较后，输出最终的二进制数据信号。
当读取指令（控制器信号）到达，存储器对读取电路进行供电，其中负载电路的电压等于芯片提供的供电电压Vdd，而电流传输机输入端X的电压Vbias为提供给存储单元与参考单元的位线偏置电压，此电压应当足够低（例如Vbias≤0.1V），以减小读取干扰。根据控制信号的地址信息，存储器选择相应的位线与字线，确定待读取的存储单元与相应的参考单元。本发明提出的读取电路的读取过程可分为如下三个阶段：
（1）第一个阶段（如图4所示）：位线选择器与字线选择器根据控制信号选择相应的数据位线与字线，如BLi与WLi，来选择待读取的数据单元，如Celli，在外部偏置电压Vbias（如Vbias＝0.1V）的作用下，产生流过数据单元的电流Idata。由于电流传输机的作用，此电流等于其输出端Z端的电流大小。然后经过负载电路Rload的作用，此电流被转换成相应的数据电压Vdata＝Idata×Rload。然后控制两个开关电容的开闭，即EN0＝1与
Figure BDA0000471085920000071
同时EN1＝0与
Figure BDA0000471085920000072
此时开关电容C0打开，C1关闭，数据电压Vdata被临时存储到C0中。最后关闭C0，即EN0＝0与
Figure BDA0000471085920000075
（2）第二个阶段（如图5所示）：位线选择器与字线选择器根据控制信号选择相应的参考位线与字线，如BLj与WLj，来选择相应的参考单元，如Refj，在同样外部偏置电压Vbias的作用下，产生流过参考单元的电流Iref。由于电流传输机的作用，此电流等于其输出端Z端的电流大小。然后经过负载电路Rload的作用，此电流被转换成相应的参考电压Vref＝Iref×Rload。然后控制两个开关电容的开闭，即EN1＝1与
Figure BDA0000471085920000073
同时EN0＝0与此时开关电容C0关闭，C1打开，参考电压Vref被临时存储到C1中。最后关闭C1，即EN1＝0与
Figure BDA0000471085920000081
（3）第三个阶段（如图6所示）：在控制信号的作用下，首先对动态锁存电压比较器进行重置，即
Figure BDA0000471085920000082
与LAT＝1，此时NMOS晶体管Ndata与Nref的栅极电压为低电平，处于非导通状态，而动态锁存电压比较器的输出端OUT与
Figure BDA0000471085920000083
被同时预充电到供电电压Vdd。然后对数据信号Vdata与参考信号Vref进行放大并比较，即控制
Figure BDA0000471085920000084
与LAT＝0，此时晶体管Ndata与Nref的栅极电压为高电平，处于导通状态，被分别存储在开关电容C0与C1中的临时数据电压Vdata与参考Vref通过Ndata与Nref分别连接到动态锁存电压比较器的两个输入端NMOS晶体管Nin1与Nin2。由于数据单元与参考单元中MTJ的不同配置，两者之间存在电阻差异，从而在相同偏置电压Vbias的作用下，产生不同的读取电流，即Idata≠Iref，然后在相同的负载电路Rload作用下，进而产生不同的读取电压，即Vdata≠Vref。因此动态锁存电压比较器对Vdata与Vref进行放大并比较后，会输出最终的二进制数据信号。更具体地，当Vdata＞Vref时，动态锁存电压比较器输出为“1”，即输出信号OUT为高电平，
Figure BDA0000471085920000085
为低电平，而当Vdata＜Vref时，动态锁存电压比较器输出为“0”，即输出信号OUT为低电平，
Figure BDA0000471085920000086
为高电平。
图7为使用本发明读取电路的STT-MRAM的读取正确率仿真结果曲线图。
在28纳米工艺下，基于Cadence仿真平台，设置Vbias＝0.1V，MTJ（包括尺寸，TMR值，RP与RAP），PMOS晶体管与NMOS晶体管（包括尺寸与门限电压）的工艺参数偏差服从3σ准则，即假设这些参数都服从高斯分布，均值为μ，标准差为σ，且数值分布在区间（μ-3σ,μ+3σ)中的概率为0.9974。对本发明提出的高可靠性读取电路进行一万次蒙特卡洛仿真，得到如图7所示的读取正确率仿真结果曲线图。可以看出，当TMR≥150%（属于常温下可得到的TMR范围）时，其读取正确率达到100%，满足深亚微米工艺下STT-MRAM的读取可靠性要求。

Claims (2)

1.一种新型高可靠性读取电路，其特征在于：该电路由一个电流传输机、一个负载电路、两个开关电容和一个动态锁存电压比较器组成；电流传输机的一个输入端Y通过位线选择器与待读取的STT-MRAM数据单元阵列与参考单元阵列相连，电流传输机的另一个输入端X与外部偏置电压Vbias相连，电流传输机的输出端Z同时与负载电路以及两个开关电容的输入端相连，负载电路的另一端接供电电压源Vdd，开关电容的两个输出端分别与动态锁存电压比较器的两个输入端相连，动态锁存电压比较器的输出端输出最终读取的二进制数据信号；执行读取操作时，会有电流从Vdd，经负载电路，电流传输机，位线选择器，STT-MRAM数据单元或参考单元，最终流向地电位；由于数据单元与参考单元的电阻不同，因此当位线选择器分别选择数据单元与参考单元时，会产生不同的电流，分别记为Idata与Iref，从而在相同负载电路的作用下，会在负载电路与电流传输机之间产生不同的电压，分别记为Vdata与Vref，通过控制两个开关电容的开闭，从而把Vdata与Vref分别临时存储到电容C0与C1中，最终Vdata与Vref分别接入动态锁存电压比较器的输入端，经其进行比较后，输出最终的二进制数据信号；
所述的电流传输机为三端器件，即两个输入端X和Y和一个输出端Z，其特征为：1、给定输入端X一个电压V0，输入端Y会产生相同的电压V0；2、给定输入端Y一个电流I0，输入端X会产生相同的电流I0;3、输入端Y的电流I0会传输到输出端Z，输出端相当于一个电流源，并且具有较高的输出阻抗；4、输入端Y的电压只由输入端X的电压决定，与输入端Y的电流无关；5、输入端X的电流只由输入端Y的电流决定，与输入端X的电压无关，其内部具体实施方式不作限定；该电流传输机的输入端X与外部偏置电压Vbias相连，其输入端Y通过位线选择器与STT-MRAM数据单元阵列或参考单元阵列连接，提供数据单元或参考单元的位线电压Vbias，其输出端Z与负载电路连接，负责把感知的数据单元或参考单元的电流Idata与Iref通过负载电路转换成相应的电压Vdata与Vref；该电流传输机提供读取数据单元与参考单元时相同的小于等于0.1V偏置电压Vbias，从而保证读取时，数据单元与参考单元具有相同的位线电压条件，便于公平比较，同时Vbias足够小，减小读取干扰；
所述的负载电路由晶体管构成，其内部具体实施方式不作限定，其连接电流传输机的输出端Z，并与开关电容输入端连接，提供数据单元与参考单元读取电流到电压的转换，并进行放大，同时把转换后的电压Vdata与Vref临时存储到开关电容中；
所述的两个开关电容均由一个电容，一个PMOS晶体管和和一个NMOS晶体管组成，其输入端接负载电路，输出端接动态锁存电压比较器，通过一对控制线进行控制，执行打开或关闭操作，提供对感知的数据单元与参考单元的电压值Vdata与Vref进行临时存储，并提供给动态锁存电压比较器的输入端，其内部具体实施方式不作限定；
所述的动态锁存电压比较器为一个锁存结构的电压放大与比较器，其内部具体实施方式不作限定，其两个输入端分别连接存储数据电压的开关电容与存储参考电压的开关电容，提供对临时存储在两个开关电容中的数据电压与参考电压Vdata与Vref进行放大并比较，输出最终的二进制数字信号“0”或者“1”；
该新型高可靠性读取电路的读取过程由三个阶段组成，即（1）检测数据单元的电流1data，经负载电路转换成电压Vdata后临时存储到其中一个开关电容；（2）检测参考单元的电流Iref，经负载电路转换成电压Vref后临时存储到另外一个开关电容；（3）通过动态锁存电压比较器放大并比较两个开关电容中临时存储的数据单元与参考单元的电压值，得到最终的二进制数据信号。
2.根据权利要求1所述的一种新型高可靠性读取电路，其特征在于：所述的负载电路是由电阻器件构成。
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