KR101685702B1 - 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기 - Google Patents

낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기 Download PDF

Info

Publication number
KR101685702B1
KR101685702B1 KR1020100014808A KR20100014808A KR101685702B1 KR 101685702 B1 KR101685702 B1 KR 101685702B1 KR 1020100014808 A KR1020100014808 A KR 1020100014808A KR 20100014808 A KR20100014808 A KR 20100014808A KR 101685702 B1 KR101685702 B1 KR 101685702B1
Authority
KR
South Korea
Prior art keywords
state
signal
transistor
offset
terminal connected
Prior art date
Application number
KR1020100014808A
Other languages
English (en)
Other versions
KR20110095022A (ko
Inventor
송윤흡
길규현
Original Assignee
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한양대학교 산학협력단 filed Critical 한양대학교 산학협력단
Priority to KR1020100014808A priority Critical patent/KR101685702B1/ko
Publication of KR20110095022A publication Critical patent/KR20110095022A/ko
Application granted granted Critical
Publication of KR101685702B1 publication Critical patent/KR101685702B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/065—Sense amplifier drivers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기가 개시된다. 전류싱크부는 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 접지 전원을 전류 싱크로 동작하도록 한다. 감지증폭부는 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 전류미러로 동작하여 오프셋 잡음을 제거하고, 오프셋 제거신호와 감지신호가 각각 제2상태 및 제1상태일 때 래치된 비교기로 동작하여 메모리 셀의 데이터를 판독한다. 본 발명에 따르면, 자기 바이어스 전류 거울을 이용하여 낮은 이득과 낮은 임피던스 구조를 가짐으로써 오프셋 잡음에 의한 영향을 감소시켜 감지 증폭기의 감도를 높일 수 있다.

Description

낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기{Offset cancellation bit-Line sense amplifier using low impedance}
본 발명은 비트-라인 감지 증폭기에 관한 것으로, 보다 상세하게는, 저항성 메모리 장치에 적용되는 오프셋 제거 비트-라인 감지 증폭기에 관한 것이다.
차세대 유니버설 메모리로 주목받고 있는 STT-MRAM(Spin Transfer Torque Magneto-resistive Random Access Memory)은 단기(short-term) 및 장기(long-term) 데이터 저장 장치용으로 고려되는 비휘발성 메모리이다. MRAM은 DRAM, SRAM, 플래쉬 메모리와 같은 단기 메모리보다 전력 소모가 적다. 그리고 MRAM은 하드 드라이브와 같은 종래의 장기 저장 장치보다 상당히 빠르게 데이터를 판독 및 기록할 수 있다. 이러한 MRAM을 구현하기 위한 중요한 회로들 중 하나는 비트-라인 감지 증폭기이다. MRAM의 메모리 셀은 터널링 자기 저항성(Tunneling magneto-resistive : TMR) 소자 또는 자이언트 자기 저항성(giant magneto-resistive : GMR) 소자와 같은 자기 저항성 소자로 이루어질 수 있다.
전형적인 TMR 소자는 핀층(pinned layer), 자유층(free layer) 및 핀층과 자유층 사이에 위치하는 절연 터널 장벽으로 구성된다. 핀층은 관련된 범위 내에 자계가 인가되는 경우에도 자화 방향이 변하지 않는 고정된 자화 방향성을 갖는다. 자유층은 핀층 자화 방향과 동일한 방향과 핀층 자화 방향과 반대의 방향 중에서 어느 하나로 자화 방향이 정해질 수 있다. 핀층과 자유층의 자화 방향이 동일하면, TMR 소자의 방향성은 "평행(paralled)" 하다고 칭한다. 이와 달리 핀층과 감지층의 자화 방향이 반대이면, TMR 소자의 방향성은 "비평행(anti-paralled)" 하다고 칭한다. 이하에서 TMR 소자의 방향성 각각에 대응되는 TMR 소자의 자기 저항을 각각 RP 및 RAP라고 언급한다. 이와 같은 특성에 기초하여 STT-MRAM은 자화 방향에 따른 자기 저항에 의해 데이터 "1"과 "0"의 값을 저장하는 메모리 소자로서 이용될 수 있다. 그리고 다음의 수학식으로 정의되는 자기 저항의 비율(Magneto-resistive Ratio : MR)이 데이터를 구분하기 위한 중요한 요소이다.
Figure 112010010802196-pat00001
최근 산화 마그네슘 장벽층(MgO barrier)을 이용하여 400 % 이상의 높은 MR을 갖는 자기 터널 접합(Magnetic Tunnel Junction : MTJ)에 대한 연구 결과가 발표되고 있지만, 아직 상용화 단계에는 이르지 못하고 있다. 따라서 현실적으로 실용화 가능한 100~200 %의 MR을 가지는 MRAM 셀에 대한 데이터 감지를 위해서는 낮은 전류와 전압 차이를 감지할 수 있는 고감도 감지 증폭기를 필요로 한다. 이러한 고감도 감지 증폭기를 구현하기 위해 집적회로를 구성하는 MOS Transistor의 노이즈에 따른 오동작을 방지하고 감지 여유(Sensing Margin)를 확보하기 위해 오프셋 노이즈를 제거하는 방법이 사용되고 있다. 이중 대표적이고 가장 효과적인 방법으로 Auto-zero 방식이 많이 사용되고 있다. 하지만 이러한 Auto-zero 방식은 전압 모드에서 동작해야 한다는 한계가 있다. 기본적으로 읽기 동작 시 30 nm 급의 자기 저항 셀에 흘러야 할 임계 전류는 약 10~20 uA이하이며, 따라서 실제 적용에 있어서는 이보다 더 낮은 전류로 동작해야 한다. 기존의 방식은 이와 같이 작은 전류로 빠른 동작 속도를 확보하기 어렵다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 저항성 메모리를 구성하는 셀의 상태에 따른 저항 차이가 낮은 경우에도 빠른 속도와 안정성을 보장할 수 있는 전류 감지 방식의 노이즈에 둔감한 오프셋 제거 비트-라인 감지 증폭기를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한, 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기는, 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 접지 전원을 전류 싱크로 동작하도록 하는 전류싱크부; 및 상기 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 전류미러로 동작하여 오프셋 잡음을 제거하고, 상기 오프셋 제거신호와 감지신호가 각각 제2상태 및 제1상태일 때 래치된 비교기로 동작하여 메모리 셀의 데이터를 판독하는 감지증폭부;를 구비한다.
본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기에 의하면, 자기 바이어스 전류 거울을 이용하여 낮은 이득과 낮은 임피던스 구조를 가짐으로써 오프셋 잡음에 의한 영향을 감소시켜 감지 증폭기의 감도를 높일 수 있다. 또한 정확히 복제된 전류원을 사용함으로써 별도의 전류원을 구성할 필요가 없게 되어, 셀 어레이의 집적도를 높일 수 있다. 또한 동작속도의 향상과 안정적인 감지를 위한 비트 라인의 접속 구조 및 감지 단계를 단순화할 수 있으며, 저항성 메모리를 구성하는 셀의 상태에 따른 저항 차이가 낮은 경우에도 빠른 속도와 안정성을 보장할 수 있다.
도 1은 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예를 도시한 도면,
도 2는 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'High'와 'Low' 상태일 때 감지증폭부(120)의 회로 상태를 도시한 도면,
도 3은 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'Low'와 'High' 상태일 때 감지증폭부(120)의 회로 상태를 도시한 도면,
도 4는 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기에 대한 바람직한 실시예에 의한 메모리 셀의 읽기 동작을 수행하는 과정을 도시한 흐름도, 그리고,
도 5는 오프셋 제거신호(Vcan), 감지신호(Vsen), 셀 로드 신호(Vwl) 및 노드 a와 노드 b의 전압(Va, Vb)의 신호인가 시점을 도시한 도면이다.
이하에서 첨부된 도면들을 참조하여 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예에 대해 상세하게 설명한다.
도 1은 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예를 도시한 도면이다.
도 1을 참조하면, 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예는 전류싱크부(110), 감지증폭부(120) 및 초기화부(130)를 구비한다.
전류싱크부(110)는 직렬 연결된 제1스위치 트랜지스터(M9), 제2스위치 트랜지스터(M10) 및 접지 전원(VSS)으로 이루어진다. 제1스위치 트랜지스터(M9)와 제2스위치 트랜지스터(M10)는 NMOS 트랜지스터로 구성되며, 각각의 NMOS 트랜지스터의 소스 단자는 접지 전원(VSS)에 연결되고, 드레인 단자는 각각 제1동작 트랜지스터(M1)와 제2동작 트랜지스터(M2)의 소스 단자에 연결된다. 제1스위치 트랜지스터(M9)와 제2스위치 트랜지스터(M10)의 게이트 단자에 오프셋 제거신호(Vcan)가 'High'로 인가되면, 두 개의 NMOS 트랜지스터(M9, M10)가 턴온되며, 따라서 접지 전원(VSS)이 전류 싱크로서 동작하게 된다.
감지증폭부(120)는 오프셋 제거신호(Vcan)와 감지신호(Vsen)의 상태에 따라 각각 전류거울 및 래치된 비교기로 동작한다. 만약 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'High'와 'Low' 상태를 가지면, 감지증폭부(120)는 전류거울로 동작하여 프리차지 및 오프셋 제거 동작을 수행한다. 이와 달리 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'LOW'와 'High' 상태를 가지면, 감지증폭부(120)는 래치된 비교기로 동작하여 감지 동작을 수행한다. 이를 위해 감지 증폭부(120)는 네 개의 동작 트랜지스터(M1, M2, M3, M4)와 네 개의 스위치 트랜지스터(M5, M6, M7, M8)를 구비한다.
제1동작 트랜지스터(M1)와 제2동작 트랜지스터(M2)는 소스 단자가 각각 감지대상 셀의 비트 라인(Bit)과 참조 셀의 비트 라인(BitB)에 접속되어 있는 NMOS 트랜지스터이다. 또한 제3동작 트랜지스터(M3)와 제4동작 트랜지스터(M4)는 소스 단자가 동작 전원(VDD)에 공통으로 접속되어 있는 PMOS 트랜지스터이다. 제1동작 트랜지스터(M1)와 제3동작 트랜지스터(M3)의 드레인 단자는 노드 a에 공통으로 접속되어 있으며, 제2동작 트랜지스터(M3)와 제4동작 트랜지스터(M4)의 드레인 단자는 노드 b에 공통으로 접속되어 있다. 한편 제3스위치 트랜지스터(M5)와 제4스위치 트랜지스터(M6)는 소스 단자가 각각 노드 a와 노드 b에 접속되어 있는 NMOS 트랜지스터이다. 제3스위치 트랜지스터(M5)와 제4스위치 트랜지스터(M6)의 드레인 단자는 제2동작 트랜지스터(M2)의 게이트 단자에 공통으로 접속되며, 게이트 단자에는 각각 감지 신호(Vsen)와 오프셋 제거 신호(Vcan)가 입력된다. 또한 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)는 소스 단자가 각각 노드 a와 노드 b에 접속되어 있는 PMOS 트랜지스터이다. 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)의 드레인 단자는 제3동작 트랜지스터(M3)의 게이트 단자에 공통으로 접속되며, 게이트 단자에는 각각 반전된 오프셋 제거신호(
Figure 112010010802196-pat00002
)와 반전된 감지신호(
Figure 112010010802196-pat00003
)가 입력된다.
도 1에 도시된 바와 같은 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예는 오프셋 제거신호(Vcan)와 감지신호(Vsen)의 상태에 따라 전류거울 및 래치된 비교기로 동작한다. 이때 비트 라인 노드는 래치된 감지 증폭기의 제1동작 트랜지스터(M1)와 제2동작 트랜지스터(M2)의 소스단에 연결되어 기본적으로 공통 게이트 모드로 동작한다. 만약 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'High'와 'Low'로 입력되면, 회로는 오프셋 제거 모드로 동작한다. 오프셋 제거 모드 상태에서 워드 라인 트랜지스터를 턴온시키기 전까지 회로는 기본적으로 등화(Equalization) 동작을 수행하게 되고, 출력 노드(a, b)를 낮은 임피던스로 동작하게 만들어 오프셋 잡음을 제거하게 된다. 이와 같은 상태에서 워드 라인 트랜지스터를 턴온시켜 메모리 셀을 비트 라인을 통해 감지 증폭기로 로드한 후 오프셋 제거신호(Vcan)와 감지신호(Vsen)를 각각 'Low'와 'High'로 입력하면, 회로는 감지 모드로 동작하게 되어 참조 셀과의 비교를 통해 해당 셀의 논리 레벨을 판단한다.
도 2는 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'High'와 'Low' 상태일 때 감지증폭부(120)의 회로 상태를 도시한 도면이다.
도 2를 참조하면, 'Low'의 감지신호(Vsen)와 'High'의 오프셋 제거신호(Vcan)가 각각 제3스위치 트랜지스터(M5)와 제4스위치 트랜지스터(M6)의 게이트 단자로 입력됨에 따라 제3스위치 트랜지스터(M5)는 '오프(OFF)'되고 제4스위치 트랜지스터(M6)는 '온(ON)'된다. 이에 따라 제1동작 트랜지스터(M1)와 제2동작 트랜지스터(M2)의 게이트 단자는 모두 노드 b에 연결된다. 이와 함께 'Low'의 반전된 오프셋 제거신호(
Figure 112010010802196-pat00004
)와 'High'의 반전된 감지신호(
Figure 112010010802196-pat00005
)가 각각 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)의 게이트 단자로 입력됨에 따라 제5스위치 트랜지스터(M7)는 '온(ON)'되고 제6스위치 트랜지스터(M4)는 '오프(OFF)'된다. 이에 따라 제3동작 트랜지스터(M3)와 제4동작 트랜지스터(M4)의 게이트 단자는 모두 노드 a에 연결된다.
감지증폭부(120)가 전류거울(200)로 동작하게 되면, 출력전류(Iout)는 동작전원(VDD)과 독립적이게 되며, 이때 제3동작 트랜지스터(M3)와 제4동작 트랜지스터(M4)는 출력전류(Iout)를 복사하여 참조전류(Iref)를 생성하게 된다. 즉 각각의 트랜지스터가 전류소스에 의해 구동되므로, 출력전류(Iout)와 참조전류(Iref)는 동작전원(VDD)에 독립적이게 된다. 이러한 전류거울(200)에 있어서 출력전류(Iout)와 참조전류(Iref)는 수학식 2와 같은 관계를 갖는다.
Figure 112010010802196-pat00006
여기서, K는 게이트 단자가 서로 접속되어 있는 MOS 트랜지스터들의 이득상수의 비이다.
수학식 2를 참조하면, 게이트 단자가 서로 접속되어 있는 MOS 트랜지스터들을 적절히 선택하거나, 제1동작 트랜지스터(M1)에 흐르는 전류를 감소시키기 위한 적절한 용량의 저항을 제1동작 트랜지스터(M1) 또는 제3동작 트랜지스터(M3)의 소스 단자에 연결함으로써 출력전류(Iout)와 참조전류(Iref)를 동일한 값으로 만들 수 있다. 이와 같이 회로가 자기 바이어스 전류 거울 회로로 동작하게 되면, 비트 라인과 참조 비트 라인의 전류가 등화된다. 그리고 제1동작 트랜지스터 내지 제4동작 트랜지스터(M1 내지 M4)가 자기 바이어스 전류 거울 회로에 의해 모두 포화 영역에서 동작하게 되고, 앞서 언급한 바와 같이 트랜지스터의 종횡비(Aspect Ratio)를 적절한 값으로 설계하면 출력 노드인 노드 a의 전압(Va)과 노드 b의 전압(Vb)이 동작전원(VDD)의 절반의 전압(VDD/2)을 갖게 된다. 따라서 자기 바이어스 전류 거울 회로는 기본적으로 등화 동작을 수행하고, 출력 노드(a, b)를 낮은 임피던스로 동작하게 만드는 역할을 통해 오프셋을 제거한다. 오프셋 제거 모드에서의 자기 바이어스 전류 거울 회로(130)에 의한 출력 임피던스는 (1/gm||ro)로서 약 1/gm의 낮은 임피던스로 나타나게 되며, 이러한 낮은 임피던스를 통해 출력 노드(a, b)가 오프셋 잡음의 영향을 제거하게 된다.
이와 같이 노드 a와 노드 b의 전류와 전압이 적절한 레벨로 맞춰진 후 워드 라인 트랜지스터를 턴온시켜 셀을 로드한다. 이때 셀 저항에 의해 노드 a와 와 노드 b에 흐르는 전류가 달라지고, 이로 인해 노드 a와 노드 b의 전압이 달라지게 된다. 이 상태에서 'High'의 감지신호(Vsen)와 'Low'의 오프셋 제거신호(Vcan)가 입력되면, 회로는 래치된 비교기로 동작하게 된다.
도 3은 오프셋 제거신호(Vcan)와 감지신호(Vsen)가 각각 'Low'와 'High' 상태일 때 감지증폭부(120)의 회로 상태를 도시한 도면이다.
도 3을 참조하면, 'High'의 감지신호(Vsen)와 'Low'의 오프셋 제거신호(Vcan)가 각각 제3스위치 트랜지스터(M5)와 제4스위치 트랜지스터(M6)의 게이트 단자로 입력됨에 따라 제3스위치 트랜지스터(M5)는 '온(ON)'되고 제4스위치 트랜지스터(M6)는 '오프(OFF)'된다. 이와 함께 'High'의 반전된 오프셋 제거신호(
Figure 112010010802196-pat00007
)와 'Low'의 반전된 감지신호(
Figure 112010010802196-pat00008
)가 각각 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)의 게이트 단자로 입력됨에 따라 제5스위치 트랜지스터(M7)는 '오프(OFF)'되고 제6스위치 트랜지스터(M4)는 '온(ON)'된다.
이에 따라 제1동작 트랜지스터(M1)와 제3동작 트랜지스터(M3)의 게이트 단자는 모두 노드 b에 연결되고, 제2동작 트랜지스터(M2)와 제4동작 트랜지스터(M4)의 게이트 단자는 모두 노드 a에 연결된다. 아울러 'Low'의 오프셋 제거신호(Vcan)가 입력됨에 따라 전류싱크부(110)를 구성하는 두 개의 NMOS 트랜지스터가 오프되어 접지 전원(VSS)이 회로로부터 분리된다. 결과적으로 전체 회로는 래치된 비교기(300)로 동작하며, 이러한 회로에 의해 전원전압(VDD) 레벨에서 접지전압(VSS) 레벨까지 데이터를 분리시킨다.
이와 같은 감지 단계에서의 래치된 비교기(300)의 출력 노드(a, b)의 임피던스는 PMOS 트랜지스터(M3, M4)와 NMOS 트랜지스터(M1, M2)의 드레인 단자에 연결되어 총 임피던스 (ro||ro)의 높은 출력 임피던스를 갖게 된다. 또한 래치된 비교기(300)의 NMOS의 소스단자에 셀이 로드되면서 래치된 비교기(300)는 낮은 입력 임피던스를 가지는 공통 게이트 증폭기로서 동작하게 되므로, 감지 속도는 비트라인의 정전용량(Capacitance)에 둔감하게 된다. 이러한 래치된 비교기(300)의 출력 노드(a, b)의 전압에 따른 셀의 상태는 다음의 표에 기재된 바와 같다.
노드 a의 전압 (Vout) 노드 a의 전압 (
Figure 112010010802196-pat00009
)		 셀의 상태
High (VDD) Low (VSS) 0
Low (VSS) High (VDD) 1
상술한 바와 같은 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기는 보다 간단한 회로 방식으로 메모리 셀 데이터의 읽기 속도를 향상시킬 수 있으며, 전류 모드로 동작시켜 보다 양호한 성능을 보장할 수 있다. 그리고 회로의 전체 동작 방식은 종래의 오프셋 제거 방식보다 단순하며, 낮은 전류와 낮은 셀 저항 차이를 정확히 감지하고 기존의 전압 방식보다 빠른 속도로 데이터를 분리할 수 있다. 아울러 자기 바이어스 전류 거울을 이용하여 낮은 이득과 낮은 임피던스 구조를 구현해 오프셋 잡음 대한 영향을 둔감시켜 감지 증폭기의 감도를 높일 수 있고, 동작 클럭에 따라 오프셋 제거단계가 활성화되고 워드라인이 선택됨에 따라 MTJ에 흐르는 전류를 낮출 수 있다. 이는 STT-MRAM의 읽기 동작에 있어서 중요한 요소인 바, STT-MRAM은 읽기 동작 시에 MTJ 셀에 흐르는 전류가 임계전류의 이하로 흘려야 한다.
초기화부(130)는 메모리 셀에 대한 읽기 동작이 완료된 후 노드 a와 노드 b의 전압을 VDD/2 이하로 만든다. 이러한 초기화부(130)는 노드 a와 노드 b를 접지전원(VSS)에 선택적으로 연결시키는 직렬 연결된 두 개의 NMOS 트랜지스터(M11, M12)로 이루어질 수 있다. 이때 각각의 NMOS 트랜지스터(M11, M12)의 소스 단자는 접지 전원(VSS)에 연결되고, 드레인 단자는 각각 노드 a와 노드 b에 연결된다. 메모리 셀에 대한 읽기 동작이 완료되면 워드 라인 트랜지스터가 턴오프(Vwl='Low')되며, 이후 초기화부(130)를 구성하는 두 개의 NMOS 트랜지스터(M11, M12)의 게이트 단자에 'High'의 초기화 신호가 입력된다. 초기화 신호의 'High' 구간의 길이는 노드 a와 노드 b의 전압이 VDD/2 이하가 되는데 소요되는 시간보다 길어야 한다.
도 4는 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기에 대한 바람직한 실시예에 의한 메모리 셀의 읽기 동작을 수행하는 과정을 도시한 흐름도이고, 도 5는 오프셋 제거신호(Vcan), 감지신호(Vsen), 셀 로드 신호(Vwl) 및 노드 a와 노드 b의 전압(Va, Vb)의 신호인가 시점을 도시한 도면이다.
도 4 및 도 5를 참조하면, 각각 'High'와 'Low'의 상태를 갖는 오프셋 제거신호(Vcan)와 감지 신호(Vsen)를 회로에 인가하면, 회로는 전류거울로 동작하고 접지전원(VSS)은 전류 싱크로서 동작하게 된다(S500). 이러한 상태에서 제1스위치 트랜지스터(M9), 제2스위치 트랜지스터(M10), 제4스위치 트랜지스터(M6) 및 제5스위치 트랜지스터(M7)는 온(ON)되고, 제3스위치 트랜지스터(M5)와 제6스위치 트랜지스터(M8)은 오프(OFF)된다. 따라서 노드 a와 노드 b의 전압은 VDD/2로 프리차지된다(S510). 다음으로 오프셋 제거신호(Vcan)와 감지 신호(Vsen)를 각각 'High'와 'Low'의 상태로 유지하면서 워드 라인 트랜지스터를 턴온(Vwl='High')시켜 셀을 로드한다(S520). 이때 오프셋 제거신호(Vcan)가 'High'에서 'Low'로 천이되는 시점은 감지신호(Vsen)가 'Low'에서 'High'로 천이되는 시점과 같거나 늦어야 한다. 이와 같은 상태에서 제1동작 트랜지스터 내지 제4동작 트랜지스터(M1 내지 M4)로 이루어진 전류거울은 약 1/gm의 낮은 출력 임피던스를 갖게 되며, 낮은 출력 임피던스에 의해 출력 노드(a, b)의 오프셋 잡음이 제거된다(S530). 다음으로 각각 'Low'와 'High'의 상태를 갖는 오프셋 제거신호(Vcan)와 감지 신호(Vsen)를 회로에 인가하면 래치된 비교기로 동작한다(S540). 다음으로 노드 a와 노드 b의 전압차이(
Figure 112010010802196-pat00010
)를 기초로 셀의 데이터를 판독한다(S550).
한편 이상의 설명에서 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기를 MRAM을 대상으로 설명하였으나, 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기는 이에 국한되지 않고 차세대 메모리로서 활발히 개발중인 PCRAM(Phase Change RAM)에 대해서도 동일하게 적용할 수 있다. PCRAM은 열을 가하면 물질이 결정질 혹은 비결정질로 바뀌는 성격을 이용한 비휘발성 메모리이다. 이러한 PCRAM 역시 물질의 성질변화에 따른 저항값으로 데이터를 구분하는데 저항성질을 이용하는 MRAM과 동일한 감지 방식을 적용할 수 있다. 나아가 상술한 본 발명에 따른 오프셋 제거 비트-라인 감지 증폭기의 바람직한 실시예에 대한 설명에서 제1스위치 트랜지스터 내지 제4스위치 트랜지스터(M9, M10, M5, M6)는 NMOS 트랜지스터로, 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)는 PMOS 트랜지스터로 구성하였으며, 따라서 오프셋 제거 모드에서는 'Low(제2상태)'의 감지신호(Vsen)와 'High(제1상태)'의 오프셋 제거신호(Vcan)를 입력하고, 감지 모드에서는 'High(제1상태)'의 감지신호(Vsen)와 'Low(제2상태)'의 오프셋 제거신호(Vcan)를 입력하였다. 그러나 제1스위치 트랜지스터 내지 제4스위치 트랜지스터(M9, M10, M5, M6)는 PMOS 트랜지스터로, 제5스위치 트랜지스터(M7)와 제6스위치 트랜지스터(M8)는 NMOS 트랜지스터로 구성하면, 오프셋 제거 모드에서는 'High(제1상태)'의 감지신호(Vsen)와 'Low(제2상태)'의 오프셋 제거신호(Vcan)를 입력하고, 감지 모드에서는 'Low(제2상태)'의 감지신호(Vsen)와 'High(제1상태)'의 오프셋 제거신호(Vcan)를 입력하게 된다.
본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광데이터 저장장치 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (6)

  1. 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 접지 전원을 전류 싱크로 동작하도록 하는 전류싱크부; 및
    상기 오프셋 제거신호와 감지신호가 각각 제1상태 및 제2상태일 때 전류미러로 동작하여 오프셋 잡음을 제거하고, 상기 오프셋 제거신호와 감지신호가 각각 제2상태 및 제1상태일 때 래치된 비교기로 동작하여 메모리 셀의 데이터를 판독하는 감지증폭부;를 포함하고,
    상기 전류싱크부는
    상기 오프셋 제거신호가 제2 상태이고 상기 감지신호가 제1 상태 또는 제2 상태 중 어느 하나의 상태일 때 오픈 상태로 동작하는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
  2. 제 1항에 있어서,
    상기 전류싱크부는,
    상기 접지 전원;
    소스 단자가 상기 접지 전원에 연결되고, 게이트 단자로 상기 오프셋 제거신호가 입력되는 제1스위치 트랜지스터; 및
    소스 단자가 상기 접지 전원에 연결되고, 게이트 단자로 상기 오프셋 제거신호가 입력되는 제2스위치 트랜지스터;를 포함하며,
    상기 제1스위치 트랜지스터 및 상기 제2스위치 트랜지스터는 NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
  3. 제 1항 또는 제 2항에 있어서,
    상기 감지증폭부는,
    소스 단자는 감지 대상 셀의 비트 라인에 연결되고, 드레인 단자는 제1출력 노드에 연결되며, 게이트 단자는 제1출력 노드에 연결되는 제1동작 트랜지스터;
    소스 단자는 참조 셀의 비트 라인에 연결되고, 드레인 단자는 제2출력 노드에 연결되는 제2동작 트랜지스터;
    소스 단자는 동작 전원에 연결되고, 드레인 단자는 상기 제1출력 노드에 연결되는 제3동작 트랜지스터;
    소스 단자는 동작 전원에 연결되고, 드레인 단자는 상기 제2출력 노드에 연결되며, 게이트 단자는 상기 제1출력 노드에 연결되는 제4동작 트랜지스터;
    소스 단자는 상기 제1출력 노드에 연결되고, 드레인 단자는 상기 제2동작 트랜지스터의 게이트 단자에 연결되며, 게이트 단자에는 상기 감지신호가 입력되는 제3스위치 트랜지스터;
    소스 단자는 상기 제2출력 노드에 연결되고, 드레인 단자는 상기 제2동작 트랜지스터의 게이트 단자에 연결되며, 게이트 단자에는 상기 오프셋 제거신호가 입력되는 제4스위치 트랜지스터;
    소스 단자는 상기 제1출력 노드에 연결되고, 드레인 단자는 상기 제3동작 트랜지스터의 게이트 단자에 연결되며, 게이트 단자에는 상기 감지신호의 반전신호가 입력되는 제5스위치 트랜지스터; 및
    소스 단자는 상기 제2출력 노드에 연결되고, 드레인 단자는 상기 제3동작 트랜지스터의 게이트 단자에 연결되며, 게이트 단자에는 상기 오프셋 제거신호의 반전신호가 입력되는 제6스위치 트랜지스터;를 포함하며,
    상기 제1동작 트랜지스터, 상기 제2동작 트랜지스터, 상기 제3스위치 트랜지스터 및 상기 제4스위치 트랜지스터는 NMOS 트랜지스터로 구성되고, 상기 제3동작 트랜지스터, 상기 제4동작 트랜지스터, 상기 제5스위치 트랜지스터 및 상기 제6스위치 트랜지스터는 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
  4. 제 3항에 있어서,
    상기 오프셋 제거신호와 감지신호는 제1구간 동안 각각 제1상태 및 제2상태로 유지되고, 워드 라인 트랜지스터가 동작하여 메모리 셀이 로드된 이후에 상기 오프셋 제거신호와 감지신호는 제2구간 동안 각각 제2상태 및 제1상태로 유지되는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
  5. 제 4항에 있어서,
    상기 워드 라인 트랜지스터가 동작하여 메모리 셀이 로드된 이후에 상기 오프셋 제거신호가 상기 제1상태에서 상기 제2상태로 변경되는 시점은 상기 감지 신호가 상기 제2상태에서 상기 제1상태로 변경되는 시점과 동일하거나 앞서는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
  6. 제 4항에 있어서,
    상기 메모리 셀에 대한 읽기 동작이 완료된 이후에 상기 제1출력노드와 상기 제2출력노드의 전압을 상기 동작 전원의 전압보다 일정한 비율 이하로 낮추는 초기화부를 더 포함하는 것을 특징으로 하는 오프셋 제거 비트-라인 감지 증폭기.
KR1020100014808A 2010-02-18 2010-02-18 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기 KR101685702B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100014808A KR101685702B1 (ko) 2010-02-18 2010-02-18 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100014808A KR101685702B1 (ko) 2010-02-18 2010-02-18 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기

Publications (2)

Publication Number Publication Date
KR20110095022A KR20110095022A (ko) 2011-08-24
KR101685702B1 true KR101685702B1 (ko) 2016-12-13

Family

ID=44930936

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100014808A KR101685702B1 (ko) 2010-02-18 2010-02-18 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기

Country Status (1)

Country Link
KR (1) KR101685702B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150116072A (ko) 2014-04-04 2015-10-15 에스케이하이닉스 주식회사 전자 장치
KR20170030304A (ko) 2015-09-09 2017-03-17 삼성전자주식회사 스위처블 감지 증폭기를 갖는 메모리 장치
KR20170048892A (ko) 2015-10-27 2017-05-10 에스케이하이닉스 주식회사 보정회로 및 보정방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5109261A (en) 1988-12-09 1992-04-28 Synaptics, Incorporated CMOS amplifier with offset adaptation
KR100262100B1 (ko) 1995-06-26 2000-07-15 후 훙-치우 포지티브 피드백을 갖는 고속차동 전류 센스 증폭기
US7272059B2 (en) 2003-08-06 2007-09-18 Stmicroelectronics, S.R.L. Sensing circuit for a semiconductor memory

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3104671B2 (ja) * 1998-03-09 2000-10-30 株式会社日立製作所 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5109261A (en) 1988-12-09 1992-04-28 Synaptics, Incorporated CMOS amplifier with offset adaptation
KR100262100B1 (ko) 1995-06-26 2000-07-15 후 훙-치우 포지티브 피드백을 갖는 고속차동 전류 센스 증폭기
US7272059B2 (en) 2003-08-06 2007-09-18 Stmicroelectronics, S.R.L. Sensing circuit for a semiconductor memory

Also Published As

Publication number Publication date
KR20110095022A (ko) 2011-08-24

Similar Documents

Publication Publication Date Title
US9384792B2 (en) Offset-cancelling self-reference STT-MRAM sense amplifier
US9640239B2 (en) Sense circuits, semiconductor devices, and related methods for resistance variable memory
US8917562B2 (en) Body voltage sensing based short pulse reading circuit
US7251178B2 (en) Current sense amplifier
CN107995991B (zh) 用于感测放大器的系统、装置和方法
KR101093825B1 (ko) 스핀 전달 토크 자기저항 랜덤 액세스 메모리 및 설계 방법
US8320166B2 (en) Magnetic random access memory and method of reading data from the same
US6795340B2 (en) Non-volatile magnetic memory
US6493258B1 (en) Magneto-resistive memory array
US8363457B2 (en) Magnetic memory sensing circuit
TWI533320B (zh) 穿隧式磁阻的感測裝置及其感測方法
JP2002100181A (ja) 磁気ランダムアクセスメモリ
US6982909B2 (en) System and method for reading a memory cell
KR101136038B1 (ko) 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템
CN107533856B (zh) 用于感测电路的系统、装置和方法
US9818466B2 (en) Robust slope detection technique for STTRAM and MRAM sensing
KR101685702B1 (ko) 낮은 임피던스를 이용한 오프셋 제거 비트-라인 감지 증폭기
US8760914B2 (en) Magnetic memory write circuitry
JP5288103B2 (ja) 磁気ランダムアクセスメモリ及びデータ読み出し方法
JP2003085966A (ja) 磁気メモリ装置の読み出し回路
US9007851B2 (en) Memory read techniques using Miller capacitance decoupling circuit
CN113496729A (zh) 磁性随机存储器的读出电路
JP2008112525A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
GRNT Written decision to grant