KR101093825B1 - 스핀 전달 토크 자기저항 랜덤 액세스 메모리 및 설계 방법 - Google Patents

스핀 전달 토크 자기저항 랜덤 액세스 메모리 및 설계 방법 Download PDF

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Abstract

스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM: Spin Transfer Torque Magnetoresistive Random Access Memory)에서 주어진 워드 라인에 대한 판독 전압 및 기록 전압을 결정하기 위한 시스템들, 회로들, 및 방법들이 개시된다. 기록 동작들이 워드 라인 트랜지스터의 포화 영역(454)에서 발생하도록, 제1 전압이 기록 동작들로 공급될 수 있다. 판독 동작들이 워드 라인 트랜지스터의 선형 영역(452)에서 발생하도록, 제1 전압 미만인 제2 전압이 판독 동작들을 위해 공급될 수 있다.

Description

스핀 전달 토크 자기저항 랜덤 액세스 메모리 및 설계 방법{SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY AND DESIGN METHODS}
본 출원은 2007년 4월 5일자로 출원되었으며, 본 출원인에게 양도된 "SPIN TRANSFER TORQUE MAGNETORESISTIVE RANDOM ACCESS MEMORY WITH REDUCED READ VOLTAGE"라는 제목의 미국 가출원 번호 제60/910,255호에 대한 우선권을 주장하며, 그 모든 내용은 본 명세서에 참조로서 통합된다.
본 발명은 랜덤 액세스 메모리(RAM)에 관한 것이다. 특히, 본 발명은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)의 메모리 설계에 관한 것이다.
랜덤 액세스 메모리(RAM)는 현대 디지털 아키텍처에서 널리 사용되는 소자이다. RAM은 독립형 장치이거나 또는 RAM을 사용하는 장치들(예를 들면, 마이크로프로세서, 마이크로제어기, 주문형 집적회로(ASIC), 시스템-온-칩(SoC) 등과 같이 당업계에 알려진 장치들) 내에 통합되거나 내장될 수 있다. RAM은 휘발성이거나 비휘발성일 수 있다. 휘발성 RAM은 전력이 제거되면 자신의 저장된 정보를 상실한다. 비휘발성 RAM은 전력이 메모리로부터 제거되더라도 자신의 메모리 컨텐츠를 유지할 수 있다. 전력이 제공되지 않더라도 자신의 컨텐츠를 유지할 수 있는 능력을 갖는다는 점에서 비록 비휘발성 RAM이 장점을 가지지만, 기존의 비휘발성 RAM은 휘발성 RAM에 비해 저속의 판독/기록 시간을 갖는다.
자기저항 RAM(MRAM)은 휘발성 메모리에 필적할만한 응답(판독/기록) 시간을 가지는 비휘발성 메모리 기술이다. 데이터를 전기 전하 또는 전류 플로우들로서 저장하는 기존의 RAM 기술들과는 달리, MRAM은 자기 엘리먼트들을 사용한다. 도 1A 및 1B에 제시된 바와 같이, 자기 터널 접합(MTJ) 저장 엘리먼트(100)는 절연(터널 베리어)층(120)에 의해 이격된 2개의 자기층(110 및 130)으로부터 형성될 수 있고, 상기 자기층 각각은 자기장을 유지할 수 있다. 2개의 자기층들중 하나(예를 들어, 고정층(110))는 특정 극성(polarity)으로 설정된다. 다른 자기층(예를 들어, 자유층(130))의 극성은 인가될 수 있는 외부 필드의 극성에 매칭되도록 자유롭게 변경된다. 자유층(130)의 극성 변경은 MTJ 저장 엘리먼트(100)의 저항을 변경할 것이다. 예를 들어, 도 1A와 같이 극성들이 정렬되는 경우, 저 저항 상태가 존재한다. 도 1B와 같이 극성들이 정렬되지 않는 경우, 고 저항 상태가 존재한다. MTJ(100)에 대한 예시는 간략화되었고, 당업자는 도시된 각 층이 공지된 바와 같이 하나 이상의 재료층들을 포함할 수 있음을 잘 이해할 수 있을 것이다.
도 2A를 참조하면, 기존의 MRAM의 메모리 셀(200)이 판독 동작을 위해 제시된다. 셀(200)은 트랜지스터(210), 비트 라인(220), 디지트 라인(230), 및 워드 라인(240)을 포함한다. 셀(200)은 MTJ(100)의 전기 저항을 측정함으로써 판독될 수 있다. 예를 들어, 특정 MTJ(100)는 MTJ(100)을 통해 비트 라인(200)으로부터 전류를 스위칭할 수 있는, 관련 트랜지스터(210)를 활성화함으로써 선택될 수 있다. 터널 자기저항 효과로 인해, MTJ(100)의 전기 저항은 상술한 바와 같이, 2개 의 자기층들(예를 들어, 110, 130)에서의 극성 정렬에 기반하여 변한다. 임의의 특정 MTJ(100) 내의 저항은 자유층의 극성에 기인한 전류로부터 결정될 수 있다. 기존에, 고정층(110) 및 자유층(130)이 동일한 극성을 가지면, 저항은 낮고 "0"이 판독된다. 고정층(110) 및 자유층(130)이 반대 극성을 가지면, 저항은 높고 "1"이 판독된다.
도 2B를 참조하면, 기존 MRAM의 메모리 셀(200)이 기록 동작을 위해 제시된다. MRAM의 기록 동작은 자기 동작이다. 따라서, 트랜지스터(210)는 기록 동작 동안 오프된다. 전류는 비트 라인(220) 및 디지트 라인(230)을 통해 전파되어 MTJ(100)의 자유층의 극성에 영향을 미치고, 결과적으로 셀(200)의 논리 상태에 영향을 미칠 수 있는 자기장(250 및 260)을 설정한다. 따라서, 데이터는 MTJ(100) 내로 기록되고 MTJ(100) 내에 저장될 수 있다.
MRAM은 고속, 고밀도(즉, 소형 비트 셀 사이즈), 저전력, 및 내구성과 같이, 범용 메모리에 적합한 수 개의 바람직한 특성들을 갖는다. 그러나 MRAM은 확장성(scalability) 문제를 갖는다. 구체적으로, 비트 셀들이 소형화됨에 따라, 메모리 상태를 스위칭하기 위해서 사용되는 자기장들이 증가한다. 따라서, 보다 높은 자기장들을 제공하기 위해서 전류 밀도 및 전력 소비가 증가하게 되고, 이는 MRAM의 확장성을 제한하게 된다.
기존의 MRAM과는 달리, 스핀 전달 토크 자기저항 RAM(STT-MRAM)은 전자가 박막(스핀 필터)을 통해 이동할 때 스핀-분극(spin-polarized)되는 전자들을 사용한다. STT-MRAM은 스핀 전달 토크 RAM(STT-RAM), 스핀 토크 전달 자기 스위칭 RAM(Spin-RAM), 및 스핀 모멘텀 전달(SMT-RAM)으로 알려진다. 기록 동작 동안, 스핀-분극된 전자들은 자유층상에 토크를 가하여, 자유층의 극성을 스위칭할 수 있다. 판독 동작은 앞서 설명한 바와 같이 전류가 MTJ 저장 엘리먼트의 저장/논리 상태를 검출하는데 사용된다는 점에서 기존의 MRAM과 유사하다. 도 3A에 제시된 바와 같이, STT-MRAM 비트 셀(300)은 MTJ(305), 트랜지스터(310), 비트 라인(320) 및 워드 라인(330)을 포함한다. 트랜지스터(310)는 판독 및 기록 동작 모두에 대해 스위치 온되어 전류가 MTJ(305)를 통해 흐르도록 하고, 이를 통해 논리 상태가 기록 또는 판독될 수 있다.
도 3B를 참조하면, 판독/기록 동작들에 대한 보다 상세한 논의를 위해, STT-MRAM 셀(301)에 대한 보다 상세한 다이아그램이 제시된다. MTJ(305), 트랜지스터(310), 비트 라인(320) 및 워드 라인(330)과 같이 이전에 논의된 엘리먼트에 부가하여, 소스 라인(340), 센스 증폭기(350), 판독/기록 회로(360) 및 비트 라인 기준(370)이 제시된다. 상술한 바와 같이, STT-MRAM의 기록 동작은 전기적이다. 판독/기록 회로(360)는 비트 라인(320) 및 소스 라인(340) 사이의 기록 전압을 생성한다. 비트 라인(320) 및 소스 라인(340) 사이의 전압 극성에 따라, MTJ(305)의 자유층의 극성이 변경될 수 있고 그에 따른 논리 상태가 셀(301)에 기록될 수 있다. 이와 유사하게, 판독 동작 동안, 판독 전류가 생성되고, 이러한 판독 전류는 MTJ(305)를 통해 비트 라인(320) 및 소스 라인(340) 사이에서 흐른다. 전류가 트랜지스터(310)를 통해 흐르는 것이 허용되는 경우, MTJ(305)의 저항(논리 상태)은 기준(370)과 비교되고 그리고 나서 센스 증폭기(350)에 의해 증폭되는, 비트 라 인(320) 및 소스 라인(340) 사이의 전압 차이에 기반하여 결정될 수 있다. 당업자는 메모리 셀(301)의 동작 및 구성을 잘 이해할 수 있을 것이다. 추가적인 설명은 본 명세서에서 참조되며, IEDM 컨퍼런스(2005)에 제출된 M.Hosomi 외의 "A Novel Nonvolatile Memory with Spin Transfer Torque Magnetroresistive Magnetization Switching: Spin-RAM"에 제시되어 있다.
STT-MRAM의 전기적인 기록 동작은 MRAM에서의 자기 기록 동작으로 인한 확장성 문제를 해결한다. 또한, STT-MRAM에 대한 회로 설계가 보다 덜 복잡하다. 그러나 기록 및 판독 동작 모두가 전류를 MTJ(305)를 통해 전달함으로써 수행되기 때문에, 판독 동작이 MTJ(305)에 저장된 데이터를 방해(disturb)할 가능성이 존재한다. 예를 들어, 판독 전류가 기록 전류 임계치에 필적하거나 그 이상이면, 판독 동작이 MTJ(305)의 논리 상태를 방해하여 메모리 무결성(integrity)을 저하할 가능성이 존재한다.
본 발명의 예시적인 실시예들은 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)에서의 감소된 판독 전압을 위한 시스템들, 회로들, 및 방법들에 관한 것이다.
따라서, 본 발명의 실시예는 액세스 트랜지스터에 대한 특성 곡선을 획득하는 단계, 메모리의 제1 상태 및 제2 상태에 대응하는, 자기 터널 접합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항을 결정하는 단계, 제1 상태 및 제2 상태 기록 동작들의 동작점들이 포화 영역에서 특성 곡선을 교차(intercept)하도록, 기록 전압을 결정하는 단계 및 제1 상태 및 제2 상태 판독 동작들의 동작점들이 선형 영역에서 특성 곡선을 교차하도록, 판독 전압을 결정하는 단계를 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법을 포함할 수 있다.
스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT- MRAM)는 다수의 비트 셀들을 갖고, 각각의 비트 셀은, 메모리의 제1 상태 및 제2 상태에 대응하는 상태 0 저항 및 상태 1 저항을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트; 비트 라인과 소스 라인 사이에 MTJ와 직렬로 연결되는 액세스 트랜지스터 ― 액세스 트랜지스터의 게이트는 워드 라인에 연결됨 ― ; 기록 동작들 동안에 비트 라인 또는 소스 라인에 연결되는 공급 전압(VDD); 및 판독 동작 동안에 비트 라인에 연결되는 판독 전압(VR)을 포함하며, 판독 전압은 액세스 트랜지스터가 판독 동작들 동안에 선형 영역에서 동작하도록 선택되고, 액세스 트랜지스터는 기록 동작들 동안에 포화 영역에서 동작한다.
본 발명의 다른 실시예는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 설계하기 위하여 저장된 코드를 포함하는 컴퓨터-판독가능 매체를 포함하며, 상기 코드들은, 컴퓨터가 액세스 트랜지스터에 대한 특성 곡선을 로딩하게 하기 위한 코드, 컴퓨터가 메모리의 제1 상태 및 제2 상태에 대응하는, 자기 터널 접합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항을 결정하게 하기 위한 코드, 컴퓨터가 제1 상태 및 제2 상태 기록 동작들의 동작점들이 포화 영역의 특성 곡선을 교차하도록 기록 전압을 결정하게 하기 위한 코드, 및 컴퓨터가 제1 상태 및 제2 상태 판독 동작들의 동작점들이 선형 영역의 특성 곡선을 교차하도록 판독 전압을 결정하게 하기 위한 코드를 포함한다.
본 발명의 실시예들에 대한 설명을 돕기 위해서 도면이 제공되며, 이러한 도면들은 단지 예시일 뿐이며, 본 발명이 이로 한정되는 것은 아니다.
도1A 및 1B는 자기 터널 접합(MTJ) 저장 엘리먼트의 일 예를 보여주는 도면이다.
도2A 및 2B는 각각 판독 및 기록 동작 동안 자기저항 랜덤 액세스 메모리(MRAM)의 일 예를 보여주는 도면이다.
도3A 및 3B는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM) 셀들의 일 예를 보여주는 도면이다.
도 4A는 STT-MRAM 셀의 간략화된 개략적인 도면이다.
도 4B는 다양한 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인에 대한 특성 곡선들을 도시하는 그래프이다.
도 5A는 포화 영역에서 다양한 판독 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 5B는 선형 영역에서 다양한 판독 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 6A는 포화 영역에서 다양한 기록 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 6B는 선형 영역에서 다양한 기록 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 7은 다양한 판독 및 기록 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 8은 다양한 판독 및 기록 동작점들을 나타내는 워드 라인 트랜지스터 및 로드 라인들에 대한 특성 곡선을 도시하는 그래프이다.
도 9는 STT-MRAM 비트 셀의 다양한 동작점들을 결정하기 위한 설계 방법을 도시하는 흐름도이다.
본 발명의 양상들이 본 발명의 특정 실시예에 관련된 하기 설명 및 도면에서 제시된다. 다른 실시예들이 본 발명의 영역을 벗어남이 없이 고안될 수 있다. 또한, 본 발명의 공지된 엘리먼트들은 본 발명의 관련 설명들을 보다 명확히 설명하기 위해서 간단히 설명되거나 생략될 것이다.
본 명세서에서 사용되는 용어는 단지 특정 실시예들을 설명하기 위한 것으로, 본 발명의 실시예들을 제한하고자 의도된 것이 아니다. 본 출원 및 청구항들에서 사용되는 관사 "a" 및 "an"은 단수 형태를 지시하기 위하여 달리 명시되거나 문장으로부터 명백하지 않다면, 일반적으로 "하나 이상"을 의미하도록 해석되어야 한다. 추가적으로, 본 명세서에서에서 "포함한다(comprises, comprising, includes 및/또는 including)"라는 용어가 사용될 때, 이러한 용어는 진술된 특징들, 정수(integer)들, 단계들, 동작들, 엘리먼트들, 컴포넌트들의 존재를 명시하 나, 특징들, 정수들, 단계들, 동작들, 엘리먼트들, 컴포넌트들, 및/또는 그들의 그룹들 중 하나 이상의 존재 또는 부가를 배제하지 않는다는 것을 이해할 수 있을 것이다.
단어 "예시적인"은 "예로서 제공되는"이라는 의미를 갖는다. 여기서 사용되는 "예시적인" 실시예는 다른 실시예들에 비해 선호되거나 우월한 것으로 해석될 필요는 없다. 유사하게, "본 발명의 실시예"는 본 발명의 실시예들 모두가 논의된 특징, 장점 또는 동작 모드를 포함하는 것을 필요로 하지 않는다.
배경기술에서 설명한 바와 같이, STT-MRAM은 각각의 셀에 대해 저 기록 전류를 사용하고, 이는 MRAM에 비해 이러한 메모리 타입의 점이다. 그러나, 종래의 설계들에서, 셀 판독 전류는 기록 전류 임계치에 근접하거나 이보다 높을 수 있고, 따라서 무효(invalid) 기록 동작/파괴적(destructive) 판독이 발생하게 할 수 있다.
도 4A를 참조하여, STT-MRAM 셀의 간략화된 개략도가 도시된다. MTJ는 저항(R)(410)에 의하여 표시되고, 비트 라인(BL)과 소스 라인(SL) 사이에서 액세스 트랜지스터(420)와 직렬이다. 셀 동작은 브레이크다운(breakdown); 판독; 및 기록의 3개 모드들을 갖도록 고려될 수 있다. 상태 0와 상태 1 사이의 큰 셀 전류차가 적절한 감지 동작을 위해 요구된다. 기록 모드에서, 이전에 논의된 바와 같이, 기록 동작은 상태 0와 상태 1에 대한 양방향성 동작이다. 저(low) 기록 전류가 저 전력 동작에 대하여 사용된다. 이러한 메모리 셀에 대한 몇몇 설계 방안들은 판독 및 기록 동작들이 동일한 경로를 사용하고 전기적이라는 점을 포함한다. 따라서, 판독 전류가 최소 기록 전류보다 크다면, 파괴적 판독이 발생할 것이다. 추가적으로, 기록 동작 동안에 MTJ 양단의 전압이 Vbreakdown보다 높다면, 브레이크다운 모드가 발생할 수 있다. 전압(V)은 MTJ(VM) 양단의 전압과 드레인 소스 전압(VDS)의 합이다. MTJ 양단의 전압은 다음과 같이 결정될 수 있다:
Figure 112009068039111-pct00001
그리고 드레인-소스 전류(IDS)는 게이트-소스 전압(VGS), 드레인-소스 전압(VDS), 트랜지스터 임계치 전압(Vt), 및 채널 폭 대 채널 길이 비율(W/L)의 함수로서 결정될 수 있으며, 이는 다음과 같이 주어질 수 있다:
Figure 112009068039111-pct00002
게이트-소스 전압(VGS)은 다음과 같이 결정될 수 있다:
Figure 112009068039111-pct00003
여기서, VWL은 워드 라인상의 전압이며, VSL은 소스 라인상의 전압이다. 드레인-소스 전압(VDS)은 다음과 같이 결정될 수 있다:
Figure 112009068039111-pct00004
여기서, VD는 MTJ(410)와 액세스 트랜지스터(420) 사이의 노드 D에서의 전압이다. 전압(V)은 또한 다음과 같이 결정될 수 있다:
Figure 112009068039111-pct00005
여기서, VBL은 비트 라인상의 전압이다. 또한, 액세스 트랜지스터의 선형 영역 및 포화 영역에 대한 조건들은 다음과 같이 정의될 수 있다:
선형 영역:
Figure 112009068039111-pct00006
포화 영역:
Figure 112009068039111-pct00007
간략화된 개략도 이외에, 액세스(또는 워드 라인) 트랜지스터(420)에 대한 특성 곡선이 도 4B에 제공된다. 특성 곡선들은 곡선들의 군이며, 각각의 곡선들은 특정 게이트-소스 전압(VGS)에 대한 드레인-소스 전류(IDS) 대 드레인-소스 전압(VDS)의 도면이다. 특성 곡선들 외에, 로드 라인(450)이 도시된다. 로드 라인(450)은 도 4B에 개시되는 바와 같이, 지점(452)에서 특성 곡선들의 선형 영역에 그리고 지점(454)에서 포화 영역에 교차한다.
도 5A는 주어진 판독 전압(VR)에 대한 상태 0의 판독 동작을 위한 로드 라인(520) 및 상태 1의 판독 동작을 위한 로드 라인(510)을 도시한다. 로드 라인(520)은 1/R0의 경사를 가지며, 여기서, R0는 MTJ의 상태 0 저항이다. 유사하게, 로드 라인(510)은 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 2개 라인들은 모두 포인트(VR)에서 드레인-소스 전압(VDS)에 교차하고, 각각 포인트들(512 및 522)에서 액세스 트랜지스터 곡선의 포화 부분에 교차한다. 2개 상태들 모두가 포화 부분에서 동작하기 때문에, 상태 0에 대한 판독 전류는 실질적으로 상태 1에 대한 판독 전류와 동일하다(즉, I0 = I1). 따라서, 포화 영역에서 판독 동작이 발생한다면, 2개 상태들 모두에 대한 판독 전류가 유사할 것이므로, MTJ의 상태를 검출하는 것은 어려울 것이다.
판독 모드 동작은 선형 영역에서 동작하도록 설계된다면, 상태 0과 상태 1 사이에 상당한 전류 차를 갖도록 설계될 수 있다. 도 5B는 주어진 판독 전압(VR) 및 주어진 게이트-소스 전압(VGS)에 대한 상태 0의 판독 동작을 위한 로드 라인(540) 및 상태 1의 판독 동작을 위한 로드 라인(530)을 도시한다. 로드 라인(540)은 1/R0의 경사를 가지며, 여기서, R0는 MTJ의 상태 0 저항이다. 유사하게, 로드 라인(530)은 또한 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 2개 라인들은 모두 포인트(VR)에서 드레인-소스 전압에 교차한다. 그러나, 이러한 구성에서, 로드 라인들은 각각 R0 및 R1에 대하여 포인트들(532 및 542)에서 액세스 트랜지스터 곡선의 선형 부분에 교차한다. 도 5B에 도시되는 바와 같이, 판독 동작 동안에 선형 부분에서 동작함으로써, 상태 0에 대한 판독 전류는 상태 1에 대한 판독 전류보다 크다(즉, I0 > I1). 상태 0와 상태 1 상태 간에 상다한 전류 차를 갖는 설계 목적이 달성될 수 있다. 따라서, MTJ의 상태는 상이한 전류들에 기초하여 검출하는 것이 용이할 것이며, 판독 에러들이 감소될 수 있다. 다른 팩터들은 또한 워드 라인(또는 액세스) 트랜지스터의 작은 온-상태(on-state) 저항(RON)과 같은 전류차를 증가시킬 수 있다. 부가적으로, R0 과 R1 사이의 차는 또한 판독 동작 동안에 전류차를 증가시키는 경향이 있을 것이다.
판독 동작과 대조적으로, 기록 동작은 각각의 상태에 대하여 유사한 전류 크기를 가질 수 있고, 바람직하게는 가능한 한 낮은 기록 전류를 가져, 전압 소모를 감소시킨다. 기록 동작에 대한 로드 라인들이 도 6A 및 6B에 개시된다. 도 6A에서, 주어진 기록 전압(VW)에 대한 상태 0의 기록 동작을 위한 로드 라인(620) 및 상태 1의 기록 동작을 위한 로드 라인(610)이 개시된다. 로드 라인(620)은 1/R0의 경사를 가지며, 여기서, R0는 MTJ의 상태 0 저항이다. 유사하게, 로드 라인(610)은 또한 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 2개 라인들은 모두 포인트(VW)에서 드레인-소스 전압에 교차하며, 각각 포인트들(612 및 622)에서 워드 라인 트랜지스터의 포화 부분에 교차한다. 2개 상태들 모두는 포화 부분에서 동작하기 때문에, 상태 0에 대한 기록 전류의 크기는 실질적으로 상태 1에 대한 기록 전류의 크기와 동일할 수 있다(즉, IW0 = IW1 = IW).
대안적으로, 도 6B는 주어진 기록 전압(VW)에 대하여 상태 0의 기록 동작을 위한 포화 영역에서 교차하는 로드 라인(640) 및 상태 1의 기록 동작을 위한 로드 라인(630)을 도시한다. 로드 라인(640)은 1/R0의 경사를 가지며, 여기서, R0는 MTJ 의 상태 0 저항이다. 유사하게, 로드 라인(630)은 또한 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 2개 라인들은 모두 포인트(VW)에서 드레인-소스 전압(VDS)에 교차한다. 그러나, 이러한 구성에서, 로드 라인들은 각각 R1 과 R0 에 대한 포인트들(632 및 642)에서 워드 라인 트랜지스터의 선형 부분에 교차한다. 도 6B에 도시되는 바와 같이, 기록 동작 동안에 선형 부분에서 동작함으로써, 상태 0에 대한 기록 전류는 상태 1에 대한 기록 전류보다 크다(즉, IW0 > IW1). 기록 동작에서 큰 전류차가 필요치 않아, 설계 목적은 액세스 트랜지스터의 포화 영역에서 기록 동작이 발생하는 것이다.
도 7은 예시적인 설계에서 결합된 판독 및 기록 동작점들 및 관련 로드 라인들의 실시예를 도시한다. 도시된 실시예에서, 액세스 트랜지스터상의 게이트-소스 전압(VGS)은 일정한 것으로 간주되어, VGS에 대하여 단 하나의 곡선(700)이 구상된다. 이러한 설계에서, 주어진 기록 전압(VW)에 대하여 상태 0의 기록 동작을 위한 로드 라인(720) 및 상태 1의 기록 동작을 위한 로드 라인(710)이 개시된다. 다시 한번, 로드 라인(720)은 1/R0의 경사를 가지며, 여기서, R0는 MTJ의 상태 0 저항이다. 유사하게, 로드 라인(710)은 또한 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 2개 라인들 모두는 포인트(VW)에서 드레인-소스 전압 라인(VDS)에 교차하며, 각각 R1 및 R0에 대하여 포인트들(712 및 722)에서 포화 영역에 교차 하도록 설계될 수 있다. 따라서, 일관적인 기록 전류 크기(IW)가 획득될 수 있다.
판독 동작에서, 상이한 판독 상태들에 대하여 상이한 전류가 존재하는 것이 바람직하다. 따라서, 주어진 기록 전압(VR)에 대하여 상태 0의 기록 동작을 위한 로드 라인(740) 및 상태 1의 기록 동작을 위한 로드 라인(730)이 개시된다. 로드 라인(740)은 또한 1/R0의 경사를 가지며, 여기서, R0는 MTJ의 상태 0 저항이다. 유사하게, 로드 라인(730)은 또한 1/R1의 경사를 가지며, 여기서, R1는 MTJ의 상태 1 저항이다. 이러한 경사들이 일반적으로 기록 동작에 대한 동일한 경사들에 대응한다는 것을 인지할 수 있을 것이다. 2개 라인들 모두는 판독 전압(VR)에서 드레인 전압 라인에 교차한다. 적절한 판독 전압(VR)을 선택함으로써, 로드 라인들은 각각 R1 및 R0에 대하여 포인트들(732 및 742)에서 액세스 트랜지스터 곡선(700)의 선형 부분에 교차할 수 있다. 판독 동작 동안에, 선형 부분에서 동작함으로써, 도 7에 개시되는 바와 같이, 상태 0에 대한 판독 전류와 상태 1에 대한 판독 전류 사이에 검출가능한 차가 설정될 수 있다(즉, IR0 > IR1).
도 7에 도시되는 실시예는 적어도 다음과 같은 설계 목표들을 달성한다.
· 판독 동작점: 액세스 트랜지스터의 선형 영역
· 기록 동작점: 액세스 트랜지스터의 포화 영역
· 파괴적 판독들을 방지하기 위하여 판독 전류는 기록 전류보다 작음
전술한 내용에서 논의된 바와 같이, 판독 동작이 선형 영역에서 발생하여, 상태 0에 대한 판독 전류는 상태 1에 대한 판독 전류보다 클 것이다(즉, I0 > I1). 따라서, 상태 0와 상태 1 간의 상당한 전류 차는 MTJ의 상태를 검출하는 것을 더 쉽게 하고, 판독 에러들이 감소될 수 있다. 판독 상태들 사이에서의 전류차가 커질수록, 모든 회로들에 의하여 경험된 프로세스, 전압, 및 온도(PVT) 변동들에 대하여 설계가 더욱 탄력적일(resilient) 것이다. 유사하게, 전술한 내용에서 논의된 파괴적 판독 문제와 관련하여, 어떤 판독 전류들보다 높은 전류(즉, IW ≫ I0 > I1)에서 포화 영역에 발생하도록 기록 동작들을 설계하는 것은 공차 PVT 변동들을 개선할 수 있다. 이것은 개시된 바와 같이, 판독 전압(VR)보다 큰 기록 전압(VW)을 가짐으로서 달성될 수 있다. 기록 전압과 판독 전압 사이의 차(750)는 주어진 설계에 대한 액세스 트랜지스터 특성 곡선들 및 기대 PVT 변동들에 기초하여 결정될 수 있는 설계 파라미터이다.
도 8은 본 발명의 실시예들에 따른 다양한 판독 및 기록 동작점들을 개시하는 일반화된 그래프이다. 그래프의 엘리먼트들은 STT-MRAM 셀 설계의 다양한 파라미터들로부터 획득될 수 있다. 이러한 파라미터들은 예를 들어, 주어진 전압(VGS)에 대한 액세스 트랜지스터에 대한 특성 곡선 및 MTJ의 상태 0 저항(R0) 및 상태 1 저항(R1)을 포함한다. 기록 전압(VW)은 포화 영역을 교차하도록 선택될 수 있으며, 판독 전압(VR)은 기록 및 판독 로드 라인들에 기초하여 선형 영역을 교차하도록 설 정될 수 있다. 부가적으로, 판독 및 기록 전압은 최대 판독 전류(예를 들어, IRO)가 기록 전류(IW) 미만이고, 최소 기록 전류가 상기 논의된 설계 목적들을 충족시킴을 보장하도록 설정될 수 있다. 최소 기록 전류(IWmin)는 셀 전류, MTJ 저항 변동들, 셀 크기 및 Vt를 고려함으로써 결정될 수 있다. 최소 기록 전류는 계산된 최소 기록 전류보다 크도록 설정될 수 있다.
단 하나의 전력 공급부(예를 들어, 공급 전압(VDD) 및 접지)를 사용하고, 판독 전압(VR)에 대한 중간 전압을 생성하여 단순한 회로 설계가 달성될 수 있다. 예시적인 구성은 다음의 구성을 가질 수 있다:
· 전압 레벨들로서 VDD, 0 및 VR
· 판독 및 기록 모두를 위하여 VWL = VDD
· 기록을 위하여 VBL = VDD(0) 및 VSL = 0(VDD)
· 판독을 위하여 VBL = VR 및 VSL = 0
전술한 내용에서, VDD는 공급 전압이고, VR은 판독 전압이고, VWL은 워드 라인 전압이고, VBL은 비트 라인 전압이며, VSL은 소스 라인 전압이다. 전술한 파라미터들은 VR에 대하여 하나의 DC 전압 생성기만을 사용한다. 상기 논의된 바와 같이, 비트 라인 및 소스 라인 전압은 모두 기록되고 있는 상태에 따라 기록 동작들 동안 에 접지(0) 또는 VDD에 연결된다. 소스 라인 전압은 판독 동안에 접지(0)로 설정되고, 비트 라인은 VR로 설정된다. 워드 라인 전압은 가능한 경우, 판독 및 기록 모두를 위해 VDD에 연결된다. 따라서, 모든 동작 상태들은 전압 레벨들로서 VDD, VR 및 접지(0)만을 이용하여 달성될 수 있다. 액세스 트랜지스터의 특성 곡선들의 결합물에서 VDD와 VR의 적절한 선택은 최소 개수의 DC 전압들을 이용하여 상기 논의된 설계 목적들이 달성되도록 허용할 수 있다(즉, 액세스 트랜지스터의 선형 영역에서 판독 동작점; 액세스 트랜지스터의 포화 영역에서 기록 동작점; 및 기록 전류보다 작은 판독 전류).
따라서, 본 발명의 일 실시예는 다수의 비트 셀들을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 포함할 수 있다. 각각의 셀은 도 4A에 개시된 바와 같이, 액세스 트랜지스터 및 상태 0 저항 및 상태 1 저항을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트를 포함할 수 있다. 액세스 트랜지스터는 비트 라인과 소스 라인 사이에 MTJ와 직렬로 연결될 수 있다. 액세스 트랜지스터의 게이트는 워드 라인(WL)에 연결될 수 있다. 공급 전압(VDD)은 기록 동작들 동안에 비트 라인 또는 소스 라인에 공급될 수 있다. VDD에 연결되지 않은 다른 라인(비트 라인 또는 소스 라인)은 상기 논의된 바와 같이, 두개 상태들 모두에 대하여 기록 동작들을 허용하도록 접지에 연결될 수 있다. 판독 전압(VR)은 판독 동작 동안에 비트 라인에 인가될 수 있으며, 소스 라인은 접지 또는 0 볼트로 설정될 수 있다. 부가 적으로, WL은 판독 동작 및 기록 동작 동안에 VDD에 연결될 수 있다. 상기 논의된 바와 같이, 판독 전압은 액세스 트랜지스터가 판독 동작들 동안에 선형 영역에서 동작하도록 선택될 수 있고, 기록 전압(VDD)은 액세스 트랜지스터가 판독 동작들 동안에 포화 영역에서 동작하도록 선택될 수 있다.
전술한 것의 관점에서, 동작들, 단계들, 기능들 및/또는 알고리즘들의 다양한 시퀀스를 수행하기 위한 방법들이 본 발명이 실시예들에 포함될 수 있다는 것을 인지할 수 있을 것이다. 따라서, 도 9를 참조하여, 본 발명의 일 실시예는 액세스 트랜지스터에 대한 특성 곡선을 획득하는 단계(910)를 포함하는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 설계하기 위한 방법을 포함할 수 있다. 메모리의 제1 및 제2 상태에 대응하여 자기 터널 저합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항이 결정될 수 있다(920). 제1 상태와 제2 상태 기록 동작들 사이에서 동작점들이 포화 영역에서 특성 곡선을 교차하도록 기록 전압이 결정될 수 있다(930). 그 후, 제1 상태와 제2 상태 판독 동작들의 동작점들이 선형 영역에서 특성 곡선을 교차하도록 판독 전압이 결정될 수 있다(940). 부가적으로, 최대 판독 전류가 최소 기록 전류 미만이도록 설정된다.
추가적으로, 프로세스, 전압 및 온도(PVT) 변동의 효과가 메모리 어레이의 다수의 비트 셀들에 대하여 결정될 수 있다. 각각의 비트 셀은 MTJ, 액세스 트랜지스터, 및 유사한 기록 전압들 및 판독 전압들을 갖는다. 따라서, PVT 변동들의 영향이 평가될 수 있고, 설계가 변동의 기대 범위를 통해 성공적으로 동작할 것을 보장하도록 평가될 수 있으며, 변동의 기대 범위는 설계 엔지니어들에게 용이하게 이용가능한 정보(예를 들어, 다양한 액세스 트랜지스터 설계들에 대한 특성 곡선들)로부터, 그리고 설계 엔지니어들에게 부가된 제한들(예를 들어, 최소 및 최대 동작 전압 및 온도)에 의하여 결정될 수 있다. 최초 설계가 수용가능한 것으로 결정되지 않으면, 상태 0 저항, 상태 1 저항, 기록 전압 또는 판독 전압 중 적어도 하나가 PVT 변동들의 결정된 영향에 기초하여 조정될 수 있고, 예를 들어, 도 9의 프로세스가 반복될 수 있다. 부가적으로, 상이한 특성 곡선들을 갖는 상이한 액세스 트랜지스터 설계가 고려될 수 있다. 따라서, 다수의 비트 셀들 각각이 포화 영역에서 특성 곡선을 교차하는 기록 동작들을 갖고 판독 동작들 각각이 선형 영역에서 특성 곡선을 교차하도록 메모리 설계가 결정될 수 있다.
본 명세서에 개시된 실시예들과 함께 개시되는방법들, 시퀀스들 및/또는 알고리즘들은 하드웨어에서, 프로세서에 의해 실행되는 소프트웨어 모듈에서, 또는 이들의 조합에 의해 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리 플래쉬 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 이동식 디스크, CD-ROM, 또는 공지된 저장 매체의 임의의 형태로서 상주한다. 예시적인 저장매체는 프로세서가 저장매체로부터 정보를 판독하고, 저장매체에 정보를 기록할 수 있도록 프로세서와 결합된다. 대안적으로, 저장 매체는 프로세서에 통합될 수 있다. 프로세서 및 저장매체는 ASIC에 위치할 수 있다. ASIC 는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 사용자 단말에서 이산 컴포넌트로서 상주할 수 있다. 따라서, 본 발명의 일 실시예는 전술한 내용에 개시된 설계 프로세스들을 수행하도록 구성되는 사용자 단말을 포함할 수 있다.
하나 이상의 예시적인 실시예들에서, 본 명세서에서 제시된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 통해 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체, 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 범용 컴퓨터 또는 특별한 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조들의 형태로 요구되는 프로그램 코드를 실행 또는 저장하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 불릴 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선(twisted pari), 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 사용하여 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의 내에 포함될 수 있다. 본 명세서에서 사용되는 디스크(disk) 및 디스크(disc)는 컴팩트 disc(CD), 레이저 디스크(disc), 광 디스크(disc), DVD, 플로피 디스크(disk), 및 블루-레이 디스크(disc)를 포함하며, 여기서 디스크(disk)는 데이터를 자기적으로 재생하지만, 디스크(disc)는 레이저를 통해 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다.
따라서, 본 발명의 일 실시예는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 설계하기 위하여 저장된 코드를 포함하는 컴퓨터-판독가능 매체를 포함할 수 있으며, 상기 코드들은, 컴퓨터가 액세스 트랜지스터에 대한 특성 곡선을 로딩하게 하기 위한 코드; 컴퓨터가 상기 메모리의 제1 상태 및 제2 상태에 대응하는, 자기 터널 접합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항을 결정하게 하기 위한 코드; 컴퓨터가 상기 제1 상태 및 제2 상태 기록 동작들의 동작점들이 포화 영역의 상기 특성 곡선을 교차하도록 기록 전압을 결정하게 하기 위한 코드; 및 컴퓨터가 상기 제1 상태 및 제2 상태 판독 동작들의 동작점들이 선형 영역의 상기 특성 곡선을 교차하도록 판독 전압을 결정하게 하기 위한 코드를 포함한다. 추가적으로, 본 명세서에 개시된 기능들 중 임의의 것은 본 발명의 추가의 실시예들의 부가적인 코드로서 포함될 수 있다.
전술한 내용은 본 발명의 도식적인 실시예들은 개시하나, 첨부된 청구범위에 의해 정의된 바와 같이 본 발명의 실시예들의 범위를 벗어나지 않으면서 다양한 변형들 및 개조들이 이루어질 수 있다는 점에 유의해야 한다. 본 명세서에 개시된 본 발명의 실시예들에 따른 본 발명의 기능들, 단계들, 및/또는 동작들은 임의의 특정 순서로 수행될 필요는 없다. 추가로, 본 발명의 엘리먼트들이 단수로 설명 또는 청구될 수 있지만, 단수로의 한정이 명시되지 않는 한 다수가 고려된다.

Claims (20)

  1. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM: Spin Transfer Torque Magnetoresistive Random Access Memory)를 설계하기 위한 방법으로서,
    액세스 트랜지스터의 게이트-소스 전압에 대한 드레인-소스 전류 대 드레인-소스 전압에 대한 특성 곡선을 획득하는 단계;
    상기 메모리의 제1 상태 및 제2 상태에 대응하는, 자기 터널 접합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항을 결정하는 단계;
    상기 제1 상태 및 제2 상태 기록 동작들 모두의 동작점들이 상기 특성 곡선의 포화 영역에서 상기 특성 곡선을 교차(intercept)하도록, 기록 전압을 결정하는 단계; 및
    상기 제1 상태 및 제2 상태 판독 동작들의 동작점들이 상기 특성 곡선의 선형 영역에서 상기 특성 곡선을 교차하도록, 판독 전압을 결정하는 단계
    를 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  2. 제1항에 있어서,
    최대 판독 전류가 최소 기록 전류 미만이도록 설정하는 단계를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  3. 제2항에 있어서,
    상기 최대 판독 전류는 프로세스, 전압, 및 온도(PVT: process, voltage and temperature) 변동 파라미터들에 기초하여 결정되며, 상기 PVT 변동 파라미터들은 상기 MTJ의 상기 상태 0 저항, 상기 MTJ의 상기 상태 1 저항, 상기 액세스 트랜지스터의 상기 특성 곡선, 또는 상기 판독 전압 중 적어도 하나인, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  4. 제3항에 있어서,
    상기 PVT 변동은 메모리 어레이의 다수의 비트 셀들을 통해 결정되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  5. 제2항에 있어서,
    상기 최소 기록 전류는 프로세스, 전압, 및 온도(PVT) 변동 파라미터들에 기초하여 결정되며, 상기 PVT 변동 파라미터들은 상기 MTJ의 상기 상태 0 저항, 상기 MTJ의 상기 상태 1 저항, 상기 액세스 트랜지스터의 상기 특성 곡선, 또는 상기 기록 전압 중 적어도 하나인, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  6. 제5항에 있어서,
    상기 PVT 변동은 메모리 어레이의 다수의 비트 셀들을 통해 결정되는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  7. 제5항에 있어서,
    상기 판독 전압은 상기 기록 전압 미만인, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  8. 제1항에 있어서,
    상기 기록 전압은 공급 전압인, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  9. 제1항에 있어서,
    메모리 어레이의 다수의 비트 셀들에 대한 프로세스, 전압, 및 온도(PVT) 변동들의 영향력(impact)을 결정하는 단계를 더 포함하며, 각각의 비트 셀은 상태 0 저항 및 상태 1 저항, 액세스 트랜지스터, 기록 전압 및 판독 전압을 갖는 MTJ를 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  10. 제9항에 있어서,
    상기 PVT 변동들의 결정된 영향력에 기초하여, 각각의 상기 다수의 비트 셀들이 상기 포화 영역에서 상기 특성 곡선을 교차하는 기록 동작들 및 선형 영역에서 상기 특성 곡선을 교차하는 판독 동작들을 갖도록 상기 상태 0 저항, 상기 상태 1 저항, 상기 기록 전압 또는 판독 전압 중 적어도 하나를 조정하는 단계를 더 포함하는, 스핀 전달 토크 자기저항 랜덤 액세스 메모리를 설계하기 위한 방법.
  11. 다수의 비트 셀들을 갖는 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT- MRAM)로서, 각각의 비트 셀은,
    상기 메모리의 제1 상태 및 제2 상태에 대응하는 상태 0 저항 및 상태 1 저항을 갖는 자기 터널 접합(MTJ) 저장 엘리먼트;
    비트 라인과 소스 라인 사이에 상기 MTJ와 직렬로 연결되는 액세스 트랜지스터 ― 상기 액세스 트랜지스터의 게이트는 워드 라인에 연결됨 ― ;
    기록 동작들 동안에 상기 비트 라인 또는 상기 소스 라인에 연결되는 공급 전압(VDD); 및
    판독 동작 동안에 상기 비트 라인에 연결되는 판독 전압(VR)
    을 포함하며, 상기 판독 전압은 판독 동작들 동안에 상기 액세스 트랜지스터가 선형 영역에서 동작하도록 선택되고, 상기 액세스 트랜지스터는 기록 동작들 동안에 포화 영역에서 동작하는, STT-MRAM.
  12. 제11항에 있어서,
    상기 소스 라인은 상기 판독 동작 동안에 접지 전위에 연결되는, STT-MRAM.
  13. 제11항에 있어서,
    상기 액세스 트랜지스터의 게이트-소스 전압(VGS)은 상기 판독 동작 및 기록 동작 동안에 동일한 값인, STT-MRAM.
  14. 제13항에 있어서,
    상기 공급 전압은 상기 판독 동작 및 기록 동작 동안에 상기 워드 라인에 연결되는, STT-MRAM.
  15. 스핀 전달 토크 자기저항 랜덤 액세스 메모리(STT-MRAM)를 설계하기 위한 저장된 코드를 포함하는 컴퓨터-판독가능 매체로서,
    컴퓨터로 하여금 액세스 트랜지스터의 게이트-소스 전압에 대한 드레인-소스 전류 대 드레인-소스 전압 대한 특성 곡선을 로딩하게 하기 위한 코드;
    컴퓨터로 하여금 상기 메모리의 제1 상태 및 제2 상태에 대응하는, 자기 터널 접합(MTJ) 저장 엘리먼트의 상태 0 저항 및 상태 1 저항을 결정하게 하기 위한 코드;
    컴퓨터로 하여금 상기 제1 상태 및 제2 상태 기록 동작들 모두의 동작점들이 상기 특성 곡선의 포화 영역에서 상기 특성 곡선을 교차하도록 기록 전압을 결정하게 하기 위한 코드; 및
    컴퓨터로 하여금 상기 제1 상태 및 제2 상태 판독 동작들 모두의 동작점들이 상기 특성 곡선의 선형 영역에서 상기 특성 곡선을 교차하도록 판독 전압을 결정하게 하기 위한 코드
    를 포함하는, 컴퓨터-판독가능 매체.
  16. 제15항에 있어서,
    컴퓨터로 하여금 최대 판독 전류를 최소 기록 전류 미만으로 설정하게 하기 위한 코드를 더 포함하는, 컴퓨터-판독가능 매체.
  17. 제15항에 있어서,
    상기 기록 전압은 공급 전압인, 컴퓨터-판독가능 매체.
  18. 제15항에 있어서,
    상기 판독 전압은 상기 기록 전압 미만이도록 결정되는, 컴퓨터-판독가능 매체.
  19. 제15항에 있어서,
    컴퓨터로 하여금 메모리 어레이의 다수의 비트 셀들에 대한 프로세스, 전압 및 온도(PVT) 변동들의 영향력을 결정하게 하기 위한 코드를 더 포함하며, 각각의 비트 셀은 상태 0 저항 및 상태 1 저항, 액세스 트랜지스터, 기록 전압 및 판독 전압을 갖는 MTJ를 포함하는, 컴퓨터-판독가능 매체.
  20. 제19항에 있어서,
    상기 다수의 비트 셀들 각각이 상기 포화 영역에서 상기 특성 곡선을 교차하는 기록 동작들 및 선형 영역에서 상기 특성 곡선을 교차하는 판독 동작들을 갖도록, 상기 PVT 변동들의 결정된 영향력에 기초하여, 컴퓨터로 하여금 상기 상태 0 저항, 상기 상태 1 저항, 상기 기록 전압 또는 상기 판독 전압 중 적어도 하나를 조정하게 하기 위한 코드를 더 포함하는, 컴퓨터-판독가능 매체.
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Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US8063459B2 (en) 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US8018011B2 (en) 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
KR101493868B1 (ko) * 2008-07-10 2015-02-17 삼성전자주식회사 자기 메모리 소자의 구동 방법
US8295082B2 (en) * 2008-08-15 2012-10-23 Qualcomm Incorporated Gate level reconfigurable magnetic logic
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US7826255B2 (en) * 2008-09-15 2010-11-02 Seagate Technology Llc Variable write and read methods for resistive random access memory
US7859891B2 (en) * 2008-09-30 2010-12-28 Seagate Technology Llc Static source plane in stram
US7852660B2 (en) * 2008-10-08 2010-12-14 Seagate Technology Llc Enhancing read and write sense margins in a resistive sense element
US8169810B2 (en) * 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8089132B2 (en) * 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US7855923B2 (en) * 2008-10-31 2010-12-21 Seagate Technology Llc Write current compensation using word line boosting circuitry
US7876604B2 (en) * 2008-11-05 2011-01-25 Seagate Technology Llc Stram with self-reference read scheme
US8134856B2 (en) * 2008-11-05 2012-03-13 Qualcomm Incorporated Data protection scheme during power-up in spin transfer torque magnetoresistive random access memory
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US8027206B2 (en) 2009-01-30 2011-09-27 Qualcomm Incorporated Bit line voltage control in spin transfer torque magnetoresistive random access memory
JP2010212661A (ja) * 2009-02-13 2010-09-24 Fujitsu Ltd 磁気ランダムアクセスメモリ
US8587993B2 (en) 2009-03-02 2013-11-19 Qualcomm Incorporated Reducing source loading effect in spin torque transfer magnetoresisitive random access memory (STT-MRAM)
WO2010118181A2 (en) * 2009-04-08 2010-10-14 Yadav Technology Inc. Shared transistor in a spin-torque transfer magnetic random access memory (sttmram) cell
US7957183B2 (en) * 2009-05-04 2011-06-07 Magic Technologies, Inc. Single bit line SMT MRAM array architecture and the programming method
KR101083302B1 (ko) * 2009-05-13 2011-11-15 주식회사 하이닉스반도체 반도체 메모리 장치
US8107285B2 (en) 2010-01-08 2012-01-31 International Business Machines Corporation Read direction for spin-torque based memory device
US9196341B2 (en) 2010-05-12 2015-11-24 Qualcomm Incorporated Memory device having a local current sink
US9042163B2 (en) 2010-05-12 2015-05-26 Qualcomm Incorporated Memory device having a local current sink
US8310868B2 (en) * 2010-09-17 2012-11-13 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US9666639B2 (en) 2010-09-17 2017-05-30 Micron Technology, Inc. Spin torque transfer memory cell structures and methods
US8557610B2 (en) 2011-02-14 2013-10-15 Qualcomm Incorporated Methods of integrated shielding into MTJ device for MRAM
US8638596B2 (en) 2011-07-25 2014-01-28 Qualcomm Incorporated Non-volatile memory saving cell information in a non-volatile memory array
US9378792B2 (en) * 2011-12-15 2016-06-28 Everspin Technologies, Inc. Method of writing to a spin torque magnetic random access memory
CN102569643B (zh) * 2011-12-28 2013-12-11 西安交通大学 一种优化嵌入式stt-ram性能与硬件耗费的异构设计方法
US8923041B2 (en) 2012-04-11 2014-12-30 Everspin Technologies, Inc. Self-referenced sense amplifier for spin torque MRAM
RU2515461C2 (ru) * 2012-07-31 2014-05-10 Федеральное государственное унитарное предприятие федеральный научно-производственный центр "Научно-исследовательский институт измерительных систем им. Ю.Е. Седакова" ИНТЕГРИРОВАННАЯ В СБИС ТЕХНОЛОГИИ КМОП/КНИ С n+ - И p+ - ПОЛИКРЕМНИЕВЫМИ ЗАТВОРАМИ МАТРИЦА ПАМЯТИ MRAM С МАГНИТОРЕЗИСТИВНЫМИ УСТРОЙСТВАМИ С ПЕРЕДАЧЕЙ СПИНОВОГО ВРАЩЕНИЯ
US9245610B2 (en) * 2012-09-13 2016-01-26 Qualcomm Incorporated OTP cell with reversed MTJ connection
US8954759B2 (en) * 2012-09-14 2015-02-10 Avalanche Technology, Inc. Secure spin torque transfer magnetic random access memory (STTMRAM)
US8988109B2 (en) * 2012-11-16 2015-03-24 Intel Corporation High speed precessionally switched magnetic logic
KR102028086B1 (ko) * 2013-03-04 2019-10-04 삼성전자주식회사 메모리소자 및 이를 포함하는 장치
WO2014197785A1 (en) * 2013-06-07 2014-12-11 Fisher Controls International Llc Long range rfid communications in a process control system
KR102274368B1 (ko) * 2013-09-20 2021-07-06 고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠 기억 회로
US9142762B1 (en) 2014-03-28 2015-09-22 Qualcomm Incorporated Magnetic tunnel junction and method for fabricating a magnetic tunnel junction
US9595311B2 (en) 2014-08-13 2017-03-14 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9721634B2 (en) * 2015-04-27 2017-08-01 Qualcomm Incorporated Decoupling of source line layout from access transistor contact placement in a magnetic tunnel junction (MTJ) memory bit cell to facilitate reduced contact resistance
JP2017037691A (ja) 2015-08-10 2017-02-16 株式会社東芝 不揮発性半導体メモリ
CN107103358A (zh) * 2017-03-24 2017-08-29 中国科学院计算技术研究所 基于自旋转移力矩磁存储器的神经网络处理方法及系统
US10431278B2 (en) * 2017-08-14 2019-10-01 Qualcomm Incorporated Dynamically controlling voltage for access operations to magneto-resistive random access memory (MRAM) bit cells to account for ambient temperature
CN110675901B (zh) * 2019-09-10 2021-10-01 北京航空航天大学 自旋随机存储器及方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269018B1 (en) 2000-04-13 2001-07-31 International Business Machines Corporation Magnetic random access memory using current through MTJ write mechanism
US20070030724A1 (en) 2005-08-05 2007-02-08 Masanori Hosomi Memory element and memory

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809900B2 (en) * 2001-01-25 2004-10-26 Seagate Technology Llc Write head with magnetization controlled by spin-polarized electron current
US6798623B2 (en) * 2001-02-08 2004-09-28 Seagate Technology Llc Biased CPP sensor using spin-momentum transfer
US6744086B2 (en) * 2001-05-15 2004-06-01 Nve Corporation Current switched magnetoresistive memory cell
FR2829868A1 (fr) * 2001-09-20 2003-03-21 Centre Nat Rech Scient Memoire magnetique a ecriture par courant polarise en spin, mettant en oeuvre des alliages amorphes ferrimagnetiques et procede pour son ecriture
US6819583B2 (en) * 2003-01-15 2004-11-16 Sharp Laboratories Of America, Inc. Ferroelectric resistor non-volatile memory array
JP4113493B2 (ja) * 2003-06-12 2008-07-09 シャープ株式会社 不揮発性半導体記憶装置及びその制御方法
JP4192060B2 (ja) * 2003-09-12 2008-12-03 シャープ株式会社 不揮発性半導体記憶装置
JP2007531177A (ja) * 2004-04-02 2007-11-01 Ｔｄｋ株式会社 磁気抵抗ヘッドを安定化させる合成フリー層
US7224601B2 (en) * 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7492622B2 (en) * 2007-01-12 2009-02-17 International Business Machines Corporation Sequence of current pulses for depinning magnetic domain walls
US8161430B2 (en) * 2008-04-22 2012-04-17 Qualcomm Incorporated System and method of resistance based memory circuit parameter adjustment

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269018B1 (en) 2000-04-13 2001-07-31 International Business Machines Corporation Magnetic random access memory using current through MTJ write mechanism
US20070030724A1 (en) 2005-08-05 2007-02-08 Masanori Hosomi Memory element and memory

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EP2137734A1 (en) 2009-12-30
WO2008124704A1 (en) 2008-10-16

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