CN107533856B - 用于感测电路的系统、装置和方法 - Google Patents

Abstract

一种用于存储器单元的读电路可以包括用于感测电流变化的集成逻辑电路。该集成逻辑感测电路可以是偏移消除单端集成逻辑感测电路。该电路可以包括：偏移消除单端感测电路，其耦合到供电电压；偏移消除单端感测放大器电路，其具有耦合到该偏移消除单端感测电路的感测放大器输入和感测放大器输出；以及单元阵列，其耦合到感测电路输出和地。

Description

用于感测电路的系统、装置和方法

公开领域

本公开一般涉及集成逻辑感测电路，更具体地但不排他地涉及偏移消除单端集成逻辑感测电路。

背景

在常规计算机存储器中，感测放大器是构成半导体存储器芯片上的电路系统(集成电路)的元件之一。感测放大器是在从存储器读取数据时使用的读电路系统的一部分；其角色是从表示存储器单元中所存储的数据位(1或0)的位线感测低功率信号，并将小电压摆幅或裕量放大为可识别的逻辑电平，从而数据能被存储器之外的逻辑正确地解读。典型感测放大器电路包括二到六(通常为四)个晶体管。一般地，对于每一列存储器单元，存在一个感测放大器，因此在现代存储器芯片上可能存在数百或数千个相同的感测放大器。

然而，在常规感测放大器中，感测裕量因供电电压的降低、工艺变动的增加、以及受限的感测电流而随着技术缩放而降级以防止读扰乱。为了对抗这些问题，设计者已经转向更紧密的磁性隧道结(MTJ)电阻(RL和RH)分布、更高TMR、或新颖的位单元结构(例如，分开的读和写路径)。遗憾的是，这些解决方案有它们自己的问题(诸如不良感测裕量和慢速度以及导致广泛变化的电路性能的制造工艺变动方面的问题)。一般而言，感测裕量的降级通过使用偏移消除电路来克服。然而，这些电路因为使用多级感测操作而具有固有性能降级。另外，由于漏泄电流的指数增加、手持设备中受限的电池容量，低能量已经成为关于技术缩放的主要问题之一，并且受限的器件缩放(对供电电压、阈值电压、以及栅极氧化物厚度的受限缩放)使Dennard缩放在90nm处停止。也就是说，晶体管面积持续以历史速率缩放，这允许晶体管的数量加倍，而每晶体管功率并不以相同的速率缩放，从而导致芯片功率的增加。

因此，存在对在常规办法上有所改进的系统、装置和方法的需求，包括由此提供的改进方法、系统和装置。作为这些教导的特性的发明性特征、连同进一步的特征和优点从详细描述和附图中被更好地理解。每一附图仅出于解说和描述目的来提供，且并不限定本教导。

概述

以下给出了与本文所公开的装置和方法相关联的一个或多个方面和/或示例相关的简化概述。如此，以下概述既不应被视为与所有构想的方面和/或示例相关的详尽纵览，以下概述也不应被认为标识与所有构想的方面和/或示例相关的关键性或决定性要素或描绘与任何特定方面和/或示例相关联的范围。相应地，以下概述仅具有在以下给出的详细描述之前以简化形式呈现与关于本文所公开的装置和方法的一个或多个方面和/或示例相关的某些概念的目的。

本公开的一些示例涉及用于集成逻辑感测电路的系统、装置和方法，该集成逻辑感测电路包括：偏移消除单端感测电路，其耦合到供电电压并具有感测电路输出；偏移消除单端感测放大器电路，其具有耦合到该偏移消除单端感测电路的感测放大器输入和感测放大器输出；电压钳位晶体管，其耦合在该感测电路输出之后；以及单元阵列，其耦合到该电压钳位晶体管和地。

本公开的一些示例涉及用于感测系统的系统、装置和方法，该感测系统包括：感测电路，该感测电路是偏移消除单端感测电路；感测放大器，其耦合到该感测电路，该感测放大器是偏移消除单端感测放大器；均衡晶体管，其耦合到该感测电路并被配置成选择性地将选择线晶体管耦合到该感测电路；以及字线晶体管，其耦合到该感测电路并与该均衡晶体管并联，该字线晶体管被配置成选择性地将该选择线晶体管耦合到该感测电路。

本公开的一些示例涉及用于感测和放大存储器单元中的电流的系统、装置和方法，包括：执行用于耦合到该存储器单元的集成逻辑电路的第一操作阶段，该第一操作阶段对该集成逻辑电路中的位线晶体管进行预充电并均衡该集成逻辑电路中的感测放大器；执行用于该集成逻辑电路的第二操作阶段，该第二操作阶段将感测电路的输出电压从参考电压发展到数据电压并放大感测放大器的输出电压；以及执行用于该集成逻辑电路的第三操作阶段，该第三阶段将轨到轨电压锁存为由该感测电路的输出电压与该感测电路的输入电压之差定义的值。

基于附图和详细描述，与本文公开的装置和方法相关联的其它特征和优点对本领域技术人员而言将是明了的。

附图简要说明

对本公开的各方面及其许多伴随优点的更完整领会将因其在参考结合附图考虑的以下详细描述时变得更好理解而易于获得，附图仅出于解说目的被给出而不对本公开构成任何限定，并且其中：

图1解说了根据本公开的一些示例的示例性集成逻辑电路。

图2解说了根据本公开的一些示例的示例性时序图。

图3解说了根据本公开的一些示例的用于集成逻辑电路的示例性第一操作阶段。

图4解说了根据本公开的一些示例的用于集成逻辑电路的示例性电压跳变点曲线图。

图5解说了根据本公开的一些示例的用于集成逻辑电路的示例性第二操作阶段。

图6解说了根据本公开的一些示例的用于集成逻辑电路的示例性第三操作阶段。

根据惯例，附图所描绘的特征可能并非按比例绘制。相应地，为了清晰起见，所描绘的特征的尺寸可能被任意放大或缩小。根据惯例，为了清楚起见，一些附图被简化。由此，附图可能未绘制特定装置或方法的所有组件。此外，类似附图标记贯穿说明书和附图标示类似特征。

详细描述

本文所公开的示例性方法、装置和系统有利地解决了长期以来的业界需求、以及其它先前未标识出的需求，并且缓解了常规方法、装置和系统的不足。例如，本文中所公开的示例具有：因缺乏参考分支结构和快速感测时间而导致的低读能量、因偏移消除而导致的高感测裕量、因偏移消除而导致的高速度而不牺牲性能、因为没有读扰乱在初始位线预充电和均衡阶段中以及较短的第二电压发展和放大阶段而导致的高读扰乱裕量、以及因为缺乏参考分支和相对较小的晶体管尺寸而导致的小布局面积。

图1解说了根据本公开的一些示例的示例性集成逻辑电路。如图1中所示，集成逻辑感测电路100可以包括：偏移消除单端感测电路110，其耦合到供电电压111；偏移消除单端感测放大器电路120，其具有耦合到偏移消除单端感测电路110的感测放大器输入121和感测放大器输出122；以及单元阵列130，其耦合到感测电路输出112和地131。

偏移消除单端感测电路110可以包括：退化锁存晶体管113，其耦合到供电电压111；第一电容器114，其耦合到供电电压；第一晶体管115，其耦合到退化锁存晶体管113和第一电容器114；第一均衡开关116，其耦合到第一电容器114和第一晶体管115；第二电容器117，其耦合到第一均衡开关116和第一晶体管115；以及电压钳位晶体管118，其耦合在感测电路输出112和第一均衡开关116之后。尽管第一电容器114和第二电容器117被示为p型MOS电容器(MOSCAP)，但是应当理解，可以使用其他合适大小类型的电容器。

偏移消除单端感测放大器电路120可以包括：第二均衡开关123，其耦合在感测放大器输入121与感测放大器输出122之间；第一反相器124，其具有耦合到感测放大器输入121的第一反相器输入和耦合到感测放大器输出122的第一反相器输出；第二反相器125，其具有耦合到感测放大器输出122的第二反相器输入和耦合到感测放大器输入121的第二反相器输出；第三均衡开关126，其耦合在感测放大器输入121与感测放大器输出122之间；第一锁存开关127，其耦合在第二均衡开关123与第三均衡开关126之间；第二锁存开关128，其耦合在第一反相器124的输出与第二反相器125的输入之间；以及第三电容器129，其耦合在第一反相器124的输出与第二反相器125的输入之间。尽管第三电容器129被示为p型MOS电容器，但是应当理解，可以使用其他合适大小类型的电容器。

单元阵列130可以包括：位线晶体管132；数据电阻器133，其耦合到位线晶体管132；字线晶体管134，其与数据电阻器133串联耦合；参考电阻器135，其与数据电阻器133并联地耦合到位线晶体管132；均衡晶体管136，其与参考电阻器135串联耦合；选择线晶体管137，其耦合在地131与均衡晶体管136和字线晶体管134两者之间。

图2解说了根据本公开的一些示例的示例性时序图。时序图200解说了用于集成逻辑感测电路100的操作的三个阶段。如图2中所示，第一阶段210开始于均衡信号201从逻辑低切换到逻辑高值的激活，字线信号202停留在逻辑低值，而锁存信号203从逻辑高切换到逻辑低值。第一阶段210对位线进行预充电并均衡电路100。在第二阶段220中，均衡信号201从逻辑高切换到逻辑低值，字线信号202通过从逻辑低切换到逻辑高值来激活，而锁存信号203停留在逻辑低值。第二阶段220发展感测电路输出112的电压并放大感测出的电流。在第三阶段230中，均衡信号201停留在逻辑低值，字线信号202从逻辑高切换到逻辑低值，而锁存信号203通过从逻辑低切换到逻辑高值来激活。第三阶段将轨到轨电压锁存为供电电压111或地131。

图3解说了根据本公开的一些示例的用于集成逻辑电路的示例性第一操作阶段。如图3中所示，第一阶段210通过均衡信号201的激活开始。均衡信号201的激活使得第一均衡开关116、第二均衡开关123和第三均衡开关126闭合。这允许参考电阻器连接到位线晶体管132。此刻，感测电路输出112的电压变为节点119处的电压(Vref(V参考))。同时，感测放大器输入121和感测放大器输出122被均衡以用于感测放大器电路120的偏移消除。如参照图4所讨论的，感测放大器输入121的电压和感测放大器输出122的电压移至电压跳变点401(见图4)。

图4解说了根据本公开的一些示例的用于集成逻辑电路的示例性电压跳变点曲线图。如图4中所示，电压曲线图400示出了感测放大器输出122的电压值410比对感测放大器输入121的电压值420。电压跳变点401发生在感测放大器电压402和节点电压(Vref)403的交叉处。感测放大器电压402是感测放大器输出122和感测放大器输入121在第一阶段210期间经均衡的电压，而节点电压403是在相同第一阶段210期间节点119处的电压。在第一阶段210期间，第二均衡开关123迫使第一反相器124进入负反馈。如果反相器124是无偏移的，则感测放大器输入121和感测放大器输出122稳定到电压跳变点401(Vtrip(V跳变))，其是理想的跳变点。然而，第一反相器124的输入处的偏移电压(VOS)将电压传递特性(VTC)在图4的曲线图中向左移位等于VOS的量。现在，感测放大器输入121和感测放大器输出122稳定至约等于Vtrip–VOS的值。作为结果，–VOS与感测放大器输入中的实际VOS串联出现，从而消除偏移电压(VOS)并使第一反相器124偏置到其理想的跳变点。由此，在偏移消除单端感测放大器电路120中不存在偏移电压(VOS)。

图5解说了根据本公开的一些示例的用于集成逻辑电路的示例性第二操作阶段。如图5中所示，第二阶段220开始于均衡信号201的解除激活和字线信号202的激活。均衡信号201的解除激活使得第一均衡开关116、第二均衡开关123和第三均衡开关126断开。字线信号202的激活使得字线晶体管134允许数据电阻器133连接到位线晶体管132。在第一阶段210中，节点119的电压(Vref)在感测电路输出112中生成，并存储在第一电容器114中。随后，在第二阶段220中，跨数据电阻器133的电压(Vdata(V数据))在感测电路输出112中生成。在其中数据电阻器133的电阻值为低值(RL)的场景中，Vdata变为逻辑低值(Vdata0(V数据0))，其小于Vref。当数据电阻器133的电阻值为高值(RH)时，正好相反。应当注意，在偏移消除单端感测放大器电路120中不存在偏移电压，因为相同的第一晶体管115和钳位晶体管118被用于第一阶段210和第二阶段220两者。另外，第二电容器117的电容性耦合使得电压变化(ΔV)等于跨数据电阻器133的电压(Vdata)减去节点119处的电压(Vref)并被传递到感测放大器输入121。随后，感测放大器输出122的电压(VOUT_SA)从Vtrip1放大到Vtrip1+A1*ΔV。随后，A1*ΔV通过第三电容器129传递到感测放大器输出122的电压的补(OUT_SA')节点中。随后，感测放大器输入121的电压补(VIN_SA')从Vtrip2放大到Vtrip2+A1*A2*ΔV。A1(A2)被定义为反相器增益ΔVOUT_SA/ΔVIN_SA(ΔVIN_SA'/ΔVOUT_SA')。

图6解说了根据本公开的一些示例的用于集成逻辑电路的示例性第三操作阶段。如图6中所示，第三阶段230开始于锁存信号203的激活和字线信号202的解除激活。锁存信号203的激活使得第一锁存开关127和第二锁存开关128闭合。此刻，感测放大器输入121处的电压(VIN_SA)与感测放大器输出122处的电压(VOUT_SA)之间的电压差变为轨到轨电压(供电电压111或地131)并被锁存。

上述示例具有许多胜过常规办法的优点。例如，获得了较高感测裕量，因为偏移消除单端感测电路和偏移消除单端放大器两者均具有制造工艺变动耐受特性。由此，显著改进了感测裕量。获得了较低能量消耗，因为单端结构仅具有数据分支(无参考分支)，这导致与常规感测方案相比，能量消耗减少了一半。另外，如果改进的感测裕量大于目标感测裕量，则感测时间可以通过使改进的感测裕量折衷来减少，从而导致读能量/位的减少。

措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何细节不必被解释为优于或胜过其他示例。同样，术语“示例”并不要求所有示例都包括所讨论的特征、优点、或工作模式。术语“在一个示例中”、“示例”、“在一个特征中”和/或“特征”在本说明书中的使用并非必然引述相同特征和/或示例。此外，特定特征和/或结构可以与一个或多个其他特征和/或结构组合。此外，所描述的装置的至少一部分由此可以被配置成执行由此所描述的方法的至少一部分。

本文中所使用的术语是仅出于描述特定示例的目的，且并非旨在限制本公开的各示例。如本文所使用的，单数形式的“一”、“某”和“该”旨在也包括复数形式，除非上下文另外明确指示。将进一步理解，术语“包括”、“具有”、“包含”和/或“含有”在本文中使用时指明所陈述的特征、整数、步骤、操作、元素、和/或组件的存在，但并不排除一个或多个其他特征、整数、步骤、操作、元素、组件和/或其群组的存在或添加。

应该注意，术语“连接”、“耦合”或其任何变体意指在元件之间的直接或间接的任何连接或耦合，且可涵盖两个元件之间中间元件的存在，这两个元件经由该中间元件被“连接”或“耦合”在一起。元件之间的耦合和/或连接可以是物理的、逻辑的、或其组合。如本文所采用的，元件可例如通过使用一条或多条导线、电缆、和/或印刷电气连接以及通过使用电磁能量被“连接”或“耦合”在一起。电磁能量可以具有在射频区域、微波区域和/或光学(可见和不可见两者)区域中的波长。这些是若干非限定和非穷尽性示例。

本文中使用诸如“第一”、“第二”等之类的指定对元素的任何引述并不限定那些元素的数量和/或次序。确切而言，这些指定被用作区别两个或更多个元素和/或元素实例的便捷方法。由此，对第一元素和第二元素的引述并不意味着仅能采用两个元素，或者第一元素必须必然地位于第二元素之前。同样，除非另外声明，否则元素集合可包括一个或多个元素。另外，在说明书或权利要求中使用的“A、B、或C中的至少一者”形式的术语可被解读为“A或B或C或这些元素的任何组合”。

本申请中已描述或解说描绘的任何内容都不旨在指定任何组件、步骤、特征、益处、优点、或等同物奉献给公众，无论这些组件、步骤、特征、益处、优点或等同物是否记载在权利要求中。

尽管已经结合设备描述了一些方面，但毋庸置疑，这些方面也构成对应方法的描述，并且因此设备的框或组件还应被理解为对应的方法步骤或方法步骤的特征。与之类似地，结合或作为方法步骤描述的各方面也构成对应设备的对应块或细节或特征的描述。方法步骤中的一些或全部可由硬件装置(或使用硬件装置)来执行，诸如举例而言，微处理器、可编程计算机或电子电路。在一些示例中，最重要的方法步骤中的一些或多个方法步骤可由此类装置来执行。

在以上详细描述中，可以看到不同特征在示例中被编组在一起。这种公开方式不应被理解为反映所要求保护的示例需要比相应权利要求中所明确提及的特征更多的特征的意图。确切而言，该情形是使得发明性的内容可驻留在少于所公开的个体示例的所有特征的特征中。因此，所附权利要求由此应该被认为是被纳入到该描述中，其中每项权利要求自身可为单独的示例。尽管每项权利要求自身可为单独示例，但应注意，尽管权利要求书中的从属权利要求可引用具有一个或多个权利要求的具体组合，但其他示例也可涵盖或包括所述从属权利要求与具有任何其他从属权利要求的主题内容的组合或任何特征与其他从属和独立权利要求的组合。此类组合在本文提出，除非显示表达了不以某一具体组合为目标。并且，还旨在使权利要求的特征可被包括在任何其他独立权利要求中，即使所述权利要求不直接从属于该独立权利要求。

此外还应注意，本描述或权利要求中公开的方法可由包括用于执行该方法的相应步骤或动作的装置的设备来实现。

此外，在一些示例中，个体步骤/动作可以被细分为多个子步骤或包含多个子步骤。此类子步骤可被包含在个体步骤的公开中并且可以是个体步骤的公开的一部分。

尽管前面的公开示出了本公开的解说性示例，但是应当注意，在其中可作出各种变更和修改而不会脱离如所附权利要求定义的本公开的范围。根据本文中所描述的本公开的各示例的方法权利要求中的功能、步骤和/或动作不一定要以任何特定次序执行。另外，众所周知的元素将不被详细描述或可被省去以免模糊本文所公开的各方面和示例的相关细节。此外，尽管本公开的要素可能是以单数来描述或主张权利的，但是复数也是已料想了的，除非显式地声明了限定于单数。

Claims (19)

1.一种集成逻辑感测电路，包括：

偏移消除单端感测电路，其耦合到供电电压并具有感测电路输出，其中所述偏移消除单端感测电路进一步包括：

退化锁存晶体管，其耦合到所述供电电压；

第一电容器，其耦合到所述供电电压；

第一晶体管，其耦合到所述退化锁存晶体管和所述第一电容器；

第一均衡开关，其耦合到所述第一电容器和所述第一晶体管；以及

第二电容器，其耦合到所述第一均衡开关和所述第一晶体管；

偏移消除单端感测放大器电路，其具有耦合到所述偏移消除单端感测电路的感测放大器输入和感测放大器输出；

电压钳位晶体管，其耦合在所述感测电路输出之后；以及

单元阵列，其耦合到所述电压钳位晶体管和地。

2.如权利要求1所述的集成逻辑感测电路，其特征在于，所述第一电容器和所述第二电容器是p型MOS电容器。

3.如权利要求1所述的集成逻辑感测电路，其特征在于，所述偏移消除单端感测放大器电路进一步包括：

第二均衡开关，其耦合在所述感测放大器输入与所述感测放大器输出之间；

第一反相器，其具有耦合到所述感测放大器输入的第一反相器输入和耦合到所述感测放大器输出的第一反相器输出；

第二反相器，其具有耦合到所述感测放大器输出的第二反相器输入和耦合到所述感测放大器输入的第二反相器输出；

第三均衡开关，其耦合在所述感测放大器输入与所述感测放大器输出之间；

第一锁存开关，其耦合在所述第二均衡开关与所述第三均衡开关之间；

第二锁存开关，其耦合在所述第一反相器输出与所述第二反相器输入之间；以及

第三电容器，其耦合在所述第一反相器输出与所述第二反相器输入之间。

4.如权利要求3所述的集成逻辑感测电路，其特征在于，所述第三电容器是p型MOS电容器。

5.如权利要求1所述的集成逻辑感测电路，其特征在于，所述单元阵列进一步包括：

位线晶体管，其耦合到所述电压钳位晶体管；

数据电阻器，其耦合到所述位线晶体管；

字线晶体管，其与所述数据电阻器串联耦合；

参考电阻器，其与所述数据电阻器并联地耦合到所述位线晶体管；

均衡晶体管，其与所述参考电阻器串联耦合；

选择线晶体管，其耦合在所述地与所述均衡晶体管和所述字线晶体管两者之间。

6.如权利要求1所述的集成逻辑感测电路，其特征在于，所述单元阵列包括存储器单元。

7.如权利要求1所述的集成逻辑感测电路，其特征在于，所述集成逻辑感测电路被纳入到选自下包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机，并且进一步包括所述设备。

8.一种感测系统，包括：

感测电路，所述感测电路是偏移消除单端感测电路；

感测放大器，其耦合到所述感测电路，所述感测放大器是偏移消除单端感测放大器；

均衡晶体管，其耦合到所述感测电路并被配置成选择性地将选择线晶体管耦合到所述感测电路；以及

字线晶体管，其耦合到所述感测电路并与所述均衡晶体管并联，所述字线晶体管被配置成选择性地将所述选择线晶体管耦合到所述感测电路。

9.如权利要求8所述的感测系统，其特征在于，所述感测电路进一步包括：

锁存晶体管，其耦合到供电电压，其中所述锁存晶体管的栅极耦合到控制信号；

第一晶体管，其耦合到所述锁存晶体管；

第一电容器，其耦合到所述第一晶体管的栅极和所述供电电压；

第二电容器，其耦合到所述感测电路的输出和所述第一晶体管的漏极；

第一均衡开关，其耦合到所述感测电路的输出和所述第一晶体管的栅极；以及

钳位晶体管，其耦合到所述第一晶体管的漏极和位线晶体管。

10.如权利要求9所述的感测系统，其特征在于，所述第一电容器和所述第二电容器是p型MOS电容器。

11.如权利要求9所述的感测系统，其特征在于，所述感测放大器进一步包括：

第一反相器，其耦合到所述第二电容器和第三电容器；

第二反相器，其耦合到所述第三电容器和第一锁存开关，所述第三电容器耦合到所述第一反相器的输出和所述第二反相器的输入；

第二均衡开关，其耦合到所述第一反相器；

第三均衡开关，其耦合到所述第二反相器；

第二锁存开关，其耦合到所述第一反相器的输出和所述第二反相器的输入；以及

所述第一锁存开关耦合到所述第一反相器的输入和所述第二反相器的输出。

12.如权利要求11所述的感测系统，其特征在于，所述第三电容器是p型MOS电容器。

13.如权利要求11所述的感测系统，其特征在于，进一步包括：

数据电阻器，其耦合到所述位线晶体管，所述位线晶体管耦合到所述钳位晶体管，并且所述字线晶体管与所述数据电阻器串联耦合；

参考电阻器，其与所述数据电阻器并联地耦合到所述位线晶体管，所述均衡晶体管与所述参考电阻器串联耦合；以及

其中所述选择线晶体管耦合在地与所述均衡晶体管和所述字线晶体管两者之间。

14.如权利要求11所述的感测系统，其特征在于，进一步包括存储器单元，所述存储器单元选择性地耦合到用于读取所述存储器单元中的数据值的所述感测电路。

15.如权利要求14所述的感测系统，其特征在于，所述感测系统被纳入到选自下包括以下各项的组的设备中：机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元、以及计算机，并且进一步包括所述设备。

16.一种操作耦合到存储器单元的集成逻辑电路的方法，包括：

执行用于所述集成逻辑电路的第一操作阶段，所述第一操作阶段对所述集成逻辑电路中的位线晶体管进行预充电并均衡所述集成逻辑电路中的感测放大器；

执行用于所述集成逻辑电路的第二操作阶段，所述第二操作阶段将感测电路的输出电压从参考电压发展到数据电压并放大所述感测放大器的输出电压；以及

执行用于所述集成逻辑电路的第三操作阶段，所述第三操作阶段将轨到轨电压锁存为由所述感测电路的输出电压与所述感测电路的输入电压之差定义的值。

17.如权利要求16所述的方法，其特征在于，所述第一操作阶段包括：

均衡信号的激活，其使得所述感测电路中的第一均衡开关、第二均衡开关和第三均衡开关闭合并使得所述感测电路的输出电压变为所述参考电压；以及

所述感测放大器的输入电压和所述感测放大器的输出电压的均衡。

18.如权利要求17所述的方法，其特征在于，所述第二操作阶段包括：

所述均衡信号的解除激活，其使得所述第一均衡开关、所述第二均衡开关和所述第三均衡开关断开；以及

字线信号的激活，其使得字线晶体管允许数据电阻器连接到所述位线晶体管并允许所述感测电路的输出电压从所述参考电压移位到所述数据电压。

19.如权利要求18所述的方法，其特征在于，所述第三操作阶段包括：

锁存信号的激活，其使得所述感测电路中的第一锁存开关和所述感测放大器中的第二锁存开关闭合；以及

所述字线信号的解除激活，其使得所述感测放大器的输入电压与所述感测放大器的输出电压之间的电压差变为所述集成逻辑电路的所述轨到轨电压。

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