CN107437426B - 非易失性静态随机存取存储器系统及操作方法 - Google Patents

非易失性静态随机存取存储器系统及操作方法 Download PDF

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Abstract

一种集成电路(IC)装置包含静态随机存取存储器(SRAM)阵列以及电阻式存储器(电阻式存储器)阵列。所述电阻式存储器阵列中的第一组可编程电阻性元件用以存储来自所述SRAM阵列中的存储器单元的数据。读出放大器电路可耦合到所述SRAM阵列和所述电阻式存储器阵列。仲裁器被配置成断言电阻式存储器启用信号，以在电阻式存储器读取操作期间将所述读出放大器电路耦合到所述电阻式存储器阵列且将所述读出放大器电路从所述SRAM阵列去耦，以及在SRAM读取操作期间将所述读出放大器耦合到所述SRAM阵列且将所述读出放大器电路从所述电阻式存储器阵列去耦。

Description

非易失性静态随机存取存储器系统及操作方法
技术领域
本公开大体上涉及存储器系统，且更具体来说涉及具有SRAM阵列和电阻式存储器阵列的存储器系统。
背景技术
例如磁阻式RAM(MRAM)等电阻式存储器是常用的非易失性存储器。然而，电阻式存储器的读取和写入存取时间通常是缓慢的，尤其是与SRAM的读取和写入存取时间相比时。因此，在一些系统中，使用对SRAM的非易失性存储器(NVM)备份。在这些系统中，SRAM用于对数据的操作，且在断电后，数据从SRAM移动到NVM，例如MRAM。在上电后，数据则恢复回到SRAM。此解决方案得到了由SRAM提供的操作效率以及由MRAM提供的非易失性。此系统可被称为非易失性SRAM(NVSRAM)。在一个NVSRAM解决方案中，所述两个存储器之间的总线接口是需要的，所述总线接口必须在所述两个存储器之间的数据传送期间切换。替代的解决方案包含具有易失性和非易失性两种部分的存储器单元，但这些在面积方面是低效的。因此，需要改进的NVSRAM系统，所述系统达成存储和恢复操作且在面积方面是高效的。
发明内容
在一个实施例中，一种集成电路(IC)装置包含：静态随机存取存储器(SRAM)阵列；电阻式存储器阵列，其中所述电阻式存储器阵列中的第一组可编程电阻性元件用以存储来自所述SRAM阵列中的存储器单元的数据；读出放大器电路，其可耦合到所述SRAM阵列和所述电阻式存储器阵列；仲裁器，其被配置成断言电阻式存储器启用信号以在电阻式存储器读取操作期间将所述读出放大器电路耦合到所述电阻式存储器阵列且将所述读出放大器电路从所述SRAM阵列去耦，以及在SRAM读取操作期间将所述读出放大器耦合到所述SRAM阵列且将所述读出放大器电路从所述电阻式存储器阵列去耦。在一个方面中，所述IC装置进一步包含电阻式存储器前置读出放大器电路，所述电路可耦合于所述电阻式存储器阵列与所述读出放大器电路之间，其中所述电阻式存储器前置读出放大器电路在所述电阻式存储器读取操作期间耦合到所述读出放大器电路且在所述SRAM读取操作期间从所述读出放大器电路解耦。在另一方面中，所述电阻式存储器阵列中的第二组所述可编程电阻性元件用以存储除来自所述SRAM阵列的数据之外的数据。在另一方面中，所述电阻式存储器阵列的所述可编程电阻性元件中的两个被编程于相反状态中以存储来自所述SRAM阵列的逻辑数据位。在另一方面中，所述前置读出放大器包含：第一电容电路和第二电容电路；校准开关，其可操作以：在校准模式期间将所述两个可编程电阻性元件中的第一个耦合到所述第一电容电路且将所述两个可编程电阻性元件中的第二个耦合到所述第二电容电路，以及在所述电阻式存储器读取操作的感测模式期间将所述两个可编程电阻性元件中的所述第一个耦合到所述第二电容电路且将所述两个可编程电阻性元件中的所述第二个耦合到所述第一电容电路。在另一方面中，所述IC装置进一步包含：第一电流源和第二电流源；额外校准开关，其可操作以：在所述校准模式期间：将所述第一电流源耦合到所述两个可编程电阻性元件中的所述第一个和所述第一电容电路；将所述第二电流源耦合到所述两个可编程电阻性元件中的所述第二个和所述第二电容电路，以及在所述感测模式期间：将所述第一电流源耦合到所述两个可编程电阻性元件中的所述第二个和所述第一电容电路；将所述第二电流源耦合到所述两个可编程电阻性元件中的所述第一个和所述第二电容电路。在又另一方面中，所述IC装置进一步包含：字线；真位线；互补位线；所述两个可编程电阻性元件中的第一个耦合到所述真位线和所述字线；且所述两个可编程电阻性元件中的第二个耦合到所述互补位线和所述字线。在又另一方面中，所述前置读出放大器电路进一步包含：第一缓冲器，其耦合到所述第一电容电路的输出；第二缓冲器，其耦合到所述第二电容电路的输出。在又另一个方面中，所述第一和第二缓冲器是相应的第一和第二下拉晶体管，所述第一下拉晶体管的栅极电极耦合到所述第一电容电路的所述输出，且所述第二下拉晶体管的栅极电极耦合到所述第二电容电路的所述输出。在再另一方面中，所述IC装置进一步包含真数据线和互补数据线耦合到用于所述SRAM阵列中的所述存储器单元的列解码器，耦合到所述读出放大器，且耦合到所述第一和第二缓冲器中的相应者。在再一方面中，所述第一和第二电容电路包含开关电容器。
在另一实施例中，一种操作静态随机存取存储器(SRAM)阵列和电阻式存储器阵列的方法包含：在所述电阻式存储器阵列的读取操作期间：选择所述电阻式存储器阵列的可编程电阻性元件；将所述电阻式存储器阵列的所述选定可编程电阻性元件耦合到前置读出放大器电路；将所述SRAM阵列从读出放大器电路解耦，以及感测来自所述前置读出放大器电路的数据缓冲器中的所述选定可编程电阻性元件的差分对的数据，其中所述数据缓冲器耦合到所述读出放大器电路的相应真数据线和互补数据线；在所述SRAM阵列的读取操作期间，将所述电阻式存储器阵列从所述读出放大器电路解耦，以及以所述读出放大器电路感测所述SRAM阵列的真位线和互补位线上的数据。在一个方面中，所述方法进一步包含在所述电阻式存储器阵列的所述读取操作的校准阶段期间将所述选定可编程电阻性元件中的第一个耦合到第一电容电路且将所述选定可编程电阻性元件中的第二个耦合到第二电容电路，以及在所述电阻式存储器阵列的所述读取操作的所述校准阶段之后将所述选定可编程电阻性元件中的所述第一个耦合到所述第二电容电路且将所述选定可编程电阻性元件中的所述第二个耦合到所述第一电容电路。在另一方面中，所述方法进一步包含：在所述电阻式存储器阵列的所述读取操作的所述校准阶段期间：将第一电流源耦合到所述选定可编程电阻性元件中的所述第一个和所述第一电容电路；将第二电流源耦合到所述选定可编程电阻性元件中的所述第二个和所述第二电容电路，以及在所述电阻式存储器阵列的所述读取操作的所述校准阶段之后：将所述第一电流源耦合到所述选定可编程电阻性元件中的所述第二个和所述第一电容电路；将所述第二电流源耦合到所述选定可编程电阻性元件中的所述第一个和所述第二电容电路。在另一方面中，所述方法进一步包含将来自所述SRAM阵列的数据存储在所述电阻式存储器阵列的第一部分中；以及将除来自所述SRAM阵列的数据之外的数据存储在所述电阻式存储器阵列的第二部分中。在又一方面中，所述方法进一步包含：使用真位线和字线选择所述可编程电阻性元件中的第一个；以及使用互补位线和所述字线选择可编程电阻性元件的所述差分对中的第二个。在另一方面中，所述方法进一步包含将所述电阻式存储器阵列的所述可编程电阻性元件中的所述选定第一个和第二个编程于相反状态中以存储来自所述SRAM阵列的逻辑数据位。在又一方面中，所述前置读出放大器电路进一步包含：在所述电阻式存储器阵列的所述读取操作期间，通过列解码器或仲裁器将所述SRAM阵列从所述读出放大器电路解耦；在所述SRAM阵列的所述读取操作期间，通过所述列解码器或所述仲裁器将所述SRAM阵列耦合到所述读出放大器电路。
在又一实施例中，一种集成电路包含：静态随机存取存储器(SRAM)阵列；电阻式存储器阵列；前置读出放大器电路；读出放大器电路；其中在所述电阻式存储器阵列的读取操作期间，所述SRAM阵列从所述读出放大器电路解耦；所述电阻式存储器阵列的选定可编程电阻性元件耦合到所述前置读出放大器电路，来自所述选定可编程电阻性元件的差分对的数据存储在所述前置读出放大器电路的数据缓冲器中，且以所述读出放大器电路感测所述前置读出放大器电路的所述数据缓冲器中的数据；其中在所述SRAM阵列的读取操作期间，所述电阻式存储器阵列从所述读出放大器电路解耦，且以所述读出放大器电路感测所述SRAM阵列的真位线和互补位线上的数据。在一个方面中，所述集成电路进一步包含在所述电阻式存储器阵列的所述读取操作的校准阶段期间，所述选定可编程电阻性元件中的第一个耦合到第一电容电路且所述选定可编程电阻性元件中的第二个耦合到第二电容电路，且在所述电阻式存储器阵列的所述读取操作的所述校准阶段之后，所述选定可编程电阻性元件中的所述第一个耦合到所述第二电容电路且所述选定可编程电阻性元件中的所述第二个耦合到所述第一电容电路。
附图说明
本发明为借助于例子示出并且不受附图的限制，在附图中类似标记指示类似元件。为简单和清晰起见，示出图中的元件，并且这些元件未必按比例绘制。
图1以框图形式示出根据本发明的一个实施例的具有SRAM阵列和电阻式存储器阵列的NVSRAM系统。
图2以示意性形式示出根据本发明的一个实施例的图1的NVRAM系统的读出放大器、电阻式存储器前置读出放大器以及电阻式存储器阵列的一部分。
图3和4以示意性形式示出根据本发明的一个实施例的分别在校准阶段和非校准阶段期间的图2的部分。
具体实施方式
NVSRAM系统包含用以存储和恢复备份数据的离散SRAM阵列和电阻式存储器阵列。数据从SRAM阵列存储到电阻式存储器阵列以用于备份，以及从电阻式存储器阵列恢复回到SRAM阵列以用于正常操作。为了增加面积效率，电阻式存储器阵列和SRAM阵列共享读出放大器。对于SRAM读取操作，读出放大器用以提供输出数据。在一个实施例中，电阻式存储器阵列是MRAM阵列。MRAM读取操作包含两个阶段：校准阶段和非校准(即感测)阶段。对于MRAM读取操作，读出放大器也用于非校准阶段以提供输出数据。以此方式，紧耦合的NVSRAM系统以面积高效的方式提供适当的存储和恢复功能性。
图1示出根据本发明的一个实施例的NVSRAM系统10。系统10包含SRAM 12、电阻式存储器13、仲裁器34，以及开关36、38、44、46、40、42、48和50。在图1的例子中，假定电阻式存储器13是MRAM，且因此图1的描述将参考包含MRAM阵列24的MRAM 13。SRAM 12包含SRAM阵列22、Y解码器14以及读出放大器16。SRAM阵列22包含i条真位线(BLi)和i条互补位线(BLBi)，其中每一位单元耦合到真位线和对应互补位线。i个位线对提供到Y解码器14，这产生j条真数据线(DLj)和j条互补数据线(DLBj)，其中i个位线对的子集用以基于输入SRAM存取地址而由Y解码器14提供j个数据线对。SRAM阵列和Y解码器可如此项技术中已知来实施。数据线对提供到j个读出放大器16，包含每数据线对一个读出放大器，且产生j个真读出放大器输出(SAOj)和j个互补读出放大器输出(SAOBj)。下文将参考图2到4提供读出放大器16的另外细节。
MRAM 13包含MRAM阵列24、Y解码器20、缓冲器30和32、MRAM前置读出放大器电路18、缓冲器26和28，以及读出放大器16。MRAM阵列24包含k条真位线(BLk)、k条真源极线(SLk)、k条互补源极线(SLBk)，以及k条互补位线(BLBk)。MRAM阵列24中的每一位单元耦合到对应位线对和源极线对。k个位线对和k个源极线对耦合到Y解码器20，这产生j条真MRAM源极线(MSLj)和j条互补MRAM源极线(MSLBj)，其中i个源极线对和位线对的子集用以基于输入MRAM存取地址而由Y解码器20提供j个MRAM源极线对。MRAM阵列和Y解码器可如此项技术中已知来实施。MRAM源极线对提供到j个MRAM前置读出放大器电路18，这分别将j个真MRAM前置读出放大器输出(MPreSAOj)和j个互补MRAM前置读出放大器输出(MPreSAOBj)提供到缓冲器26和28。仲裁器34将MRAM启用信号提供到缓冲器26和28中的每一者，所述信号当被断言时启用缓冲器26和28以将MPreSAOj和MPreSAOBj提供到读出放大器16。下文将参考图2到4提供MRAM前置读出放大器电路18的另外细节。
在包含系统10的数据处理系统的正常操作期间，SRAM 12且因此SRAM阵列22用于操作，因为它执行比MRAM 13更快的读取和写入。在断电后，数据从SRAM阵列22移动到MRAM阵列24，以便不丢失数据。举例来说，来自SRAM阵列22的数据可移动到MRAM阵列24的第一部分。(应注意除来自SRAM阵列22的数据外的数据可存储在MRAM阵列24的第二部分中。)在供电备份后，先前移动的数据从MRAM阵列24恢复回到SRAM阵列22。因此，在系统10中包含开关36、38、44、46、40、42、48和50以在正常操作期间以及在存储和恢复功能期间按需要引导数据。
开关36经耦合以接收SRAM数据和SRAM写入控制信号(SRAM WR)，且开关40经耦合以接收互补SRAM数据(SRAM DATAB)和SRAM WR。SRAM WR指示何时将发生SRAM数据到SRAM阵列22中的正常SRAM写入。当SRAM WR被断言时，SRAM数据被提供到DLj上，且SRAM DATAB被提供到DLBj上。开关38经耦合以接收SAOj和SRAM恢复控制信号(SRAM恢复)，且开关42经耦合以接收SAOBj和SRAM恢复。SRAM恢复指示来自MRAM阵列24的数据的写入何时将对SRAM阵列22发生以将数据从MRAM阵列24恢复到SRAM阵列22。当SRAM恢复被断言时，SAOj提供到DLj上，且SAOBj提供到DLBj上。这可当MRAM_en被断言时发生，并且因此缓冲器26和28分别将MPreSAOj和MPreSAOBj提供到读出放大器16以产生SAOj和SAOBj。在数据已由读出放大器16感测且锁存之后，接着分别经由开关38和42将SAOj和SAOBj提供到DLj和DLBj。
开关46经耦合以接收MRAM数据和MRAM写入控制信号(MRAM WR)，且开关50经耦合以接收互补MRAM数据(MRAM DATAB)和MRAM WR。缓冲器30和32中的每一者接收负逻辑读取条控制信号(RDB)，所述信号在读取期间被断言为逻辑电平0且在写入期间被取反为逻辑电平1。MRAM WR指示何时将发生MRAM数据到MRAM阵列24中的正常MRAM写入。当MRAM WR被断言时，MRAM数据和MRAM DATAB分别提供到MBLj和MBLBj。在写入期间，RDB是逻辑电平1，因此启用缓冲器30和32以还将MRAM数据和MRAM DATAB分别提供到MSLBj和MSLj。以此方式，MBLj和MSLj上的值将彼此互补，且MBLBj和MSLBj上的值将彼此互补，如对MRAM阵列24的写入所需。开关44经耦合以接收SAOj和MRAM存储控制信号(MRAM存储)，且开关48经耦合以接收SAOBj和MRAM存储。MRAM存储指示来自SRAM 22的数据的写入何时将对MRAM 24发生。当MRAM存储被断言时，SAOj和SAOBj在适当时提供到MBLj、MBLBj、MSLj和MSLBj(如由到MBLj和MSLBj的连接以及缓冲器30和32到MSLBj和MSLj的连接所引导)。在此情况下，由于使用读出放大器16从SRAM阵列22的读取在发生，因此MRAM_en可被取反。
控制电路(未图示)可用以将SRAM存取地址提供到SRAM阵列22和Y解码器14，且将MRAM存取地址提供到MRAM阵列24和Y解码器20。控制电路也可提供控制信号SRAM WR、SRAM恢复、MRAM存储、MRAM WR以及MRAM_en。控制电路可按需要提供这些信号以实施上述的存储和恢复功能。
如上文所描述的仲裁器34将MRAM_en提供到缓冲器26和28，且指示哪一存储器阵列正用于读取操作。举例来说，当MRAM_en被断言时，从MRAM阵列24的读取正执行。Y解码器20和MRAM前置读出放大器18被启用，从而将MPreSAOj和MPreSAOBj耦合到读出放大器16。通过断开Y解码器14，读出放大器16从SRAM阵列22解耦，使得SRAM阵列22的全部位线对被取消选择。当MRAM_en信号被取反时，从SRAM阵列22的读取正执行。Y解码器14被启用，且j个数据线对将SRAM阵列22耦合到读出放大器16。通过停用缓冲器26和28，读出放大器16从MRAM阵列24和MRAM前置读出放大器电路18解耦。
图2以示意性形式根据本发明的一个实施例进一步详细说明读出放大器16的一部分、MRAM前置读出放大器电路18的一部分以及MRAM阵列24的一部分。读出放大器16的所说明部分包含p型晶体管60、62、64和68以及n型晶体管66、70和72。MRAM前置读出放大器电路18的所说明部分包含n型晶体管74和76、p型晶体管108、110、90和92、反相放大器98、102、78和82、电容器100、104、80和84，以及开关106、112、86、88、114、116、96和94。反相放大器98、102、78和82可被实施为逻辑反相器，但更一般化地，可为提供负电压增益的任何电路。MRAM阵列24的所说明部分包含n型晶体管118和122，以及可编程电阻性元件120和124。图2中还包含开关134、132、128和130，以及电流源136和126。
参考读出放大器16，晶体管60、74、68和62中的每一个的第一电流电极耦合到第一电压供应端，例如Vdd。晶体管60的第二电流电极耦合到晶体管74的第二电流电极。晶体管62的第二电流电极耦合到晶体管74的控制电极。晶体管66的第一电流电极耦合到晶体管74的第二电流电极，晶体管66的控制电极耦合到晶体管74的控制电极，且晶体管66的第二电流电极耦合到晶体管72的第一电流电极。晶体管70的第一电流电极耦合到晶体管68的第二电流电极，晶体管70的控制电极耦合到晶体管68的控制电极和晶体管74的第二电流电极，且晶体管70的第二电流电极耦合到晶体管72的第一电流电极。晶体管72的第二电流电极耦合到第二电压供应端(例如，接地)。晶体管60和62的控制电极经耦合以接收预充电信号pch_b，且晶体管72的控制电极经耦合以接收感测启用信号sensen。
参考MRAM前置读出放大器18，晶体管74的第一电流电极耦合到晶体管60的第二电流电极，晶体管74的第二电流电极耦合到第二电压供应端。晶体管74的控制电极耦合到反相放大器98的输出和开关106的第一端。反相放大器98的输入耦合到开关106的第二端、晶体管108的第一电流电极以及电容器100的第一端。电容器100的第二端耦合到反相放大器102的输出和开关112的第一端。反相放大器102的输入耦合到开关112的第二端、晶体管110的第一电流电极以及电容器104的第一端。电容器104的第二端耦合到开关114的第一端和开关96的第一端。晶体管108和110的第二电流电极耦合到第一供应电压端。晶体管108和110的控制电极经耦合以接收MRAM_en。
仍参考MRAM前置读出放大器18，晶体管76的第一电流电极耦合到晶体管62的第二电流电极，晶体管76的第二电流电极耦合到第二电压供应端。晶体管76的控制电极耦合到反相放大器78的输出和开关86的第一端。反相放大器78的输入耦合到开关86的第二端、晶体管90的第一电流电极以及电容器80的第一端。电容器80的第二端耦合到反相放大器82的输出和开关88的第一端。反相放大器82的输入耦合到开关88的第二端、晶体管92的第一电流电极以及电容器84的第一端。电容器84的第二端耦合到开关116的第一端和开关94的第一端。晶体管90和92的第二电流电极耦合到第一供应电压端。晶体管90和92的控制电极经耦合以接收MRAM_en。开关114的第二端耦合到开关116的第二端，且开关94的第二端耦合到开关96的第二端。应注意，电容器80和84、反相放大器78和82以及开关86和88可共同地被称作包含开关电容器的电容电路。类似地，电容器100和104、反相放大器98和102以及开关106和112可共同地被称作包含开关电容器的电容电路。此外，所述电容电路可包含例如更多电容器或不同元件等额外元件，例如用以实施反相放大器的不同元件。
参考MRAM阵列24，字线(WL)耦合到晶体管118和122的控制电极。可编程电阻性元件120的第一端耦合到MRAM位线MRAM_bl，所述位线耦合到开关114的第二端。电阻性元件120的第二端耦合到晶体管118的第一电流电极，且晶体管118的第二电流电极耦合到第二电压供应端。可编程电阻性元件124的第一端耦合到对应于MRAM_bl的MRAM互补位线MRAM_blb，所述互补位线耦合到开关94的第二端。电阻性元件124的第二端耦合到晶体管122的第一电流电极，且晶体管122的第二电流电极耦合到第二电压供应端。MRAM阵列24中的每一可编程电阻性元件，例如可编程电阻性元件120和124，可被编程为高电阻状态(HRS)或低电阻状态(LRS)。在一个例子中，HRS对应于逻辑电平0且LRS对应于逻辑电平1。当被编程时，电阻性元件120和124被编程为相反的状态。举例来说，如果电阻性元件120被编程为HRS，那么电阻性元件124被编程为LRS。电阻性元件120和124一起使用以提供位单元的逻辑值(1或0)。在一个实施例中，所述可编程电阻性元件是磁阻式隧道结(MTJ)装置。
仍参考图2，开关134的第一端耦合到MRAM_bl和开关130的第一端。开关128的第一端耦合到MRAM_blb和开关132的第一端。电流源136的输出耦合到开关134和132的第二端。电流源126的输出耦合到开关128和130的第二端。开关106、112、114、86、88、94、134和128中的每一个的控制输入经耦合以接收校准信号cal。开关116、96、132和130中的每一个的控制输入经耦合以接收校准信号的补信号calb。
应注意在图2中，说明了具有对应读出放大器的仅一条数据线和互补数据线以及具有对应MRAM前置读出放大器的仅一条MRAM位线和互补位线。然而，如图1中所说明，SRAM12包含j个数据线对(DLj和DLBj)，且MRAM 14包含j个MRAM位线对(MBLj和MBLBj)以及j个MRAM源极线对(MSLj和MSLBj)。系统10将包含图2的电路以用于所述j个对中的每一对。然而，将参考一个SRAM数据线对(SRAM_dl和SRAM dlb)以及MRAM位线对(MRAM_bl和MRAM_blb)提供操作的描述，其中对应于晶体管118和112的第二电流电极的源极线耦合到第二电压供应端。
在操作中，在SRAM阵列22的SRAM读取期间，MRAM_en被取反(为逻辑电平0)，这将Vdd置于反相放大器98、102、82和78的输入处。并且，cal被取反以使得开关106、112、86和88断开。这因此断开晶体管74和76。这允许读出放大器16感测耦合到SRAM_dl和SRAM_dlb的SRAM阵列22的位单元上的逻辑状态。可按需要控制预充电和感测启用信号以执行读取操作。举例来说，可在SRAM读取操作的第一部分期间将pch_b断言(为逻辑电平0)且将sensen取反(为逻辑电平0)，这导致将SRAM_dl和SRAM_dlb两者耦合到同一电压Vdd。一旦预充电完成，在SRAM读取操作的第二部分期间，将pch_b取反且然后将sensen断言(为逻辑电平1)，这接通晶体管72。这两个信号的定时可按需要由额外电路(未图示)控制以用于恰当操作。举例来说，应当确保在开始感测之前预充电完成。在SRAM读取操作的此第二部分期间，感测通过选定SRAM位单元在SRAM_dl和SRAM_dlb上下拉的电流以确定位单元的值，且可相应地输出SAO和SAOb。举例来说，可将SRAM_dl和SRAM_dlb提供到缓冲器以分别提供SAO和SAOb，其中一旦感测到值便启用这些缓冲器。由于晶体管74和76断开，因此MRAM阵列24和MRAM前置读出放大器18从读出放大器16解耦。
在操作中，在MRAM阵列24的MRAM读取期间，将MRAM_en断言(为逻辑电平1)，因此启用MRAM前置读出放大器18。在MRAM读取操作期间，MRAM前置读出放大器18为下拉晶体管74和76提供必要信号，所述必要信号导致SRAM_dl和SRAM_dlb是在SRAM阵列22耦合到读出放大器16且实际上提供读取数据的情况下SRAM位单元将提供的信号。即，在MRAM读取操作期间，对于读出放大器16，SRAM位线表现为如同它们是来自SRAM阵列22而不是MRAM阵列24。应注意晶体管74和76对应于图1的缓冲器26和28的一部分。在MRAM_en被断言的情况下，晶体管108、110、88和92断开，从而将VDD从反相放大器98、102、78和82的输入解耦且允许所述反相放大器根据通过正常电路操作在其输入处提供的值而操作。
MRAM读取操作包含两个阶段：校准阶段和非校准(即感测)阶段。这些阶段也可被称作模式。对于校准阶段，将cal断言(例如，为逻辑电平1)并且因此将calb取反(为逻辑电平0)，且对于非校准阶段，将cal取反(为逻辑电平0)且将calb断言(为逻辑电平1)。图3和4说明与图2相同的电路，但开关被配置以用于图3中的校准阶段且用于图4中的非校准阶段。在图3和4中，当开关的控制输入被断言(例如，逻辑电平1)时，开关闭合或处于其导通状态，且当控制输入被取反(例如，逻辑电平0)时，开关断开或处于其不导通状态。
参考校准阶段和图3，由于cal被断言且calb被取反，因此开关106、112、86、88、114、94、134和128闭合，且开关116、96、132和130断开。将参看MRAM前置读出放大器18的包含电流源126的右半部描述图3的电路的操作。MRAM前置读出放大器18的包含电流源136的左半部的描述类似于右半部。在校准阶段期间，来自电流源126的电流经由闭合的开关128向上提供通过MRAM_blb，这导致可编程电阻性元件124上的IR下降。此电压经由闭合的开关94出现在电容器84上且因此对电容器84充电。在开关88闭合的情况下，反相放大器82设定于其跳脱点。类似地，反相放大器78提供第二放大阶段，其中电容器80存储在反相放大器82的输出处的电荷。在开关86闭合的情况下，反相放大器78也设定于其跳脱点。关于电流源136和左侧发生类似操作。因此，反相放大器98和102也设定于其跳脱点。应注意此时，电荷存储于电容器84、80、104和100上。并且，在校准阶段期间，pch_b被断言(为逻辑电平0)且sensen被取反(为逻辑电平0)，因此将Vdd耦合到SRAM_dl和SRAM_dlb两者。这将真数据线和互补数据线均设定为同一电压Vdd，以便预充电读出放大器16。如上文所论述，可控制pch_b和sensen的定时以确保预充电完成且在所感测的数据被锁存之前SRAM_dl和SRAM_dlb上存在电压差。
参考图4，在非校准阶段期间，由于cal被取反且calb被断言，因此开关106、112、86、88、114、94、134和128断开，且开关116、96、132和130闭合。在此阶段中，来自电流源126的电流经由闭合的开关130向上提供通过MRAM_bl，这导致可编程电阻性元件120上的IR下降。此电压经由闭合的开关116出现在电容器84处，且在校准阶段期间与存储在此电容器上的电荷进行比较。在开关88断开的情况下，反相放大器82相应地跳脱。举例来说，由于反相放大器82先前设定成其跳脱点，因此如果电容器84上的电压从其先前的电压下降(即使下降一点点)，那么反相放大器82跳脱，从而朝向逻辑电平1输出。因此，在此实例中，反相放大器78输出逻辑电平0，从而断开晶体管76。如果电容器84上的电压从其先前的电压上升(即使上升一点点)，那么反相放大器82跳脱且朝向逻辑电平0输出。在此情况下，反相放大器78输出逻辑电平1，从而接通下拉晶体管76。关于电流源136和左侧发生类似操作。来自136的电流经由闭合的开关132向上提供通过可编程电阻性元件124，且电压经由闭合的开关96出现在电容器104处。在开关112断开的情况下，反相放大器102相应地跳脱。反相放大器102的输出提供到反相放大器98，提供反相放大器98的输出以接通或断开下拉晶体管74。并且，在非校准阶段期间，断言sensen以使得读出放大器16可感测由MRAM前置读出放大器18控制的由下拉晶体管74和76引起的SRAM_dl和SRAM_dlb上的值。
如上文所论述，可编程电阻性元件120和124中的每一个可处于HRS或LRS。可编程电阻性元件120和124被编程为相反的状态，且两个电阻性元件的组合存储位单元的逻辑值。但HRS与LRS之间的差是极小的，从而要求检测所述差的高灵敏度。通过在校准阶段期间设定电容器84和104，且将电容器84和104与其在非校准阶段期间的先前值进行比较，MRAM前置读出放大器18可恰当地设定晶体管74和76的控制栅极处的值，所述值模仿在SRAM单元中存储相同逻辑值的情况下SRAM阵列22的位线将处于的值。
电流源136理想地提供与电流源126相同的电流。在一个实施例中，电流源136和126被实施为电流镜。大体上，电流源136和126中存在失配。通过在校准阶段期间首先运行电流通过开关134和114以及开关128和94，并且然后在非校准阶段期间通过开关132和96以及开关130和116，解决了电流源中的失配。即，在校准阶段期间，第一电流/电压路径用以对应于跨越相应可编程电阻性元件的电压降而对开关电容器(例如，电容器104和84)进行充电。在非校准阶段期间，第二电流/电压路径用以感测用于互补可编程电阻性元件的电压降的改变。电流/电压路径的此交换确保了即使电流源和可编程电阻性元件中具有过程变化，电路也保持准确。
至此可了解可如何使用共享读出放大器以从用于SRAM读取操作的SRAM阵列提供输出数据且在MRAM读取操作的校准阶段期间从MRAM阵列提供输出数据。因此，NVSRAM系统可以面积高效的方式提供由SRAM提供的操作效率以及由MRAM提供的非易失性。此外，通过在MRAM读取操作期间提供两个不同电流/电压路径，不管过程变化如何都可实现改进的MRAM操作。
本文中在参考使信号、状态位或类似装置呈现为其逻辑真或逻辑假状态时分别使用术语“断言”或“设定”和“取反”(或“撤销断言”或“清除”)。如果逻辑真状态为逻辑电平一，那么逻辑假状态为逻辑电平零。并且如果逻辑真状态为逻辑电平零，那么逻辑假状态为逻辑电平一。
本文所描述的每一信号可被设计为正或负逻辑，其中负逻辑可由跟随名称的星号(*)或“_b”指示。在负逻辑信号的情况下，信号为低电平有效，其中逻辑真状态对应于逻辑电平零。在正逻辑信号的情况下，信号为高电平有效，其中逻辑真状态对应于逻辑电平一。应注意，本文中所描述的的任何信号均可以设计为负逻辑信号或正逻辑信号。因此，在替代实施例中，描述为正逻辑信号的那些信号可以实施为负逻辑信号，并且描述为负逻辑信号的那些信号可以实施为正逻辑信号。
由于实施本发明的设备大部分由本领域的技术人员已知的电子组件和电路组成，因此为了理解和了解本发明的基本概念并且为了不混淆或偏离本发明的教示，将不会以比上文所说明的认为必要的任何更大程度阐述电路细节。
虽然本发明已相对于特定导电类型或电势的极性进行描述，但本领域的技术人员会了解到，可颠倒导电型或电势的极性。
虽然本文中参考具体实施例描述了本发明，但是在不脱离如所附权利要求书所阐述的本发明的范围的情况下可以进行各种修改和改变。举例来说，可使用SRAM阵列或不同电阻式存储器阵列的不同设计。因此，说明书和图应视为示意性而不是限制性意义，并且预期所有这些修改都包括在本发明范围内。并不意图将本文中关于具体实施例描述的任何益处、优点或针对问题的解决方案理解为任何或所有权利要求的关键、必需或必不可少的特征或元素。
如本文中所使用，不希望将术语“耦合”限制于直接耦合或机械耦合。
此外，如本文中所使用，术语“一”被定义为一个或多于一个。而且，权利要求书中例如“至少一个”和“一或多个”等介绍性短语的使用不应解释为暗示由不定冠词“一”所引导的另一权利要求要素将含有此引导的权利要求要素的任何特定权利要求限于仅含有一个此要素的发明，甚至是在同一权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”等不定冠词时。对于定冠词的使用也是如此。
除非另外说明，否则例如“第一”和“第二”等术语用于任意地区别此类术语所描述的要素。因此，这些术语不一定希望指示此些元件的时间上的优先级或其它优先级。

Claims (10)

1.一种集成电路(IC)装置，其特征在于，包括：
静态随机存取存储器(SRAM)阵列；
电阻式存储器阵列，所述电阻式存储器阵列中的第一组可编程电阻性元件用以存储来自所述SRAM阵列中的存储器单元的数据；
读出放大器电路，其可耦合到所述SRAM阵列和所述电阻式存储器阵列；
仲裁器，其被配置成断言电阻式存储器启用信号以
在电阻式存储器读取操作期间将所述读出放大器电路耦合到所述电阻式存储器阵列且将所述读出放大器电路从所述SRAM阵列去耦，以及
在SRAM读取操作期间将所述读出放大器耦合到所述SRAM阵列且将所述读出放大器电路从所述电阻式存储器阵列去耦。
2.根据权利要求1所述的IC装置，其特征在于，进一步包括：
电阻式存储器前置读出放大器电路，其可耦合于所述电阻式存储器阵列与所述读出放大器电路之间，其中所述电阻式存储器前置读出放大器电路在所述电阻式存储器读取操作期间耦合到所述读出放大器电路且在所述SRAM读取操作期间从所述读出放大器电路解耦。
3.根据权利要求1所述的IC装置，其特征在于：
所述电阻式存储器阵列中的第二组所述可编程电阻性元件用以存储除来自所述SRAM阵列的数据之外的数据。
4.根据权利要求1所述的IC装置，其特征在于：
所述电阻式存储器阵列的所述可编程电阻性元件中的两个被编程于相反状态中以存储来自所述SRAM阵列的逻辑数据位。
5.一种操作静态随机存取存储器(SRAM)阵列和电阻式存储器阵列的方法，其特征在于，包括：
在所述电阻式存储器阵列的读取操作期间：
选择所述电阻式存储器阵列的可编程电阻性元件；
将所述电阻式存储器阵列的选定可编程电阻性元件耦合到前置读出放大器电路；
将所述SRAM阵列从读出放大器电路解耦，以及
感测来自所述前置读出放大器电路的数据缓冲器中的所述选定可编程电阻性元件的差分对的数据，其中所述数据缓冲器耦合到所述读出放大器电路的相应真数据线和互补数据线；
在所述SRAM阵列的读取操作期间，
将所述电阻式存储器阵列从所述读出放大器电路解耦，以及
以所述读出放大器电路感测所述SRAM阵列的真位线和互补位线上的数据。
6.根据权利要求5所述的方法，其特征在于，进一步包括：
在所述电阻式存储器阵列的所述读取操作的校准阶段期间将所述选定可编程电阻性元件中的第一个耦合到第一电容电路且将所述选定可编程电阻性元件中的第二个耦合到第二电容电路，以及
在所述电阻式存储器阵列的所述读取操作的所述校准阶段之后将所述选定可编程电阻性元件中的所述第一个耦合到所述第二电容电路且将所述选定可编程电阻性元件中的所述第二个耦合到所述第一电容电路。
7.根据权利要求5所述的方法，其特征在于，进一步包括：
将来自所述SRAM阵列的数据存储在所述电阻式存储器阵列的第一部分中；以及
将除来自所述SRAM阵列的数据之外的数据存储在所述电阻式存储器阵列的第二部分中。
8.根据权利要求5所述的方法，其特征在于，所述前置读出放大器电路进一步包含：
在所述电阻式存储器阵列的所述读取操作期间，
通过列解码器或仲裁器将所述SRAM阵列从所述读出放大器电路解耦；
在所述SRAM阵列的所述读取操作期间，
通过所述列解码器或所述仲裁器将所述SRAM阵列耦合到所述读出放大器电路。
9.一种集成电路，其特征在于，包括：
静态随机存取存储器(SRAM)阵列；
电阻式存储器阵列；
前置读出放大器电路；
读出放大器电路；
其中在所述电阻式存储器阵列的读取操作期间，
所述SRAM阵列从所述读出放大器电路解耦；
所述电阻式存储器阵列的选定可编程电阻性元件耦合到所述前置读出放大器电路，
来自所述选定可编程电阻性元件的差分对的数据存储在所述前置读出放大器电路的数据缓冲器中，且
以所述读出放大器电路感测所述前置读出放大器电路的所述数据缓冲器中的数据；
其中在所述SRAM阵列的读取操作期间，
所述电阻式存储器阵列从所述读出放大器电路解耦，且
以所述读出放大器电路感测所述SRAM阵列的真位线和互补位线上的数据。
10.根据权利要求9所述的集成电路，其特征在于，进一步包括：
在所述电阻式存储器阵列的所述读取操作的校准阶段期间
所述选定可编程电阻性元件中的第一个耦合到第一电容电路且所述选定可编程电阻性元件中的第二个耦合到第二电容电路，且
在所述电阻式存储器阵列的所述读取操作的所述校准阶段之后，所述选定可编程电阻性元件中的所述第一个耦合到所述第二电容电路且所述选定可编程电阻性元件中的所述第二个耦合到所述第一电容电路。
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