CN115547383A - 一种存储电路及磁芯随机存储器读关键电路 - Google Patents

一种存储电路及磁芯随机存储器读关键电路 Download PDF

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Abstract

本发明涉及一种存储电路及磁芯随机存储器读关键电路。该存储电路包括存储模块和正反馈模块。存储模块由多个存储单元构成N×M的阵列形式。N、M分别代表行数和列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。正反馈单元包括开关SW1~2和NMOS管M1~2。SW1的一端连接SL，另一端与M2的漏极相连，SW2的一端连接SLB，另一端与M1的漏极相连。M1的栅极接BL，M2的栅极接BLB，M1、M2的源极接地。本发明通过正反馈单元在MRAM读过程中对单元位线电压差进行钳制，提升读操作成功率。

Description

一种存储电路及磁芯随机存储器读关键电路
技术领域
本发明涉及磁芯随机存储器技术领域，特别是涉及一种存储电路以及基于存储电路的磁芯随机存储器读关键电路。
背景技术
近年来，众多物联网和可穿戴设备要求片上中小容量非易失性存储器（NVM）具有快速读写能力及低的功率消耗，主要用于包括数据记录、可配置查找表(LUT)、eFuse物理不可克隆函数(PUF)在内的应用程序。图1示出了MRAM典型应用场景示意图。自旋转转移磁性随机存储器(Spin-Torque Transfer Magnetic Random Access Memory, STT-MRAM)因具有零待机功耗和非易失性等特点受到广泛关注，是下一代高密度片上非易失存储器件的重要候选者。然而，在当前芯片级STT-MRAM设计上，反平行状态单元（AP，RAP）与平行状态单元（P，RP）之间MTJ的隧道磁电阻比(TMR: (RAP-RP)/RP)较小，导致读信号裕度VRSM较低。
由2T-2MTJ构成的STT-MRAM阵列相对于1T-1MT构成的STT-MRAM阵列，具有差分位线（BL和BLB），在电压模式读取模式下，读信号裕度（在2T-2MTJ构成的STT-MRAM阵列中VRSM定义为位线电压VBL与VBLB的差值）得到了提高，能够快速、低功耗地进行读操作。但其在读过程中仍然存在如下问题：（1）由于较大的读取电流以及较小的隧道磁电阻，位线放电过程中，位线电压VBL与VBLB都从预充电电压VPRE快速地下降至零电位，因此对于灵敏放大器而言，其采样窗口TSMW较小，即VRSM >Voffset（灵敏放大器失调电压），时间较短；（2）由于在工艺波动影响下，不同存储单元的隧道磁电阻比会出现变化，在读操作过程中，不同单元的读信号裕度VRSM最大值出现的时机分布较为分散。因此对于灵敏放大器而言，其公共采样时刻难以确定。图2上半部分示出了MRAM阵列读操作现存问题。综上，现有的STT-MRAM阵列因采样窗口小、采样时序不稳定导致读操作可靠性较差的问题，需要一种如图2下半部分所示的扩大采样窗口的STT-MRAM阵列以解决现有技术读操作不稳定的情况。
发明内容
基于此，有必要针对现有的STT-MRAM阵列因采样窗口小、采样时序不稳定导致读操作可靠性较差的问题，提供一种存储电路以及基于存储电路的磁芯随机存储器读关键电路。
为实现上述目的，本发明采用了以下技术方案：
一种存储电路，包括存储模块和正反馈模块。存储模块由多个相同的存储单元构成N×M的阵列形式。其中，N代表存储单元的行数，M代表存储单元的列数。正反馈模块由M个相同的正反馈单元构成。每行存储单元共享字线WL。每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连。
正反馈单元包括两个开关SW1、SW2和两个NMOS管M1、M2。SW1的一端连接源线SL，另一端与M2的漏极相连，SW2的一端连接反源线SLB，另一端与M1的漏极相连。M1的栅极接位线BL，M2的栅极接反位线BLB，M1、M2的源极接地。
当任意一列的其中一行存储单元执行读操作时，正反馈单元与源线SL、反源线SLB连通，令位线BL、反位线BLB的电压差钳位至一个固定值，以增大读信号裕度。
进一步的，存储单元包括两个状态相反的磁隧道结器件MTJ1、MTJ2，以及两个NMOS管N1、N2。MTJ1的一端连接位线BL，另一端与N1的源极相接。MTJ2的一端连接反位线BLB，另一端与N2的源极相接。N1的漏极连接源线SL，N2的漏极连接反源线SLB，N1、N2的栅极接字线WL。
本发明还涉及一种磁芯随机存储器读关键电路，包括存储阵列、复制位线时序控制模块、行译码器和字线驱动模块、预充及读写选择模块、列选择器、灵敏放大器、输入输出模块、时序逻辑模块。
存储阵列具有呈阵列分布的存储单元以及与每列存储单元对应设置的正反馈单元。
复制位线时序控制模块用于跟踪存储阵列中被读取的存储单元的放电延时，进而产生与该存储单元相同的放电延时，并生成一个灵敏放大器所需的使能信号。
行译码器和字线驱动模块用于对输入数据进行译码，并根据译码结果驱动存储阵列中相应的字线开启和关断，从而实现数据的写入。
预充及读写选择模块用于切换存储阵列中存储单元的读写模式并对该存储单元的位线进行预充电。
列选择器用于对输入数据进行译码，并根据译码结果驱动存储阵列中相应的位线的开启与关断，从而实现数据的读出。
灵敏放大器用于检测存储阵列中被读取的存储单元的位线电压差并读出存储数据。
输入输出模块用于向行译码器和字线驱动模块及列选择器输入外部数据，并输出灵敏放大器的读取结果。
时序逻辑模块用于向电路输入一个外部时钟信号，以提供电路运行所需的时钟频率。
特别地，存储阵列采用如前述的存储电路，并实现该存储电路的完整功能。
进一步的，复制位线时序控制模块包括第一复制列、第二复制列和逻辑控制单元。第一复制列受使能信号线EN1控制，第二复制列受使能信号线EN2控制，逻辑控制单元用以根据第一复制列的位线电压控制第二复制列，并根据第二复制列的反位线电压控制灵敏放大器。
进一步的，第一复制列由N个磁隧道结器件MTJ3和N个NMOS管N3构成。MTJ3的一端接复制位线DBL，另一端与N3的源极连接。N3的漏极接复制源线DSL。其中，数量为k个N3的栅极与使能信号线EN1连接，其余N3的栅极接地。
进一步的，第二复制列由N个磁隧道结器件MTJ4和N个NMOS管N4构成。MTJ3和MTJ4状态相反。MTJ4的一端接反复制位线DBLB，另一端与N4的源极连接。N4的漏极接反复制源线DSLB。其中，数量为k个N4的栅极与使能信号线EN2连接，其余N4的栅极接地。
进一步的，逻辑控制单元包括CMOS反相器INV1、INV2。INV1的输入端连接复制位线DBL，输出端连接使能信号线EN2。INV2的输入端与反复制位线DBLB连接，输出端连接使能信号线SAEN，以控制灵敏放大器的开启与关断。
进一步的，灵敏放大器包括4个PMOS管P10～P40和5个NMOS管N10～N50。P10～P40的源极接VDD，N50的源极接地。P20的栅极、P30的漏极、P40的漏极、N10的栅极、N20的漏极共接节点QB。P10的漏极、P20的漏极、P30的栅极、N10的漏极、N20的栅极共接节点Q。N10的源极与N30的漏极接节点NET1，N20的源极与N40的漏极接节点NET2，N30的源极、N40的源极、N50的漏极接节点NET3。P10、P40、N50的栅极连接使能信号线SAEN，N30的栅极连接位线BL，N40的栅极连接反位线BLB。其中，节点Q作为灵敏放大器的输出端。
进一步的，复制位线时序控制模块的控制方法如下：
将高电平信号通过使能信号线EN1、字线WL同步输入给第一复制列以及被读取的存储单元。
实时采集复制位线DBL的电压信号VDBL，并判断是否满足VDBL≦V1。其中，V1是CMOS反相器INV1的翻转电压。
是则将高电平信号通过使能信号线EN2输送至第二复制列。
实时采集反复制位线DBLB的电压信号VDBLB，并判断是否满足VDBLB≦V2。其中，V2是CMOS反相器INV2的翻转电压。
是则通过使能信号线SAEN向灵敏放大器输入高电平信号。
进一步的，预充及读写选择模块的模式切换方式如下：
预充及读写选择模块根据外部使能信号产生的读写选择信号WEN，当读写选择信号WEN为高电平时，存储阵列执行标准写功能。当读写选择信号WEN为低电平时，存储阵列执行裕度增强型读功能。
本发明提供的技术方案，具有如下有益效果：
1、本发明设计的正反馈单元完成了在MRAM读过程中对单元位线电压差的钳制，即增大了读信号裕度，显著提升读操作成功率；
2、本发明设计的复制位线时序控制模块实现对存储单元的磁隧道结器件变化的跟踪，从而产生与存储单元位线相同放电延迟用于启动灵敏放大器的使能信号，实现了对读时序波动的有效抑制；
3、本发明设计的状态相反的2T-2MTJ构成的MRAM阵列与正反馈单元、复制位线时序控制模块配合，相比于传统MRAM阵列，提升了良率，提高了读可靠性。
附图说明
图1为背景技术提供的MRAM典型应用场景示意图；
图2为背景技术提供的MRAM阵列读操作现存问题及解决思路示意图；
图3为本发明实施例1介绍的存储电路中任意一列存储单元与正反馈单元的电路连接示意图；
图4为基于图1的存储电路执行读写操作的时序图；
图5为本发明实施例2的磁芯随机存储器读关键电路的整体电路架构图；
图6为基于图5的复制位线时序控制模块的电路结构图；
图7为基于图6的复制位线时序控制模块实现复制位线功能的时序图；
图8为基于图5的灵敏放大器的电路结构图；
图9为实施例2的磁芯随机存储器读关键电路执行读操作的时序示意图；
图10为基于图5的磁芯随机存储器读关键电路的读操作蒙特卡洛仿真结果图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本实施例介绍了一种存储电路，包括存储模块和正反馈模块；存储模块由多个相同的存储单元构成N×M的阵列形式；其中，N代表存储单元的行数，M代表存储单元的列数；正反馈模块由M个相同的正反馈单元构成；每行存储单元共享字线WL；每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连；
正反馈单元包括两个开关SW1、SW2和两个NMOS管M1、M2；SW1的一端连接源线SL，另一端与M2的漏极相连，SW2的一端连接反源线SLB，另一端与M1的漏极相连；M1的栅极接位线BL，M2的栅极接反位线BLB，M1、M2的源极接地；
存储单元包括两个状态相反的磁隧道结器件MTJ1、MTJ2，以及两个NMOS管N1、N2；MTJ1的一端连接位线BL，另一端与N1的源极相接；MTJ2的一端连接反位线BLB，另一端与N2的源极相接；N1的漏极连接源线SL，N2的漏极连接反源线SLB，N1、N2的栅极接字线WL。
当任意一列的某一行存储单元执行读操作时，正反馈单元与源线SL、反源线SLB连通，令位线BL、反位线BLB的电压差钳位至一个固定值，以增大读信号裕度。具体方式如下：
请参阅如图3所示的任意一列存储单元与正反馈单元的电路连接示意图。以任意一列的WL[a]行为例，将位线BL、反位线BLB预充至高电平，随后使能被选中的WL[a]，其余字线不使能，即WL[a]处于开启状态，其余字线处于关断状态。令SW1、SW2闭合，源线SL通过SW1与M2连通，反源线SLB通过SW2与M1连通。假设左侧的MTJ1为高阻态AP，右侧的MTJ2为低阻态P，源线SL、反源线SLB通过SW1、SW2连接至低电平，位线BL上的电荷向源线SL流动，反位线BLB上的电荷向反源线SLB流动，此时位线BL、反位线BLB电压下降，由于右侧的MTJ2为低阻态，因此反位线BLB的电压下降速度快于位线BL，则反位线BLB先放电至M2的阈值电压，此时M2关闭，源线SL与低电平的连接状态被断开，导致位线BL的放电通路被打断，当反位线BLB继续放电至M2的阈值以下时，位线BL、反位线BLB的位线电压VBL与VBLB的电压差钳位至一个固定值。读写功能的时序如图4所示。
由于位线BL、反位线BLB有既定电容，可将位线的电容定义为电容CBL、CBLB，因此位线的放电实际上是对电容的放电。开始执行读操作前先将位线电容CBL、CBLB均预充至高电平，开始执行读操作，首先使能被选中的字线，关闭其余字线，并闭合SW1与SW2启动正反馈电路，SL、SLB通过M1、M2连接至低电平，当位线电容CBL、CBLB开始放电时，VBL与VBLB同时开始下降，其下降速度取决于对应存储单元中MTJ的阻态，当低阻态P对应的位线率先放电至小于M1/M2的阈值电压时，高阻态AP对应的位线放电通路被打断，当低阻态P所对应的位线继续放电至M1/M2的阈值电压以下时，位线电压VBL与反位线电压VBLB的电压差钳位至一个固定值。
本实施例设计的正反馈模块能够与存储模块配合，能够在存储模块中执行读操作的存储单元进行位线电压差的钳制，即增大了读信号裕度，进而提升读操作成功率。同时也还可以实现标准的写模式，不影响写操作的正常进行。
实施例2
本实施例介绍了一种磁芯随机存储器读关键电路，包括存储阵列、复制位线时序控制模块、行译码器和字线驱动模块、预充及读写选择模块、列选择器、灵敏放大器、输入输出模块、时序逻辑模块。图5示出了本实施例的磁芯随机存储器读关键电路的整体电路架构图。
存储阵列采用的是实施例1的存储电路，进而本实施例的存储阵列为读裕度增强型存储阵列，能够在执行读操作时增大读信号裕度。
行译码器和字线驱动模块用于对输入数据进行译码，并根据译码结果驱动存储阵列中相应的字线开启和关断，从而实现数据的写入。
预充及读写选择模块用于切换存储阵列中存储单元的读写模式并对该存储单元的位线进行预充电。能够在读写操作前对存储阵列中被选中的存储单元的位线进行预充电操作，使位线电压处于预充电电压VPRE。并且能够根据外部使能信号产生读写选择信号WEN，当读写选择信号WEN为高电平时，存储阵列执行标准写功能。当读写选择信号WEN为低电平时，存储阵列执行裕度增强型读功能。进而达到切换存储阵列读写模式。
列选择器用于对输入数据进行译码，并根据译码结果驱动存储阵列中相应的位线的开启与关断，从而实现数据的读出。在标准写功能模式与读裕度增强型模式下，行译码器和字线驱动模块与列选择器配合，实现根据输入数据即外部地址信号对存储阵列中对应的存储单元进行读写访问。
时序逻辑模块用于向电路输入一个外部时钟信号，以提供电路运行所需的时钟频率。行译码器和字线驱动模块、列选择器以及时序逻辑模块共同配合，在读写模式下被用于对存储阵列的行列译码和开启字线，从而实现数据的写入以及读出。
请参阅图6，图6示出了复制位线时序控制模块的电路结构图。复制位线时序控制模块包括第一复制列、第二复制列和逻辑控制单元。第一复制列和第二复制列包含的磁隧道结器件状态相反。该模块用于跟踪存储阵列中被读取的存储单元的放电延时，进而产生与该存储单元相同的放电延时，并生成一个灵敏放大器所需的使能信号SAEN。
灵敏放大器受复制位线时序控制模块控制，接收到复制位线时序控制模块的使能信号时，可对存储阵列中被选中进行读操作的存储单元的两端位线电压差进行放大并读出该单元的存储数据。
输入输出模块用于向行译码器和字线驱动模块及列选择器输入外部数据，并输出灵敏放大器的读取结果。
为了方便进一步了解本实施例，对复制位线时序控制模块和灵敏放大器的电路结构进行详细说明。
首先，复制位线时序控制模块的第一复制列、第二复制列组合与存储阵列的任意一列存储单元相同。第一复制列由N个磁隧道结器件MTJ3和N个NMOS管N3构成；MTJ3的一端接复制位线DBL，另一端与N3的源极连接；N3的漏极接复制源线DSL。第二复制列由N个磁隧道结器件MTJ4和N个NMOS管N4构成；MTJ3和MTJ4状态相反；MTJ4的一端接反复制位线DBLB，另一端与N4的源极连接；N4的漏极接反复制源线DSLB。
但是第一复制列和第二复制列的中均有数量k个NMOS管的栅极不接地。具体来说，k个N3的栅极与使能信号线EN1连接，k个N4的栅极与使能信号线EN2连接。因此第一复制列和第二复制列只有k行进行放电操作，其余行不参与放电操作。对于k数值的选取，取决于实际操作时需要灵敏放大器何时读取数据，请参阅图7，图7示出了复制位线时序控制模块实现复制位线技术的时序图。由图7可知，k的数量越多，则灵敏放大器的读取时间△t越短，因此，k的取值决定着灵敏放大器的读取时间。根据实际需要确定灵敏放大器的读取时间。
逻辑控制单元包括CMOS反相器INV1、INV2；INV1的输入端连接复制位线DBL，输出端连接使能信号线EN2；INV2的输入端与反复制位线DBLB连接，输出端连接使能信号线SAEN，以控制灵敏放大器的开启与关断。
下面以图6所示的复制位线时序控制模块进行详细说明。第一复制列中的MTJ3为高阻态，第二复制列中的MTJ4为低阻态。复制位线DBL、反复制位线DBLB预充至高电平，将高电平信号通过使能信号线EN1、字线WL同步输入给第一复制列以及被读取的存储单元，第一复制列中的N3导通，复制位线DBL开始放电。复制位线DBL的电压下降至CMOS反相器INV1的翻转电压时，CMOS反相器INV1通过使能信号线EN2给第二复制列输入高电平信号，令第二复制列中的N4导通，反复制位线DBLB开始放电。反复制位线DBLB的电压下降至CMOS反相器INV2的翻转电压时，CMOS反相器INV2通过使能信号线SAEN向灵敏放大器输出一个高电平信号，以驱动灵敏放大器。
由于复制位线DBL、反复制位线DBLB具有既定电容CDBL/CDBLB，因此复制位线DBL、反复制位线DBLB的放电也是电容的放电。因此实际工作过程为：第一步，复制位线电容CDBL/CDBLB被预充至高电平。第二步，使能信号线EN1与选定的字线WL同步被激活，复制位线电容CDBL开始放电。第三步，当DBL电压降低至CMOS反相器INV1的翻转电压时，触发使能信号EN2，相应的复制位线电容CDBLB开始放电。第四步，当DBLB电压下降至CMOS反相器INV2的翻转电压时，使能信号线SAEN被使能。
因此，复制位线时序控制模块的控制方法如下：
将高电平信号通过使能信号线EN1、字线WL同步输入给第一复制列以及被读取的存储单元；实时采集复制位线DBL的电压信号VDBL，并判断是否满足VDBL≦V1；其中，V1是CMOS反相器INV1的翻转电压；是则将高电平信号通过使能信号线EN2输送至第二复制列；实时采集反复制位线DBLB的电压信号VDBLB，并判断是否满足VDBLB≦V2；其中，V2是CMOS反相器INV2的翻转电压；是则通过使能信号线SAEN向灵敏放大器输入一个高电平信号。
其次，请参阅图8，图8示出了灵敏放大器的结构示意图。灵敏放大器包括4个PMOS管P10～P40和5个NMOS管N10～N50。P10栅极连接使能信号线SAEN，源极连接电源VDD，漏极连接输出节点Q。P20栅极连接节点QB，源极连接电源VDD，漏极连接输出节点Q。P30栅极连接输出节点Q，源极连接电源VDD，漏极连接节点QB。P40栅极连接使能信号线SAEN，源极连接电源VDD，漏极连接节点QB。N10栅极连接节点QB，漏极连接输出节点Q，源极连接节点NET1。N20栅极连接输出节点Q，漏极连接节点QB，源极连接节点NET2。N30栅极连接位线BL，漏极连接节点NET1，源极连接节点NET3。N40栅极连接反位线BLB，漏极连接节点NET2，源极连接节点NET3。N50栅极连接使能信号SAEN， 漏极连接节点NET3，源极接地。
请参阅图9，图9示出了本实施例电路的读操作时序示意图。当复制位线时序控制模块将高电平通过使能信号线SAEN输送给灵敏放大器后，灵敏放大器根据输入信号VIN即BL、BLB的电压差VBL-VBLB进行放大，并通过输出节点Q输出结果。当位线电压VBL大于反位线电压VBLB时，节点Q为低电平；当位线电压VBL小于反位线电压VBLB时，节点Q为高电平。
基于此，为进一步了解本实施例的电路的读写工作原理，下面进行详细说明。
一、写操作
预充及读写选择模块根据外部使能信号产生的读写选择信号WEN为高电平，存储阵列执行标准写操作。行译码器和字线驱动模块、列选择器、输入输出模块以及时序逻辑模块相互配合，根据译码结果定位存储阵列中所需执行写操作的存储单元，将被选中的存储单元的字线开启，关闭其余字线，通过对BL/BLB和SL/SLB施加不同的电压实现MTJ阻态的改写。
二、读操作
预充及读写选择模块根据外部使能信号产生的读写选择信号WEN为低电平，存储阵列执行增强型读操作。预充及读写选择模块将被选中的存储单元的位线BL、反位线BLB均预充至高电平，被选中的存储单元字线WL开启，关闭其余字线，并闭合与该存储单元同列的SW1、SW2，以启动正反馈单元。源线SL、反源线SLB通过M1、M2连接至低电平，当BL、BLB开始放电时，该位线电压VBL与VBLB同时开始下降，其下降速度取决于对应存储单元中MTJ的阻态，当低阻态P对应的位线率先放电至小于M1、M2的阈值电压时，高阻态AP对应的位线放电通路被打断，当低阻态P所对应位线继续放电至M1、M2的阈值电压以下时，VBL与VBLB的电压差钳位至一个固定值。
使能信号线EN1与被选中的存储单元字线WL同步被开启，第一复制列和第二复制列上的复制位线DBL、反复制位线DBLB同步预充到高电平，使能信号EN1的开启令DBL放电，DBL电压降低至逻辑控制单元第一反相器INV1的翻转电压时，触发第二使能信号EN2，EN2处于高电平令DBLB开始放电，DBLB电压下降至CMOS反相器INV2的翻转电压时，触发SAEN，高电平的SAEN开启灵敏放大器，灵敏放大器根据BL、BLB的电压差输出相应的结果。当位线电压VBL大于反位线电压VBLB时，Q为低电平；当位线电压VBL小于反位线电压VBLB时，Q为高电平。
性能测试
为了验证本实施例提供的方案的鲁棒性，本实施例还进行了蒙特卡洛仿真实验，图10示出了1000次蒙特卡洛仿真结果，以实现仿真的输出结果对于评估电路的性能和稳定性具有参考价值。
由图10可知，在采样窗口内，位线BL和反位线BLB的电压被钳制，此时BL和BLB的电压差VIN处于稳定状态。复制位线DBL的电压比反复制位线DBLB先下降，待反复制位线DBLB的电压下降到一定值后，使能信号SAEN的电压在较短的时间内上升至高电平。在采样窗口内可观察到，位线BL和反位线BLB的电压被钳制时，使能信号SAEN处于高电平，此时Q和QB的电压状态相反，正常输出。
综上，本实施例不仅具有实施例1相同的作用，同时能够对存储单元MTJ1、MTJ2变化的跟踪，从而产生与存储单元位线相同放电延迟用于启动灵敏放大器的使能信号，实现了对读时序波动的有效抑制，进而提高读操作的稳定性。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种存储电路，其特征在于，其包括存储模块和正反馈模块；存储模块由多个相同的存储单元构成N×M的阵列形式；其中，N代表存储单元的行数，M代表存储单元的列数；正反馈模块由M个相同的正反馈单元构成；每行存储单元共享字线WL；每列存储单元共享位线BL、反位线BLB、源线SL、反源线SLB，并与一个正反馈单元相连；
所述正反馈单元包括两个开关SW1、SW2和两个NMOS管M1、M2；SW1的一端连接源线SL，另一端与M2的漏极相连，SW2的一端连接反源线SLB，另一端与M1的漏极相连；M1的栅极接位线BL，M2的栅极接反位线BLB，M1、M2的源极接地；
当任意一列的其中一行存储单元执行读操作时，正反馈单元与源线SL、反源线SLB连通，令位线BL、反位线BLB的电压差钳位至一个固定值，以增大读信号裕度。
2.根据权利要求1所述的存储电路，其特征在于，所述存储单元包括两个状态相反的磁隧道结器件MTJ1、MTJ2，以及两个NMOS管N1、N2；MTJ1的一端连接位线BL，另一端与N1的源极相接；MTJ2的一端连接反位线BLB，另一端与N2的源极相接；N1的漏极连接源线SL，N2的漏极连接反源线SLB，N1、N2的栅极接字线WL。
3.一种磁芯随机存储器读关键电路，其特征在于，其包括：
存储阵列，其具有呈阵列分布的存储单元以及与每列存储单元对应设置的正反馈单元；
复制位线时序控制模块，其用于跟踪所述存储阵列中被读取的存储单元的放电延时，进而产生与该存储单元相同的放电延时，并生成一个灵敏放大器所需的使能信号；
行译码器和字线驱动模块，其用于对输入数据进行译码，并根据译码结果驱动所述存储阵列中相应的字线开启和关断，从而实现数据的写入；
预充及读写选择模块，其用于切换所述存储阵列中存储单元的读写模式并对该存储单元的位线进行预充电；
列选择器，其用于对输入数据进行译码，并根据译码结果驱动所述存储阵列中相应的位线的开启与关断，从而实现数据的读出；
灵敏放大器，其用于检测所述存储阵列中被读取的存储单元的位线电压差并读出存储数据；
输入输出模块，其用于向行译码器和字线驱动模块及列选择器输入外部数据，并输出灵敏放大器的读取结果；
时序逻辑模块，其用于向电路输入一个外部时钟信号，以提供电路运行所需的时钟频率；
其中，所述存储阵列采用如权利要求1-2中任意一项所述的存储电路，并实现该存储电路的完整功能。
4.根据权利要求3所述的磁芯随机存储器读关键电路，其特征在于，所述复制位线时序控制模块包括第一复制列、第二复制列和逻辑控制单元；所述第一复制列受使能信号线EN1控制，所述第二复制列受使能信号线EN2控制，所述逻辑控制单元用以根据所述第一复制列的位线电压控制所述第二复制列，并根据第二复制列的反位线电压控制灵敏放大器。
5.根据权利要求4所述的磁芯随机存储器读关键电路，其特征在于，所述第一复制列由N个磁隧道结器件MTJ3和N个NMOS管N3构成；MTJ3的一端接复制位线DBL，另一端与N3的源极连接；N3的漏极接复制源线DSL；其中，数量为k个N3的栅极与使能信号线EN1连接，其余N3的栅极接地。
6.根据权利要求5所述的磁芯随机存储器读关键电路，其特征在于，所述第二复制列由N个磁隧道结器件MTJ4和N个NMOS管N4构成；MTJ3和MTJ4状态相反；MTJ4的一端接反复制位线DBLB，另一端与N4的源极连接；N4的漏极接反复制源线DSLB；其中，数量为k个N4的栅极与使能信号线EN2连接，其余N4的栅极接地。
7.根据权利要求6所述的磁芯随机存储器读关键电路，其特征在于，所述逻辑控制单元包括CMOS反相器INV1、INV2；INV1的输入端连接复制位线DBL，输出端连接使能信号线EN2；INV2的输入端与反复制位线DBLB连接，输出端连接使能信号线SAEN，以控制灵敏放大器的开启与关断。
8.根据权利要求7所述的磁芯随机存储器读关键电路，其特征在于，所述灵敏放大器包括4个PMOS管P10～P40和5个NMOS管N10～N50；P10～P40的源极接VDD，N50的源极接地；P20的栅极、P30的漏极、P40的漏极、N10的栅极、N20的漏极共接节点QB；P10的漏极、P20的漏极、P30的栅极、N10的漏极、N20的栅极共接节点Q；N10的源极与N30的漏极接节点NET1，N20的源极与N40的漏极接节点NET2，N30的源极、N40的源极、N50的漏极接节点NET3；P10、P40、N50的栅极连接使能信号线SAEN，N30的栅极连接位线BL，N40的栅极连接反位线BLB；其中，节点Q作为所述灵敏放大器的输出端。
9.根据权利要求7所述的磁芯随机存储器读关键电路，其特征在于，所述复制位线时序控制模块的控制方法如下：
将高电平信号通过使能信号线EN1、字线WL同步输入给第一复制列以及被读取的存储单元；
实时采集复制位线DBL的电压信号VDBL，并判断是否满足VDBL≦V1；其中，V1是CMOS反相器INV1的翻转电压；
是则将高电平信号通过使能信号线EN2输送至第二复制列；
实时采集反复制位线DBLB的电压信号VDBLB，并判断是否满足VDBLB≦V2；其中，V2是CMOS反相器INV2的翻转电压；
是则通过使能信号线SAEN向所述灵敏放大器输入高电平信号。
10.根据权利要求3所述的磁芯随机存储器读关键电路，其特征在于，所述预充及读写选择模块的模式切换方式如下：
所述预充及读写选择模块根据外部使能信号产生的读写选择信号WEN，当读写选择信号WEN为高电平时，所述存储阵列执行标准写功能；当读写选择信号WEN为低电平时，所述存储阵列执行裕度增强型读功能。
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