JP5712681B2 - 半導体記憶装置 - Google Patents
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Description
(付記1)
抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、前記参照データと、前記比較データのレベルに従った比較データレベル信号と、第1レベルとされた前記比較データとにより、該参照データと該比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
付記1に記載の半導体記憶装置において、
前記判定部は、
前記比較データを受け取り、該比較データのレベルを判定して前記比較データレベル信号を出力すると共に、該比較データを前記第1レベルとして出力する比較データレベル判定部と、
前記第1レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って該参照データと該比較データが一致するか否かの判定を調整する一致判定部と、を有することを特徴とする半導体記憶装置。
付記2に記載の半導体記憶装置において、
前記比較データレベル判定部は、
前記比較データのレベルが前記第1レベルのとき、該第1レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第1レベルであることを示す第1比較データレベル信号を出力し、また、
前記比較データのレベルが前記第1レベルとは異なる第2レベルのとき、該第2レベルの比較データを前記第1レベルに変換して出力すると共に、前記比較データのレベルが前記第2レベルであることを示す第2比較データレベル信号を出力することを特徴とする半導体記憶装置。
付記3に記載の半導体記憶装置において、
前記一致判定部は、
前記比較データレベル判定部から前記第1比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第2比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力することを特徴とする半導体記憶装置。
付記1〜4のいずれか1項に記載の半導体記憶装置において、
前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有することを特徴とする半導体記憶装置。
付記5に記載の半導体記憶装置において、
前記メモリセルは、1T−1R型メモリセルであることを特徴とする半導体記憶装置。
付記6に記載の半導体記憶装置において、
前記可変抵抗素子および前記トランジスタは、前記第1レベルとされた前記比較データが与えられた高電位電源レベルのデータバスと、低電位電源レベルの低電位電源線との間に直列に接続され、
前記トランジスタは、そのゲートにワード線が接続されたnチャネル型MOSトランジスタであり、
前記データバスのレベルに従って、前記参照データと前記比較データが一致するか否かを判定することを特徴とする半導体記憶装置。
付記5〜7のいずれか1項に記載の半導体記憶装置において、
前記メモリセルは、MRAMセル,ReRAMセルまたはPCRAMセルであることを特徴とする半導体記憶装置。
3,20 半導体記憶装置(MRAM連想メモリ)
10 MRAMセル
11 強磁性体層(自由層:フリー層)
12 絶縁膜(トンネルバリア膜)
13 強磁性体層(固定層:ピン層)
21 H/L判定部(比較データレベル判定部)
22,31 MRAMアレイ
23 一致判定部
24 アンドゲート
30 判定部
32 ワードデコーダ
33 コラムスイッチ
34 アドレスカウンタ
35 アドレスバッファ
36 コマンドバッファ
37 コマンドデコーダ
38 リード/ライト(R/W)アンプ
39 データバッファ
50 可変抵抗素子
51 スイッチング素子
101 データ部
102,103 サーチ部
Claims (4)
- 抵抗値の変化によりデータを保持するメモリセルを複数含むメモリセルアレイと、
前記メモリセルに保持された参照データと、比較データと、を比較して一致するか否かを判定する判定部と、を有する半導体記憶装置であって、
前記判定部は、
前記比較データを受け取り、前記比較データのレベルを判定して比較データレベル信号を出力すると共に、前記比較データを第1レベルとして出力する比較データレベル判定部と、
前記第1レベルとされた前記比較データと前記参照データを比較し、前記比較データレベル信号に従って前記参照データと前記比較データが一致するか否かを調整して判定する一致判定部と、を有する、
ことを特徴とする半導体記憶装置。 - 前記比較データレベル判定部は、
前記比較データのレベルが前記第1レベルのとき、前記第1レベルの比較データをそのまま出力すると共に、前記比較データのレベルが前記第1レベルであることを示す第1比較データレベル信号を出力し、また、
前記比較データのレベルが前記第1レベルとは異なる第2レベルのとき、前記第2レベルの比較データを前記第1レベルに変換して出力すると共に、前記比較データのレベルが前記第2レベルであることを示す第2比較データレベル信号を出力する、
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記一致判定部は、
前記比較データレベル判定部から前記第1比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、そのまま一致の判定結果を出力し、また、
前記比較データレベル判定部から前記第2比較データレベル信号を受け取ったとき、前記第1レベルとされた前記比較データと前記参照データを比較して、一致したときは、その判定結果を逆にして不一致の判定結果を出力する、
ことを特徴とする請求項2に記載の半導体記憶装置。 - 前記メモリセルは、
保持するデータにより抵抗値が変化する可変抵抗素子、および、該可変抵抗素子との接続を制御するトランジスタを有する、
ことを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体記憶装置。
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JP2011047664A JP5712681B2 (ja) | 2011-03-04 | 2011-03-04 | 半導体記憶装置 |
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JP2011047664A JP5712681B2 (ja) | 2011-03-04 | 2011-03-04 | 半導体記憶装置 |
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Publication Number | Publication Date |
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JP2012185878A JP2012185878A (ja) | 2012-09-27 |
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ID=47015838
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- 2011-03-04 JP JP2011047664A patent/JP5712681B2/ja active Active
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