JP4388889B2 - プレチャージ回路を有するメモリおよびそのプレチャージ方法 - Google Patents

Description

本発明は、磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）に関し、特にＭＲＡＭのアーキテクチャに関する。

ＦＬＡＳＨメモリのような不揮発性メモリ素子は、電子システムにとってきわめて重要な部品である。不揮発性メモリ素子としては、現在主としてＦＬＡＳＨメモリが使用されている。ＦＬＡＳＨメモリの欠点として、高電圧が必要なことおよびプログラミングや消去の速度が遅いことが挙げられる。また、ＦＬＡＳＨメモリは、記憶誤りを起こすまでの書き込み耐久力が１０^４〜１０^６サイクルと劣っている。これらに加えて、十分なデータ保持時間を確保する必要上、ゲート酸化膜のスケーリングが、電子から見たトンネル障壁の厚さによって制限される。したがって、ＦＬＡＳＨメモリでは、スケーリングが行える寸法に制限がある（という欠点も挙げられる）。

このような欠点を克服するため、いくつかの磁気記憶素子の評価が行われている。そのような素子の１つに、磁気抵抗ＲＡＭ（以下「ＭＲＡＭ」と呼ぶ）がある。しかし、ＭＲＡＭが実用的な商品になるためには、現在の技術によるメモリと同程度の記憶密度を有し、将来世代への拡張が可能で、低電圧で動作し、消費電力が低く、読み出し／書き込み速度に優れている必要がある。

ＭＲＡＭ素子にとって、不揮発性記憶状態の安定性、読み出し／書き込みサイクルの再現性、およびメモリの素子−素子間のスイッチング磁界の一様性が、その設計特性に関する最も重要な３つの側面である。ＭＲＡＭ中の記憶状態は、電力によってではなく磁気モーメントベクトルの方向によって維持される。データの格納は、ＭＲＡＭ素子中の磁性材料に磁界を加え、２つある記憶状態の一方を磁化することにより行なわれる。データの読み出しは、２つの状態間の異なった、ＭＲＡＭ素子の抵抗値を感知することにより行なわれる。書き込み用の磁界は、外部のストリップ線路を通じまたは磁気構造体自体を通じて、磁気構造体に電流を流すことにより発生させる。

ＭＲＡＭ素子の横方向の寸法が減少するにつれ３つの問題が生じる。先ず、与えられた形状および膜厚に対するスイッチング磁界が増加するので、スイッチングに必要な磁界の大きさが増大する。次に、合計のスイッチ体積が小さくなるので、反転のためのエネルギー障壁が小さくなる。ここでエネルギー障壁とは、磁気モーメントベクトルを一方の状態から他方の状態に切替えるのに必要なエネルギー量を言う。このエネルギー障壁は、ＭＲＡＭ素子のデータ保持力および誤り率を決定し、障壁が小さすぎる場合、熱ゆらぎ（超常磁性）により意図しない反転が生じる場合がある。エネルギー障壁が小さいことの大きな問題点は、アレイ中の１つのＭＲＡＭ素子を選択してスイッチすることが極めて難しくなる点である。選択性がよければ、不注意に他のＭＲＡＭ素子をスイッチしてしまうことなくスイッチングが行なえる。トランジスタのスイッチング時に好ましくない電流サージやスパイクが発生するのを避けるため、アレイへの書き込み動作中に流れる電流を制御することが重要である。

最後に、スイッチング磁界は形状に応じて発生されるので、ＭＲＡＭ素子の大きさが小さくなればなるほど、スイッチング磁界は形状の変化に対して敏感になる。寸法が小さくなるほど露光によるスケーリングが困難になり、ＭＲＡＭ素子のスイッチ分布を高密度に
保つことが困難となる。ＭＲＡＭを含むどのような型のメモリに対しても、メモリサイズの縮小および性能の向上は絶えず求められている。メモリの性能を計る重要な要素の１つは、メモリの読み出しやプログラミング（書き込み）の速度である。この速度を制限するものとして、ビットセルの性能およびアレイ中を走る配線の静電容量が挙げられる。これらの特性を改善するため、種々の技術が開発されている。例えば、メモリアレイは、通常単一のラインが過度に容量性とならないようサブアレイに分割されている。そうすることで電力消費も低減できる。メモリでは、書き込みサイクル速度を読み出しサイクル速度に近づけるため、書き込み回路を効率的にスイッチすることが重要である。ＦＬＡＳＨメモリの大きな欠点はこの目的を達成できないことである。

しかしながら、ＭＲＡＭには、高速かつ不揮発性の汎用メモリとしての将来性が期待されている。したがって、その速度およびメモリ面積効率の向上が引き続き求められている。このため、ＭＲＡＭのアーキテクチャを一層改良する必要がある。

メモリアーキテクチャは、個別のビットラインを読み書き動作に使用すると共に、個別のワードラインを読み書き動作に使用し、また（各ビットを）共通のローカル読み出しビットラインを有するビットグループにグループ化する。これらのグループはさらに折り返されて、同一のグローバルビットラインに選択的に結合された２つのグループが、同一のグローバルワードラインを共有できるようにする。これらの特徴により書き込みドライバの面積およびメモリコアの平均ビットサイズを小さくできる利点が生まれ、読み出し動作と書き込み動作の重複、グローバルビットライン容量の低減および高電圧での書き込みが可能になる。

ここで、本発明の好ましい実施形態によるＭＲＡＭアレイ３の単純化した断面図を示す図１に戻る。同図には単一の磁気抵抗メモリ素子１０を１つだけ示しているが、ＭＲＡＭアレイ３は多くのＭＲＡＭ素子１０から成っていて、ここでは書き込み方法を説明する上での簡単のためにこのような素子を１つだけ示しているに過ぎないということが理解されよう。

ＭＲＡＭ素子１０は、書き込みワードライン２０と書き込みビットライン３０を含む。書き込みワードライン２０および書き込みビットライン３０は、電流がそれを通って流れる導電材料を含む。同図において、書き込みワードライン２０はＭＲＡＭ素子１０の真上に配置され、書き込みビットライン３０はＭＲＡＭ素子１０の真下に配置されてワードライン２０に対し９０°の角度をなす（図２参照）。またはその代わりに、書き込みワードライン２０がＭＲＡＭ素子１０の真下に配置され、書き込みビットライン３０がＭＲＡＭ素子１０の真上に配置されてもよい。

ＭＲＡＭ素子１０は、第１の磁性領域１５、トンネル障壁１６および第２の磁性領域１７を有する第１のトンネル接合を含み、トンネル障壁１６はその第１の磁性領域１５と第２の磁性領域１７の間に挟まれる。好ましい実施形態において、磁性領域１５は、２つの強強磁性体層４５と５５の間に反強磁性結合スペーサ層６５を挟む３層構造１８を含む。反強磁性結合スペーサ層６５は厚さ８６を有し、強磁性体層４５および５５はそれぞれ厚さ４１および５１を有する。さらに、磁性領域１７は、２つの強磁性体層４６と５６の間に反強磁性結合スペーサ層６６を挟む３層構造１９を有する。反強磁性結合スペーサ層６６は厚さ８７を有し、強磁性体層４６および５６はそれぞれ厚さ４２および５２を有する。

一般に、反強磁性結合スペーサ層６５および６６は、Ｒｕ、Ｏｓ、Ｒｅ、Ｃｒ、Ｒｈ、
Ｃｕのうちの少なくとも１つの元素またはそれらの組合せを含む。さらに、強磁性体層４５、５５、４６および５６は、Ｎｉ、Ｆｅ、Ｍｎ、Ｃｏのうちの少なくとも１つの元素またはそれらの組合せを含む。また、磁性領域１５および１７は、３層構造に限らず、合成反強磁性体（ＳＡＦ）層の材料構造を含むこともあり、実施形態で３層構造を用いるのは単に説明のためであるということは理解されよう。例えば、そのような合成反強磁性体層の材料構造の１例としては、強磁性体層／反強磁性体結合スペーサ層／強磁性体層／反強磁性体結合スペーサ層／強磁性体層の構造を持つ、５層スタックが挙げられる。

強磁性体層４５および５５は磁気モーメントベクトル５７および５３をそれぞれ有しているが、これらのベクトルは、反強磁性体結合スペーサ層６５の結合により通常逆平行状態に保たれている。また、磁性領域１５は合成磁気モーメントベクトル４０を有し、磁性領域１７は合成磁気モーメントベクトル５０を有する。合成磁気モーメントベクトル４０および５０は、書き込みワードライン２０および書き込みビットライン３０から磁化容易軸方向に、ある角度、好ましくは４５°をなす（図２参照）。さらに、磁性領域１５は自由な強磁性体領域であり、これは磁界が加えられれば、合成磁気モーメントベクトル４０が自由に回転できることを意味している。磁性領域１７は固定された強磁性体領域であり、これは、中程度の印加磁界が存在しても合成磁気モーメントベクトル５０は自由に回転できず、この領域が参照層として用いられることを意味している。

各３層構造１８中の２つの強磁性体層の間に、反強磁性の結合層があるように図示しているが、これらの強磁性体層を、静磁界やその他の機能のような他の手段によって反強磁性的に結合してもよいということが理解されよう。例えば、セルのアスペクト比が５以下に縮小される場合、これら強磁性体層は静磁界閉磁束により逆平行結合される。

好ましい実施形態において、ＭＲＡＭ素子１０は、長さ／幅比が１から５の間の非円形平面３層構造１８を有する。ただし、ここでは円形の平面を示す（図２参照）。好ましい実施形態において、ＭＲＡＭ素子１０は円形であるが、これは形状異方性がスイッチング磁界に及ぼす影響を最小限にするため、および素子の横方向の寸法を小さくするスケーリングに露光処理を使用する上で容易なためである。ただし、ＭＲＡＭ素子１０は正方形、楕円形、長方形、菱形など他の形状にすることもでき、円形で示したのは単に簡単のためであることが理解されよう。

さらに、ＭＲＡＭアレイ３の製造において、連続する各層（すなわち３０、５５、６５など）は蒸着等の手段で順番に形成され、各ＭＲＡＭ素子１０は、選択的蒸着、露光処理、エッチングなど半導体業界で知られているいずれかの技術によって決めることができる。少なくとも強磁性体層４５および５５を蒸着する際は、この強磁性体層ペアに好ましい磁化容易軸を設定するための磁界が加えられる（誘導異方性）。加えられる磁界は、磁気モーメントベクトル５３および５７のための好ましい異方性軸を生成する。後述するが、好ましい異方性軸は、書き込みワードライン２０と書き込みビットライン３０の間に４５°の角度をなすように設定される。

ここで、本発明よるＭＲＡＭアレイ３の単純化した平面図を示す図２に戻る。ＭＲＡＭ素子１０の説明を簡単にするため、すべての方向は図示のようなＸ−Ｙ座標系１００、および時計回り回転方向９４と反時計回り回転方向９６を基準とする。説明をさらに簡単にするため、再びＮを２と仮定して、ＭＲＡＭ素子１０は、磁気モーメントベクトル５３および５７および合成磁気モーメントベクトル４０を持つ領域１５に、１つの３層構造を含むものとする。さらに、スイッチングの対象となる領域１５の磁気モーメントベクトルだけを示す。

書き込み方法がどのように動作するかを示すため、磁気モーメントベクトル５３および
５７のための好ましい異方性軸は、負のＸ方向および負のＹ方向に対して４５°の角度、および正のＸ方向および正のＹ方向に対して４５°の角度を持つと仮定する。一実施例として、図２では、磁気モーメントベクトル５３が負のＸ方向および負のＹ方向に対して４５°の角度を持つことを示している。磁気モーメントベクトル５７は一般的に磁気モーメントベクトル５３に対して逆平行の向きとなるので、正のＸ方向および正のＹ方向に対して４５°の角度を持つことになる。後述するが、この初期方向は書き込み方法の例を示すために使用される。

好ましい実施形態において、書き込みワード電流６０は正のＸ方向に流れる場合に正と定義し、書き込みビット電流７０は正のＹ方向に流れる場合に正と定義する。書き込みワードライン２０および書き込みビットライン３０の目的は、ＭＲＡＭ素子１０内に磁界を発生させることである。正の書き込みワード電流６０は円周方向の書き込みワード磁界Ｈ_Ｗ８０を誘起し、正の書き込みビット電流７０は円周方向の書き込みビット磁界Ｈ_Ｂ９０を誘起する。この実施例では、書き込みワードライン２０が素子平面上ＭＲＡＭ素子１０の上にあるので、Ｈ_Ｗ８０がＭＲＡＭ素子１０に正の書き込みワード電流６０の正のＹ方向に加わる。同様に、書き込みビットライン３０が素子平面上ＭＲＡＭ素子１０の下にあるので、磁界Ｈ_Ｂ９０がＭＲＡＭ素子１０に正の書き込みビット電流７０の正のＸ方向に加わる。正負電流に対する定義は任意であり、ここでの定義は例示のためであることが理解されよう。電流の向きを逆にすると、ＭＲＡＭ素子１０内に誘起される磁界の方向を変える効果を生じる。電流が誘起する磁界の動作は当業者によく知られているので、ここではこれ以上詳述しない。

ここで、ＳＡＦ３層構造のスイッチング動作のシミュレーションを示す図３に戻る。このシミュレーションは、固有の異方性とほぼ同一のモーメントを有し（ほとんど平衡したＳＡＦ）、反強磁性的に結合され、磁化の力学的特性がランダウ−リフシツ方程式によって記述される、２つの単一ドメイン磁性体層によって構成される。Ｘ軸はエルステッドで表わした書き込みワードラインの磁界振幅であり、Ｙ軸はエルステッドで表した書き込みビットラインの磁界振幅である。磁界は図４に示すようなパルス系列１００の形で加えられるが、ここでこのパルス系列１００には、時間の関数としての書き込みワード電流６０と、書き込みビット電流７０とが含まれる。

図３には３つの動作領域を示している。領域９２では、スイッチングは行なわれない。領域９５でのＭＲＡＭ動作に関しては、直接書き込みが有効である。直接書き込みを使用する場合は、書き込もうとする状態が、格納されている状態と異なる場合にのみスイッチングが行なわれるので、ＭＲＡＭ素子の初期状態を判定する必要はない。書き込まれる状態の選択は、書き込みワードライン２０および書き込みビットライン３０の双方を流れる電流の方向によって決められる。例えば、「１」を書き込みたい場合、両方のラインの電流の方向は正である。「１」が素子に既に格納されているところに「１」が書き込まれようとする場合、ＭＲＡＭ素子の最終状態は引き続き「１」である。さらに、「０」が素子に既に格納されているところに「１」が書き込まれようとする場合は、ＭＲＡＭ素子の最終状態は「１」になる。書き込みワードと書き込みビットラインの双方に負の電流を流すことによって「０」を書き込む場合も、同様の結果が得られる。したがって、適切な極性の電流パルスにより、所望の「１」または「０」を、その初期状態にかかわらずプログラムすることができる。本発明の開示全体にわたり、領域９５における動作を「直接書き込みモード」と定義する。

領域９７でのＭＲＡＭ動作に関しては、トグル書き込みが有効である。トグル書き込みを使用する場合は、書き込みの前にＭＲＡＭ素子の初期状態を判定する必要があるが、これは、書き込みワードライン２０と書き込みビットライン３０の双方に対し同極性の電流パルスが選ばれる限り、電流の方向にかかわらず、ＭＲＡＭ素子に書き込みがなされるた
びに状態がスイッチされるからである。例えば「１」が最初に格納されている場合、正の電流パルス系列が１つ、書き込みワードラインおよび書き込みビットラインに流れると、その後素子の状態は「０」にスイッチされる。「０」状態が格納されているところに正の電流パルス系列を繰り返すと、状態は「０」に戻る。このように、メモリ素子に所望の状態を書き込むためには、ＭＲＡＭ素子１０の初期状態を先ず読み出して、書き込みたい状態と比較する必要がある。この読み出しおよび比較のために、情報を格納するためのバッファと記憶状態を比較するためのコンパレータを含む付加的な論理回路が必要になるかもしれない。この比較の後、格納されている状態と書き込みを所望する状態が異なる場合にのみ、ＭＲＡＭ素子１０への書き込みが行なわれる。トグル書き込みの利点の１つは、異なるビットだけがスイッチされるので消費電力が低減されることである。トグル書き込みを使用することのもう１つの利点は、単極性の電圧のみが必要とされるので、その結果ＭＲＡＭ素子を駆動するＮ―チャンネルトランジスタの大きさを小さくできる。本発明の開示全体にわたり、領域９７における動作を「トグル書き込みモード」と定義する。

どちらの書き込み方法も、書き込みワードライン２０および書き込みビットライン３０に電流を流して、磁気モーメントベクトル５３および５７が、前述の２つの好ましい方向のどちらかを向くことができるようにする。ここで、この２つのスイッチングモードを十分に説明するため、磁気モーメントベクトル５３、５７、および４０の時間的変化を描くいくつかの特定な実施例を示す。

ここで、パルス系列１００を使用して「１」を「０」に書換えるトグル書き込みモードを示す図５に戻る。同図の時刻ｔ_０において、磁気モーメントベクトル５３および５７は、図２に示す好ましい方向を向いている。この方向を「１」と定義する。

時刻ｔ_１において、正の書き込みワード電流６０が作動し、正のｙ−方向を向くようなＨ_Ｗ８０を誘起する。正のＨ_Ｗ８０によって、ほとんど平衡した逆整列ＭＲＡＭ３層構造を「フロップ」させて、加えられた磁界に対してほぼ９０°の方向を向かせる効果が得られる。強磁性体層４５と５５の間の有限反強磁性交換相互作用によって、磁気モーメントベクトル５３および５７が磁界方向に向かって僅かな角度だけ逸れることが可能になり、合成磁気モーメントベクトル４０は、磁気モーメントベクトル５３および５７のなす角度の範囲を定めてＨ_Ｗ８０に整列する。したがって、磁気モーメントベクトル５３は時計回りの方向９４に回転する。合成磁気モーメントベクトル４０は磁気モーメントベクトル５３および５７をベクトル加算したものなので、磁気モーメントベクトル５７もまた時計回りの方向９４に回転する。

時刻ｔ_２において、正の書き込みビット電流７０が作動し、正のＨ_Ｂ９０を誘起する。その結果、合成磁気モーメントベクトル４０は、Ｈ_Ｗ８０により正のＹ−方向に、またＨ_Ｂ９０により正のＸ−方向に同時に向けられ、この効果により、実効的な磁気モーメントベクトル４０は、正のＸ−方向と正のＹ−方向の間の４５°の角度をほぼ向くまで、時計回りの方向９４にさらに回転する。その結果、磁気モーメントベクトル５３および５７もまた、時計回りの方向９４にさらに回転する。

時刻ｔ_３において、書き込みワード電流６０が停止し、これによりＨ_Ｂ９０だけが合成磁気モーメントベクトル４０を方向付けるようになり、合成磁気モーメントベクトル４０は正のＸ−方角に向かう。磁気モーメントベクトル５３と５７の双方は、それらの異方性磁化困難軸の不安定点を過ぎた角度をほぼ指向する。

時刻ｔ_４において、書き込みビット電流７０は停止され、磁界の力は合成磁気モーメントベクトル４０に作用しなくなる。その結果、磁気モーメントベクトル５３および５７は、磁気異方性エネルギーを最小限にするために、最も近い好ましい方角を指向するように
なる。この場合、磁気モーメントベクトル５３の好ましい方向は、正のｙ−方向および正のｘ−方向に対して４５°の角度をなす方向となる。また、この好ましい方向は、時刻ｔ_０における磁気モーメントベクトル５３°の初期値であり、「０」と定義された方向から１８０°の角度の方向となる。したがって、ＭＲＡＭ素子１０は「０」に切り替えられている。書き込みワードライン２０と書き込みビットライン３０の双方に負の電流を流して、磁気モーメントベクトル５３、５７および４０を反時計回り９６の方向に回転させることによっても、ＭＲＡＭ素子１０をスイッチできることが理解されるであろうが、ここでは説明のため、そうでない方法を示した。

ここで、パルス系列１００を用いて「０」を「１」に書換えるトグル書き込みモードを説明する図６に戻る。各時刻ｔ_０、ｔ_１、ｔ_２、ｔ_３およびｔ_４における磁気モーメントベクトル５３、５７および合成磁気モーメントベクトル４０をこの図に示すが、これは先に同じ電流および磁界方向を用いてＭＲＡＭ素子１０を「０」から「１」にスイッチする能力を説明したのと同様である。このようにしてＭＲＡＭ素子１０の状態はトグル書き込みモードによって書き込まれ、これは図３における領域９７に対応する。

直接書き込みモードの場合は、磁気モーメントベクトル５３の大きさが磁気モーメントベクトル５７の大きさより大きいと仮定しているので、磁気モーメントベクトル４０は磁気モーメントベクトル５３と同じ方向を指向するが、磁界ゼロにおいても小さな大きさを有する。この不平衡モーメントがダイポールエネルギーを生じて、合計のモーメントを加えられた磁界に整列させるように働き、ほとんど平衡したＳＡＦの対称性を崩す。したがって、スイッチングは、与えられた電流の極性に対し一方向にのみ生じる。

ここで、パルス系列１００を使用して直接書き込みモードにより「１」から「０」に書換える実施例を示す図７に戻る。ここで再び、メモリ状態は、負のＸ−方向および負のＹ−方向に対して４５°の方向を指向する磁気モーメントベクトル５３、および正のＸ−方向と正のＹ−方向に対して４５°の方向を指向する磁気モーメントベクトル５７を有する初期値「１」である。正の書き込みワード電流６０と正の書き込みビット電流７０とを有する前述のパルス系列に従い、書き込みは前述のトグル書き込みモードと同様に行われる。各モーメントは、時刻ｔ_１において再び「フロップ」するが、その結果指向する角度は、不平衡なモーメントおよび異方性のため、９０°からずれることに注意されたい。時刻ｔ_４以降、ＭＲＡＭ素子１０は状態「０」にスイッチされ、合成磁気モーメント４０は、正のＸ−方向および正のＹ方向と４５°の角度をなす所望の方向を指向する。負の書き込みワード電流６０および負の書き込みビット電流７０により「０」から「１」に書換える場合も、同様の結果が得られる。

ここで、新しい状態が、既に格納された状態と同じであるときに、直接書き込みモードを使用して書き込もうとする場合の実施例を示す図８に戻る。この実施例では、「０」がＭＲＡＭ素子１０に既に格納されており、電流パルス系列１００が「０」を格納するためにここで再度流される。磁気モーメントベクトル５３および５７は、時刻ｔ_１において「フロップ」しようとするが、不平衡磁気モーメントが加えられた磁界に逆らわなければならないので、回転は小さくなる。したがって、逆の状態から回転しようとすると、付加的なエネルギー障壁が存在する。時刻ｔ_２において、支配モーメント５３は正のＸ軸にほとんど整列し、その初期の異方性の方向からは４５°より小さな角度をなす。時刻ｔ_３では、磁界は正のＸ軸に沿う方向を指向する。ここで、システムは、時計回りの方向にさらに回転させるのではなく、加えられた磁界に関するＳＡＦモーメントの対称性を変更することによって、そのエネルギーを下げる。受動モーメント５７はＸ軸と交差し、支配モーメント５３が初期方向近くに戻り、システムは安定する。したがって、時刻ｔ_４において磁界が取り除かれても、ＭＲＡＭ素子１０に格納されている状態はそのまま「０」に留まる。この時系列は、図３の領域９５に示す直接書き込みモードのメカニズムを示している。
したがって、この規約に従い、「０」を書き込むためには、書き込みワードライン６０と書き込みビットライン７０の双方に正の電流を流すことが必要であり、逆に「１」を書き込むためには、書き込みワードライン６０と書き込みビットライン７０の双方に負の電流を流すことが必要である。

さらに大きな磁界が加わると、その結果として、フロップアンドシザーに関わるエネルギーの減少が、トグル現象が起こるのを阻んでいる不平衡モーメントのダイポールエネルギーが作りだす付加的なエネルギー障壁を上回る。この時点でトグル現象が起こり、スイッチングは領域９７によって記述される。

時刻ｔ_３およびｔ_４が同時か、可能な限り接近している場合は、直接書き込みモードが適用される領域９５を拡張すること、すなわちトグル動作モード領域９７をさらに高磁界の領域に移動できる。この場合、書き込みワード電流６０が流れ始めると、磁界方向はそのビットの異方性軸に関し４５°の方向で開始し、次に書き込みビット電流７０が流れると、磁界方向はビットの異方性軸と平行に変わる。この実施例は、磁界を印加するときの典型的な時系列に類似している。ただし、この場合、書き込みワード電流６０および書き込みビット電流７０が実質的に同時に停止するので、磁界方向はそれ以上回転しない。したがって、書き込みワード電流６０と書き込みビット電流７０の双方が作動しても合成磁気モーメントベクトル４０が既にその磁化困難軸の不安定点を過ぎているようにするために、加える磁界は十分大きくなければならない。磁界の方向は、さきの９０°の代わりに４５°だけ回転しているにすぎないので、トグル書き込みモードの事象が起きる可能性はさらに小さい。磁界の立下り時刻ｔ_３とｔ_４を実質的に一致させる利点は、磁界の立ち上がり時刻ｔ_１およびｔ_２の順序に対し何も追加的な制限をしなくてよいということである。このように磁界を作動させる順序は任意でよく、または実質的に同時でもよい。

上記の書き込み方法は、書き込みワード電流６０と書き込みビット電流７０の双方が時刻ｔ_２とｔ_３の間で作動するＭＲＡＭ素子のみが状態をスイッチするという点で、極めて選択的ということができる。この機能を図９および図１０に示す。図９に書き込みワード電流６０は作動せずに書き込みビット電流７０が作動する場合のパルス時系列１００を示す。図１０にＭＲＡＭ素子１０の状態の、この時系列に対応する動作を示す。ｔ_０において、磁気モーメントベクトル５３と５７、および合成磁気モーメントベクトル４０は、図２に示すような方向を指向する。パルス系列１００において、書き込みビット電流７０は時刻ｔ_１で作動する。この間、Ｈ_Ｂ９０は合成磁気モーメントベクトル４０を正のＸ−軸方向に指向させる。

書き込みワード電流６０が流れ始めないので、合成磁気モーメントベクトル５３および５７は、決してそれらの異方性磁化困難軸の不安定点を通って回転しない。その結果、書き込みビット電流７０が停止されるｔ_３において、磁気モーメントベクトル５３および５７は、この場合時刻ｔ_０における初期方向である、最も近い好ましい方向を指向する。したがって、ＭＲＡＭ素子１０の状態はスイッチされない。書き込みビット電流７０が作動せず、書き込みワード電流６０が上記同様の時点で作動しても、同じ結果になることは理解されよう。この機能により、メモリアレイ中のただ１つのＭＲＡＭ素子だけがスイッチされ、他の素子はそれぞれ初期状態のまま留まることが確保される。その結果、意図しないスイッチングが回避されて、ビット誤り率は最小になる。

図１１に、メモリアレイ１１２、書き込みワードデコーダ１１４、書き込みワードラインドライバ１１６、読み出しワードデコーダ１１８、読み出しワードラインドライバ１２０、１つまたは２つ以上のセンスアンプ１２２、読み出しビットデコーダ１２４、書き込みビットデコーダ１２６、書き込みビットドライバ１２８、コンパレータ１３０および出力ドライバ１３２を有するメモリ１１０を示す。これらの構成要素は、複数のラインによ
って互いに結合されている。例えば、読み出しビットデコーダ１２４は、複数のアドレス信号からなる列アドレスを受け取る。メモリアレイ１１２は、トグル動作でスイッチされるメモリセルのアレイである。メモリアレイ１１２用メモリセルの１区分が、図１４に示すメモリアレイ２００であり、このＭＲＡＭセルアレイに対して、１８０°に達するまで４５°の角度ずつ４ステップで書き込みが行なわれるという、図１のメモリアレイ３について説明した方法により、書き込みが行なわれる。この特に好ましいセルアレイは、書き込み動作および読み出し動作のため、ワードラインおよびビットラインを個別に備える。

行アドレスを受け取る読み出しワードデコーダ１１８は読み出しワードラインドライバ１２０に接続され、読み出しワードラインドライバは次にメモリアレイ１１２に接続される。読み出しのため、読み出しワードデコーダ１１８は、メモリアレイ１１２中の読み出しワードラインを、行アドレスに基づいて選択する。選択されたワードラインは、読み出しラインドライバ１２０によって駆動される。センスアンプ１２２とメモリアレイ１１２の間に接続される読み出しビットデコーダ１２４は、列アドレスを受け取り、読み出しビットデコーダ１２４からの読み出しビットラインを、列アドレスに基づいてメモリアレイ１１２から選び、その読み出しビットラインをセンスアンプ１２２に接続する。センスアンプ１２２は論理状態を検知し、その結果を出力ドライバ１３２およびコンパレータ１３０に接続する。出力ドライバ１３２は、読み出しのため、データ出力信号Ｄ０を供給する。書き込み操作については、コンパレータ１３０が、センスアンプ１２２から供給される選択されたセルの論理状態を、ＤＡＴＡ ＩＮが供給する書き込みを所望する論理状態と比較する。

列アドレスを受け取る書き込みワードデコーダ１１４は書き込みワードラインドライバ１１６に接続され、書き込みワードラインドライバは次にメモリアレイ１１２に接続される。書き込みワードデコーダ１１４は、書き込みのため、行アドレスに基づきメモリアレイ１１２中の書き込みワードラインを選択し、次に書き込みワードラインドライバが、選択した書き込みワードラインを駆動する。列アドレスを受け取る書き込みビットデコーダ１２６は、書き込みビットドライバ１２８に接続され、書き込みビットラインドライバは次にメモリアレイ１１２に接続される。書き込みビットデコーダ１２６は列アドレスにより書き込みビットラインを選択し、次に書き込みビットドライバ１２８が選択された書き込みビットラインを駆動して選択されたセルの状態をトグルスイッチングさせる。

メモリアレイ１１２はトグルメモリなので、選択されたセルの論理状態を所望の状態にするためにセルの論理状態を反転させる必要がある場合にのみ、書き込みトグル動作が行われる。したがって、コンパレータ１３０は、選択されたセルに対する読み出し動作の出力をセンスアンプ１２２から受け取り、選択されたセルの論理状態が既に所望の状態を有しているかどうか判定する。行と列アドレスによって指定され選択されたセルが、既に所望の論理状態を有している場合、書き込み動作はそのまま終了する。選択されたセルの論理状態が所望の状態とは異なる場合、コンパレータは書き込みを継続せねばならないことを書き込みビットドライバ１２８に伝え、選択された書き込みビットラインに対する書き込みビットドライバは、選択された書き込みビットラインを駆動する。

書き込みワードラインＷＬに接続された書き込みワードラインドライバ１１６、書き込みビットラインＢＬに接続された書き込みビットドライバ１２８、および書き込みビットラインＢＬと書き込みワードラインＷＬの交点で接続されたセル１３４、１３６、１３８および１４０を有する図１１のメモリ１１０の一部分を図１２に示す。書き込みを行なうため、選択された書き込みワードラインに沿うメモリセル内で最初の角度変化が生じるのに十分な時間だけ、選択されたワードラインＷＬに電流を流し、選択された書き込みビットラインには電流を流さない。選択された書き込みワードラインを電流がまだ流れているうちに、選択された書き込みビットラインに電流が流されると、選択されたメモリセルは
２番目の角度変化を起こす。書き込みビットラインおよび書き込みワードラインを流れる電流の交差点においてのみ、この２番目の角度変化が生じる。選択された書き込みワードラインを電流がまだ流れているうちに、選択された書き込みビットラインを流れる電流が停止されると、選択されたメモリセルでは３番目の角度変化が生じる。書き込みビットラインおよび書き込みワードラインを流れる電流の交差点においてのみ、この３番目の角度変化が生じる。選択された書き込みビットラインを流れる電流が停止されると、選択されたメモリセルでは４番目の角度変化が生じる。

図１３のタイミング図を参照して、メモリ１１０の書き込み動作をさらに説明する。読み出しと書き込みトグル動作の双方とも、図１３に示すように、読み出しワードラインＷＬＡを実行可能にするような行アドレスまたは列アドレスの変化により起動される。論理状態を反転させる必要があると判定されないうちに書き込みを実行きないが、それにもかかわらず、センスアンプが出力を出しコンパレータが論理状態を反転させる必要があると判定する以前に、書き込みワードラインが実行可能にされて、書き込みサイクルが始まってもよい。書き込みワードラインを実行可能にすると（電流を流し始めると）、選択されたセルと同時に、選択された書き込みワードラインに沿うすべてのセルも最初の角度変化を起こすが、書き込みビットラインを実行可能にせずに電流が停止されるとこの変化は元に戻される。

このように、最初の角度変化は単に電流を停止するだけで元に戻るので、選択された書き込みワードラインは、コンパレータが判定を行なう以前に実行可能になってもよい。選択された書き込みワードラインの上のセルはすべて最初の角度変化をするが、そのうちの１つを除くすべてのセルは選択されないので、必ず上記のようになる。しかしながら、選択されたセルだけは２番目の角度変化に進み、それは書き込みビットラインが実行可能とされるときに生じる。これは、コンパレータが論理状態の変更が必要との判定をした後にこの状況になることを示している。最初の角度変化は０°から４５°まで、２番目の変化は４５°から９０°までであることを示している。３番目の角度変化は、書き込みワードラインが無効化される（電流が停止される）場合に生じることを示している。この３番目の角度変化は、図示のごとく９０°から１３５°である。最後の角度変化は４番目の角度変化であり、書き込みビットラインが無効化されるときに生じる。この４番目の角度変化は、図示のごとく１３５°から１８０°である。

書き込みのこの最終段階は、新しいサイクルを起動する次のアドレス変更後も継続できることを示している。書き込みサイクルであっても、サイクルの始めは常に読み出しから始まる。アドレスＡはアドレスＢに変わり、読み出しワードラインＢが選択される。この選択は、以前に選択されたセルの書き込みに影響を与えない。ここで示しているのは読み出しワードラインの変更であるが、アドレスの変更が列のみであって、選択される読み出しワードラインは変わらない場合でも、電流が流れ続けているので、書き込みの終了に悪影響を与えない。また、すべてのサイクルはいずれにせよ読み出し動作から始まるので、書き込みイネーブル信号が、サイクルの開始時点でアクティブにされている必要は必ずしもないことに注目されたい。しかし、書き込みビットラインがアクティブとなるには、書き込みイネーブル信号は十分早くからアクティブでなければならない。

以上の説明は選択された１つのセルに関して行なったが、これは理解を容易にするためである。実際には、通常複数のセルが選択されるが、その様子を図１１に複数本の信号線である構成要素間の信号接続によって示す。このように、例えばメモリ１１０がｘ１６メモリの場合には、コンパレータ１３０は実際には、選択されたセルごとに１６通りの異なる比較を行うことになる。１６個の比較結果のうち不一致を示したものだけが、選択された中で不一致のセルの書き込み動作を開始させることになる。選択されたセルで比較結果が一致となったものは反転されない。

メモリアレイ２００の一部分と、メモリコア２０１を構成するために接続された複数のドライバ、デコーダ、およびセンサブロックとを図１４に示す。メモリアレイ２００の一部分は、ＭＲＡＭ素子２０２、２０４、２０６、２０８、２１０、２１２、２１３、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２７、２２８を有する。これらのＭＲＡＭ素子はそれぞれ、３つの電流路を有する。これら３つの電流路のうち、第１の電流路および第２の電流路は書き込み電流路であり、互いに直交している。これらの２つの電流路は、図１２、図１３に示すように、セルの論理状態をスイッチする信号を運ぶ。４５度の角度をなす抵抗器として図示した３番目の電流路は、取り得る２つの磁気抵抗状態のうちの１つにあらかじめ設定された磁気抵抗トンネル接合を流れる、読み出し電流の流路を表わす。メモリアレイ２００は、選択用トランジスタ２３０、２３２、２３４、２３６、２３８、２４０、２４２、２４４、２６０、２６２、２６４、２６６、２６８、２７０、２７２、２７４をさらに有し、それらは、ＭＲＡＭ素子２０２、２０４、２０６、２０８、２１０、２１２、２１３、２１４、２１６、２１８、２２０、２２２、２２４、２２６、２２７、２２８にそれぞれ対応する３番目の電流路にそれぞれ直列に接続されている。選択用トランジスタと３番目の電流路の接続は、これらのトランジスタの第１の電流電極を３番目の電流路に接続し、第２の電流電極を接地（Ｖ_ＳＳ）に接続することによる。それぞれの選択用トランジスタ素子とＭＲＡＭ素子の組合せが、それぞれ１つのメモリセルを構成する。

メモリコア２０１は、ＭＲＡＭ素子の第１の電流路を通る書き込みワードラインＷＷＬ０、ＷＷＬ１、ＷＷＬ２、およびＷＷＬ３を有する。ＷＷＬ０は、ＭＲＡＭ素子２０２、２１０、２１６、および２２４を通る。ＷＷＬ１は、ＭＲＡＭ素子２０４、２１２、２１８、および２２６を通る。ＷＷＬ２は、ＭＲＡＭ素子２０６、２１３、２２０、および２２７を通る。ＷＷＬ３は、ＭＲＡＭ素子２０８、２１４、２２２、および２２８を通る。メモリアレイ２００は、ＭＲＡＭ素子の第２の電流路を通る書き込みビットラインＷＢＬ０、ＷＢＬ１、ＷＢＬ２、およびＷＢＬ３をさらに有する。ＷＢＬ０は、ＭＲＡＭ素子２０２、２０４、２０６、および２０８を通る。ＷＢＬ１は、ＭＲＡＭ素子２１０、２１２、２１３、および２１４を通る。ＷＢＬ２は、ＭＲＡＭ素子２１６、２１８、２２０、および２２２を通る。ＷＢＬ３は、ＭＲＡＭ素子２２４、２２６、２２７、および２２８を通る。さらにメモリアレイ２００は、選択用トランジスタのゲートに接続される読み出しワードラインＲＷＬ０、ＲＷＬ１、ＲＷＬ２、およびＲＷＬ３を有する。ＲＷＬ０は、選択用トランジスタ２３０、２３８、２６０および２６８に接続される。ＲＷＬ１は、選択用トランジスタ２３２、２４０、２６２、および２７０に接続される。ＲＷＬ２は、選択用トランジスタ２３４、２４２、２６４、および２７２に接続される。ＲＷＬ３は、選択用トランジスタ２３６、２４４、２６６、および２７４に接続される。

メモリアレイ２００はさらに、読み出しグローバルビットラインＲＧＢＬ０およびＲＧＢＬ１と、グループ選択ラインＧＳ０、ＧＳ１、ＧＳ２、およびＧＳ３とを有する。メモリアレイ２００はさらに、メモリセルのグループを読み出しグローバルビットラインに接続するための、グループ選択用トランジスタ２５０、２５２、２５４、２５６、２７６、２７８、２８０、２８２を有する。メモリアレイ２００はさらに、各グループのＭＲＡＭ素子の３番目の電流路にそれぞれ接続されるローカルビットライン２５１、２５３、２５５、２５７、２７７、２７９、２８１、２８３を有する。すなわち、グループごとに、これらのローカルビットラインのうちの１つが割り当てられる。

トランジスタ２５０と２５２はそれぞれ、互いに結合され、またグローバルビットラインＲＧＢＬ０に接続された、第１の電流電極を有する。トランジスタ２５４と２５６はそれぞれ、互いに結合され、またグローバルビットラインＲＧＢＬ０に接続された、第１の電流電極を有する。トランジスタ２７６と２７８はそれぞれ、互いに結合され、またグロ
ーバルビットラインＲＧＢＬ１に接続された、第１の電流電極を有する。トランジスタ２８０と２８２はそれぞれ、互いに結合され、またグローバルビットラインＲＧＢＬ１に接続された、第１の電流電極を有する。トランジスタ２５０、２５２、２５４、２５６、２７６、２７８、２８０、２８２はそれぞれ、ローカルビットライン２５１、２５３、２５５、２５７、２７７、２７９、２８１、２８３に接続された第２の電流電極を有する。ローカルビットライン２５１、２５３、２５５、２５７、２７７、２７９、２８１、２８３は、ＭＲＡＭ素子２０２と２０４、２０６と２０８、２１０と２１２、２１３と２１４、２１６と２１８、２２０と２２２、２２４と２２６、２２７と２２８の、３番目の電流路にそれぞれ接続される。グループ選択ラインＧＳ０はグループ選択トランジスタ２５０および２７６に接続される。グループ選択ラインＧＳ１はグループ選択トランジスタ２５２および２７８に接続される。グループ選択ラインＧＳ２はグループ選択トランジスタ２５４および２８０に接続される。グループ選択ラインＧＳ３はグループ選択トランジスタ２５６および２８２に接続される。

メモリコア２０１は、メモリアレイ２００に加えて、書き込み列デコーダ／ドライバ２８３、２８４、２８５、および２８６と、書き込み行デコーダ／ドライバ２８７、２８９、２９１、および２９３と、読み出し行デコーダ／ドライバ２８８、２９０、２９２、および２９４と読み出し列デコーダ／センスアンプ２９５および２９６とを有する。書き込み列デコーダ／ドライバ２８３、２８４、２８５、および２８６は、書き込みビットラインＷＢＬ０、ＷＢＬ１ＷＢＬ２、およびＷＢＬ３にそれぞれ接続される。書き込み行デコーダ／ドライバ２８７、２８９、２９１、および２９３は、書き込みワードラインＷＷＬ０、ＷＷＬ１、ＷＷＬ２、およびＷＷＬ３にそれぞれ接続される。読み出し行デコーダ／ドライバ２８８、２９０、２９２、および２９４は、読み出しワードラインＲＷＬ０、ＲＷＬ１、ＲＷＬ２、およびＲＷＬ３にそれぞれ接続される。読み出し列デコーダ／センスアンプ２９６および２９５は、読み出しグローバルビットラインＲＧＢＬ０およびＲＧＢＬ１にそれぞれ接続される。

ＭＲＡＭ素子２０２のようなＭＲＡＭ素子では、動作時に、この実施例におけるＷＷＬ０のような選択された書き込みワードラインおよびＷＢＬＯのような選択された書き込みビットラインに電流を流して、メモリの状態をトグル動作させることにより書き込みが行なわれる。また、メモリセルがトグル書き込みセルではなく直接書き込みセルである場合もやはり、ＷＷＬＯおよびＷＢＬＯを通じて直接状態を書き込むことができる。すべてのＭＲＡＭ素子は、特定のＭＲＡＭ素子を指定する書き込みワードラインおよび書き込みビットラインに電流を流すことによって選択される。ＭＲＡＭ素子２０２のようなＭＲＡＭ素子の状態は、トランジスタ２３０のような対応する選択用トランジスタのゲートに、読み出しワードラインＲＷＬＯを通じて十分な電圧を印加し、トランジスタ２５０のような対応するグループトランジスタのゲートに、グループ選択ラインＧＳＯを通じて十分な電圧を印加し、この実施例では、ＭＲＡＭ素子２０２である、選択されたＭＲＡＭ素子の状態を、列デコーダ／センスアンプ２９６により、読み出しグローバルビットＲＧＢＬ０を通じて感知することで読み出される。１つのグループは、それぞれの３番目の電流路が共通に接続された複数のＭＲＡＭ素子により構成される。したがって、セル自体により読み出しグローバルビットラインに付加される静電容量は、そのグループ内のセルによるものに限られる。またトランジスタ２５０および２５２は共通に接続された電流電極を有し、それぞれのゲートは異なる選択ラインに接続される。このことにより、グループを折り返してグローバルビットラインを共有し、グループ間の選択は異なるグローバル選択ラインによって行うことができるという効果がある。このように行方向に追加のラインがあり、列方向にはほとんど無い。この方法の利点は、行方向のライン増加が各セルグループにつき１つということである。グループのセル数が、好ましい数と考えられる３２である場合には、３２セル分の距離に対し、追加のグローバル選択ラインは１つでよい。折り返しを行なう場合、２列ごとに１つの読み出しグローバルビットラインでよいが、折り返しをし
ない場合には、１列ごとに１つの読み出しグローバルビットラインが必要である。このように、折り返さない場合は、折り返す場合に比べ、２セル幅を占める２列ごとに読み出しグローバルビットラインが１つ余計に必要になるという結果になる。このように、得失を考えれば明らかにビットライン折り返しのほうが有利である。この空間上の利点を、ラインの抵抗値を減少させるためにライン寸法を大きくすること、メモリコアのサイズを減少させること、またはその両者の組合せに利用できる。

さらに、書き込みラインと読み出しラインを分離することにより、書き込みラインの１端を直接供給電源Ｖ_ＤＤに接続でき、書き込みラインおよび読み出しラインが同一ラインを共有する場合必要になる第２の電流スイッチを省略できる。こうして、書き込みドライバの全面積はさらに縮小され、メモリコアの平均ビットサイズもさらに小さくなる。さらに、読み出しと書き込みでラインを切り替える必要がないので、読み出し回路を破損する恐れがなく、最良パフォーマンスを得るように書き込み電圧を最適化できる。さらに、選択用トランジスタは書き込み電圧を受け取らないので、これら選択用トランジスタは書き込みレベルの電圧を受け取る必要がなく、したがってこれらの選択用トランジスタの大きさをはるかに小さくできる。これによりメモリセルの大きさを縮小できる。異なる電圧条件のための製造方法が異なるトランジスタを使用するのが一般的な場合、このことは特に重要である。

図１５に、ＭＲＡＭ素子２０２とトランジスタ２３０を有するメモリセルの断面図を示す。同図は、図１４のアーキテクチャの利点を持つように配置したＭＲＡＭ素子に共通する構成要素を示す。ＭＲＡＭ技術の標準的な応用例として、ＭＲＡＭ素子は、例えばマイクロプロセッサのような大規模論理回路を有する回路で使用される。その場合、論理素子設計に使われる金属面がいくつかあり、ＭＲＡＭ素子を構成する記憶素子は、それらの金属層が形成された後に製造される。これは、トンネル接合が通常、劣化なしで摂氏約４００度以上の温度に耐えられないためである。

ＭＲＡＭ素子２０２は、トンネル接合３００、相互接続３０６、相互接続３０４、および書き込み電流路３１４および３０２を有する。相互接続３０４は、またローカルビットライン２５１でもある。トランジスタ２３０はソース３２４と、ドレイン３２２と、ゲート３２３とを有する。トランジスタ２３０のドレイン３２２は、論理素子に使用される金属層として形成される相互接続３１８、相互接続３０８、相互接続３１０、および相互接続３１２を介して、ＭＲＡＭ素子２０２に接続される。これら金属相互接続層は、よく知られた技術のビアにより相互接続される。書き込み電流路３１４は、相互接続３１８と同一の金属層中に形成される。ゲート３２３は、相互接続３２０に周期的に接続される読み出しワードラインＲＷＬ０の一部である。相互接続３２０を使用する目的は、ＲＷＬ０の抵抗を小さくすることである。これは、ポリシリコンの比較的高い抵抗をストラップするためによく使われる技術である。

図１６は、ＭＲＡＭ素子２０２およびトランジスタ２３０を図１５に示すように切って得られる断面図である。この断面図は、ＭＲＡＭ素子２１０とトランジスタ２３８とを含むように拡大してある。同図はまた、読み出しグローバルビットラインＲＧＢＬ０が相互接続３１０と同一平面にあることを示している。トンネル接合３００およびＷＷＬ０は、断面ラインから外れているので図１６中に示していないことに注意されたい。ＭＲＡＭ素子２１０の図１６中に示した部分は、書き込みビットラインＷＢＬ１である。ＭＲＡＭ素子２０２と同様に、ＭＲＡＭ素子２１０の３番目の電流路は、相互接続３４０、相互接続３３８、相互接続３３６、相互接続３３４、相互接続３３０によってトランジスタ２３２に接続される。相互接続３３０および３０６は、ＭＲＡＭ素子２１０および２０２のトンネル接合に、それぞれ直接接続される。これらの断面図は、特別な工程を要する特殊な構造を使用せずにこのアーキテクチャが実現できることを示している。

図１７は、図１４に示したメモリアレイの一部分の、別の構成を示す。この場合、各グループ中のメモリセルは直列メモリとして配置される。複数の隣接ビットセルグループは、それぞれ直列に基準回路に接続される。この場合の基準回路は接地である。この別の構成にローカルビットラインは無い。同様な機能の素子には同じ素子番号を付している。

図１８に、アレイ３５２、ビット書き込みドライバ３５４、タイマー３５６、ワード書き込みデコーダ３５８、ワード書き込みドライバ３６０、ビット書き込みデコード／比較回路３６２、基準回路３６４を一般に有する、ＭＲＡＭアーキテクチャ３５０を示す。ＭＲＡＭアーキテクチャ３５０に関連する読み出し回路を示していないのは、書き込みまたはプログラム動作の説明を簡単にするためであることは十分理解されよう。

アレイ３５２は、書き込みビットライン３６６、３６７、３６８、３６９、３７０、３７１のような複数の並列の書き込みビットラインを有する。アレイ３５２は、書き込みワードライン３７４、３７５、および３７６のような複数の書き込みワードラインをさらに有する。各ワードラインと各ビットラインの交差点に存在するＭＲＡＭメモリセルを、便宜のため簡単に円で示す。電源Ｖ_ＤＤは、各ビットラインおよび各ワードラインに接続される。それぞれのＭＲＡＭメモリセルは、ビットライン電流Ｉｂおよびワードライン電流Ｉｗを使用してプログラムされる。また、それぞれのビットラインには大きな寄生抵抗Ｒｂがある。

ビット書き込みドライバ３５４は、その内部に、書き込み列デコードトランジスタスイッチ３９０−３９５のような複数のビットライン選択用または列選択用トランジスタを有しており、そのそれぞれは、ビット書き込みデコード／比較回路３６２からの制御信号によって制御されるゲートを有している。トランジスタ３９０のドレインはビットライン３６６の最下段メモリセルに接続され、ゲートは制御信号Ｂ０−０に接続され、またソースは第１の共通レール３９７に接続される。トランジスタ３９１のドレインはビットライン３６７の最下段メモリセルに接続され、ゲートは制御信号Ｂ０−１に接続され、またソースは第１の共通レール３９７に接続される。トランジスタ３９２のドレインはビットライン３６８の最下段メモリセルに接続され、ゲートは制御信号Ｂ０−３１に接続され、またソースは第１の共通レール３９７に接続される。トランジスタ３９３のドレインはビットライン３６９の最下段メモリセルに接続され、ゲートは制御信号Ｂ１−０に接続され、またソースは第２の共通レール３９９に接続される。トランジスタ３９４のドレインはビットライン３７０の最下段メモリセルに接続され、ゲートは制御信号Ｂ１−１に接続され、またソースは第２の共通レール３９９に接続される。トランジスタ３９５のドレインはビットライン３７１の最下段メモリセルに接続され、ゲートは制御信号Ｂ１−３１に接続され、またソースは第２の共通レール３９９に接続される。メタルオプション３９８は第１の共通レール３９７および第２の共通レール３９９のそれぞれに接続されており、第１の共通レール３９７を第２の共通レール３９９に選択的に接続される。メタルオプション３９８の実装を変えたものも容易に使用できることは十分理解されよう。例えば、以下に説明する理由で、第１の共通レール３９７および第２の共通レール３９９がプログラマブルヒューズによって最初は互いに接続されているが、以下に説明する理由で、所望なら、その後ヒューズを選択的に溶断し、接続を切断してもよい。あらかじめ第１の共通のレール３９７にプレチャージするためのプレチャージトランジスタ４０２は、（Ｖ_ＤＤ−Ｖ_ｔ）に等しい電位に接続されたソースを有しており、ここでＶ_ｔは、列選択回路に使用されるＮ−チャネルトランジスタの閾値電圧である。トランジスタ４０２のゲートは、ビット書き込みデコード／比較回路３６２からのプレチャージ制御信号Ｐ０に接続される。トランジスタ４０２のドレインは第１の共通レール３９７に接続される。第１の共通レール３９７とＶ_ＳＳの間に、寄生容量４０５が存在する。あらかじめ第２の共通レール３９９にプレチャージするためのプレチャージトランジスタ４０４のソースは、（Ｖ_ＤＤ−Ｖ_ｔ）に
等しい電位に接続される。トランジスタ４０４のゲートは、ビット書き込みデコード／比較回路３６２からのプレチャージ制御信号Ｐ１に接続される。トランジスタ４０４のドレインは第２の共通レール３９９に接続される。

基準回路３６４は、導体４１６を介して、トランジスタ４１０のドレインへ基準電流Ｉｒｅｆを供給する。トランジスタ４１０のドレインは、それ自身のゲートとトランジスタ４１２のゲートに接続される。トランジスタ４１０のソースは、クリーン基準電圧端子Ｖ_ＳＳＣに接続される。トランジスタ４１２のソースは、クリーン基準電圧端子Ｖ_ＳＳＣに接続される。トランジスタ４１２もドレインを有する。トランジスタ４１４のゲートは導体４１６に接続される。トランジスタ４１４のソースは導体４１８に接続される。トランジスタ４１４のゲートとトランジスタ４１０のゲートの間の導体４１６の寄生抵抗は、トランジスタ４１４のソースとＶ_ＳＳＣの間の導体４１８の寄生抵抗のほぼ１０倍以上である。

トランジスタ４１４のドレインはトランジスタ４２０のドレインに接続され、トランジスタ４２０のゲートはトランジスタ４２０自身のゲートおよびトランジスタ４２４のゲートに接続される。トランジスタ４２０のソースはトランジスタ４２２のドレインに接続される。トランジスタ４２２のソースはＶ_ＤＤに接続される。トランジスタ４２４のソースはトランジスタ４２６のドレインに接続される。トランジスタ４２２のゲートはトランジスタ４２６のゲートに接続されて、ビット書き込みデコート／比較回路３６２からのラベル名Ａ１の制御信号を受け取る。トランジスタ４２６のソースはＶ_ＤＤに接続される。トランジスタ４２４のドレインはトランジスタ４３０のドレインに接続され、トランジスタ４３０のゲートはそれ自身のドレインおよびトランジスタ４３４のゲートに接続される。トランジスタ４３０のソースはトランジスタ４３２のドレインに接続される。トランジスタ４３２のゲートはＶ_ＤＤに接続され、トランジスタ４３２のソースはＶ_ＳＳに接続される。トランジスタ４３４のドレインは第２の共通レール３９９に接続される。トランジスタ４３４のソースはトランジスタ４３６のドレインに接続される。トランジスタ４３６のゲートは、ビット書き込みデコード／比較回路３６２からの制御信号Ｃ_１に接続される。トランジスタ４３６のソースはＶ_ＳＳに接続される。トランジスタ４１２のドレインは、トランジスタ４４０のドレインに接続され、トランジスタ４４０のゲートはそれ自身のドレインおよびトランジスタ４４４のゲートに接続される。トランジスタ４４０のソースはトランジスタ４４２のドレインに接続される。トランジスタ４４２のソースはＶ_ＤＤに接続される。トランジスタ４４４のソースはトランジスタ４４６のドレインに接続される。トランジスタ４４６のソースはＶ_ＤＤに接続される。トランジスタ４４６のゲートはトランジスタ４４２のゲートに接続されて、ビット書き込みデコード／比較回路３６２からのタイミング信号Ａ０を受け取る制御端子となる。トランジスタ４４４のドレインはトランジスタ４５０のドレインに接続され、トランジスタ４５０のゲートはそれ自身のドレインおよびトランジスタ４５４のゲートに接続される。トランジスタ４５０のソースはトランジスタ４５２のドレインに接続される。トランジスタ４５２のソースはＶ_ＳＳに接続される。トランジスタ４５２のゲートはＶ_ＤＤに接続される。トランジスタ４５４のソースはトランジスタ４５６のドレインに接続される。トランジスタ４５６のゲートは、ビット書き込みデコード／比較回路３６２からの制御信号Ｃ_０に接続される。トランジスタ４５６のソースはＶ_ＳＳに接続される。トランジスタ４５４のドレインは、第１の共通レール３９７に接続される。

ビット書き込みデコード／比較回路３６２は、ここで説明している制御信号Ａ、Ｂ、Ｃ、およびＰを供給する。タイマー３５６は、ビット書き込みデコード／比較回路３６２の第１の入力に接続される第１の出力を有する。ビット書き込みデコード／比較回路３６２は、マルチビットデータ出力ＤＡＴＡ ＯＵＴを受け取るための第２の入力と、マルチビットデータ入力ＤＡＴＡ ＩＮを受け取るための第３の入力と、マルチビットビットアド
レスを受け取るための第４の入力とを有する。タイマー３５６の第２の出力は、ワード書き込みデコーダ３５８の第１の入力に接続される。ワード書き込みデコーダ３５８の第２の入力は、マルチビットワードアドレスを受け取る。ワード書き込みデコーダ３５８の出力は、ワード書き込みドライバ３６０の入力に接続される。ワード書き込みドライバ３６０は複数の出力を有し、そのそれぞれの出力は、メモリアレイ３５２中の所定の行ラインまたはワードラインに接続される。図示の形態では、トランジスタ４０２、４０４、４４６、４４４、４４２、４４０、４２６、４２２、４２４、４２０はＰ−チャネルトランジスタであり、図１８中の他のすべてのトランジスタはＮ−チャネルトランジスタである。ビット書き込みドライバの詳細は図１８に示されていることを認識されたい。単純化のためワード書き込みドライバ３６０の詳細は明確に示していないが、ビット書き込みドライバ３５４に類似した構造を有している。

ＭＲＡＭアーキテクチャ３５０は、動作上、メモリセル３８０のような行と列に組織化された複数のメモリセルを有し、それら複数のメモリセルはそれぞれ行と列の交点に位置している。書き込みビットライン３６６のような複数の書き込みビットラインは、複数の書き込みワードラインと交差する。それぞれの書き込みビットラインは第１および第２の終端を有する。同様に、書き込みワードラインは第１および第２の終端を有する。選択された書き込みビットラインおよび選択された書き込みワードライン上を第１の終端から第２の終端に向かって流れる電流は、その２本のラインの交差点に位置するメモリセルへの書き込み動作を発生させる。複数の書き込みビットラインの第１の終端は、共通のノードまたはバス（すなわちレール）に直接接続される。図示の形態では、共通のノードは電源端子Ｖ_ＤＤである。図１８において、電源端子を逆にして、第１の終端をＶ_ＳＳに接続してもよいことが理解されよう。さらに、第１の終端における共通ノードを所定の電源端子に接続するため、トランジスタスイッチ（図示されない）を用いてもよい。これらの説明はすべて、図１８の書き込みワードラインに等しく適用可能であることを認識されたい。

データは、アレイ３５２に書き込まれ、格納され、読み出される。書き込み動作を実行するため、ワード書き込みデコーダはワード書き込みドライバを実行可能にして、アレイ３５２中の１つのワードラインを選択する。同様に、ビット書き込みデコーダ／比較回路３６２は、書き込み動作を実行するためビット書き込みドライバ３５４を実行可能にして、アレイ３５２の１つの列またはビットラインを選択する。選択されたビットラインとワードラインの交点が、アドレスされたアレイ３５２のメモリセルである。タイマー３５６は、ワード書き込みデコーダ３５８およびビット書き込みデコード／比較回路３６２に適切なタイミング情報を提供する。タイマー３５６内で生成されたタイミング信号は、ＲＣ時間遅延素子を用いて低感度の電圧／温度（ＶＴ）特性を持つように設計されているが、これについてはタイミング信号の生成に関連して図２０で説明する。

ビット書き込みドライバ３５４の内部には、２つのビットグループがある。第１のビットグループのビットラインは、個々の書き込み列デコードスイッチ３９０−３９２を介して、第１の共通レール３９７に接続される。同様に、第２のビットグループのビットラインは、個々の書き込み列デコードスイッチ３９３−３９５を介して、第２の共通レール３９９に接続される。ビット書き込みドライバ３５４内には、図示のごとく３段直列接続された電流ミラー回路があり、３段のうちトランジスタ４１０、４１２、および４１４によって形成される最初の１段の半分、すなわちトランジスタ４１０は、連続的に導通している。共通レール３９７、３９９はそれぞれ、スイッチ可能な電流ミラー段４１９およびスイッチ可能な電流ミラー段４２５に接続される。中間のスイッチ可能な電流ミラー段４２１および４２３はそれぞれ、スイッチ可能な電流ミラー段４１９と第１段、およびスイッチ可能な電流ミラー段４２５と第１段の間に結合される。

図１８において、スイッチ可能なトランジスタ４４０、４４２、４４４、および４４６
は、スイッチ可能な電流ミラー段４２１を形成し、トランジスタ４５０、４５２、４５４、および４５６は、スイッチ可能な電流ミラー段４１９を形成する。スイッチ可能なトランジスタ４２０、４２２、４２４、および４２６は、スイッチ可能な電流ミラー段４２３を形成し、トランジスタ４３０、４３２、４３４、および４３６は、スイッチ可能な電流ミラー段４２５を形成する。３段直列接続された電流ミラー２つは、いずれも共通の基準回路３６４からバイアスを供給される。基準回路３６４からの基準電流Ｉｒｅｆは、第１段のミラー段の共有Ｎ−チャネルミラー素子であるトランジスタ４１０から、雑音の無い、分離された接地端子Ｖ_ＳＳＣへと流れるが、ここでラベル名Ｖ_ＳＳＣの「Ｃ」は「クリーン」を表わす。トランジスタ４１０に加わるゲート電圧はＩｒｅｆ電流から基準電圧を形成し、トランジスタ４１２からＶ_ＳＳＣへ流れる基準電流を設定することにより、中間のスイッチ可能な電流ミラー段４２１に結合される。同様に、トランジスタ４１０に加わるゲート電圧はＩｒｅｆ電流から基準電圧を形成し、トランジスタ４１４からＶ_ＳＳＣへ流れる基準電流を設定することにより、中間のスイッチ可能な電流ミラー段４２３に結合される。

基準回路３６４は他の回路（図示されない）と共有されることが多いので、基準回路３６４は通常、集積回路上で図１８に示す他のモジュールから（比較的）離れた位置に置かれる。このため、基準回路３６４からトランジスタ４１０、４１２、および４１４を有する第１のミラー段へＩｒｅｆを運ぶ導体の抵抗は著しく大きくなる。この導体の抵抗による電圧降下を最小限にするため、ビット書き込みドライバ３５４内の３段電流ミラーの各段は、最小のＩｒｅｆ電流（例えば数十マイクロアンペア）で書き込み動作を実行するために書き込み駆動電流を十分大きく（例えばミリアンペア領域に）できるように、所定の設計値の電流倍率を有している。さらに、トランジスタ４１０を通じて流れる基準電流Ｉｒｅｆは待機電流として連続的に流れている。したがって、Ｉｒｅｆを最小にすることは、消費される待機電源電力の削減につながる。電流ミラーのスイッチ可能な段の内部およびトランジスタ４１２および４１４からトランジスタ４１０への電流ミラー比は、例示の目的だけのために、各ミラー段内で１０倍にする。したがって、トランジスタ４１２および４１４のそれぞれを流れる電流は、トランジスタ４１０を流れる電流の１０倍になる。導体４１６および４１８は、寄生抵抗による電圧降下ができるだけ等しくなるように設計されている。図１８図に示す形態では、Ｒを任意の抵抗単位としたとき、導体４１６は寄生抵抗１０Ｒを有し、導体４１８は寄生抵抗Ｒを有するように示している。すなわち、導体４１６および４１８は、寄生抵抗の比が結果として１０：１になるような物理的特性（幅、長さ、厚さ、材料の種類など）を有するように意図的に製造されている。クリーンな（すなわち他からの電圧変動に影響されない）Ｖ_ＳＳＣ接地端子が存在し、導体４１８および４１６上の抵抗性電圧降下が平衡しているため、トランジスタ４１４および４１２のゲート−ソース間電圧は、トランジスタ４１０のゲート−ソース間電圧に等しくなる。

図１８のＭＲＡＭアーキテクチャ３５０の書き込み動作を理解するのに有用なグラフを図１９に示す。図１９は、アレイ３５２の任意のメモリセルの、書き込みワードライン電流と書き込みビットライン電流間の（電流の）大きさとタイミング関係を示している。図示の形態ではトグルＭＲＡＭ書き込み動作を仮定している。所定のメモリセルに書き込みを行なうためには、先ず時刻ｔ_ｅｎ１において書き込みワードライン電流を０（または０に近い値）から増加させ始め、一定の固定遷移時間ｔ_ＲＷの間に、所定の大きさにすることが必要である。書き込みワードライン電流は、時刻ｔ_ｅｎ３まで略一定に保持される。トグル動作において、いったん所定のメモリセルが、メモリアドレスデコード動作によって時刻ｔ_ｅｎ２に先立ち識別されると、そのアドレスロケーションの現在のデータ値が何かが判定されなければならない。新しいデータ値が現在格納されている値と同一と判定された場合（すなわちビット書き込みデコード／比較回路３６２で行なわれる比較ステップ）、書き込みビットライン電流は印加されず、そのメモリセルへの書き込み動作の全部は行なわれない。すなわち、ビット書き込みデコード／比較回路３６２は与えられたアドレ
スに対して、現在のデータ値（Ｄａｔａ Ｏｕｔ）を所望のデータ値（Ｄａｔａ Ｉｎ）と比較する動作を実行し、トグル動作が必要かどうかを判定する。時刻ｔ_ｅｎ２から一定の固定遷移時間ｔ_ＲＢをかけて、書き込みビットライン電流は０（または０に近い値）から所定の大きさまで増加させられる。ワード電流の大きさおよびビット電流の大きさを、図では理解を容易にするために異なるものとしているが、これら２つの電流は同じ大きさであってもよい。書き込みビットライン電流は、時刻ｔ_ｅｎ４までほぼ一定に保持される。時刻ｔ_ｅｎ３から一定の固定遷移時間ｔ_ＦＷをかけて、ワードライン電流の遷移は０に近い値に戻る。時刻ｔ_ｅｎ４から一定の固定遷移時間ｔ_ＦＢをかけて、ビットライン電流の遷移は０に近い値に戻る。

ｔ_ｅｎ１、ｔ_ｅｎ２、ｔ_ｅｎ３、およびｔ_ｅｎ４で定義される書き込み動作に関連するイベントの正確なタイミングは、図１８のタイマー３５６で生成される。タイマー３５６の詳細な実装を図２０に示す。タイマー３５６は、書き込み動作の開始によって生成される入力イネーブル信号ＩＮを受け取るための入力端子を有する。インバータ４６０の入力は、入力イネーブル信号に接続される。インバータ４６０の出力は、抵抗器４６２の第１の端子に接続される。抵抗器４６２の第２の端子は、コンデンサ４６４の第１の電極およびインバータ４６３の入力に接続される。コンデンサ４６４の第２の電極は、ラベル名Ｖ_ＳＳの電圧基準端子に接続される。インバータ４６３の出力は信号ｅｎ１を出力し、インバータ４６６の入力に接続される。インバータ４６６の出力は、抵抗器４６８の第１の端子に接続される。抵抗器４６８の第２の端子は、コンデンサ４７０の第１の電極およびインバータ４７２の入力に接続される。コンデンサ４７０の第２の電極は、ラベル名Ｖ_ＳＳの電圧基準端子に接続される。インバータ４７２の出力は信号ｅｎ２を出力し、インバータ４７４の入力に接続される。インバータ４７４の出力は、抵抗器４７６の第１の端子に接続される。抵抗器４７６の第２の端子は、コンデンサ４７８の第１の電極およびインバータ４８０の入力に接続される。コンデンサ４７８の第２の電極は、ラベル名Ｖ_ＳＳの電圧基準端子に接続される。インバータ４８０の出力は信号ｅｎ３を出力し、インバータ４８２の入力に接続される。インバータ４８２の出力は、抵抗器４８４の第１の端子に接続される。抵抗器４８４の第２の端子は、コンデンサ４８６の第１の電極およびインバータ４８８の入力に接続される。コンデンサ４８６の第２の電極は、ラベル名Ｖ_ＳＳの電圧基準端子に接続される。インバータ４８８の出力は信号ｅｎ４を供給する。

さらに、信号ｅｎ１は、ＮＡＮＤゲート４９０の第１の入力に接続される。信号ｅｎ３はインバータ４９１の入力に接続される。インバータ４９１の出力は、ＮＡＮＤゲート４９０の第２の端子に接続される。ＮＡＮＤゲート４９０の出力は、ワード書き込みデコーダ３５８にタイミング信号を供給する。さらに、信号ｅｎ２は、ＮＡＮＤゲート４９２の第１の入力に接続される。信号ｅｎ４はインバータ４９３の入力に接続される。インバータ４９３の出力は、ＮＡＮＤゲート４９２の第２の端子に接続される。ＮＡＮＤゲート４９２の出力は、ビット書き込みデコード／比較回路３６２にタイミング信号を供給する。

時刻ｔ_ｅｎ１、ｔ_ｅｎ２、ｔ_ｅｎ３、およびｔ_ｅｎ４間の相対的時間差は、製造プロセス、電圧および温度変動の影響を受けないことが望ましい。タイマー３５６は、実際には複数のＲＣ（抵抗／静電容量）遅延段を有している。例えば、抵抗器４６２およびコンデンサ４６４は第１のＲＣ遅延段を形成している。ＲＣ遅延段は、製造プロセス、電圧および温度の変動によって生じる回路変動に対してある程度の抵抗力を与える。タイマー３５６内の各遅延段は、それぞれの入力端子から出力端子までの正確な遅延時間を発生させ、ｅｎ１、ｅｎ２、ｅｎ３、およびｅｎ４のうち特定の１つの信号を定める。さらに、ｅｎ１−ｅｎ４の出力は、相互間の時間間隔が正確に定められる。タイマー３５６によって作られる信号ｅｎ１−ｅｎ４は、図１９のｔ_ｅｎ１−ｔ_ｅｎ４に直接対応するタイミングを有する。したがって、信号ｅｎ１およびｅｎ３のタイミングは、図１９の書き込みワード電流パルスの開始および終了を決定する。信号ｅｎ２およびｅｎ４のタイミングが、図１
９の書き込みビット電流パルスの開始および終了を決定する。ＮＡＮＤゲート４９０の出力はワード書き込みデコーダ３５８に出力され、ＮＡＮＤゲート４９２の出力はビット書き込みデコード／比較回路３６２に供給される。

書き込みワードライン用および書き込みビットライン用の所定の電流振幅値は、数ミリアンペアのオーダーであり、書き込み動作中正確に制御される必要がある。電流振幅値の制御機能は、ビット書き込みドライバ３５４および基準回路３６４によって実行される。前述のごとく、基準回路３６４が供給する基準電流Ｉｒｅｆは、ビット書き込みドライバ３５４の直列接続された電流ミラー段によって拡大される。直列接続された電流ミラーの第２段および第３段は、待機リーク電流を縮小するため、スイッチできるようになっている。このスイッチ可能な電流ミラー段は、書き込み動作中、タイミング信号ＡおよびＣによって作動する。ビット書き込みデコード／比較回路の入力に接続されるタイマー３５６の出力は、スイッチ可能な電流ミラー段を実行可能にする制御タイミング信号ＡおよびＣ、および列デコードスイッチ３９０−３９５を実行可能にする制御タイミング信号Ｂを発生させる。

スイッチ制御信号Ａ、ＢおよびＣに関連するタイミングを図２１に示す。図示の形態では、有効なアドレスがデコード論理回路（図示されない）内に存在している。論理回路（図示されない）は、書き込み動作を起動させる負論理の書き込みイネーブル信号を既に受け取っている。書き込み動作の開始で起動される機能の１つは、タイマー３５６への入力信号ＩＮの生成である。外部の書き込みイネーブル信号は、図示のタイミング例において、所定の時間だけアクティブである必要がある。書き込みサイクル中、有効なデータ入力がビット書き込みデコード／比較回路３６２に与えられる。書き込み動作中、デコードされたアドレスをビット書き込みデコード／比較回路３６２が利用できるようになると、ただちに制御信号Ａ（デコードされたアドレス値に応じてＡ０、Ａ１など）がアクティブになる。制御信号Ａ０は、２段目のスイッチ可能な電流ミラー段を作動させて、当初制御信号Ｃ_０によって無効化されていた３段目の切り替え可能な電流ミラー段へ、１段目の電流ミラー段からの増幅された電流が流れることを可能にする。２段目および３段目の切り替え可能な電流ミラー段に関わる寄生容量が、その結果生じた電流によって、この間に充電され、関連する電圧は安定する。この間に読み出し動作が実行され、読み出し動作からのデータ出力はビット書き込みデコード／比較回路３６２に供給される。ビット書き込みデコード／比較回路３６２は、Ｄａｔａ Ｏｕｔ信号からのビット入力をＤａｔａ Ｉｎ信号からのビット入力と比較し、書き込みトグル動作が必要かどうかを判定する。次に、ビット書き込みデコード／比較回路３６２は、Ｂ０−０からＢ０−３１信号のうちの１つだけ、またはＢ１−０からＢ１−３１信号のうちの１つだけを、解読された列アドレスに応じてアクティブにすることにより、アクティブな制御信号Ｂを供給する。Ｃ_０がアクティブではないので、選択された書き込みビットラインに電流は流れない。１つの形態では、読み出し動作の実行直後に信号Ｂをアクティブにする。別の形態として、読み出し動作の終了前に信号Ｂアクティブにしてもよい。いったん、ビット書き込みデコード／比較回路３６２が、アドレスされたメモリセルをトグル動作させるべきと判定すると、ビット書き込みデコード／比較回路３６２は信号Ｃをアクティブにする。信号Ｃがアクティブになると、Ｃ_０とＣ_１のどちらがアクティブになるかにより、トランジスタ４５６またはトランジスタ４３６のいずれかが作動する。この時点で、アドレスされていた書き込みビットラインに電流が流れ始める。ここでは書き込みビットライン回路のみに集中して説明したが、同じ動作が書き込みワードライン回路についても存在する（ここでは詳述しない）ことに再度留意されたい。書き込みワードライン回路に対する相違点の１つは、Ｃ制御信号の生成が、トグル動作させるべきかどうかの判定がなされる前に行なわれてもよいということである。

図１９に関して上で説明したように、一度制御信号Ｃが実行可能にされ、電流が書き込
みビットラインを通じて流れ始めると、ゼロ近くから高い電流値になるまでに、ある長さの遷移時間ｔ_ＲＢを要する。この遷移時間ｔ_ＲＢは、書き込み電流の大きさ、電圧変動、温度変動に関わりなく略一定である必要がある。この一定の遷移時間は、ＭＲＡＭアーキテクチャ３５０によって与えられる。制御信号Ｃ_０が一度アクティブになると、スイッチ可能な電流ミラー４１９は、書き込みビットラインの寄生抵抗ＲＢおよび共通レール３９７の寄生容量４０５を介して、一定値の電流Ｉ_Ｓを吸引する。定電流Ｉ_Ｓが、寄生容量４０５と共に作用する抵抗器ＲＢを通じて流れるので、ＲＣネットワークを利用して、書き込み電流ＩＢの遷移時間の電圧および温度の変動に対する感度を下げ、それによりＩＢを実質的に一定に保つ。遷移時間ｔ_ＲＢは、ＲＣ時定数の値を変えることにより異なる値に調節できる。この調節はＭＲＡＭアーキテクチャ３５０中で行なわれ、必要時にメタルオプション３９８によって共通レール３９７と共通レール３９９を直接接続するようにする。メタルオプション３９８は、設計者が、集積回路の中で、先ずある接続を提供しておき、意図したレール接続をあとで実装するための接続を有する別のフォトマスクを用意するという既存の回路設計技術であることが理解されよう。メタルオプション以外の接続技術が使用されてもよい。例えば、所望の値に調節した遷移時間ｔ_ＲＢ後に接続が終了するように、プログラマブルヒューズまたはトランジスタスイッチを実装することもできる。こうして得られた導体路は、定電流Ｉ_Ｓから見た静電容量を２倍にし、したがって書き込み電流ＩＢの遷移時間ｔ_ＲＢを２倍にする。２つの共通レールを接続する単一のメタルオプションを示しているが、複数の共通レール部分を接続するために任意数のメタルオプション接続を用いてもよいことが理解されよう。

図１９を再び参照して、書き込みビットラインを流れる電流は、この遷移時間後所定の一定値を維持する。この値は、基準電流Ｉｒｅｆおよび３段直列接続されている電流ミラー段による倍率係数によって決定される。ｉｗｏｒｄ電流およびｉｂｉｔ電流が、高い電流値になった後、これらの電流をプロセス、温度および電圧の変動によらず一定値に維持することがきわめて重要である。ＭＲＡＭセルは正確なプログラミング電流を必要とするが、この必要条件は温度、電圧および多くのプロセス条件にあまり影響を受けない。したがって、安定で正確なプログラミングを確保するためには、プログラム電流もまた温度、電圧、プロセス条件に影響を受けてはならない。したがって、基準電流Ｉｒｅｆを発生する電流基準回路３６４は、バンドギャップ基準電圧発生回路のような、温度および電圧の影響を受けないものにする。

図１９に示す定電流期間の終わり、すなわちｔ_ｅｎ４において、制御信号Ｃ_０は図２１に示すように実行不可とされる。遷移時間ｔ_ＦＢは、さきに遷移時間ｔ_ＲＢについて説明したのと同様な方法で実現される。これにより、書き込みワード電流および書き込みビット電流を図１９に示すように利用して、選択されたメモリセルをトグル動作させる、書き込みサイクルが終了する。したがって、制御信号Ｂ０およびＡ０も、書き込みサイクルの終了時に実行不可とされる。一般に書き込み動作は、読み出し、書き込みのいずれの可能性もある次のサイクルに重なってもよい。後続のサイクルが書き込み動作で、同一の電流ミラーを実行可能にすることが要求される場合には、Ａ０が実行可能とされたまま、後続の書き込みサイクル（示していない）に入ってもよい。

Ｖ_ｔを、列デコードスイッチ３９０の実装に用いられるトランジスタのような、既に実行可能にされた列デコードスイッチの閾値電圧とすると、共通レールの電圧は、書き込みサイクルの終わりに、ほぼＶ_ＤＤ−Ｖ_ｔに到達する。例示の形態では、Ｖ_ｔは金属酸化膜半導体トランジスタの閾値電圧である。次の書き込み動作がすぐに行なわれる場合、実行可能にされた列デコードスイッチのゲート−ソース間電圧が瞬間的にＶ_ｔ電位近くになるので、実行可能にされた列デコードスイッチはすぐに導通可能になる。しかしながら、後続の書き込み動作が、その前の最初の書き込み動作から相当な時間を経た後に行なわれる場合には、トランジスタ４５４を通じての電荷の漏洩、および共通レール３９７に接続さ
れた他の素子の接合からの漏洩により、共通レール３９７の電位はＶ_ＳＳに向かって降下する。列デコードスイッチ３９０が制御信号Ｂ０−０によって導通する場合、共通レール３９７上の電位が降下すると、完全にＶ_ＤＤまで充電されていた書き込みビットラインに関わる寄生容量は、列デコードスイッチ３９０を通じて共通レール寄生容量４０５に放電される。寄生容量４０５との間で起きるこの電荷の共有のため、潜在的に有害な電流スパイクが、選択された書き込みビットラインを流れることになる。この電流スパイクは、書き込みビットラインの任意の選択されたセルに、意図しない書き込み動作を発生させる可能性がある。この問題を回避するため、２つの書き込み動作の間、トランジスタ４０２および４０４によるプレチャージ回路が、共通レール３９７および３９９を、Ｖ_ＤＤ−Ｖ_ｔを近似する基準回路３６４によって生成される電圧Ｖ_ＤＤ−Ｖ_ｔに保持する。トランジスタ４０２および４０４を制御するため、ビット書き込みデコード／比較回路３６２が図２１に示す制御信号Ｐ０を供給する。制御信号Ｐ（Ｐ０、Ｐ１等）は、書き込み動作中は非導通にされる。プレチャージ電圧の値はＶ_ＤＤ−Ｖ_ｔを大きくこえてはならないが、それは、Ｃ_０が書き込み動作のために実行可能にされる場合、信号Ｂ０によって実行可能にされた列デコードスイッチ３９０が十分に導通し始めて書き込みビットラインから書き込み動作のための電流を吸引し出す前に、寄生容量４０５上の電荷は共通レール３９７上の電圧がＶ_ＤＤ−Ｖ_ｔに降下する時点まで、先ず定電流Ｉｓ通じて放電されなければならないからである。これは書き込み動作の始めに遅れを生じさせるのでメモリの速度を劣化させる。したがって、Ｖ_ＤＤ−Ｖ_ｔから著しく外れるプレチャージ電圧は有害である。電圧が高過ぎると速度が落ち、低過ぎると意図しない書き込みが起きる可能性が増す。基準回路３６４内の回路は、列デコードスイッチの閾値電圧Ｖ_ｔおよび電源Ｖ_ＤＤの、電圧、プロセス、および温度による変動に追随するように設計されている。

これまでの説明により、効率的で速いＭＲＡＭのトグル書き込み動作を実行可能にする回路機能を有する、ＭＲＡＭアーキテクチャが実現できることは明白であろう。直列接続されたスイッチ可能な多段電流ミラーの使用により、消費電力の低減が達成される。複数の書き込みビットラインが接続された共通レールを同時にプレチャージすることにより、書き込み雑音余裕度が改善され電流スパイクが最小化される。書き込み動作速度もさらに、向上する。寄生抵抗および寄生容量の有効利用を含めたＲＣ回路の使用により、電圧および温度変動の影響を受けにくくなる。書き込み動作制御信号のタイミングを選択的に設定できるので、プログラム電流は、正確に制御された時間範囲の間で遷移する。さらに、プログラム電流が存在する時間長およびプログラム電流値は正確に制御されるので、信頼できるプログラミングが確保される。当業者にとって、例示のためにここに選んだ本実施形態に対し種々の変更および修正を加えることは容易であろう。例えば、いくつかの応用に使われるトグルプログラミングＭＲＡＭを説明したが、他の型のメモリセルもここに開示した機能に利用できるのは明白であろう。トランジスタの導電型の変更、トランジスタの種類の変更等は容易に行うことができる。特定の論理回路を例示したが、ここで説明した機能を実装するには種々の論理回路実装方法が使用できよう。かかる修正および変形が本発明の精神を逸脱しない限りにおいて、かかる修正および変形は、添付の請求項の公正な解釈によってのみ認められる本発明の範囲に包含されるものとする。

磁気抵抗ランダムアクセスメモリ素子の単純化された断面図。 ワードラインおよびビットラインを備えた磁気抵抗ランダムアクセスメモリ素子の単純化された平面図。 磁気抵抗ランダムアクセスメモリ素子中で、直接書き込みモードまたはトグル書き込みモードを発生させる磁界振幅の組合せのシミュレーションを示すグラフ。 ワード電流とビット電流の双方が作動する場合の両者のタイミング図を示すグラフ。 「１」を「０」に書換える場合のトグル書き込みモードの、磁気抵抗ランダムアクセスメモリ素子の磁気モーメントベクトルの回転を示す概念図。 「０」を「１」に書換える場合のトグル書き込みモードの、磁気抵抗ランダムアクセスメモリ素子の磁気モーメントベクトルの回転を示す概念図。 「１」を「０」に書換える場合の直接書き込みモードの、磁気抵抗ランダムアクセスメモリ素子の磁気モーメントベクトルの回転を示す概念図。 既に「０」である状態へ「０」を書き込む場合の直接書き込みモードの、磁気抵抗ランダムアクセスメモリ素子の磁気モーメントベクトルの回転を示す概念図。 ビット電流だけが作動する場合の、ワード電流およびビット電流のタイミング図を示すグラフ。 ビット電流だけが作動する場合の、磁気抵抗ランダムアクセスメモリ素子の磁気モーメントベクトルの回転を示すグラフ。 トグルメモリのブロック図。 図１１のメモリの一部分を示すさらに詳細なブロック図。 図１１のメモリの読み出し動作を理解するのに役立つタイミング図。 本発明のアーキテクチャの実施形態を示す図１１のメモリの一部分の回路図。 図１４のアーキテクチャの実装中で使用されるメモリセルの第１の断面図。 図１５のメモリセルの第２の断面図であり、また同時に図１４のアーキテクチャの実装中で使用される他のメモリセルを示す断面図。 図１４の回路の変形を示す回路図。 本発明のＭＲＡＭアーキテクチャの他の実施形態の部分的な回路図。 ＭＲＡＭセルをトグル動作させるのに必要な電流パルスのグラフ。 ＭＲＡＭセルのトグルプログラミングに使用される遅延回路の回路図。 書き込み動作中の速度および電力維持を最適化するための、図１８のＭＲＡＭアーキテクチャに関連する信号のタイミング図。

Claims (9)

1. 行と列に構成された複数のメモリセル（１３４，１３６，１３８，１４０）と、前記メモリセルのうちのそれぞれが行と列の交点に配置されていることと、
   複数の書き込みライン（ＷＬ）と、前記複数の書き込みラインは第１の終端及び第２の終端を有し、前記第１の終端から前記第２の終端へと流れる電流は、前記複数のメモリセル中の所定のメモリセルにデータ値を設定するために使用されることと、
   複数の書き込みデコードスイッチ（３９０〜３９５）と、前記複数の書き込みデコードスイッチは、前記複数の書き込みラインのうちの対応する１つの前記第２の終端に接続された第１の端子と、前記複数の書き込みでコードスイッチのうちのそれぞれの第２の終端に第１の共通のノードで共通して接続されている第２の端子とを有することと、
   前記複数のメモリセルへの書き込みを制御するために前記第１の共通ノードに接続される出力を有する書き込み回路（３５４の４１９）と、
   前記第１の共通ノードを所定の第１の電圧にプレチャージするプレチャージ回路とを備え、前記複数の書き込みラインのそれぞれの第１の終端は、所定の第２の電圧を受け取る第２の共通のノードで互いに結合され、前記所定の第２の電圧は、金属酸化物半導体トランジスタの閾値電圧に近い電圧だけ所定の第１の電圧と異なる、メモリ。
2. 前記プレチャージ回路は、メモリの書き込みサイクル後に前記それぞれの書き込みデコードスイッチの第２の端子を再びチャージする、請求項１記載のメモリ。
3. 前記メモリは磁気抵抗ランダムアクセスメモリである請求項１記載のメモリ。
4. 前記所定のメモリセルを２つの論理状態の間でトグル動作させることにより、前記所定のメモリセルにデータ値を格納するようにした、請求項３記載のメモリ。
5. 前記書き込み回路に接続された書き込み制御回路（３６２）をさらに有し、前記書き込み制御回路が書き込みサイクル以前に読み出し動作を開始して、現在格納されているデータ値が所定のメモリセルへの書き込みを所望するデータ値と一致する場合には、書き込みサイクルの少なくとも一部を終了させるようにした、請求項４記載のメモリ。
6. 前記複数の書き込みラインは、複数の書き込みビットラインのうちの１つの書き込みビットラインが前記複数のメモリセルの１つの列に対応するようにした複数の書き込みビットラインである、請求項１記載のメモリ。
7. 前記複数の書き込みラインは、複数の書き込みワードラインのうちの１つの書き込みワードラインが前記複数のメモリセルの１つの行に対応するようにした複数の書き込みワードラインである、請求項１記載のメモリ。
8. 前記複数の書き込みラインの第１の終端は、電源電圧が供給される共通ノードにすべて接続された、請求項１記載のメモリ。
9. 複数の磁気抵抗ランダムアクセスメモリセル（３８０，３８２）を行と列に構成するメモリ（３５０）において、複数の書き込みライン（３６６〜３６８）が共通ノード（３９７）で互いに結合され、前記複数の書き込みライン（３５４）のうちの選択された書き込みラインを通じて書き込み電流（Ｉｂ）を流す書き込み回路が前記共通ノードに接続され、前記複数の磁気抵抗ランダムアクセスメモリセルの所定のメモリセルにデータ値を書き込む方法が、
   前記共通ノード（３９７）を所定の電圧にプレチャージするステップ（４０２）と、
   前記所定のメモリセルの読み出し動作（１２０，１２４）を開始して、前記所定のメモリセルに現在格納されているデータ値を判定するステップと、
   前記所定のメモリセルに現在格納されているデータ値を所定のメモリセルに書き込むべき新しいデータ値と比較（１３０）して、前記新しいデータ値が現在格納されているデータ値と異なるかどうかを判定するステップと、
   前記現在格納されているデータ値から前記新しいデータ値にトグル切替えを行なうため、前記複数の書き込みラインのうちの選択された書き込みラインに書き込み電流を流すことにより所定のメモリセルへの書き込み動作（１１６，１２８）を開始するステップとを備える、データ値を書き込むための方法。

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